JP3201635B2 - Storage controller - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理装置の記憶制
御装置に係り、詳しくは、いわゆるストアイン方式を採
用するキャッシュ記憶装置を具備する記憶制御装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage control device for an information processing apparatus, and more particularly to a storage control device having a cache storage device employing a so-called store-in system.
【０００２】[0002]
【従来の技術】複数リクエスト要求元のリクエストを処
理するキャッシュ記憶装置を持つ情報処理装置におい
て、マルチプロセッサの性能向上にはキャッシュ記憶装
置（特にリクエスト切りだし制御回路部）の利用率を低
減することが不可欠である。2. Description of the Related Art In an information processing apparatus having a cache storage device for processing requests from a plurality of requesters, the utilization rate of a cache storage device (particularly, a request cutout control circuit) must be reduced to improve the performance of a multiprocessor. Is essential.
【０００３】具体的には、リクエスト切りだし制御回路
部を通過するリクエストの数を減少させる、または１リ
クエストでリクエスト切りだし制御回路部占有時間の長
いものは短くするなどの方法が考えられる。[0005] More specifically, a method of reducing the number of requests passing through the request cutout control circuit unit, or shortening the request cutout control circuit unit occupied time by one request, is considered.
【０００４】特定データの書き込み指示のうち、メモリ
クリアを例に取ると、通常は記憶制御装置に対しては１
つのリクエスト要求元からは、あるデータ幅（例えは８
Ｂ）を単位として複数回のリクエストを発行することに
よりクリアを実行している。[0004] When memory clear is taken as an example of a write instruction of specific data, usually, 1 is supplied to the storage controller.
From one request source, a certain data width (for example, 8
The clearing is executed by issuing a plurality of requests in units of B).
【０００５】しかし、この方法だと、リクエストの数に
応じてリクエスト切りだし制御回路部の利用率が増加し
性能劣化を招く。これに対して、特開昭６３−１６４０
９１号公報に示されるメモリクリア方式では、キャッシ
ュ記憶装置に該当クリアアドレスが登録されている場合
はリクエスト数が減少できるという点で有用である。However, according to this method, the utilization rate of the request cutout control circuit increases in accordance with the number of requests, resulting in performance degradation. In contrast, Japanese Patent Application Laid-Open No. 63-1640
The memory clear method disclosed in Japanese Patent Publication No. 91 is useful in that the number of requests can be reduced when the corresponding clear address is registered in the cache storage device.
【０００６】[0006]
【発明が解決しようとする課題】しかし、ストアイン方
式（書き込み動作時、指示された書き込みアドレスを含
む所定のデータがキャッシュ記憶装置に格納されていれ
ば、上記キャッシュ記憶装置の該当領域にデータを書き
込み、格納されていなければ、上記書き込みアドレスを
含む所定のデータを上記主記憶装置から上記キャッシュ
記憶装置へ転送後、上記キャッシュ記憶装置の該当領域
にデータを書き込む方式）を採用するキャッシュ記憶装
置においては、キャッシュ記憶装置に該当クリアアドレ
スが登録されていない場合には、書き込みアドレスを含
む所定データ単位を主記憶装置からキャッシュ記憶装置
へ転送後クリア動作開始となり、また一般的には、所定
データ単位を主記憶装置からキャッシュ記憶装置へ転送
の処理時間が長いことから、リクエスト切りだし制御回
路部の利用率が増加するという問題があった。However, in the store-in method (when a predetermined data including a designated write address is stored in a cache storage device during a write operation, the data is stored in a corresponding area of the cache storage device). If the data is not written or stored, a method of transferring predetermined data including the write address from the main storage device to the cache storage device and then writing data to a corresponding area of the cache storage device) is used. When the corresponding clear address is not registered in the cache storage device, a clear operation is started after transferring a predetermined data unit including a write address from the main storage device to the cache storage device. Long transfer time from main storage to cache storage And from the utilization of the request's a cutting control circuit section there is a problem that the increase.
【０００７】本発明の目的は、主記憶装置からの読出を
しないで、クリアができる記憶制御装置を提供すること
である。An object of the present invention is to provide a storage control device capable of clearing without reading from a main storage device.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、主記憶装置と、上記主記憶装置上のデータの一部を
格納するキャッシュ記憶装置とを有し、ストアイン方式
を採用する記憶制御装置において、書き込むべき特定デ
ータを有する１または２以上の保持手段を有し、外部か
らの、上記特定データの書き込み指示を上記記憶制御装
置が受けたときに、上記書き込みの対象となる特定デー
タのアドレスが上記キャッシュ記憶装置に格納されてい
ない場合には、上記キャッシュ記憶装置は、上記アドレ
スを含む所定のデータを上記主記憶装置から上記キャッ
シュ記憶装置へ転送せずに、保持手段の有するデータを
主記憶装置へ転送することとしたものである。In order to achieve the above object, a storage device having a main storage device and a cache storage device for storing a part of data in the main storage device, and adopting a store-in system. The control device has one or two or more holding units having specific data to be written, and when the storage control device receives an instruction to write the specific data from outside, the specific data to be written is Is not stored in the cache storage device, the cache storage device does not transfer predetermined data including the address from the main storage device to the cache storage device, Is transferred to the main storage device.
【０００９】[0009]
【作用】主記憶装置と、上記主記憶装置上のデータの一
部を格納するキャッシュ記憶装置とを有し、ストアイン
方式を採用する記憶制御装置において、保持手段は、書
き込むべき特定データを有する。そして、外部からの、
上記特定データの書き込み指示を上記記憶制御装置が受
けたときに、上記書き込みの対象となる特定データのア
ドレスが上記キャッシュ記憶装置に格納されていない場
合には、上記キャッシュ記憶装置は、上記アドレスを含
む所定のデータを上記主記憶装置から上記キャッシュ記
憶装置へ転送せずに、保持手段の有するデータを主記憶
装置へ転送する。In a storage control device having a main storage device and a cache storage device for storing a part of the data on the main storage device, and using a store-in method, the holding means has specific data to be written. . And from outside,
When the storage control device receives the write instruction of the specific data, if the address of the specific data to be written is not stored in the cache storage device, the cache storage device stores the address in the cache storage device. The data included in the holding unit is transferred to the main storage device without transferring the predetermined data including the data from the main storage device to the cache storage device.
【００１０】[0010]
【実施例】以下、本発明の１実施例を図を用いて説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.
【００１１】図１は、本発明の１実施例を示す記憶制御
装置のブロック図である。図１において、ＩＰｎは、リ
クエスト要求元を示し、具体的には命令処理装置を指
す。FIG. 1 is a block diagram of a storage control device showing one embodiment of the present invention. In FIG. 1, IPn indicates a request request source, and specifically indicates an instruction processing device.
【００１２】１０１〜１０３は、リクエスト要求元から
の付随情報を格納するレジスタ群であり、１０１はアド
レスレジスタ、１０２はデータレジスタ、１０３はリク
エストの種類を示すオーダレジスタである。所定データ
単位のクリア指示を記憶制御装置に指示するリクエスト
オーダは１０３に格納される。Reference numerals 101 to 103 denote a group of registers for storing accompanying information from a request source, 101 is an address register, 102 is a data register, and 103 is an order register indicating the type of request. The request order for instructing the storage control device to issue a clear instruction in a predetermined data unit is stored in 103.
【００１３】１０４、１０５は共にキャッシュ記憶装置
（ＷＳ）のアドレスアレイであり、１０４はキャッシュ
記憶装置に格納されているデータのアドレスを格納して
いる通常のアドレスアレイ、１０５はクリア動作専用の
アドレスアレイである。Reference numerals 104 and 105 denote address arrays of a cache storage device (WS), 104 denotes a normal address array storing addresses of data stored in the cache storage device, and 105 denotes an address dedicated to a clear operation. An array.
【００１４】１０６はアドレスアレイ１０４に対応する
ヒット検出回路、１０７はクリア動作専用のアドレスア
レイ１０５に対応するヒット検出回路である。Reference numeral 106 denotes a hit detection circuit corresponding to the address array 104, and reference numeral 107 denotes a hit detection circuit corresponding to the address array 105 dedicated to the clear operation.
【００１５】１０８はキャッシュ記憶、１０９はキャッ
シュ記憶制御部、１１０は主記憶である。Reference numeral 108 denotes a cache storage, 109 denotes a cache storage control unit, and 110 denotes a main storage.
【００１６】１１１はキャッシュ記憶１０８に対してデ
ータを書き込むときに使用するデータレジスタ、１１２
は主記憶１１０にデータを書き込むときに使用するデー
タレジスタである。Reference numeral 111 denotes a data register used when writing data to the cache memory 108;
Is a data register used when writing data to the main memory 110.
【００１７】１１３は主記憶１１０への書き込みデータ
を選択するセレクタ、１１４はキャッシュ記憶から各Ｉ
Ｐへのデータを選択するセレクタであり、この実施例に
おいては、保持手段の機能をかねている。Reference numeral 113 denotes a selector for selecting data to be written to the main memory 110;
A selector for selecting data for P. In this embodiment, the selector also functions as a holding unit.
【００１８】１１５〜１１９はそれぞれ制御線を示し、
１１５はクリア動作専用のアドレスアレイ１０５に対す
る登録要求制御線、１１６はキャッシュ記憶１０８に対
する読み書きを制御する制御線、１１７はセレクタ１１
３の制御線、１１８は主記憶１１０起動制御線、１１９
はセレクタ１１４の制御線である。Reference numerals 115 to 119 denote control lines, respectively.
Reference numeral 115 denotes a registration request control line for the address array 105 dedicated to the clear operation, 116 denotes a control line for controlling reading / writing from / to the cache memory 108, and 117 denotes the selector 11
3 is a control line, 118 is a main memory 110 activation control line, 119
Is a control line for the selector 114.
【００１９】１０００は、信号間のタイミング調整を行
うためのものである。Reference numeral 1000 is for adjusting timing between signals.
【００２０】まず、所定データ単位（キャッシュ記憶の
登録単位であり、ここでは２５６バイトを仮定する）の
クリア指示がＩＰより発行され、そのアドレスがキャッ
シュミスヒット時の動作について説明する。First, a description will be given of an operation when a clear instruction of a predetermined data unit (a registration unit of cache storage, which is assumed to be 256 bytes in this case) is issued from the IP and the address is a cache miss hit.
【００２１】上記リクエストが選択され、アドレスアレ
イ１０４を検索した結果、ヒット検出回路１０６でミス
ヒットし、かつクリア動作専用のアドレスアレイ１０５
を検索した結果、ヒット検出回路１０７でミスヒットと
判定された場合、制御線１２０が２５６バイトクリアリ
クエストであるため、キャッシュ記憶制御部１０９は、
以下の制御をする。（１）制御線１１７によるセレクタ
１１３をデータ’０’側（キャッシュ記憶１０８読みだ
しデータと逆の側）への切り替え、（２）制御線１１８
による主記憶１１０へのデータ書き込み指示、（３）制
御線１１５による該当アドレスのクリア動作専用のアド
レスアレイ１０５への登録指示を行なう。As a result of selecting the above request and searching the address array 104, a miss hit occurs in the hit detection circuit 106 and the address array 105 dedicated to the clear operation is used.
When the hit detection circuit 107 determines that there is a mishit, since the control line 120 is a 256-byte clear request, the cache storage control unit 109
The following controls are performed. (1) Switching the selector 113 to the data '0' side (the side opposite to the cache memory 108 read data) by the control line 117; (2) the control line 118
And (3) an instruction to register the corresponding address in the address array 105 dedicated to the clear operation by the control line 115.
【００２２】通常のミスヒット処理においては、主記憶
１１０の起動、キャッシュ記憶１０８への２５６バイト
書き込み起動等、記憶制御装置内の各資源の利用率を増
大させるが、本発明で開示する処理においては、主記憶
１１０を起動するだけで、それ以外の資源は、他ＩＰに
開放できる利点がある。In the normal mishit processing, the utilization rate of each resource in the storage controller is increased, such as activation of the main memory 110, activation of writing of 256 bytes to the cache memory 108, and the like. Has the advantage that only the main memory 110 is activated and other resources can be released to other IPs.
【００２３】次に、主記憶装置からの読みだし動作時
に、読みだしアドレスがクリア動作専用のアドレスアレ
イに格納されていた場合の動作について説明する。ＩＰ
から主記憶に対して読みだしリクエストが選択され、ク
リア動作専用のアドレスアレイ１０５を検索した結果、
ヒット検出回路１０７でヒットと判定された場合、制御
線１１９によりセレクタ１１４をデータ’０’側（キャ
ッシュ記憶１０８読みだしデータと逆）への切り替えを
行ない、キャッシュ記憶制御部１０９は、制御線１１６
により、キャッシュ記憶１０８起動抑止を行なう。これ
により所望のクリアデータがＩＰに転送され、かつキャ
ッシュ記憶１０８は他ＩＰリクエストに開放される。Next, the operation when the read address is stored in the address array dedicated to the clear operation at the time of the read operation from the main storage device will be described. IP
As a result, a read request is selected from the main memory, and the address array 105 dedicated to the clear operation is searched.
When the hit detection circuit 107 determines that a hit occurs, the selector 114 is switched to the data “0” side (reverse to the cache storage 108 read data) by the control line 119, and the cache storage control unit 109
, The activation of the cache memory 108 is suppressed. As a result, the desired clear data is transferred to the IP, and the cache memory 108 is released for another IP request.
【００２４】クリア動作専用のアドレスアレイに格納さ
れているアドレスにストアが実行される場合は、通常の
ミスヒット動作と同様、書き込みアドレスを含む所定デ
ータ単位を主記憶装置からキャッシュ記憶装置へ転送後
でストア動作を行なえば良い。ただし、該当アドレス
は、アドレスアレイ１０４には登録するが、クリア動作
専用のアドレスアレイ１０５からは抹消しなければなら
ない。When a store operation is performed at an address stored in an address array dedicated to a clear operation, a predetermined data unit including a write address is transferred from the main storage device to the cache storage device, similarly to a normal mishit operation. Then, the store operation may be performed. However, the corresponding address is registered in the address array 104 but must be deleted from the address array 105 dedicated to the clear operation.
【００２５】本発明によれば、キャッシュ記憶装置に格
納されていない主記憶装置を所定のデータ単位領域をク
リアする場合、リクエスト切りだし制御回路部を通過す
るリクエストの数を減少させかつ、書き込みアドレスを
含む所定データ単位を上記主記憶装置から上記キャッシ
ュ記憶装置へ転送せずに、主記憶装置のみをクリアする
方式を採用し、リクエスト切りだし制御回路部占有時間
を従来方式より短くすることによりリクエスト切りだし
制御回路部の利用率を低減してマルチプロセッサの性能
向上が可能となる。According to the present invention, when clearing a predetermined data unit area in a main storage device that is not stored in the cache storage device, the number of requests passing through the request cutout control circuit unit is reduced, and the write address is reduced. A method of clearing only the main storage device without transferring a predetermined data unit including the above from the main storage device to the cache storage device is adopted, and the request cutout control circuit unit occupation time is shortened as compared with the conventional method. It is possible to improve the performance of the multiprocessor by reducing the utilization rate of the cut-out control circuit unit.
【００２６】また、所定データ単位のクリア指示を記憶
制御装置に指示するリクエスト伝達手段は、一般には命
令処理装置からの指示を伝達するために使用されるが、
主記憶装置のクリア動作を考えた場合、特に、超大型汎
用機では、マイクロプログラム制御方式を採用している
ものが主流であり、簡単に実現できる。クリア動作専用
のアドレスアレイは、クリアアドレスを格納する以外は
通常のアドレスアレイと同様な動作をする。また、初期
値設定データを与える手段は、キャッシュ記憶装置の読
みだしデータをセレクタによって、切り替えて実現する
ものであり、特別な制御等は必要としない。The request transmitting means for instructing the storage control device to issue a clear instruction for a predetermined data unit is generally used for transmitting an instruction from the instruction processing device.
Considering the clear operation of the main storage device, especially in the case of a very large general-purpose device, a device employing a microprogram control method is mainstream and can be easily realized. The address array dedicated to the clear operation performs the same operation as the normal address array except for storing the clear address. The means for providing the initial value setting data is realized by switching the data read from the cache storage device by the selector, and does not require any special control or the like.
【００２７】また、本発明は、主記憶装置と、上記主記
憶装置上のデータの一部を格納するキャッシュ記憶装置
とを有し、書き込み動作時、指示された書き込みアドレ
スを含む所定のデータが前記キャッシュ記憶装置に格納
されていれば、上記キャッシュ記憶装置の該当領域にデ
ータを書き込み、格納されていなければ、上記書き込み
アドレスを含む所定のデータを上記主記憶装置から上記
キャッシュ記憶装置へ転送後、上記キャッシュ記憶装置
の該当領域にデータを書き込む方式を採用する記憶制御
装置において、設定データを有する１または２以上の保
持手段を有し、外部からの、データの書き込み指示を上
記記憶制御装置が受けたときに、書き込みの対象となる
データのアドレスが上記キャッシュ記憶装置に格納され
ていない場合には、上記キャッシュ記憶装置は、書き込
みアドレスを含む所定のデータを上記主記憶装置から上
記キャッシュ記憶装置へ転送せずに、保持手段の有する
データを主記憶装置へ転送することとしてもよい。Further, the present invention has a main storage device and a cache storage device for storing a part of data in the main storage device, and when a write operation is performed, predetermined data including an instructed write address is stored. If the data is stored in the cache storage device, data is written to the corresponding area of the cache storage device. If the data is not stored, predetermined data including the write address is transferred from the main storage device to the cache storage device. A storage control device adopting a method of writing data to a corresponding area of the cache storage device, comprising one or more holding units having setting data, wherein the storage control device issues an external data write instruction to the storage control device; If the address of the data to be written is not stored in the cache storage device when received, The cache memory device, the predetermined data including the write address without transfer from the main memory to the cache memory, the data included in the holding means may be transferred to the main memory.
【００２８】これにより、特定の頻繁に使われるデータ
を読み書きするときに、高速で処理をすることができ
る。Thus, when reading and writing specific frequently used data, high-speed processing can be performed.
【００２９】また、上記の記憶制御装置において、上記
保持手段にデータを設定する手段を有することにより、
任意の値のデータの読み書きができる。Further, in the above-mentioned storage control device, by having a means for setting data in the holding means,
Can read and write data of any value.
【００３０】[0030]
【発明の効果】本発明によれば、主記憶装置からの読出
をしないで、クリアができる記憶制御装置を提供でき
る。According to the present invention, it is possible to provide a storage control device which can be cleared without reading from the main storage device.
【図１】図１は、本発明の１実施例を示す記憶制御装置
のブロック図である。FIG. 1 is a block diagram of a storage control device according to an embodiment of the present invention.
１０１．．．アドレスレジスタ １０２．．．データレジスタ １０３．．．リクエストの種類を示すオーダレジスタ １０４．．．アドレスアレイ １０５．．．クリア動作専用のアドレスアレイ １０６．．．ヒット検出回路 １０７．．．ヒット検出回路 １０８．．．キャッシュ記憶 １０９．．．キャッシュ記憶制御部 １１０．．．主記憶 １１１．．．キャッシュ記憶データ書き込み用データレ
ジスタ １１２．．．主記憶データ書き込み用データレジスタ １１３．．．主記憶書き込みデータ選択セレクタ １１４．．．対ＩＰデータ選択セレクタ １１５．．．クリア動作専用のアドレスアレイ登録要求
制御線 １１６．．．キャッシュ記憶読み書き制御線 １１７．．．セレクタ制御線 １１８．．．主記憶起動制御線 １１９．．．セレクタ制御線101. . . Address register 102. . . Data register 103. . . Order register indicating the type of request 104. . . Address array 105. . . Address array dedicated to clear operation 106. . . Hit detection circuit 107. . . Hit detection circuit 108. . . Cache storage 109. . . Cache storage control unit 110. . . Main memory 111. . . Data register for writing cache storage data 112. . . Main memory data write data register 113. . . Main memory write data selection selector 114. . . Selector for IP data selection 115. . . Address array registration request control line dedicated to clear operation 116. . . Cache storage read / write control line 117. . . Selector control line 118. . . Main memory activation control line 119. . . Selector control line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 12/00 ５５０ Ｇ０６Ｆ 12/00 ５５０Ａ (56)参考文献 特開 昭57−64384（ＪＰ，Ａ) 特開 平２−58795（ＪＰ，Ａ) 特開 昭59−186015（ＪＰ，Ａ) 特開 平３−231345（ＪＰ，Ａ) 特開 平２−176951（ＪＰ，Ａ) 特開 平１−233636（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 12/00 550 - 12/06 G06F 1/24 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI G06F 12/00 550 G06F 12/00 550A (JP, A) JP-A-59-186015 (JP, A) JP-A-3-231345 (JP, A) JP-A-2-176951 (JP, A) JP-A 1-233636 (JP, A) ( 58) Field surveyed (Int.Cl. 7 , DB name) G06F 12/08-12/12 G06F 12/00 550-12/06 G06F 1/24
Claims (3)
タの一部を格納し、複数の命令処理装置により共有され
るキャッシュ記憶装置とを有し、ストアイン方式を採用
する記憶制御装置において、 書き込むべき特定データを有する１または２以上の保持
手段と、上記キャッシュ記憶装置に格納されているデータのアド
レスを格納する第１のアドレスアレイと、 上記特定データの書き込み動作用の第２のアドレスアレ
イと、 上記複数の命令処理装置のいずれか一つから 上記特定デ
ータの書き込み指示を受けたとき、上記書き込みの対象
となる特定データのアドレスが上記第１のアドレスアレ
イに格納されていない場合には、上記アドレスを含む所
定のデータを上記主記憶装置から上記キャッシュ記憶装
置へ転送せずに、上記保持手段の有するデータを上記主
記憶装置へ転送するとともに、上記特定データの転送先
アドレスを上記第２のアドレスアレイに格納する制御部
とを有することを特徴とする記憶制御装置。1. A main storage device, which stores a part of data in the main storage device and is shared by a plurality of instruction processing devices.
That and a cache storage device, the storage controller that employs a store-in method, and one or more holding means having a specific data to be written, the data stored in the cache memory address
And a second address array for writing the specific data.
Lee and, any one of can and have received the necessary instruction to write the specific data, address the first address array of the specific data to be the writing of the plurality of instruction processors
If not stored in the stomach, the predetermined data including the upper Symbol address without transfer from the main memory to the cache storage device, transfers the data included in the said holding means to said main memory, Destination of the above specific data
Control unit for storing an address in the second address array
Storage control apparatus characterized by having and.
装置の読み出し指示を受けたとき、読み出しアドレスが
上記第２のアドレスアレイに格納されていた場合、上記
保持手段の有するデータを読み出す手段を、さらに有す
ることを特徴とする記憶制御装置。2. A storage control apparatus according to claim 1, wherein, from any one of said plurality of instruction processing apparatus when receiving the read out Shi instruction of the main storage device, reading out Shi address the second if it has been stored in the address array, means for reading the data included in the said holding means further Yusuke
Storage control apparatus characterized by that.
記憶制御装置において、 上記保持手段にデータを設定する手段をさらに有するこ
とを特徴とする記憶制御装置。3. The storage control device according to claim 1, further comprising : means for setting data in said holding means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02510592A JP3201635B2 (en) | 1992-02-12 | 1992-02-12 | Storage controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02510592A JP3201635B2 (en) | 1992-02-12 | 1992-02-12 | Storage controller |
Publications (2)
| Publication Number | Publication Date |
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Family Applications (1)
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Country Status (1)
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Families Citing this family (2)
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|---|---|---|---|---|
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1992
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| JPH05225058A (en) | 1993-09-03 |
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