JP3199922B2 - Synchronous rectification circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は同期整流回路に係り、特
に、電圧変換装置に用いるのに適した同期整流回路用に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous rectifier circuit, and more particularly to a synchronous rectifier circuit suitable for use in a voltage converter.
【０００２】[0002]
【従来の技術】ＤＣ−ＤＣコンバータ等の電圧変換装置
において、整流ダイオードをＭＯＳＦＥＴに置き換えた
同期整流回路は、導通状態での電圧降下が低減できるた
め回路の効率を向上できるという利点がある。たとえ
ば、特開昭５５−１０９１７３号公報にはソースとボデ
ィを接続したエンハンスメント型ＭＯＳＦＥＴを２つ使
用し、この２つエンハンスメント型ＭＯＳＦＥＴを交互
に導通させることにより整流を行う同期整流回路の提案
がある。この回路ではエンハンスメント型ＭＯＳＦＥＴ
を電流導通モードにするためにはゲート電圧を印加し、
ソース（ボディと同電位）からドレインに電流を流す。
また、電流遮断モードにするためにはゲート電圧をゼロ
にする。2. Description of the Related Art In a voltage converter such as a DC-DC converter, a synchronous rectifier circuit in which a rectifier diode is replaced with a MOSFET has an advantage that the voltage drop in a conductive state can be reduced and the efficiency of the circuit can be improved. For example, Japanese Unexamined Patent Publication No. 55-109173 proposes a synchronous rectifier circuit that uses two enhancement type MOSFETs each having a source and a body connected and performs rectification by alternately conducting the two enhancement type MOSFETs. . In this circuit, the enhancement type MOSFET
In order to put the device into the current conduction mode, apply a gate voltage,
A current flows from the source (same potential as the body) to the drain.
In order to set the current cutoff mode, the gate voltage is set to zero.
【０００３】また、特開昭５５−９４４４号公報ではＭ
ＯＳＦＥＴのドレイン・ボディ間（またはソース・ボデ
ィ間）の寄生ダイオードが順バイアスされることを防止
するため、ボディをスイッチ回路を用いてソースまたは
ドレインに接続する方法が述べられている。Further, Japanese Patent Application Laid-Open No. 55-9444 discloses M
A method is described in which a body is connected to a source or a drain using a switch circuit in order to prevent a parasitic diode between a drain and a body (or between a source and a body) of an OSFET from being forward biased.
【０００４】[0004]
【発明が解決しようとする課題】前記第１の従来回路で
は、オン抵抗の高いＭＯＳＦＥＴを用いた場合やゲート
駆動の遅延がある場合に上記エンハンスメント型ＭＯＳ
ＦＥＴのドレイン・ボディ間に存在する寄生ダイオード
が順バイアスされ可能性があった。寄生ダイオードが順
バイアスされると、ＰＮ接合部で少数キャリヤの注入が
行われ、これがスイッチング応答速度の遅延や、消費電
力の増加になるという問題があった。In the first conventional circuit, when the MOSFET having a high on-resistance is used or when there is a delay in gate driving, the enhancement type MOS transistor is used.
The parasitic diode existing between the drain and the body of the FET may be forward biased. When the parasitic diode is forward-biased, minority carriers are injected at the PN junction, which causes a problem that the switching response speed is delayed and power consumption is increased.
【０００５】また、前記第２の従来回路ではボディの電
位を制御するため、高周波駆動では消費電力が増加する
こと、また、駆動のタイミングのずれや雑音に対して
も、寄生ダイオードが順バイアスされることを防止する
マージンが小さいという問題があった。In the second conventional circuit, since the potential of the body is controlled, power consumption increases in high-frequency driving, and a parasitic diode is forward-biased even with respect to driving timing deviation and noise. There is a problem that a margin for preventing the problem is small.
【０００６】従って、本発明の目的とするところは、ス
イッチング速度が早く損失の小さい同期整流回路を提供
することにある。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a synchronous rectifier circuit having a high switching speed and a small loss.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施形態によれば、整流素子としてデ
プレッション型ＭＯＳＦＥＴ４、５を用い、ソース・ボ
ディ間を逆バイアスするために、ＧＮＤ電位より低い電
圧ＶBを前記デプレッション型ＭＯＳＦＥＴ４、５に印
加したすることを特徴とするものである。さらに、デプ
レッション型ＭＯＳＦＥＴ４、５の温度変化によるしき
い電圧変化を補正するため、温度特性の小さい抵抗１０
と温度特性がデプレッション型ＭＯＳＦＥＴ４、５に近
いＭＯＳＦＥＴ１１とオペアンプ１２を用いてデプレッ
ション型ＭＯＳＦＥＴ４、５の基板電圧ＶBを制御する
ことを特徴とするものである。さらに、前記デプレッシ
ョン型ＭＯＳＦＥＴのボディ端子とドレイン端子の間に
ショットキーダイオード７、８を接続することを特徴と
するものである（図１参照）。According to one embodiment of the present invention, depletion type MOSFETs 4 and 5 are used as rectifying elements, and a reverse bias is applied between a source and a body. it is characterized in that the low voltage V B from the GND potential is applied to the depletion type MOSFET4,5. Further, in order to correct a threshold voltage change due to a temperature change of the depletion type MOSFETs 4 and 5, a resistor 10 having a small temperature characteristic is used.
And the temperature characteristic is characterized in that to control the substrate voltage V B of the depletion type MOSFET4,5 using MOSFET11 and operational amplifier 12 is close to the depletion type MOSFET4,5. Further, Schottky diodes 7 and 8 are connected between the body terminal and the drain terminal of the depletion type MOSFET (see FIG. 1).
【０００８】[0008]
【作用】上記の構成の同期整流回路によれば、整流用の
ＭＯＳＦＥＴ４、５の寄生ダイオードは常に１Ｖ〜１０
Ｖ程度逆バイアスされているため、たとえ小さい雑音が
入力しても寄生ダイオードが順バイアスされて、少数キ
ャリアの注入される事態を防止できる。このためスイッ
チング応答速度の遅延や、消費電力の増加を防止でき
る。また、基板バイアスを印加したことによるしきい電
圧の増加、オン抵抗の増加を補正するため、前記整流用
ＭＯＳＦＥＴはデプレッション型を用いた。これによ
り、基板バイアスが印加された時にしきい電圧が最適値
（２．５Ｖから０．３Ｖ程度）になるように設定でき
る。また、基板バイアスＶBの値は整流用のＭＯＳＦＥ
Ｔ４、５のしきい電圧の温度特性を補正するように基板
バイアス発生回路１０１を設計することにより、整流用
のＭＯＳＦＥＴの性能を常に損なうこと無く、前記寄生
ダイオードの動作による問題点を解決できる。さらに、
前記整流用ＭＯＳＦＥＴのボディ端子とドレイン端子の
間にショットキーダイオード７、８を接続することによ
り、大きい雑音が入力した最悪の条件の場合にも前記寄
生ダイオードが順バイアスされることによるスイッチン
グ動作の遅延や消費電力増加やＭＯＳＦＥＴの素子破壊
を防止できる。しきい電圧制御が正確に行なえない時代
に性能の悪いデプレッション型素子をエンハンスメント
型素子に変えるために基板バイアスを印加させることは
公知である。一方、本発明では基板バイアスを印加する
目的がＭＯＳＦＥＴの寄生ダイオード対策であり、また
ＭＯＳＦＥＴのオン抵抗低減のために本発明ではデプレ
ッション型に最適設計することが特徴である。また、Ｍ
ＯＳＦＥＴはソース拡散層とチャネル拡散層（ボディ領
域）がゲート電極に対して自己整合的に形成したＶＤＭ
ＯＳ（Vertical Double diffised MOSFET）構造を用い
るとオン抵抗低減に有利である。According to the synchronous rectifier circuit having the above configuration, the parasitic diodes of the rectifying MOSFETs 4 and 5 always have a voltage of 1 V to 10 V.
Since the bias voltage is reverse-biased by about V, even if a small noise is input, the parasitic diode is forward-biased, and the situation where minority carriers are injected can be prevented. Therefore, a delay in switching response speed and an increase in power consumption can be prevented. In order to compensate for an increase in threshold voltage and an increase in on-resistance due to the application of the substrate bias, a depletion MOSFET is used as the rectifying MOSFET. Thus, the threshold voltage can be set to an optimum value (about 2.5 V to about 0.3 V) when the substrate bias is applied. Further, the value of the substrate bias V B a MOSFET for rectification
By designing the substrate bias generation circuit 101 so as to correct the temperature characteristics of the threshold voltages of T4 and T5, the problem caused by the operation of the parasitic diode can be solved without always impairing the performance of the rectifying MOSFET. further,
By connecting the Schottky diodes 7 and 8 between the body terminal and the drain terminal of the rectifying MOSFET, the switching operation due to the forward bias of the parasitic diode is performed even in the worst condition where a large noise is input. Delay, increase in power consumption, and destruction of MOSFET elements can be prevented. It is known to apply a substrate bias to turn a poorly performing depletion-type device into an enhancement-type device in an era when threshold voltage control cannot be performed accurately. On the other hand, in the present invention, the purpose of applying the substrate bias is to prevent the parasitic diode of the MOSFET, and in order to reduce the on-resistance of the MOSFET, the present invention is characterized by optimally designing a depletion type. Also, M
An OSFET is a VDM in which a source diffusion layer and a channel diffusion layer (body region) are formed in a self-aligned manner with respect to a gate electrode.
Use of an OS (Vertical Double Diffused MOSFET) structure is advantageous for reducing on-resistance.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面により詳細に説
明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１０】図１は本発明の実施例の同期整流回路であ
る。１は１次側の直流電源、３はこれを交流化するため
のＭＯＳＦＥＴ、２ａ、２ｂ、２ｃはインダクタで変圧
器を構成している。４と５は同期整流用のＭＯＳＦＥＴ
でダイオードの置き換えである。インダクタ６とキャパ
シタ９は平滑回路を構成している。本回路の動作を以下
に述べる。ＭＯＳＦＥＴ３のゲートにパルス信号ＩＮを
印加すると、１次側のインダクタ２ａに交流電圧が発生
し、これが２次側インダクタ２ｂに変換される。ＭＯＳ
ＦＥＴ５のドレインが高電位、ＭＯＳＦＥＴ４のドレイ
ンが低電位の時には、ＭＯＳＦＥＴ５は遮断状態、ＭＯ
ＳＦＥＴ４は導通状態になる。このとき２次側電流はＭ
ＯＳＦＥＴ４とインダクタ６を流れ、２次側出力ＯＵＴ
に直流電圧を発生する。また、ＭＯＳＦＥＴ４のドレイ
ンが高電位、ＭＯＳＦＥＴ５のドレインが低電位の時に
は、ＭＯＳＦＥＴ４は遮断状態、ＭＯＳＦＥＴ５は導通
状態になる。このとき２次側電流はＭＯＳＦＥＴ５とイ
ンダクタ６を流れ、２次側出力ＯＵＴに直流電圧を発生
する。２次側出力電圧はＭＯＳＦＥＴ３のデューティに
より調整できる。特開昭５５−１０９１７３号公報で述
べられた従来回路では同期整流用ＭＯＳＦＥＴ４と５の
ボディはソース（本実施例ではＧＮＤ）に接続し、エン
ハンスメント型素子を用いていた。このため、整流用Ｍ
ＯＳＦＥＴ４、５のスイッチングがずれるとドレイン電
圧がソース電圧（ＧＮＤ電圧）より１Ｖ以上下がり、ド
レイン・ボディ間に存在する寄生ダイオードが順バイア
スされるという問題があった。この場合ＰＮ接合部で少
数キャリアの注入が起こり、このキャリアの移動が損失
となる。また、一度注入された少数キャリヤはすぐには
消滅しないため、ＭＯＳＦＥＴの遮断速度を遅延させる
原因となる。また、このスイッチングの遅延がＭＯＳＦ
ＥＴ４と５を同時にオンさせる原因となり、これも電力
損失となる。なお、整流用ＭＯＳＦＥＴとしては、従来
はソース拡散層とチャネル拡散層（ボディ領域）がゲー
ト電極に対して自己整合的に形成したエンハンス型のＶ
ＤＭＯＳを用いることによりオン抵抗の低減を図ってい
た。図１の本実施例では、整流用ＭＯＳＦＥＴ４と５の
ソース・ボディ間を０．５Ｖから１０Ｖ程度逆バイアス
し、従来に比べ、整流用ＭＯＳＦＥＴのドレイン・ボデ
ィ間が順バイアスされにくくなるようにした。また、基
板バイアスを印加することにより整流用ＭＯＳＦＥＴの
しきい電圧は増加し、オン抵抗が増加するという問題が
ある。この対策として、本実施例では整流用ＭＯＳＦＥ
Ｔ４、５にデプレッション型のＶＤＭＯＳを使用した。
これにより、基板バイアスが印加された時にしきい電圧
が２．５Ｖから０．３Ｖ程度の最適値となるようにチャ
ネル拡散条件の選択を行った。または、チャネル部表面
にチャネル拡散層を打ち消すようにイオン打ち込みを行
いしきい電圧の調整を行った。また、基板バイアスＶB
の値は整流用のＭＯＳＦＥＴ４、５のしきい電圧の温度
特性を補正するように基板バイアス発生回路１０１を設
計し、整流用のＭＯＳＦＥＴの性能を常に損なうこと無
く、前記寄生ダイオードの動作による問題点を解決する
ことが可能である。本実施例ではこの基板バイアス発生
回路１０１が、温度特性の小さい抵抗１０と温度特性が
デプレッション型ＭＯＳＦＥＴ４、５に近いＭＯＳＦＥ
Ｔ１１の分圧で決まる電圧に基板電圧ＶBを設定する場
合を示す。抵抗１０とＭＯＳＦＥＴ１１との分圧電圧は
オペアンプ１２の反転入力端子に印加され、オペアンプ
１２の非反転入力端子には電源１４が接続され、オペア
ンプ１２の出力端子は反転入力端子に接続されている。
温度上昇によりＭＯＳＦＥＴ４、５のしきい電圧は低下
するが、抵抗１０とＭＯＳＦＥＴ１１の分圧で決まる基
板電圧ＶBも低下するため、ＭＯＳＦＥＴ４、５の実効
的しきい電圧の変化を抑えることが可能である。ＭＯＳ
ＦＥＴ１１の代わりに負の温度特性を有するダイオード
を使用することも可能である。また、本実施例では負電
圧ＳＵＢを発生するためにショットキダイオード１５、
１６、１７、１８とキャパシタ１３からなる整流回路１
００を設けた。勿論、チャージポンプ回路により２次側
電源から負電圧を発生し基板バイアスに使用することも
できる。さらに、本実施例では前記デプレッション型Ｍ
ＯＳＦＥＴのボディ端子とドレイン端子の間にショット
キーダイオード７、８を接続した。雑音にたいし、基板
電圧ＶBは低いほど上述の寄生ダイオードは順バイアス
しにくくなる。しかし、この場合、整流用ＭＯＳＦＥＴ
のオン抵抗が高くなるという欠点がある。そこで、ＶB
の電圧設定では通常の動作だけを考慮して決定し、特に
大きい異常事態における雑音に対してはショットキダイ
オード７、８で寄生ダイオードが順バイアスするのを防
止するようにした。本実施例では整流用ＭＯＳＦＥＴ
４、５のゲート電圧をインダクタ２ｂの両端の電圧で自
動的に制御する場合の実施例で示したが、ゲート制御回
路を設けて、整流用ＭＯＳＦＥＴ４、５のゲート駆動回
路をＯＵＴとＧＮＤ間の信号電圧またはＯＵＴとＳＵＢ
間の信号電圧を発生して独立に駆動してもよい。特に、
ＯＵＴとＳＵＢ間の信号電圧を用いた場合にはインダク
タ２ｂの両端の電圧が負電圧に大きく振られた場合に
も、整流用ＭＯＳＦＥＴ４、５を完全に遮断できるとい
う利点がある。FIG. 1 shows a synchronous rectifier circuit according to an embodiment of the present invention. 1 is a primary-side DC power supply, 3 is a MOSFET for converting the AC power, and 2a, 2b, and 2c constitute a transformer with inductors. 4 and 5 are MOSFETs for synchronous rectification
Is a diode replacement. The inductor 6 and the capacitor 9 constitute a smoothing circuit. The operation of this circuit will be described below. When the pulse signal IN is applied to the gate of the MOSFET 3, an AC voltage is generated in the primary-side inductor 2a, and is converted to the secondary-side inductor 2b. MOS
When the drain of the FET 5 is at a high potential and the drain of the MOSFET 4 is at a low potential,
SFET4 becomes conductive. At this time, the secondary current is M
It flows through the OSFET 4 and the inductor 6, and the secondary side output OUT
To generate a DC voltage. When the drain of the MOSFET 4 has a high potential and the drain of the MOSFET 5 has a low potential, the MOSFET 4 is turned off and the MOSFET 5 is turned on. At this time, the secondary current flows through the MOSFET 5 and the inductor 6, and generates a DC voltage at the secondary output OUT. The secondary output voltage can be adjusted by the duty of the MOSFET 3. In the conventional circuit described in Japanese Patent Application Laid-Open No. 55-109173, the bodies of the synchronous rectification MOSFETs 4 and 5 are connected to sources (in this embodiment, GND), and an enhancement type element is used. Therefore, the rectifying M
If the switching of the OSFETs 4 and 5 is shifted, the drain voltage drops by 1 V or more from the source voltage (GND voltage), and there is a problem that the parasitic diode existing between the drain and the body is forward-biased. In this case, minority carriers are injected at the PN junction, and the movement of the carriers causes a loss. In addition, the minority carriers injected once do not disappear immediately, which causes a delay in the cutoff speed of the MOSFET. Also, this switching delay is caused by MOSF
This causes the ETs 4 and 5 to be turned on at the same time, which also causes power loss. Conventionally, as a rectifying MOSFET, an enhancement type V type in which a source diffusion layer and a channel diffusion layer (body region) are formed in a self-aligned manner with respect to a gate electrode.
The on-resistance was reduced by using a DMOS. In this embodiment of FIG. 1, the source and body of the rectifying MOSFETs 4 and 5 are reverse-biased by about 0.5 V to 10 V so that the drain and body of the rectifying MOSFET are less likely to be forward-biased as compared with the related art. . In addition, there is a problem that the application of the substrate bias increases the threshold voltage of the rectifying MOSFET and increases the on-resistance. As a countermeasure against this, in this embodiment, the rectifying MOSFE is used.
Depletion type VDMOS was used for T4 and T5.
As a result, the channel diffusion conditions were selected so that the threshold voltage became an optimum value of about 2.5 V to about 0.3 V when the substrate bias was applied. Alternatively, the threshold voltage was adjusted by performing ion implantation so as to cancel the channel diffusion layer on the surface of the channel portion. Also, the substrate bias V B
Is designed so as to correct the temperature characteristics of the threshold voltage of the rectifying MOSFETs 4 and 5, and the performance of the rectifying MOSFET is always reduced without impairing the performance of the rectifying MOSFET. It is possible to solve. In the present embodiment, the substrate bias generation circuit 101 includes a resistor 10 having a small temperature characteristic and a MOSFET having a temperature characteristic close to that of the depletion-type MOSFETs 4 and 5.
Shows a case of setting a substrate voltage V B to the voltage determined by the partial pressure of T11. The divided voltage of the resistor 10 and the MOSFET 11 is applied to the inverting input terminal of the operational amplifier 12, the power supply 14 is connected to the non-inverting input terminal of the operational amplifier 12, and the output terminal of the operational amplifier 12 is connected to the inverting input terminal.
Since Although the temperature rise threshold voltage of MOSFET4,5 decreases, which also decreases the substrate voltage V B which is determined by the partial pressure of the resistor 10 and the MOSFET 11, it can suppress the change in the effective threshold voltage of MOSFET4,5 is there. MOS
It is also possible to use a diode having a negative temperature characteristic instead of the FET 11. In this embodiment, the Schottky diode 15 is used to generate the negative voltage SUB.
Rectifier circuit 1 including 16, 17, 18 and capacitor 13
00 was provided. Of course, a negative voltage can be generated from the secondary side power supply by the charge pump circuit and used for the substrate bias. Further, in this embodiment, the depletion type M
Schottky diodes 7 and 8 were connected between the body terminal and the drain terminal of the OSFET. Ambassador noise, the parasitic diode of the above as lower substrate voltage V B is less likely to forward bias. However, in this case, the rectifying MOSFET
However, there is a disadvantage that the on-resistance is increased. Therefore, V B
The voltage setting is determined in consideration of only the normal operation, and the parasitic diode is prevented from being forward-biased by the Schottky diodes 7 and 8 particularly against noise in a large abnormal situation. In this embodiment, the rectifying MOSFET is used.
Although the embodiment in which the gate voltages of the MOSFETs 4 and 5 are automatically controlled by the voltage across the inductor 2b has been described, a gate control circuit is provided and the gate drive circuits of the rectifying MOSFETs 4 and 5 are connected between OUT and GND. Signal voltage or OUT and SUB
It is also possible to generate a signal voltage between them and drive them independently. In particular,
When a signal voltage between OUT and SUB is used, there is an advantage that the rectifying MOSFETs 4 and 5 can be completely cut off even when the voltage across the inductor 2b is greatly changed to a negative voltage.
【００１１】[0011]
【発明の効果】本発明の回路によれば、整流用のＭＯＳ
ＦＥＴ４、５の寄生ダイオードは常に１Ｖ〜１０Ｖ程度
逆バイアスされているため、たとえ小さい雑音が入力し
ても寄生ダイオードが順バイアスされて、少数キャリア
の注入される事態を防止できる。このためスイッチング
応答速度の遅延や、消費電力の増加を防止できるという
効果がある。また、基板バイアスを印加したことによる
しきい電圧の増加、オン抵抗の増加を補正するため、前
記整流用ＭＯＳＦＥＴはデプレッション型を用いた。こ
れにより、基板バイアスが印加された時にしきい電圧が
最適値（２．５Ｖから０．３Ｖ程度）になるように設定
できるという効果がある。また、基板バイアスＶBの値
は整流用のＭＯＳＦＥＴ４、５のしきい電圧の温度特性
を補正するように基板バイアス発生回路１０１を設計す
ることにより、整流用のＭＯＳＦＥＴの性能を常に損な
うこと無く、前記寄生ダイオードの動作による問題点を
解決できるという効果がある。さらに、前記整流用ＭＯ
ＳＦＥＴのボディ端子とドレイン端子の間にショットキ
ーダイオード７、８を接続することにより、大きい雑音
が入力した最悪の条件の場合にも前記寄生ダイオードが
順バイアスされることによるスイッチング動作の遅延や
消費電力増加やＭＯＳＦＥＴの素子破壊を防止できると
いう効果がある。According to the circuit of the present invention, the rectifying MOS
Since the parasitic diodes of the FETs 4 and 5 are always reverse-biased by about 1 V to 10 V, even if a small noise is input, the parasitic diodes are forward-biased and the situation where minority carriers are injected can be prevented. Therefore, there is an effect that a delay in switching response speed and an increase in power consumption can be prevented. In order to compensate for an increase in threshold voltage and an increase in on-resistance due to the application of the substrate bias, a depletion MOSFET is used as the rectifying MOSFET. This has the effect that the threshold voltage can be set to an optimum value (about 2.5 V to about 0.3 V) when a substrate bias is applied. The value of the substrate bias V B is by designing the substrate bias generating circuit 101 so as to correct the temperature characteristic of MOSFET4,5 threshold voltage for rectification, without impairing at all times the performance of the rectification of the MOSFET, There is an effect that the problem caused by the operation of the parasitic diode can be solved. Further, the rectifying MO
By connecting the Schottky diodes 7 and 8 between the body terminal and the drain terminal of the SFET, delay and consumption of the switching operation due to the forward bias of the parasitic diode even under the worst condition where a large noise is input. This has the effect of preventing power increase and MOSFET element destruction.
【図１】本発明の実施例の同期整流回路を示す回路図で
ある。FIG. 1 is a circuit diagram showing a synchronous rectifier circuit according to an embodiment of the present invention.
１…直流電源、２ａ、２ｂ、２ｃ…変圧器を構成するイ
ンダクタ、３、１１…ＭＯＳＦＥＴ、４、５…デプレッ
ション型ＭＯＳＦＥＴ ６…インダクタ、７、８、１５、１６、１７、１８…シ
ョットキダイオード、９、１３…キャパシタ、１０…抵
抗、１２…オペアンプ、１４…電源、１００…二次側整
流回路、１０１…基板バイアス回路DESCRIPTION OF SYMBOLS 1 ... DC power supply, 2a, 2b, 2c ... Inductor which comprises a transformer, 3,11 ... MOSFET, 4,5 ... Depletion type MOSFET 6 ... Inductor, 7, 8, 15, 16, 17, 18 ... Schottky diode, 9, 13: capacitor, 10: resistor, 12: operational amplifier, 14: power supply, 100: secondary side rectifier circuit, 101: substrate bias circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−175975（ＪＰ，Ａ) 特開 昭55−9444（ＪＰ，Ａ) 特開 昭63−186476（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28 H02M 7/21 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-58-175975 (JP, A) JP-A-55-9444 (JP, A) JP-A-63-186476 (JP, A) (58) Field (Int.Cl. 7 , DB name) H02M 3/28 H02M 7/21
Claims (6)
同期整流回路であって、 上記 ＭＯＳＦＥＴのソース・ボディ間を逆バイアスする
ための上記ＭＯＳＦＥＴの基板電圧を発生する基板バイ
アス発生回路を備え、 上記ＭＯＳＦＥＴは、上記基板電圧を印加された上記Ｍ
ＯＳＦＥＴのしきい値電圧が２．５Ｖから０．３Ｖとな
るデバイス特性を有する 同期整流回路。1. A MOSFET is used as a rectifying element.
A synchronous rectifier circuit, reverse bias between the source and body of the MOSFET
For generating the substrate voltage of the MOSFET
A source generating circuit, wherein the MOSFET is connected to the M
The threshold voltage of the OSFET is changed from 2.5V to 0.3V.
Rectifier circuit with device characteristics .
ＦＥＴの温度上昇によるしきい電圧の低下を補正するよ
うにその発生する基板電圧を低下させることを特徴とす
る請求項１に記載の同期整流回路。2. The semiconductor device according to claim 1, wherein said substrate bias generation circuit comprises:
2. The synchronous rectifier circuit according to claim 1, wherein the generated substrate voltage is reduced so as to correct a decrease in the threshold voltage due to an increase in the temperature of the FET.
るためのボディ端子と上記ＭＯＳＦＥＴのドレイン端子
の間にショットキーダイオードを接続したことを特徴と
する請求項１または請求項２に記載の同期整流回路。3. to applying the substrate voltage to the MOSFET
3. A synchronous rectifier circuit according to claim 1, wherein a Schottky diode is connected between a body terminal for draining said MOSFET and a drain terminal of said MOSFET .
より負のゲート電圧を印加して駆動することを特徴とす
る請求項１から請求項３までのいずれかに記載の同期整
流回路。4. The synchronous rectifier circuit according to claim 1, wherein said MOSFET is driven by applying a negative gate voltage from its source and drain.
載の同期整流回路を用いた電圧変換装置。5. A voltage converter using the synchronous rectifier circuit according to claim 1.
同期整流回路であって、 上記ＭＯＳＦＥＴはデプレッション型ＭＯＳＦＥＴであ
って、 上記ＭＯＳＦＥＴのソース・ボディ間を逆バイアスする
ための上記ＭＯＳＦＥＴの基板電圧を発生する基板バイ
アス発生回路を備えた同期整流回路。 6. A synchronous rectifier circuit using a MOSFET as a rectifying element, wherein the MOSFET is a depletion type MOSFET, and generates a substrate voltage of the MOSFET for reverse biasing between a source and a body of the MOSFET. Rectifier circuit equipped with a substrate bias generator circuit.
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