JP3190907B2 - Single electronic device - Google Patents

Single electronic device

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JP3190907B2
JP3190907B2 JP13258499A JP13258499A JP3190907B2 JP 3190907 B2 JP3190907 B2 JP 3190907B2 JP 13258499 A JP13258499 A JP 13258499A JP 13258499 A JP13258499 A JP 13258499A JP 3190907 B2 JP3190907 B2 JP 3190907B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、一電子の帯電効果
を利用したいわゆる単一電子素子に関し、特にドレイン
−ソース電圧によるドレイン−ソース間電流のゲート−
ソース間電圧依存性のずれを相殺することを可能とした
単一電子素子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called single-electron device utilizing a one-electron charging effect, and more particularly to a gate-to-drain-source current caused by a drain-source voltage.
The present invention relates to a single electronic device capable of canceling a shift in voltage dependency between sources.

【0002】[0002]

【従来の技術】一電子の帯電効果を利用したいわゆる単
一電子素子は、現在の半導体集積回路におけるスイッチ
素子の主流であるMOSFETと同様の3端子のスイッ
チ素子として用いられること、電子1個1個を制御でき
るという究極の低消費電力性、また動作原理が原子レベ
ルまで適用可能なことからくる高集積性から近年注目を
集めている。特に、単一電子素子のなかでも構造が簡単
で、3端子スイッチング素子として機能する単一電子ト
ランジスタについては、その論理回路への応用適用可能
性がこれまで検討されてきた。単一電子トランジスタの
等価回路を図11に示す。図11の等価回路に示すよう
に、破線で囲まれた電子の局在領域となる島1(以下伝
導島と呼ぶ)を1つ、伝導島とトンネル接合2,3を介
して接続する電極4,5(以下この電極のうち、電位の
低い電極をソース電極5、電位の高い電極をドレイン電
極4と呼ぶ)を2つ、また伝導島1と静電容量(以下、
容量という)6を介して結合した制御電極7(ゲート電
極)を少なくとも1つ有する構造の電子デバイスであ
る。以下で、単一電子トランジスタの動作原理について
本発明にかかわる基本的な部分について簡単に説明す
る。なお、単一電子トランジスタ以外の単一電子素子や
その動作原理などについては、例えば、Single Charge
Tunneling (Plenum Press,1992, ISBN 0-306-442
29-9) に詳しく記載されている。
2. Description of the Related Art A so-called single-electron element utilizing the charging effect of one electron is used as a three-terminal switch element similar to a MOSFET which is a mainstream of a switch element in a current semiconductor integrated circuit. In recent years, attention has been paid to the ultimate low power consumption that can control individual devices and the high integration that comes from the fact that the operating principle can be applied to the atomic level. In particular, among single-electron elements, single-electron transistors, which have a simple structure and function as three-terminal switching elements, have been studied for their applicability to logic circuits. FIG. 11 shows an equivalent circuit of a single-electron transistor. As shown in the equivalent circuit of FIG. 11, one island 1 (hereinafter referred to as a conduction island) serving as a localized region of electrons surrounded by a broken line is connected to the conduction island via the tunnel junctions 2 and 3. , 5 (hereinafter, the electrode having a lower potential is referred to as a source electrode 5 and the electrode having a higher potential is referred to as a drain electrode 4), a conductive island 1 and a capacitance (hereinafter, referred to as a drain electrode 4)
This is an electronic device having a structure having at least one control electrode 7 (gate electrode) coupled via a capacitor 6. In the following, the principle of operation of a single-electron transistor according to the present invention will be briefly described. It should be noted that single-electron elements other than single-electron transistors and their operating principles are described, for example, in Single Charge
Tunneling (Plenum Press, 1992, ISBN 0-306-442
29-9).

【0003】単一電子トランジスタの動作の理解に重要
なのは、伝導島へ電子が一個入った、あるいは出たとき
の自由エネルギーの変化である。この自由エネルギーの
変化は、伝導島の全容量CΣ、ゲート容量C、ソース
側のトンネル接合の容量C、ドレイン側のトンネル接
合の容量C、ゲート−ソース間電圧VGS、ドレイン
−ソース間電圧VDSを使って求めることができる。簡
単のためにVDS<<e/CΣとすると、ソース電極5
から伝導島1に電子がトンネルした時の、トンネル前か
らの自由エネルギーの変化ΔF
An important factor in understanding the operation of a single-electron transistor is the change in free energy when one electron enters or exits a conduction island. The change in free energy, the total capacitance C sigma conductive islands, the gate capacitance C G, capacitance C S of the tunnel junction of the source side, the capacitance C D of the tunnel junction on the drain side, the gate - source voltage V GS, the drain - it can be determined by using the source voltage V DS. Assuming that V DS << e / C } for simplicity, the source electrode 5
When electrons in the conduction islands 1 is a tunnel from the change [Delta] F S of the free energy from the previous tunnel

【数1】 となる。ただし、nは電子がトンネルする前の伝導島中
にある電子の数である。電子がソースから伝導島にトン
ネルするためにはΔF≧0とならなくてはならない。
電子が一度ソースから伝導島にトンネルすると、その電
子が伝導島に止まったり、次の電子が伝導島に入ったり
するよりも、その電子がドレインに抜けていく過程が自
由エネルギー的に得であり最も高い確率で起こる。すな
わち、ソース、伝導島、ドレインと電子が動いていき、
電流が流れることになる。従って、(式1)より分かる
ように
(Equation 1) Becomes Where n is the number of electrons in the conduction island before the electrons tunnel. In order for electrons to tunnel from the source to the conduction island, ΔF S ≧ 0 must be satisfied.
Once an electron tunnels from a source to a conduction island, the process of passing that electron to the drain is more free energy than stopping that electron at the conduction island or entering the next conduction electron. Occurs with the highest probability. In other words, the source, conduction island, drain and electrons move,
Current will flow. Therefore, as can be seen from (Equation 1),

【数2】 の時に電流が流れ(ONとなり)、それ以外の場合には
電流が流れない(OFFとなる)。ただし以上の議論は
温度が絶対0度の場合を仮定してなされている。
(Equation 2) At this time, current flows (turns ON), and otherwise, no current flows (turns OFF). However, the above discussion has been made on the assumption that the temperature is absolute zero degrees.

【0004】温度が有限の場合には、励起によってV
GS≠e/C(1/2+n)の場合にも電流は流れる
が、
When the temperature is finite, the excitation causes V
In the case of GS ≠ e / CG (1/2 + n), current flows,

【数3】 の時に自由エネルギー的に最も損をするために、電流値
が最も小さくなる。この様子を図12に示す。図12は
単一電子トランジスタのソース容量、ドレイン容量をそ
れぞれ1aF、ソース、ドレインのトンネル抵抗をとも
に500kΩ、ゲート容量を3aF、動作温度を4.2
Kとした時の、単一電子トランジスタのドレイン−ソー
ス間を流れる電流をゲート−ソース電圧VGSの関数と
して表したものである。このように単一電子トランジス
タは単純には、ゲート電圧が(式2)で表される時には
ONとなり(あるいは最大電流をとり)、ゲート電圧が
(式3)で表される時にはOFFとなる(あるいは最小
電流をとる)と考えられてきた。
(Equation 3) In this case, the current value becomes the smallest because the loss is the highest in free energy. This is shown in FIG. FIG. 12 shows a single-electron transistor having a source capacitance and a drain capacitance of 1 aF each, a source and a drain tunnel resistance of 500 kΩ, a gate capacitance of 3 aF, and an operating temperature of 4.2.
The current flowing between the drain and source of the single-electron transistor when K is expressed as a function of the gate-source voltage VGS . Thus, the single-electron transistor is simply turned on (or takes the maximum current) when the gate voltage is expressed by (Equation 2), and turned off when the gate voltage is expressed by (Equation 3) ( Or take the minimum current).

【0005】[0005]

【発明が解決しようとする課題】ところが、以上の議論
はVDS<<e/CΣの仮定でなされているものであ
る。単一電子トランジスタの伝導島は、ゲート電極だけ
でなく、トンネル接合を介してソース/ドレイン電極と
も容量的に結合している。そのため、伝導島の電位はド
レイン−ソース間電圧によっても容易に変わり、制御電
極(ゲート電極)のみでコントロールすることはできな
いという欠点を持っている。この様子を図13に示す。
図13は単一電子トランジスタのソース容量、ドレイン
容量をそれぞれ1aF、ソース、ドレインのトンネル抵
抗をともに500kΩ、ゲート容量を3aF、動作温度
を4.2Kとした時の、単一電子トランジスタのドレイ
ン−ソース間を流れる電流をゲート−ソース電圧VGS
の関数として表したものである。ドレイン−ソース間電
圧を第2パラメータとしている。前述のように単一電子
トランジスタのON状態とOFF状態を切り替えるため
には、ゲート電圧をe/(2C)=26.6mVだけ振る
必要があり、VDS〜0の時には、VGS=0で電流を
最も流しにくいOFF状態、 VGS= e/(2C)
で電流を最も流しやすいON状態となる。ところが、ド
レイン−ソース間電圧を高くすると、伝導島の電位がシ
フトし、もはやVGS=0とVGS= e/(2C)で
電流の最大値、最小値を取らなくなる。特にVDS
e/(2C)の時には、VGS=0とVGS= e/(2
)で単一電子トランジスタを流れる電流が全く同じ
大きさになり、もはやゲート電圧で単一電子トランジス
タのON状態とOFF状態とを制御することができなく
なる。
The object of the invention is to be Solved However, the above discussion is one that has been made on the assumption of V DS << e / C Σ. The conduction island of the single-electron transistor is capacitively coupled not only to the gate electrode but also to the source / drain electrode via the tunnel junction. Therefore, there is a disadvantage that the potential of the conductive island easily changes depending on the voltage between the drain and the source, and cannot be controlled only by the control electrode (gate electrode). This is shown in FIG.
FIG. 13 shows the drain-source capacitance of the single-electron transistor when the source capacitance and the drain capacitance of the single-electron transistor are 1 aF each, the tunnel resistance of the source and the drain is 500 kΩ, the gate capacitance is 3 aF, and the operating temperature is 4.2 K. The current flowing between the source and the gate-source voltage V GS
It is expressed as a function of The drain-source voltage is used as the second parameter. To switch ON and OFF states of the single-electron transistor as described above, it is necessary to shake the gate voltage by e / (2C G) = 26.6mV , when V DS ~0 is V GS = 0 in most flow hardly OFF state current, V GS = e / (2C G)
With this, an ON state where the current can flow most easily is obtained. However, when the voltage between the drain and the source is increased, the potential of the conductive island shifts, and the maximum value and the minimum value of the current can no longer be obtained at V GS = 0 and V GS = e / (2C G ). In particular, V DS =
When e / (2C G ), V GS = 0 and V GS = e / (2
In C G ), the current flowing through the single-electron transistor becomes exactly the same, and the ON state and the OFF state of the single-electron transistor can no longer be controlled by the gate voltage.

【0006】一方、ゲート電極で制御されたスイッチ素
子としては、スイッチ間の電位差にかかわらず、ゲート
電圧のみで、最も電流を流しやすい状態と最も電流が流
れない状態を制御できることが望ましい。ところが、単
一電子トランジスタは、上述のようにドレイン−ソース
間電圧の影響を非常に強く受け、ゲート電極だけでON
/OFF状態を制御することができないという問題があ
った。本発明は上記事項に鑑み、ドレイン−ソース間電
圧に係らず、ゲート−ソース間電圧のみでON状態(電
流最大値をとる状態)、OFF状態(電流最小値をとる
状態)を制御できる単一電子トランジスタを提供するこ
とである。
On the other hand, as a switching element controlled by a gate electrode, it is desirable to be able to control a state in which a current is most likely to flow and a state in which a current is least likely to flow only by a gate voltage regardless of a potential difference between switches. However, the single-electron transistor is greatly affected by the drain-source voltage as described above, and is turned ON only by the gate electrode.
/ OFF state cannot be controlled. In view of the above, the present invention provides a single unit that can control an ON state (a state where a current has a maximum value) and an OFF state (a state where a current has a minimum value) with only a gate-source voltage, regardless of a drain-source voltage. It is to provide an electronic transistor.

【0007】[0007]

【課題を解決するための手段】本願第1の発明は、支持
基板に形成された第1電極と、前記第1電極上に形成さ
れた第1絶縁膜と、前記第1絶縁膜上に形成された伝導
島と、前記伝導島上に形成された第2絶縁膜と、前記第
2絶縁膜上に形成された第2電極と、前記伝導島とトン
ネル接合し、かつ、前記伝導島を挟むソース領域及びド
レイン領域と、前記第1電極または第2電極の一方と前
記ドレイン領域とを接続する導電体とを備えることを特
徴とする単一電子素子である。本願第2の発明は、前記
伝導島と前記第1電極、前記第2電極、前記ソース領域
及び前記ドレイン領域間の静電容量をそれぞれC、C
、C及びCとした時に、 C−C−C+C=0 の関係式が成り立つことを特徴とする本願第1の発明に
記載の単一電子素子である。本発明による単一電子トラ
ンジスタは、単一電子トランジスタの電子の局在領域と
なる伝導島に少なくとも1つ以上の容量とその容量を介
した第2(あるいは第3、第4、・・・)ゲート電極を
追加し、前述の新たに追加したゲート電極を単一電子ト
ランジスタの伝導島とトンネル接合を介して接続してい
る電極と接続することを特徴とするものである。このよ
うな構成をとることで、ドレイン−ソース間電圧による
ドレイン−ソース間電流のゲート−ソース間電圧依存性
の特性がシフトするのを修正することが可能となる。そ
の結果、ドレイン−ソース間電圧によらずゲート−ソー
ス間電圧によってON/OFF状態を制御することが可
能な単一電子トランジスタを供給することが可能とな
る。最も簡単な例として、単一電子トランジスタに第2
ゲート電極を1つ追加し、ドレイン電極とこの第2ゲー
ト電極を接続した場合の構成例を図1に示す。
According to a first aspect of the present invention, there is provided a first electrode formed on a support substrate, a first insulating film formed on the first electrode, and a first insulating film formed on the first insulating film. The conductive island, a second insulating film formed on the conductive island, a second electrode formed on the second insulating film, and a source that is in tunnel junction with the conductive island and sandwiches the conductive island. A single electronic device comprising: a region and a drain region; and a conductor connecting one of the first electrode or the second electrode to the drain region. According to a second aspect of the present invention, the capacitance between the conductive island and the first electrode, the second electrode, the source region, and the drain region is C B , C, respectively.
G, when the C S and C D, a single electronic device according to the first invention, wherein a relationship of C G -C B -C D + C S = 0 holds. The single-electron transistor according to the present invention has at least one or more capacitors and a second (or third, fourth,...) Via a conductive island serving as a localized region of electrons of the single-electron transistor. A gate electrode is added, and the newly added gate electrode is connected to an electrode connected to a conductive island of a single-electron transistor via a tunnel junction. With such a configuration, it is possible to correct the shift of the characteristic of the gate-source voltage dependency of the drain-source current due to the drain-source voltage. As a result, it is possible to supply a single-electron transistor whose ON / OFF state can be controlled by a gate-source voltage regardless of a drain-source voltage. In the simplest case, a single-electron transistor has a second
FIG. 1 shows a configuration example in which one gate electrode is added and the drain electrode is connected to the second gate electrode.

【0008】本発明はもちろん、このような単一電子ト
ランジスタに限定されるものではなく、電子の局在する
領域となる伝導島を有し、クーロン・ブロッケード効果
あるいは一電子の帯電効果を利用したあらゆる素子に適
用可能なものである。例えば、トンネル接合が4つあ
る、いわゆる多重接合型の素子に適用した構成例を図2
に示す。ここで、図2では各伝導島に接続された各第2
ゲート電極すべてをトンネル接合の1端に接続されてい
るただ1つの電極に接続したが、ただ1つの第2ゲート
電極をトンネル接合の1端に接続されている電極に接続
しても顕著な効果を得ることが可能である。さらに伝導
島にトンネル接合を介して接続される電極が2つより多
い図3のような場合にもやはり同様に顕著な効果を得る
ことができる。次に、単一電子トランジスタの場合を例
に、各容量値の最適設計の手法について述べる。まず、
DSの印可によってIDSのVGS依存性がどの程度シフト
するのか定量的に計算する。はじめに、 VDSを印可す
ることによって伝導島の電位がVdotになったとする。
電子がソース電極から伝導島へ出入りして、伝導島の電
子数がnからn±1に変化する時の自由エネルギーの変
化はΔFS(n→n±1)は、ソース電位が接地電位だ
とすると、
The present invention is, of course, not limited to such a single-electron transistor, but has a conductive island serving as a region where electrons are localized, and utilizes the Coulomb blockade effect or the one-electron charging effect. It can be applied to any device. For example, FIG. 2 shows a configuration example applied to a so-called multi-junction element having four tunnel junctions.
Shown in Here, in FIG. 2, each second conductive island is connected to each second conductive island.
Although all of the gate electrodes are connected to only one electrode connected to one end of the tunnel junction, connecting only one second gate electrode to an electrode connected to one end of the tunnel junction has a remarkable effect. It is possible to obtain Further, a remarkable effect can be obtained similarly in the case where more than two electrodes are connected to the conduction island via the tunnel junction as shown in FIG. Next, a method of optimal design of each capacitance value will be described by taking the case of a single electron transistor as an example. First,
Calculate quantitatively how the application of V DS shifts the V GS dependence of I DS . First, the potential of the conduction island has become V dot by applying a V DS.
The change in free energy when electrons enter and exit the conduction island from the source electrode and the number of electrons in the conduction island changes from n to n ± 1 is ΔF S (n → n ± 1), assuming that the source potential is the ground potential. ,

【数4】 となる。一方ドレイン電極へ伝導島から電子が出る時、
あるいは入る時の自由エネルギーの変化はΔFD(n→
n±1)、
(Equation 4) Becomes On the other hand, when electrons exit from the conduction island to the drain electrode,
Or the change in free energy upon entry is ΔF D (n →
n ± 1),

【数5】 となる。(Equation 5) Becomes

【0009】正のVDSを印可した時に、単一電子トラ
ンジスタの電流値が最小値をとる条件は、電子がソース
から伝導島にトンネルする確率と伝導島からドレインに
トンネルする確率が等しい時である。トンネル確率は自
由エネルギー変化ΔFとトンネル抵抗の関数なので、ソ
ース/ドレインのトンネル抵抗が等しい時には、ソース
側のトンネルとドレイン側のトンネルで自由エネルギー
変化が等しければ、トンネル確率が等しくなる。従っ
て、単一電子トランジスタが最小電流をとるための条件
は、
[0009] when applying a positive V DS, when the current value of the single-electron transistor condition to take a minimum value, equal probability that electrons tunnel to the drain from the probability and conducting island tunnel to the conduction islands from the source is there. Since the tunnel probability is a function of the free energy change ΔF and the tunnel resistance, when the source / drain tunnel resistances are equal, the tunnel probabilities are equal if the free energy changes are equal between the source side tunnel and the drain side tunnel. Therefore, the condition for a single electron transistor to take the minimum current is:

【数6】 (Equation 6)

【数7】 従って、(Equation 7) Therefore,

【数8】 となる。以上VDSが正の場合を仮定したが、負の場合
でも全く同様の議論が成り立つ。一方、容量Cを介し
て伝導島と接続した第2ゲート電極とソース間の電位差
をVBSとすると、伝導島の電位Vdotは次のように
書ける。
(Equation 8) Becomes Although the case where the VDS is positive has been described above, the same argument holds true when the VDS is negative. On the other hand, when the potential difference between the second gate electrode and the source connected to the conductive island through the capacitor C B and V BS, the potential V dot of conducting islands can be written as follows.

【0010】[0010]

【数9】 ただし、簡単のために伝導島に電子がトンネルする前の
伝導島中の初期電子数が0個であると仮定したが、この
仮定は以下の計算の一般性を失わせるものではない。こ
こでドレイン電極と第2の制御ゲート電極を接続し、V
BS=VDSとすると、(式6)および(式7)よりV
DSによるゲート電圧特性のシフトをΔV GSは次のよ
うに書ける。
(Equation 9)However, for simplicity, before the electrons tunnel to the conduction island,
Assuming that the initial number of electrons in the conduction island is 0,
The assumptions do not undermine the generality of the following calculations. This
Here, the drain electrode and the second control gate electrode are connected, and V
BS= VDSThen, from (Equation 6) and (Equation 7), V
DSThe shift of the gate voltage characteristic due to GSIs next
I can write.

【0011】[0011]

【数10】 したがって、(Equation 10) Therefore,

【数11】 を満たす時にVDSによるゲート電圧依存性のシフトΔ
GSを完全になくすことができることが分かる。簡単
な場合として、単一電子トランジスタに第2ゲート電極
を付加し、この第2ゲート電極とドレイン電極を接続し
た図1のような例を考える。第1ゲート電極と伝導島の
間の容量と第2ゲート電極と伝導島間の容量が等しく
(C=C)、またソースのトンネル接合が有する容
量とドレインのトンネル接合が有する容量が等しい(C
=C)場合が、VDSによるIDSのVGS依存性
のシフトを補正することができる1つの例であることが
(式9)より分かる。前述のような構成を取った本発明
に係る単一電子トランジスタの計算機によるシミュレー
ション結果を図4に示す。図4は単一電子トランジスタ
のソース容量、ドレイン容量をそれぞれ1aF、ソー
ス、ドレインのトンネル抵抗をともに500kΩ、第1
ゲート電極の容量を2aF、第2ゲート電極の容量を2
aF、動作温度を4.2Kとした。図4に示すように、
第1ゲート電極のゲート電圧0Vで単一電子トランジス
タはOFF状態(電流値の最小値をとる状態)、ゲート
電圧がe/(2C)で単一電子トランジスタはON状態
(電流値の最大値をとる状態)となっていることが明瞭
に分かる。もちろん、容量の組み合わせはこれに限られ
る訳ではなく、(式9)を満たすような組み合わせであ
れば、どのような容量値でもシフトの効果を補正するこ
とができる。
[Equation 11] Gate voltage dependence of the shift by the V DS when satisfying Δ
It can be seen that V GS can be completely eliminated. As a simple case, consider an example as shown in FIG. 1 in which a second gate electrode is added to a single-electron transistor, and the second gate electrode and the drain electrode are connected. The capacitance between the first gate electrode and the conductive island is equal to the capacitance between the second gate electrode and the conductive island (C G = C B ), and the capacitance of the source tunnel junction is equal to the capacitance of the drain tunnel junction ( C
S = C D) when it can be seen from equation (9) is one example that can correct the V GS-dependent shift of the I DS by V DS. FIG. 4 shows a computer simulation result of the single-electron transistor according to the present invention having the above-described configuration. FIG. 4 shows that the source capacitance and the drain capacitance of the single-electron transistor are 1 aF, respectively, the tunnel resistance of the source and the drain are both 500 kΩ,
The capacitance of the gate electrode is 2 aF and the capacitance of the second gate electrode is 2
aF and the operating temperature were 4.2K. As shown in FIG.
When the gate voltage of the first gate electrode is 0 V, the single electron transistor is in an OFF state (state in which the current value is minimum), and when the gate voltage is e / (2C G ), the single electron transistor is in an ON state (maximum current value). ). Of course, the combination of capacitances is not limited to this, and the shift effect can be corrected with any capacitance value as long as the combination satisfies (Equation 9).

【0012】また、容量値に最適設計を施さず、単に容
量を介して伝導島と接続した制御電極を、トンネル接合
を介して伝導島と接続した電極を接続するだけでも、そ
の得られる効果は大きいことは言うまでもない。
Further, the effect obtained by simply connecting the control electrode connected to the conductive island via the capacitor and the electrode connected to the conductive island via the tunnel junction without performing the optimal design for the capacitance value is not as effective. Needless to say, it's big.

【0013】[0013]

【発明の実施の形態】第1の実施形態について図面を参
照して説明する。図5は本発明に係る単一電子トランジ
スタ、すなわち第2ゲート電極14を設け、この第2ゲ
ート電極14とドレインを接続した単一電子トランジス
タを2個直列接続し、負荷容量21の電荷を、この2個
の本発明の単一電子トランジスタで放電する回路であ
る。この回路は、負荷容量21と単一電子トランジスタ
列の接続点25を出力とする2入力のNAND回路を表
している。入力の論理“0”は0ボルトで、入力の論理
“1”はe/(2C)ボルトで表され、出力の論理
“0”は0ボルトで、出力の論理“1”は初期の蓄積電
荷と出力ノードの全容量の除で表される。図6は図5の
回路の計算機によるシミュレーション結果を示す。ただ
し、単一電子トランジスタのトンネル接合の抵抗を50
0kΩ、ソース容量を0.1aF、ドレイン容量を0.
1aF、ゲート容量を0.1aFとした。また負荷容量
は1fF、単一電子トランジスタ同士を接続してい
る接点の浮遊容量22は5aF、温度は77K、負荷容
量に貯えられている初期電荷数は2500eとした。た
だし、これらの値は代表的な値の1つであり、この回路
の動作は、これらのパラメータに限定されるものでない
ことは言うまでもない。以上のパラメータを用いると、
前述の入力電圧は論理“0”で0V、論理“1”でe/
(2C)〜0.8Vとなり、出力電圧は論理“0”で0
V、論理“1”でおよそ2500e/(C)〜0.4V
となる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment will be described with reference to the drawings. FIG. 5 shows a single-electron transistor according to the present invention, that is, a second gate electrode 14 is provided, two single-electron transistors having the second gate electrode 14 connected to the drain are connected in series, and the charge of the load capacitance 21 is This is a circuit for discharging by these two single electron transistors of the present invention. This circuit represents a two-input NAND circuit which outputs a connection point 25 between a load capacitor 21 and a single electron transistor array. At the input of the logic "0" is zero volts, the logic of the input "1" is represented by e / (2C G) volts, the output of the logic "0" is zero volts, the logic of the output "1" is accumulated early It is expressed by dividing the charge and the total capacitance of the output node. FIG. 6 shows a simulation result of the circuit of FIG. 5 by a computer. However, the resistance of the tunnel junction of the single electron transistor is set to 50
0 kΩ, a source capacitance of 0.1 aF, and a drain capacitance of 0.1 aF.
1 aF and the gate capacitance were 0.1 aF. The load capacitance CF was 1 fF, the floating capacitance 22 of the contact connecting the single electron transistors was 5 aF, the temperature was 77 K, and the initial number of charges stored in the load capacitance was 2500 e. However, these values are one of typical values, and it goes without saying that the operation of this circuit is not limited to these parameters. Using the above parameters,
The above-mentioned input voltage is 0V at logic "0" and e / at logic "1".
(2C G ) to 0.8 V, and the output voltage is 0 with logic “0”.
V, about 2500 e / (C F ) to 0.4 V at logic “1”
Becomes

【0014】図5に対応する従来例として、単一電子ト
ランジスタの伝導島に容量を介して接続された第2ゲー
ト電極に負荷容量の初期電圧と等しい電圧28を印可し
た場合(タッカー著、ジャーナル・オブ・アプライド・
フィジックス、vol.72、no.9,p4399−
413、1992年)の等価回路図を図14、そのシミ
ュレーション結果を図12に示す。また別の従来例とし
て第2の制御ゲートを接地させた単一電子トランジスタ
(同上)を直列接続した場合の回路図を図16、そのシ
ミュレーション結果を図17に示す。図18は、さらに
比較を容易にするため図6、15、17のシミュレーシ
ョン結果を同一の図面に書いたものである。図18から
分かるように本発明の単一電子トランジスタは、入力電
圧が入るまで出力負荷容量の電位を完全に保っており、
電流を遮断する特性に極めてすぐれている。また、放電
特性を比べても、従来例の第2のゲートに固定電圧を印
可した場合の特性29では、初期電圧の6割程度しか放
電できないが、本発明の単一電子トランジスタでは完全
に放電できている。さらに、従来例の第2のゲートを接
地した場合の特性30と比べても、より速く放電できて
いることが分かる。これは、特性シフトを完全に相殺す
ることで、常に最大の電流を流せるON状態に効果的に
補正されるためである。従来例との比較を表にまとめて
図19に示した。
As a conventional example corresponding to FIG. 5, a case where a voltage 28 equal to the initial voltage of a load capacitance is applied to a second gate electrode connected to a conduction island of a single-electron transistor via a capacitance (Tacker, Journal)・ Applied ・
Physics, vol. 72, no. 9, p4399-
413, 1992) is shown in FIG. 14, and the simulation result is shown in FIG. As another conventional example, FIG. 16 shows a circuit diagram when a single electron transistor (same as above) having the second control gate grounded is connected in series, and FIG. 17 shows a simulation result thereof. FIG. 18 shows the simulation results of FIGS. 6, 15, and 17 written on the same drawing for easier comparison. As can be seen from FIG. 18, the single electron transistor of the present invention completely maintains the potential of the output load capacitance until the input voltage is applied,
It has excellent characteristics of interrupting current. Also, comparing the discharge characteristics, the characteristic 29 in the case where the fixed voltage is applied to the second gate of the conventional example can discharge only about 60% of the initial voltage, but the single electron transistor of the present invention completely discharges. is made of. Further, it can be seen that the discharge is faster than the characteristic 30 of the conventional example in which the second gate is grounded. This is because, by completely canceling the characteristic shift, the ON state where the maximum current can always flow is effectively corrected. FIG. 19 shows a comparison with the conventional example in a table.

【0015】図5と類似の例として、本発明の単一電子
トランジスタを2個並列接続した場合、すなわち2入力
のNOR回路を図7に示す。この回路も図5の回路と同
様に極めて高いパフォーマンスで動作する。以上の回路
において、単一電子トランジスタの代わりに、クーロン
・ブロッケード効果あるいは単一電子の帯電効果を利用
した電子デバイスを使用した場合にも全く同様の議論が
成り立つことはもちろんである。第2の実施形態につい
て図面を参照して説明する。図8は本発明に係る単一電
子トランジスタ、すなわち第2の制御ゲートを設け、こ
の第2の制御ゲートとドレインを接続した単一電子トラ
ンジスタを2個直列接続し、負荷容量21の電荷を、こ
の2個の本発明の単一電子トランジスタで充電する回路
である。第3の実施形態について図面を参照して説明す
る。図9は本発明に係る単一電子トランジスタの一作製
例の断面図である。単一電子トランジスタはいわゆるS
OI(Silicon−On−Insulator)基
板上に作製した極薄膜シリコン層を有するMOSFET
構造をしている。ゲート絶縁膜35の形成前に、極薄膜
シリコン層にアルカリ薬液、例えばコリン処理により表
面を荒れさせる。
As an example similar to FIG. 5, FIG. 7 shows a case where two single electron transistors of the present invention are connected in parallel, that is, a two-input NOR circuit. This circuit also operates with very high performance, like the circuit of FIG. In the above-described circuit, the same discussion can be naturally made when an electronic device utilizing the Coulomb blockade effect or the single electron charging effect is used instead of the single electron transistor. A second embodiment will be described with reference to the drawings. FIG. 8 shows a single-electron transistor according to the present invention, that is, a second control gate, and two single-electron transistors having the second control gate and the drain connected in series. This is a circuit for charging with these two single electron transistors of the present invention. A third embodiment will be described with reference to the drawings. FIG. 9 is a cross-sectional view of one example of manufacturing a single-electron transistor according to the present invention. Single-electron transistors are called S
MOSFET having ultra-thin silicon layer formed on OI (Silicon-On-Insulator) substrate
Has a structure. Before the formation of the gate insulating film 35, the surface of the ultra-thin silicon layer is roughened by an alkali chemical solution, for example, a choline treatment.

【0016】この表面処理を施した後のシリコン表面は
数nmの膜厚ゆらぎを面内15〜40nmの周期で繰り
返している。本実施形態においては、薬液処理を施す前
にシリコン層を3nmと極めて薄くしている。このため
薬液処理後のシリコンの膜厚は薄いところで1nm以下
となり電子が容易に入り込めないトンネル接合が局所的
にできる。その後ゲート絶縁膜を熱酸化、あるいはCV
D(ChemicalVapor Depositio
n)等により堆積し、通常のMOSFETと同様の工程
を経た後、基板とソースあるいはドレインの電位を共通
に取ることにより、本発明の単一電子トランジスタを作
製することができる。等価回路図を図10に示す。
On the silicon surface after the surface treatment, the thickness fluctuation of several nm is repeated at a period of 15 to 40 nm in the plane. In the present embodiment, the silicon layer is extremely thin to 3 nm before performing the chemical treatment. For this reason, the thickness of the silicon film after the chemical treatment becomes 1 nm or less at a thin portion, and a tunnel junction where electrons cannot easily enter is locally formed. After that, the gate insulating film is thermally oxidized or CV
D (Chemical Vapor Deposition)
The single-electron transistor of the present invention can be manufactured by depositing by n) or the like and passing through the same process as a normal MOSFET, and then taking the potential of the substrate and the source or drain in common. FIG. 10 shows an equivalent circuit diagram.

【0017】[0017]

【発明の効果】本発明によれば、ドレイン−ソース間電
圧に係らず、ゲート−ソース間電圧のみでON状態(電
流最大値をとる状態)、OFF状態(電流最小値をとる
状態)を制御できる単一電子トランジスタを提供するこ
とができる。
According to the present invention, the ON state (the state where the current takes the maximum value) and the OFF state (the state where the current becomes the minimum value) are controlled only by the gate-source voltage regardless of the drain-source voltage. A single electron transistor that can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 伝導島に第2ゲート電極を第2の容量を介し
て付加し、この第2ゲート電極とドレイン電極を接続し
た単一電子トランジスタの等価回路図。
FIG. 1 is an equivalent circuit diagram of a single-electron transistor in which a second gate electrode is added to a conductive island via a second capacitor, and the second gate electrode and the drain electrode are connected.

【図2】 トンネル接合が4つある多重接合素子の場合
の等価回路図。
FIG. 2 is an equivalent circuit diagram in the case of a multi-junction element having four tunnel junctions.

【図3】 トンネル接合が伝導島に4つ接続されている
単一電子素子の場合の等価回路図。
FIG. 3 is an equivalent circuit diagram in the case of a single electronic device having four tunnel junctions connected to conductive islands.

【図4】 図1の構成で、ソース抵抗とドレイン抵抗が
等しく、ゲート容量と第2のゲート容量が等しく(C
=C)、さらにソース容量とドレイン容量が等しい場
合(C=C)の、IDSのVGS依存性を示すグラ
フ。
FIG. 4 is a diagram showing the configuration of FIG. 1 in which the source resistance and the drain resistance are equal, and the gate capacitance and the second gate capacitance are equal ( CG
= C B ) and a graph showing the V GS dependence of I DS when the source capacitance and the drain capacitance are equal (C S = C D ).

【図5】 単一電子トランジスタに第2の制御ゲートを
設け、この第2の制御ゲートとドレイン電極を接続した
本発明に係る単一電子トランジスタを2個直列接続し、
負荷容量の放電を行う等価回路図。
FIG. 5 shows a single-electron transistor provided with a second control gate, two single-electron transistors according to the present invention in which the second control gate and the drain electrode are connected in series,
FIG. 3 is an equivalent circuit diagram for discharging a load capacitance.

【図6】 図5の等価回路図において、負荷容量の放電
特性の時間依存性を示すグラフ。
6 is a graph showing the time dependence of the discharge characteristics of the load capacitance in the equivalent circuit diagram of FIG.

【図7】 単一電子トランジスタに第2の制御ゲートを
設けるが、この第2の制御ゲートに固定電圧をバイアス
した従来例の単一電子トランジスタを2個直列接続し、
負荷容量の放電を行うことでNOR演算をおこなう等価
回路図。
FIG. 7 shows a single-electron transistor provided with a second control gate. Two conventional single-electron transistors having a fixed voltage biased to the second control gate are connected in series,
FIG. 9 is an equivalent circuit diagram for performing a NOR operation by discharging a load capacitance.

【図8】 単一電子トランジスタに第2の制御ゲートを
設けるが、この第2の制御ゲートに固定電圧をバイアス
した従来例の単一電子トランジスタを2個直列接続し、
負荷容量の充電を行うことでAND演算をおこなう等価
回路図。
FIG. 8 shows a single-electron transistor provided with a second control gate. Two conventional single-electron transistors having a fixed voltage biased to the second control gate are connected in series,
The equivalent circuit diagram which performs an AND operation by charging a load capacity.

【図9】 本発明に係る単一電子トランジスタの作製例
を示す断面図。
FIG. 9 is a cross-sectional view illustrating an example of manufacturing a single-electron transistor according to the present invention.

【図10】 図9の単一電子トランジスタの等価回路
図。
10 is an equivalent circuit diagram of the single electron transistor of FIG.

【図11】 従来の単一電子トランジスタの等価回路
図。
FIG. 11 is an equivalent circuit diagram of a conventional single-electron transistor.

【図12】 単一電子トランジスタのドレイン−ソース
間電流のゲート−ソース間電圧依存性を示すグラフ。
FIG. 12 is a graph showing the gate-source voltage dependence of the drain-source current of a single-electron transistor.

【図13】 単一電子トランジスタのドレイン−ソース
間電流のゲート−ソース間電圧依存性を示すグラフ(ド
レイン−ソース間電圧を第2パラメータとしている)。
FIG. 13 is a graph showing the gate-source voltage dependency of the drain-source current of a single-electron transistor (the drain-source voltage is used as a second parameter).

【図14】 単一電子トランジスタに第2の制御ゲート
を設けるが、この第2の制御ゲートに固定電圧をバイア
スした従来例の単一電子トランジスタを2個従属接続
し、負荷容量の放電を行うことでNAND演算をおこな
う等価回路図。
FIG. 14 shows a single-electron transistor provided with a second control gate. Two conventional single-electron transistors having a fixed voltage biased in cascade are connected to the second control gate to discharge the load capacitance. Circuit diagram for performing a NAND operation by the following.

【図15】 図14の等価回路図において、負荷容量の
放電特性の時間依存性を示すグラフ。
FIG. 15 is a graph showing the time dependency of the discharge characteristic of the load capacitance in the equivalent circuit diagram of FIG. 14;

【図16】 単一電子トランジスタに第2の制御ゲート
を設けるが、この第2ゲート電極を接地した従来例の単
一電子トランジスタを2個直列接続し、負荷容量の放電
を行う等価回路図。
FIG. 16 is an equivalent circuit diagram in which a single control transistor is provided with a second control gate, and two conventional single-electron transistors in which the second gate electrode is grounded are connected in series to discharge a load capacitance.

【図17】 図16の回路図において、負荷容量の放電
特性の時間依存性を示すグラフ。
17 is a graph showing the time dependence of the discharge characteristics of the load capacitance in the circuit diagram of FIG.

【図18】 図6、15、17の出力電圧のシミュレー
ション結果をまとめたグラフ。
FIG. 18 is a graph summarizing the simulation results of the output voltages of FIGS. 6, 15, and 17;

【図19】 従来例の単一電子トランジスタと本発明に
よる単一電子トランジスタの比較表。
FIG. 19 is a comparison table between a conventional single-electron transistor and a single-electron transistor according to the present invention.

【符号の説明】[Explanation of symbols]

1 伝導島 2,3 トンネル接合 4,5 トンネル接合を介して伝導島に接続した電極
(あるいはソース/ドレイン電極) 6 伝導島に接続した容量 7 容量を介して伝導島と接続した制御電極(あるいは
ゲート電極) 8 ドレイン−ソース電圧が1mVの時のドレイン−ソ
ース電流のゲート−ソース電圧依存性 9 単一電子トランジスタのOFF状態 10 単一電子トランジスタのON状態 11 ドレイン−ソース電圧が1mVの時のドレイン−
ソース電流のゲート−ソース電圧依存性 12 ドレイン−ソース電圧が10mVの時のドレイン
−ソース電流のゲート−ソース電圧依存性 13 ドレイン−ソース電圧が20mVの時のドレイン
−ソース電流のゲート−ソース電圧依存性 14 第2の制御ゲート 15 第2の制御ゲートと電子の局在領域となる伝導島
の間の容量 16 トンネル接合 17 ゲート容量 18 ドレイン−ソース電圧が1mVの時の本発明に係
る単一電子トランジスタのドレイン−ソース電流のゲー
ト−ソース電圧依存性 19 ドレイン−ソース電圧が10mVの時の本発明に
係る単一電子トランジスタのドレイン−ソース電流のゲ
ート−ソース電圧依存性 20 ドレイン−ソース電圧が20mVの時の本発明に
係る単一電子トランジスタのドレイン−ソース電流のゲ
ート−ソース電圧依存性 21 論理ツリー出力ノードの負荷容量 22 浮遊容量 23 入力A 24 入力B 25 論理ツリーの出力ノード 26 入力A、Bへの入力電圧波形 27 論理ツリーの出力ノードへの波形。出力ノードの
初期電荷は2500素電荷。単一電子トランジスタは本
発明の単一電子トランジスタで第2の制御ゲートがドレ
インと短絡している。 28 第2の制御ゲートを固定電圧(出力ノードの初期
電圧)でバイアスしている電源 29 論理ツリーの出力ノードへの波形。出力ノードの
初期電荷は2500素電荷。単一電子トランジスタは従
来例の単一電子トランジスタで第2の制御ゲートが固定
電圧にバイアスされている。 30 論理ツリーの出力ノードへの波形。出力ノードの
初期電荷は2500素電荷。単一電子トランジスタは従
来例の単一電子トランジスタで第2の制御ゲートが接地
されている。 31 論理ツリーへの電源電圧 32 シリコン基板 33 シリコン基板上の絶縁膜 34 絶縁膜上のシリコン(SOI) 35 ゲート絶縁膜 36 ゲート電極 37 層間絶縁膜 38 メタル配線 39 薬液処理により粗らされた薄膜シリコンチャネル
DESCRIPTION OF SYMBOLS 1 Conductive island 2,3 Tunnel junction 4,5 Electrode (or source / drain electrode) connected to conductive island via tunnel junction 6 Capacitor connected to conductive island 7 Control electrode connected to conductive island via capacitor (or 8 Gate-source voltage dependence of drain-source current when drain-source voltage is 1 mV 9 OFF state of single electron transistor 10 ON state of single electron transistor 11 When drain-source voltage is 1 mV Drain-
Gate-source voltage dependence of source current 12 Gate-source voltage dependence of drain-source current when drain-source voltage is 10 mV 13 Gate-source voltage dependence of drain-source current when drain-source voltage is 20 mV Characteristic 14 Second control gate 15 Capacitance between second control gate and conduction island serving as a localized region of electrons 16 Tunnel junction 17 Gate capacitance 18 Single electron according to the present invention when drain-source voltage is 1 mV Gate-source voltage dependence of the drain-source current of the transistor 19 Gate-source voltage dependence of the drain-source current of the single electron transistor according to the present invention when the drain-source voltage is 10 mV 20 The drain-source voltage is 20 mV Of the drain-source current of the single electron transistor according to the present invention at the time of - source voltage dependency 21 the load capacitance 22 stray capacitance 23 Input A 24 Input B 25 output node 26 input A of the logic tree of the logic tree output node, the input voltage waveform 27 waveforms to the output node of the logical tree to B. The initial charge of the output node is 2500 elementary charges. The single-electron transistor is the single-electron transistor of the present invention, and the second control gate is short-circuited to the drain. 28 Power supply biasing the second control gate with a fixed voltage (initial voltage at output node) 29 Waveform to output node of logic tree. The initial charge of the output node is 2500 elementary charges. The single-electron transistor is a conventional single-electron transistor in which the second control gate is biased to a fixed voltage. 30 Waveform to output node of logic tree. The initial charge of the output node is 2500 elementary charges. The single-electron transistor is a conventional single-electron transistor, and the second control gate is grounded. Reference Signs List 31 power supply voltage to logic tree 32 silicon substrate 33 insulating film on silicon substrate 34 silicon on insulating film (SOI) 35 gate insulating film 36 gate electrode 37 interlayer insulating film 38 metal wiring 39 thin film silicon roughened by chemical treatment channel

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/66 H01L 29/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/66 H01L 29/06

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 支持基板に形成された第1電極と、 前記第1電極上に形成された第1絶縁膜と、 前記第1絶縁膜上に形成された伝導島と、前記伝導島上
に形成された第2絶縁膜と、前記第2絶縁膜上に形成さ
れた第2電極と、前記伝導島とトンネル接合し、かつ、
前記伝導島を挟むソース領域及びドレイン領域と、 前記第1電極または第2電極の一方と前記ドレイン領域
とを接続する導電体とを備えることを特徴とする単一電
子素子。
A first electrode formed on the support substrate; a first insulating film formed on the first electrode; a conductive island formed on the first insulating film; and a conductive island formed on the conductive island. The second insulating film, a second electrode formed on the second insulating film, and a tunnel junction with the conductive island, and
A single electronic device comprising: a source region and a drain region sandwiching the conductive island; and a conductor connecting one of the first electrode or the second electrode to the drain region.
【請求項2】 前記伝導島と前記第1電極、前記第2電
極、前記ソース領域及び前記ドレイン領域間の静電容量
をそれぞれC、C、C及びCとした時に、 C−C−C+C=0 の関係式が成り立つことを特徴とする請求項1記載の単
一電子素子。
2. When the capacitance between the conductive island and the first electrode, the second electrode, the source region and the drain region is C B , C G , C S and C D , respectively, C G -C B -C D + C S = 0 single electronic device according to claim 1, wherein is established that the relationship expression.
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