JP3189970B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置の製造方法に関し、特にデュアルダマシン法により、多層配線を形成する半導体装置の製造方法に関する。 Relates to a manufacturing method of the present invention is a semiconductor device BACKGROUND OF THE INVENTION, in particular by a dual damascene method, a method of manufacturing a semiconductor device for forming a multilayer wiring.

【0002】 [0002]

【従来の技術】半導体集積回路の集積度の向上に伴い、 Along with the improvement of the degree of integration of a semiconductor integrated circuit,
多層配線の形成が不可欠となっている。 The formation of the multilayer wiring is indispensable. この多層配線を形成する方法として、デュアルダマシン法が知られている。 As a method for forming a multilayer wiring, dual damascene method has been known. この方法は、図12に示すように、下層配線20を形成した後、下層配線20と同一の材料で上層配線に接続するヴィアプラグを形成する方法である。 This method, as shown in FIG. 12, after forming the lower wiring 20, is a method of forming a via plug that connects to the upper wiring of the same material as the lower layer wiring 20.

【0003】図12に示すように、デュアルダマシン法においては、まず、下層配線20たとえばCu配線をダマシン法で作製した後、下層配線20の上に、第1エッチストッパ膜3たとえば窒化シリコンを堆積し、その上にヴィアレベルの層間絶縁膜4を堆積し、その上に第2 [0003] As shown in FIG. 12, in the dual damascene process, first, prepared by the damascene method the lower wiring 20, for example, Cu wiring, on the lower layer wiring 20, depositing a first etch stop film 3 for example, silicon nitride and, depositing a via level interlayer insulating film 4 is formed thereon, the second on the
エッチストッパ膜5たとえば酸化シリコンを堆積する。 Depositing an etch stopper film 5, for example silicon oxide.
ここに、層間絶縁膜4はSiNとSiO 2から成る膜であってもよい。 Here, the interlayer insulating film 4 may be a film made of SiN and SiO 2. そして、更に、第2エッチストッパ膜5 Then, further, the second etching stopper film 5
の上に上層層間絶縁膜6を堆積し、その上にバリア膜8 The upper interlayer insulating film 6 is deposited on the barrier film 8 is formed thereon
たとえばTiNを堆積する。 For example, depositing a TiN.

【0004】次に、図13に示すように、フォトレジスト7をマスクとして、第2エッチストッパー膜5が抜けるところまでエッチングして、ヴィアホールを形成する。 [0004] Next, as shown in FIG. 13, a photoresist 7 as a mask, by etching until it second etching stopper film 5 comes off, to form a via hole.

【0005】次に、図14に示すように、フォトレジスト膜7を除去して新たにフォトレジスト膜71を配線溝パターンに形成した後、高選択比エッチング(Si [0005] Next, as shown in FIG. 14, after a new photoresist film 71 by removing the photoresist film 7 is formed in the wiring trench pattern, high selectivity etching (Si
2 :SiN=20:1)によりデュアルダマシン形状にエッチングする。 O 2: SiN = 20: 1 ) by etching in a dual damascene shape.

【0006】次に、図15に示すように、下層配線20 [0006] Next, as shown in FIG. 15, the lower layer wiring 20
上の第1エッチストッパ膜3を下層配線20の表面までエッチングする。 Etching the first etching stopper film 3 above to the surface of the lower layer wiring 20. 以上のようにして、デュアルダマシン形状が形成される。 As described above, the dual damascene shape is formed.

【0007】上述した従来の技術では、あらかじめ上層層間絶縁膜6を堆積した直後にバリア膜8を堆積してある。 [0007] In the prior art described above, it is deposited a barrier film 8 immediately after previously deposited upper interlayer insulating film 6. この理由は、下層配線20の表面すなわちヴィア底部からバリア膜を除去するためのエッチバック工程で上層層間絶縁膜6表面のバリア膜8も除去され、この後のCu−CVDで上層層間絶縁膜6表面にCuが直接堆積することになり、堆積したCu膜の剥がれや上層層間絶縁膜6中へのCuの拡散など問題を生じることを回避すベく、エッチバック後にも層間絶縁膜6表面にバリア膜8が残存させるためである。 This is because the barrier film 8 of the upper interlayer insulating film 6 surface etch-back process to remove the barrier film from the surface or via the bottom of the lower layer wiring 20 is also removed, the upper interlayer insulating film in Cu-CVD after the 6 will be Cu is deposited directly on the surface, the deposited Cu film peeling and the upper interlayer insulating film avoid causing diffusion such problems Cu into 6 Subeku, also the interlayer insulating film 6 surface after etchback barrier film 8 is in order to remain.

【0008】 [0008]

【発明が解決しようとする課題】しかし、図15に示す高選択比エッチングの際にバリア膜8としての例えばT [SUMMARY OF THE INVENTION However, for example, T as a barrier film 8 during the high selectivity etch shown in Fig 15
iNは第1エッチストッパ膜3たとえばSiN膜との選択比が少なくエッチングされにくい。 iN is difficult to reduce the etching selectivity ratio of the first etch stop film 3, for example SiN film. 従って、多くのデポ物を生じ、デポ物が付着した第2ストッパ膜5たとえば酸化膜がエッチングされないなどの問題から高選択比エッチングによるデュアルダマシン溝のエッチング形状が崩れる。 Therefore, it results in many deposits, deposits a second stopper layer 5, for example oxide film deposited is etched shape of the dual damascene trench collapses by high selectivity etching from problems such as not etched.

【0009】これを回避するためには、デュアルダマシン溝を形成した後にバリア膜8を堆積することも考えられる。 [0009] In order to avoid this, it is conceivable to deposit a barrier film 8 after the formation of the dual damascene trench.

【0010】しかし、通常のスパッタ法やCVD法では下層配線20表面にもバリア膜8が堆積してしまう。 [0010] However, in the conventional sputtering method or the CVD method would barrier film 8 in the lower layer wiring 20 surface is deposited.

【0011】そこで、本発明は、形状の崩れのないデュアルダマシン溝を形成し、下層配線と上層配線とをヴィアプラグで接続することを課題としている。 [0011] Therefore, the present invention is to form a dual damascene trench with no collapse in shape, it has an object to connect the lower interconnect and the upper interconnect in the via plug.

【0012】 [0012]

【課題を解決するための手段】上記の課題を解決するための本発明は、下層層間絶縁膜と、前記下層層間絶縁膜に設けたエッチング溝と、前記エッチング溝に形成した下層バリア膜と、前記エッチング溝を埋め込む下層配線と、前記下層層間絶縁膜上に形成した第1エッチストッパ膜と、前記第1エッチストッパ膜上に形成したヴィアレベル層間絶縁膜と、前記ヴィアレベル層間絶縁膜上に形成した第2エッチストッパ膜と、第2エッチストッパ膜上に形成した上層層間絶縁膜とを含む半導体装置の製造方法であって、前記エッチング溝上にデュアルダマシン形状の溝を形成し、前記上層層間絶縁膜の表面と前記下層配線表面と前記デュアルダマシン形状の溝の側壁とにバリア膜を形成し、前記バリア膜をエッチバックして、前記上層層間絶 The present invention for solving the above problems BRIEF SUMMARY OF THE INVENTION includes a lower interlayer insulating film, an etching groove formed in the lower interlayer insulating film, and a lower barrier film formed on the etching groove, and the lower wiring embedding the etching groove, and a first etching stopper film formed on the lower interlayer insulating film, a via level interlayer insulating film formed on the first etching stopper film, on the via level interlayer insulating film a second etching stopper film formed, a manufacturing method of a semiconductor device including the upper interlayer insulating film formed on the second etching stopper film, a groove of dual damascene shape on said etching grooves, the upper interlayer wherein the surface and the lower wiring surface of the insulating film dual damascene barrier film is formed on the side wall of the groove shape, the barrier film is etched back, the upper interlayer insulation 膜の表面及び前記下層配線表面から前記バリア膜を除去し、前記デュアルダマシン形状の溝を清浄化して前記バリア層を除去し、前記デュアルダマシン形状の溝の側壁に上層バリア膜を形成し、前記デュアルダマシン形状の溝を上層配線材料で埋め込むようにしている。 From said surface and the lower wiring surface of the membrane barrier film is removed, said to clean the grooves of the dual damascene shape removing the barrier layer, an upper barrier layer is formed on the side wall of the groove of the dual damascene shape, wherein the grooves of the dual damascene shape so that embedded in the upper layer wiring material.

【0013】 [0013]

【発明の実施の形態】以下、図面を参照して、本発明の実施の形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, with reference to the drawings will be described embodiments of the present invention.

【0014】図1は、本発明の半導体装置の製造方法で製造したヴィアプラグの断面図である。 [0014] Figure 1 is a cross-sectional view of a via plug manufactured by the manufacturing method of the semiconductor device of the present invention. 図1に示すように、下層層間絶縁膜1中の下層配線20と上層配線層間絶縁膜6中の上層配線10とが下層配線20と同一の材料たとえばCuのヴィアプラグにより接続されている。 As shown in FIG. 1, and the lower interlayer insulating film lower layer wiring 20 and the upper wiring 10 of the upper wiring interlayer insulating film 6 in 1 are connected by the same material, such as Cu via plug and the lower wiring 20.
ここで、下層バリア膜2はヴィアプラグの下地である。 Here, the lower barrier layer 2 is a base of the via plug.
又、第1エッチストッパ膜3、ヴィアレベルの層間絶縁膜4、及び第2エッチストッパ膜5の各材料は、デュアルダマシン溝を形成するために、エッチングレートが大きく異なる材料から選択されている。 The first etching stopper film 3, the via level interlayer insulating film 4, and the material of the second etch stopper layer 5, to form a dual damascene trench, etching rate is selected from very different materials.

【0015】図2乃至図10は、本発明のヴィアプラグの形成方法の工程図である。 [0015] FIGS. 2-10 are process diagrams of a method for forming a via plug of the present invention.

【0016】図2に示すように、まず、下層配線20例えばCu配線をダマシン法で作製した後、下層配線20 [0016] As shown in FIG. 2, first, to produce a lower wiring 20, for example, Cu wiring damascene method, the lower layer wiring 20
の上に、第1エッチストッパ膜3たとえば窒化シリコンを堆積し、その上にヴィアレベルの層間絶縁膜4を堆積し、その上に第2エッチストッパ膜5たとえば酸化シリコンを堆積する。 On the, the first etching stopper film 3 for example, silicon nitride is deposited, depositing a via level interlayer insulating film 4 thereon, depositing a second etch stopper film 5, for example silicon oxide thereon. ここに、ヴィアレベルの下層層間絶縁膜4はSiNとSiO 2から成る膜であってもよい。 Here, the lower interlayer insulating film 4 of the via level may be a film made of SiN and SiO 2. そして、更に、第2エッチストッパ膜5の上に上層層間絶縁膜6を堆積する。 Then, further, depositing an upper interlayer insulating film 6 on the second etching stopper film 5.

【0017】第1エッチストッパ層3は例えばSiN層であり、第2エッチストッパ層は例えば、SiO 2層であり、プラズマCVD法により積層する。 A first etch stop layer 3 is, for example, SiN layer, the second etch stop layer for example, a SiO 2 layer is laminated by a plasma CVD method. 各層の膜厚は The thickness of each layer
第1エッチストッパ層3が1000Å、ヴィアレベルの The first etch stop layer 3 is 1000 Å, a via level
層間絶縁膜4が5000Å、 第2のエッチストッパーが Interlayer insulating film 4 is 5000 Å, the second etching stopper
3000Åである。 Is 3000Å.

【0018】次に、図3に示すように、フォトレジスト7を塗布し、ヴィアホールパターンに成形した後、ヴィアホールを上層の第2のエッチストッパー膜5が抜けるところまでエッチングする。 Next, as shown in FIG. 3, a photoresist 7, after forming the via hole pattern is etched to the point where the via hole is a second etching stopper film 5 of the upper exit.

【0019】次に、図4に示すように、ヴィアホールパターンのフォトレジスト7を除去した後、新たにフォトレジスト71を塗布し、配線溝パターンに成形する。 Next, as shown in FIG. 4, after removing the photoresist 7 of the via hole pattern, newly applied photoresist 71 is formed into a wiring trench pattern.

【0020】次に、図5に示すように、高選択比エッチング(SiO 2 :SiN=20:1)によりデュアルダマシン形状にエッチングする。 Next, as shown in FIG. 5, high selectivity etching (SiO 2: SiN = 20: 1) by etching in a dual damascene shape. 高選択比エッチングには、エッチングガスにCF 4 ,CHF 3 ,CO,O 2を用いた反応性イオンエッチング(RIE)を用いることができる。 The high selectivity etching, CF 4, CHF 3, CO , O 2 can be a reactive ion etching (RIE) using an etching gas.

【0021】次に、図6に示すように、レジスト剥離の酸素プラズマにCu表面がさらされることを避けるため、前もってレジストを除去する。 Next, as shown in FIG. 6, in order to avoid that the Cu surface is exposed to oxygen plasma resist stripping, to remove the pre-resist. そして、その後、下層配線20のCu上の第1エッチストッパ膜3のSiN Thereafter, SiN of the first etching stopper film 3 on Cu of the lower layer wiring 20
膜をCu表面まで通常のRIEによりエッチングする。 The membrane to Cu surface is etched by ordinary RIE.

【0022】次に、図7に示すように、テトラキスジエチルアミノチタン(TDEAT:tetrakisdi [0022] Next, as shown in FIG. 7, tetrakisdiethylaminohafnium titanium (TDEAT: tetrakisdi
ethyl−amino−titanium)を原料としてバリア層8としてのMOCVD−TiN膜(500 ethyl-amino-titanium) MOCVD-TiN film as a barrier layer 8 as a raw material (500
Å)を300℃で成膜する。 Å) is deposited at the 300 ℃.

【0023】次に、図8に示すように、このバリア層8 Next, as shown in FIG. 8, the barrier layer 8
としてのTiN膜をエッチバックにより下層配線20としてのCu表面から除去する。 A TiN film as removed from the surface of Cu as a lower layer wiring 20 by etching back. 又、ウェットおよびドライクリーニングを行い、ヴィアホール内部を清浄化 Further, by wet and dry cleaning, to clean the inside via hole
る。 That. そして、図示していないが、更に、ヴィアホール側 Then, although not shown, further, via holes side
壁のバリア層8を除去する。 Removing the barrier layer 8 of the wall.

【0024】次に、図9に示すように、斜めスパッタにより絶縁層間膜上面に優先的に上層バリア層9としてのTiN膜を成膜する。 Next, as shown in FIG. 9, a TiN film is formed as a predominantly upper barrier layer 9 in the insulating interlayer upper surface by oblique sputtering. ここで、斜めスパッタにおいては、図11に示すように、スパッタリングターゲットに対して半導体ウエハを傾けて回転させる。 Here, in the oblique sputtering, as shown in FIG. 11, is rotated by tilting the semiconductor wafer against the sputtering target. こうすることにより、スパッタされた粒子は、ヴィアホール側壁に堆積し、ヴィアホールの底部、すなわち、下層配線20の表面には、スパッタされた粒子は到達しない。 Thereby, the sputtered particles are deposited on the via hole side wall, the bottom of the via hole, i.e., on the surface of the lower layer wiring 20 is sputtered particles do not reach.

【0025】次に、図10に示すように、トリメチルヴィニルシリルヘキサフルオロアセチルアセトネート銅(Cu(hfac)(tmvs):trimethyl Next, as shown in FIG. 10, trimethyl Vini Le silyl hexafluoroacetylacetonate copper (Cu (hfac) (tmvs): trimethyl
vnilsilylhexafluoroacetyl vnilsilylhexafluoroacetyl
acetonato Copper(I)をプリカーサとしたCVD法により170℃で上層配線10例えばC Upper wiring Acetonato Copper (I) is at 170 ° C. by a CVD method using a precursor 10, for example C
uを8000Å成膜する。 The u to 8000Å deposition. Cu膜の密着性向上、粒成長のため窒素アニール(400℃×30min.)を行った後、アルミナスラリーを用いたCMPにより図1に示す配線形状を形成する。 Adhesion of the Cu film increase, after nitrogen annealing (400 ℃ × 30min.) For the grain growth to form a wiring shape shown in FIG. 1 by CMP using the alumina slurry.

【0026】以上、本発明の実施形態について説明したが、本発明はこれに限らず、上層配線膜10としての8 [0026] Having described embodiments of the present invention, the present invention is not limited thereto, as an upper layer wiring film 10 8
000ÅのCVD−Cu膜に替えて、CVD−Cu膜を1000Å以下とし、その上に、銅めっきを施してもよい。 Instead of CVD-Cu film 000A, the CVD-Cu film and 1000Å or less, thereon may be subjected to copper plating.

【0027】又、第1エッチストッパ膜3としてSiN [0027] In addition, SiN as the first etch stopper film 3
膜を用い、第2エッチストッパ膜5としてエッチングの選択比が大きいSiO 2膜を用いたが、SiO 2膜に替えて、酸化弗化シリコンSiOF膜やシルセスキオクサン水素(HSQ(Hydrogen Silsesqui Using a membrane, but the selection ratio of etching the second etching stopper film 5 with greater SiO 2 film, instead of the SiO 2 film, oxide fluoride silicon SiOF film or silsesquioxane Claus hydrogen (HSQ (Hydrogen Silsesqui
oxane)膜を用いてもよい。 oxane) film may be used.

【0028】 [0028]

【発明の効果】以上説明した本発明によれば、デュアルダマシン法における配線溝およびヴィアホールのパターンニング(エッチング)を窒化膜(SiN)ストッパーを用いた高選択比エッチングが良好に行えるので、ヴィアプラグが上下層配線とバリア膜を介さないホモ接合構造の低抵抗多層配線の形成が可能となる。 According to the present invention as described in the foregoing, since the high selectivity etching with a wiring groove and the via hole patterning (etching) the nitride film (SiN) stopper in the dual damascene method can be performed satisfactorily, via forming a low resistance multilayer wiring homozygous structure plugs without passing through the upper and lower layer wiring and the barrier film is made possible.

【0029】又、本発明によれば、斜めスパッタで成膜したバリア膜が配線溝側壁に逆テーパー(溝の出口方向に厚い)に堆積しているため、化学的機械研磨(CM [0029] Further, according to the present invention, since the barrier film formed by oblique sputtering is deposited on the reverse taper (thicker toward the outlet of the groove) in the wiring groove sidewalls, chemical mechanical polishing (CM
P)による配線の配線溝からの抜けを起こりにくくしている。 It is missing less likely to from the wiring groove of the wiring due to P).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置の製造方法による多層配線の断面図。 Sectional view of a multilayer wiring according to the method of manufacturing a semiconductor device of the present invention; FIG.

【図2】本発明の半導体装置の製造方法の工程図。 Process diagram of a method for manufacturing a semiconductor device of the present invention; FIG.

【図3】本発明の半導体装置の製造方法の工程図(続き)。 Process diagram of a method for manufacturing a semiconductor device of the present invention; FIG (Continued).

【図4】本発明の半導体装置の製造方法の工程図(続き)。 Process diagram of a method for manufacturing a semiconductor device of the present invention; FIG (Continued).

【図5】本発明の半導体装置の製造方法の工程図(続き)。 [5] a process diagram of a method for manufacturing a semiconductor device of the present invention (continued).

【図6】本発明の半導体装置の製造方法の工程図(続き)。 [6] a process diagram of a method for manufacturing a semiconductor device of the present invention (continued).

【図7】本発明の半導体装置の製造方法の工程図(続き)。 [7] a process diagram of a method for manufacturing a semiconductor device of the present invention (continued).

【図8】本発明の半導体装置の製造方法の工程図(続き)。 [8] process diagram of a method of manufacturing the semiconductor device of the present invention (continued).

【図9】本発明の半導体装置の製造方法の工程図(続き)。 [9] a process diagram of a method for manufacturing a semiconductor device of the present invention (continued).

【図10】本発明の半導体装置の製造方法の工程図(続き)。 Process chart of the manufacturing method of FIG. 10. The semiconductor device of the present invention (continued).

【図11】斜めスパッタの概念図。 FIG. 11 is a conceptual diagram of an oblique sputtering.

【図12】従来の多層配線形成工程の工程図。 [12] process diagram of a conventional multilayer wiring formation step.

【図13】従来の多層配線形成工程の工程図(続き)。 [13] process diagram of a conventional multilayer wiring formation step (Continued).

【図14】従来の多層配線形成工程の工程図(続き)。 [14] process diagram of a conventional multilayer wiring formation step (Continued).

【図15】従来の多層配線形成工程の工程図(続き)。 [15] process diagram of a conventional multilayer wiring formation step (Continued).

【符号の説明】 DESCRIPTION OF SYMBOLS

1 下層層間絶縁膜 2 下層バリア膜 3 第1エッチストッパ膜 4 ヴィアレベルの層間絶縁膜 5 第2エッチストッパ膜 6 上層層間絶縁膜 7,71 フォトレジスト膜 8 バリア膜 9 上層バリア層 10 上層配線 20 下層配線 1 lower interlayer insulating film 2 lower barrier film 3 first etching stopper film 4 via level interlayer insulating film 5 second etch stopper layer 6 upper interlayer insulating film 7,71 photoresist film 8 barrier film 9 upper barrier layer 10 upper wiring 20 lower wiring

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 下層層間絶縁膜と、前記下層層間絶縁膜に設けたエッチング溝と、前記エッチング溝に形成した下層バリア膜と、前記エッチング溝を埋め込む下層配線と、前記下層層間絶縁膜上に形成した第1エッチストッパ膜と、前記第1エッチストッパ膜上に形成したヴィアレベル層間絶縁膜と、前記ヴィアレベル層間絶縁膜上に形成した第2エッチストッパ膜と、第2エッチストッパ膜上に形成した上層層間絶縁膜とを含む半導体装置の製造方法であって、 前記エッチング溝上にデュアルダマシン形状の溝を形成し、 前記上層層間絶縁膜の表面と前記下層配線表面と前記デュアルダマシン形状の溝の側壁とにバリア膜を形成し、 前記バリア膜をエッチバックして、前記上層層間絶縁膜の表面及び前記下層配線表面から前記バリア膜を除 And 1. A lower interlayer insulating film, an etching groove formed in the lower interlayer insulating film, and a lower barrier film formed on the etching groove, and the lower wiring embedding the etch groove, on the lower interlayer insulating film a first etching stopper film formed, and the first etching stopper film on the formed via-level interlayer insulating film, a second etching stopper film formed on the via level interlayer insulating film, on the second etching stopper film a method of manufacturing a semiconductor device including the formed and upper interlayer insulating film, the etching of the dual damascene trench shape is formed on the groove, the groove surface and the lower wiring surface and the dual damascene shape of the upper interlayer insulating film barrier film is formed on the side wall of the barrier film is etched back, dividing the barrier film from the surface and the lower wiring surface of the upper interlayer insulating film 去し、 前記デュアルダマシン形状の溝を清浄化して前記バリア層を除去し、 前記デュアルダマシン形状の溝の側壁に上層バリア膜を形成し、 前記デュアルダマシン形状の溝を上層配線で埋め込むことを特徴とする半導体装置の製造方法。 Removed by It, characterized in that embedded in said cleaned grooves dual damascene shape removing the barrier layer, wherein the upper barrier film is formed on the side wall of the dual damascene trench shape, upper wiring grooves of the dual damascene shape the method of manufacturing a semiconductor device according to.
  2. 【請求項2】 前記上層バリア膜を、斜めスパッタ法で形成することを特徴とする請求項1記載の半導体装置の製造方法。 Wherein said upper layer barrier film, method of manufacturing a semiconductor device according to claim 1, wherein the forming an oblique sputtering.
  3. 【請求項3】 前記上層バリア膜は、前記下層バリア膜と同一の成分元素を含み、前記上層配線は、前記下層配線と同一の成分元素を含むことを特徴とする請求項1記載の半導体装置の製造方法。 Wherein the upper layer barrier film includes the lower barrier film the same component elements and the upper-layer wiring, a semiconductor device according to claim 1, characterized in that it comprises the same component elements and the lower wiring the method of production.
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