JP3154508B2 - Power supply reinforcement method and semiconductor device - Google Patents
Power supply reinforcement method and semiconductor deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路などの
半導体装置における電源補強技術に関し、例えば、スタ
ティックRAMなどの半導体記憶装置に適用して有効な
技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for reinforcing a power supply in a semiconductor device such as a semiconductor integrated circuit, and more particularly to a technique effective when applied to a semiconductor memory device such as a static RAM.
【0002】[0002]
【従来の技術】半導体集積回路は、その外部端子に接続
される回路との間において、相互に信号レベルの不整合
の影響を受けることなく信号を増幅するために、種々の
入出力バッファ回路が設けられる。例えば、半導体記憶
装置の場合、アドレスバッファ回路、データ入出力バッ
ファ回路、及び制御信号などが供給されるその他の入力
バッファ回路が設けられている。斯る半導体記憶装置に
おいて、外部へ供給する出力データがハイレベルからロ
ーレベルに変化されるとき、データ出力端子に結合され
る外部データバス上の比較的高いレベルの信号電荷が当
該外部端子に内部でつながる出力バッファ回路を介して
斯る半導体記憶装置のグランドラインに供給されること
になる。そのようにしてグランドラインに流れる電流
は、出力データのビット数にほぼ比例して、言い換える
なら、ほぼ同時に出力レベルが反転される出力バッファ
回路の数に概ね比例して、著しく増大する。このように
比較的大きな電流がグランドラインに瞬間的に流れる
と、回路の無視し得ないインダクタンス成分などによっ
て逆起電力を生じ、そのグランドラインに不所望な電位
の上昇を生ずる。2. Description of the Related Art In a semiconductor integrated circuit, various input / output buffer circuits are used to amplify signals between circuits connected to external terminals thereof without being affected by signal level mismatch. Provided. For example, in the case of a semiconductor memory device, an address buffer circuit, a data input / output buffer circuit, and another input buffer circuit to which a control signal and the like are supplied are provided. In such a semiconductor memory device, when output data supplied to the outside is changed from a high level to a low level, a relatively high level signal charge on an external data bus coupled to a data output terminal is internally stored in the external terminal. Is supplied to the ground line of the semiconductor memory device via the output buffer circuit connected by the above. The current flowing to the ground line in this manner increases substantially in proportion to the number of bits of output data, in other words, substantially in proportion to the number of output buffer circuits whose output levels are inverted almost simultaneously. When a relatively large current instantaneously flows through the ground line, a counter electromotive force is generated due to a non-negligible inductance component of the circuit, and an undesired rise in the potential of the ground line is generated.
【0003】ところで、上記したグランドラインにおけ
る不所望な電位の上昇は、そのグランドラインを共有す
る回路などにとってノイズとなり得る。また、直接グラ
ンドラインを共有していなくても、誘導若しくはクロス
トークによってノイズとされる場合がある。斯るグラン
ドラインにおける不所望な電位上昇が入力バッファ回路
に与える影響について検討すると、例えば、所定の入力
バッファ回路にハイレベルとみなされるべき信号が外部
から供給されているときに、出力データがハイレベルか
らローレベルに変化されて上記グランドラインの電位が
不所望に上昇されると、当該入力バッファ回路は、その
ときの電位変動がグランドラインからノイズとして入力
され、若しくは、その不所望な電位上昇によるバイアス
条件の変化により、当該入力信号がローレベルとみなさ
れてそれを受ける内部回路で誤動作を生ずる虞がある。[0003] Incidentally, the above-mentioned undesired rise in the potential of the ground line can cause noise for circuits and the like sharing the ground line. Even if the ground line is not directly shared, noise may be caused by induction or crosstalk. Considering the influence of an undesired rise in the potential of the ground line on the input buffer circuit, for example, when a signal to be regarded as a high level is externally supplied to a predetermined input buffer circuit, the output data becomes high. When the potential of the ground line is undesirably increased due to the change from the low level to the low level, the input buffer circuit inputs the potential fluctuation at that time as noise from the ground line, or the undesired potential increase. , The input signal is regarded as low level, and an internal circuit receiving the input signal may malfunction.
【0004】そこで従来は、電源ラインを太くして低抵
抗化したり、あるいは同一極性の電源ラインを複数形成
して機能ブロック毎に電源を分けたり、さらには高電位
側電源Vccラインと低電位側電源Vssラインとの間
にキャパシタを配置し、そのキャパシタによって電源ノ
イズを吸収するようにしていた。Therefore, conventionally, a power supply line is made thicker to reduce the resistance, or a plurality of power supply lines having the same polarity are formed to divide the power supply for each functional block. A capacitor is arranged between the power supply Vss line and the power supply noise is absorbed by the capacitor.
【0005】尚、電源電圧の変動に起因するノイズにつ
いて記載された文献の例としたは、昭和59年11月3
0日に株式会社オーム社より発行された「LSIハンド
ブック」第135頁の記載がある。[0005] An example of a document describing noise caused by fluctuations in power supply voltage is disclosed in November 3, 1984.
There is a description on page 135 of "LSI Handbook" issued by Ohm Co., Ltd. on the 0th.
【0006】[0006]
【発明が解決しようとする課題】従来の電源ノイズ対策
について本発明者が検討したところ、半導体集積回路に
おいては電源ラインを太くするにも限度があるし、高電
位側電源Vccラインと低電位側電源Vssラインとの
間にキャパシタを配置する方法は、グランドレベル変動
による論理スレッショルドレベル変化を吸収することが
できず、十分なノイズ対策効果が期待できないことが見
いだされた。The inventors of the present invention have studied the conventional countermeasures against power supply noise. As a result, in a semiconductor integrated circuit, there is a limit to making the power supply line thicker. It has been found that the method of arranging a capacitor between the power supply Vss line and the power supply Vss line cannot absorb a change in a logic threshold level due to a change in ground level, so that a sufficient noise suppression effect cannot be expected.
【0007】本発明の目的は、同一極性の電源ラインが
複数形成される場合において簡単な方法により電源ノイ
ズを効果的に抑制し得る技術を提供することにある。An object of the present invention is to provide a technique capable of effectively suppressing power supply noise by a simple method when a plurality of power supply lines having the same polarity are formed.
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0009】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【0010】すなわち、第1の手段として、電源ライン
の電位レベル変動を抑えるため同一極性に係る複数の電
源ライン間を電気回路素子で橋絡するものである。さら
に具体的態様では、上記電気回路素子をダイオードや抵
抗、インダクタ、さらにはキャパシタとすることができ
る。That is, as a first means, a plurality of power supply lines having the same polarity are bridged by an electric circuit element in order to suppress a potential level fluctuation of the power supply line. In a more specific embodiment, the electric circuit element can be a diode, a resistor, an inductor, or a capacitor.
【0011】また、第2の手段として、同一極性に係る
複数の電源ラインを備えて半導体装置が形成されると
き、上記複数の電源ラインを橋絡するように当該ライン
に結合されることにより当該電源ラインの電位変動を抑
える電気回路素子を設けるものである。このとき、上記
電気回路素子として、ダイオードや抵抗を適用すること
ができる。Further, as a second means, when a semiconductor device is formed with a plurality of power lines having the same polarity, the plurality of power lines are connected to the lines so as to bridge the plurality of power lines. This is to provide an electric circuit element for suppressing the fluctuation of the potential of the power supply line. At this time, a diode or a resistor can be used as the electric circuit element.
【0012】[0012]
【作用】上記した手段によれば、上記同一極性に係る複
数の電源ラインを橋絡するように配置された電気回路素
子は、当該電気回路素子によって結合される電源ライン
のうちの一方の電位上昇を他方の電源ライン側に吸収さ
せることによって電位変動を抑制し、電源ノイズを低減
するように作用する。According to the above-mentioned means, the electric circuit element arranged so as to bridge the plurality of power lines having the same polarity can increase the potential of one of the power lines connected by the electric circuit element. Is absorbed by the other power supply line side, thereby suppressing potential fluctuations and reducing power supply noise.
【0013】[0013]
【実施例】図9には、本発明の一実施例方法が適用され
るスタティックRAMが示される。同図に示されるスタ
ティックRAMは、特に制限されないが、公知の半導体
集積回路製造技術によってシリコン基板などの一つの半
導体基板に形成される。FIG. 9 shows a static RAM to which an embodiment of the present invention is applied. Although not particularly limited, the static RAM shown in FIG. 1 is formed on one semiconductor substrate such as a silicon substrate by a known semiconductor integrated circuit manufacturing technique.
【0014】図9において6は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線(相補ビット線とも称される)に結合
される。それぞれの相補データ線は、相補データ線に1
対1で結合された複数個のカラム選択スイッチを含むY
選択スイッチ回路9を介して相補コモンデータ線に共通
接続されている。In FIG. 9, reference numeral 6 denotes a memory cell array in which a plurality of static memory cells are arranged in a matrix. The selection terminals of the memory cells are connected to word lines in every row direction, and the data input / output terminals of the memory cells are column-type. Each direction is coupled to a complementary data line (also referred to as a complementary bit line). Each complementary data line has 1
Y including a plurality of column selection switches coupled one-to-one
Commonly connected to complementary common data lines via a selection switch circuit 9.
【0015】外部より入力されるアドレス信号A0〜A
mのうちA0〜Anは、それに対応して配置されたアド
レスバッファ1−0〜1−nを介してXデコーダ4に伝
達され、アドレス信号An+1〜Amは、それに対応し
て配置されたアドレスバッファ1−n+1〜1−mを介
してYデコーダ8に伝達される。ワードドライバ5はX
デコーダ4のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またYデコーダ8は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路10に含まれるセンスアンプ10Bで増幅
され、出力バッファ(D−OUT)10Cを介して外部
に出力可能とされる。また、外部からデータ入出力回路
10に書込みデータが与えられると、当該データ入出力
回路10に含まれる入力バッファ(D−IN)10Aが
その書込みデータに従って相補コモンデータ線を駆動
し、それにより、アドレス信号によって選択された相補
データ線を介して所定のメモリセルにそのデータに応ず
る電荷情報が蓄積される。Address signals A0 to A input from outside
m, A0 to An are transmitted to X decoder 4 via address buffers 1-0 to 1-n arranged corresponding thereto, and address signals An + 1 to Am are applied to address buffers arranged corresponding thereto. The signal is transmitted to the Y decoder 8 via 1-n + 1 to 1-m. Word driver 5 is X
The word line corresponding to the input address signal is driven to a selected level based on the decode output of the decoder 4. When a predetermined word line is driven, a memory cell connected to this word line is selected. Further, the Y decoder 8 turns on the column selection switch corresponding to the address signal supplied thereto, and conducts to the selected complementary common data line. At this time, the potential of the complementary common data line is amplified by the sense amplifier 10B included in the data input / output circuit 10, and can be output to the outside via the output buffer (D-OUT) 10C. Further, when write data is externally supplied to the data input / output circuit 10, the input buffer (D-IN) 10A included in the data input / output circuit 10 drives the complementary common data line according to the write data. Charge information corresponding to the data is accumulated in a predetermined memory cell via a complementary data line selected by the address signal.
【0016】更に、アドレス信号A0〜Amの変化を検
出するアドレス変化検出回路(ATD回路とも称され
る)11の検出結果が制御部7に伝達され、そして外部
から与えられる選択信号としてのチップセレクト信号C
S*(*は当該信号がロウアクティブであることを示
す)及びリードライト信号WE*がそれぞれCS*バッ
ファ2及びWE*バッファ3を介して当該制御部7に取
込まれ、この制御部により各部の動作制御信号が生成さ
れるようになっている。Further, a detection result of an address change detection circuit (also referred to as an ATD circuit) 11 for detecting a change in the address signals A0 to Am is transmitted to the control unit 7, and a chip select as an externally applied selection signal is provided. Signal C
The S * (* indicates that the signal is active low) and the read / write signal WE * are taken into the control unit 7 via the CS * buffer 2 and the WE * buffer 3, respectively. Is generated.
【0017】図9に示されるスタティックRAMの電源
ラインは、特に制限されないが、図1に示されるよう
に、グランドラインとしての低電位側電源Vssライン
が、Vss1,Vss2,Vss3で示されるように3
系統に分けられる。この低電位側電源ラインの各系統
は、外部電源端子を共有してもよいし、また同端子を固
別に保有してもよい。尚、特に制限されないが、高電位
側電源Vccは、本実施例では1系統とされる。高電位
側電源Vccと低電位側電源Vss1には周辺回路21
が結合され、高電位側電源Vccと低電位側電源Vss
2には出力ドライバ22が結合され、高電位側電源Vc
cと低電位側電源Vss3には出力ドライバ23が結合
される。上記周辺回路21には、図9に示されるセンス
アンプ10Bや、アドレスバッファ1−0乃至1−n、
デコーダ4,8、さらには出力バッファ10Cを除くそ
の他の周辺回路が含まれる。上記出力ドライバ22,2
3はいずれも図9に示される出力バッファ10Cに含ま
れ、それぞれ異なるタイミングで動作可能とされる。The power supply line of the static RAM shown in FIG. 9 is not particularly limited. However, as shown in FIG. 1, the low-potential-side power supply Vss line as the ground line is set as Vss1, Vss2, and Vss3. 3
Divided into strains. Each system of the low-potential-side power supply line may share an external power supply terminal or may have the terminal independently. Although not particularly limited, the high-potential-side power supply Vcc is one system in this embodiment. The peripheral circuit 21 is connected to the high potential power supply Vcc and the low potential power supply Vss1.
Are connected, and the high-potential-side power supply Vcc and the low-potential-side power supply Vss
2, an output driver 22 is coupled to the high-potential-side power supply Vc.
An output driver 23 is coupled to c and the low potential side power supply Vss3. The peripheral circuit 21 includes the sense amplifier 10B and the address buffers 1-0 to 1-n shown in FIG.
Decoders 4, 8 and other peripheral circuits other than output buffer 10C are included. The output driver 22, 2
3 are included in the output buffer 10C shown in FIG. 9 and can be operated at different timings.
【0018】低電位側電源Vss1ラインと低電位側電
源Vss2ラインとの間には、それらを橋絡するように
2つのダイオードD1,D2が配置される。ダイオード
D1,D2のカソードは低電位側電源Vss2ライン
に、アノードは低電位側電源Vss1ラインにそれぞれ
結合される。さらに低電位側電源Vss2ラインと低電
位側電源Vss3ラインとの間には、それらを橋絡する
ようにダイオードD3が配置される。ダイオードD3の
カソードは低電位側電源Vss3ラインに、アノードは
低電位側電源Vss3にそれぞれ結合される。図1にお
いて、ダイオードD1,D2,D3は、カソード側電位
よりもアノード側電位が高い場合に、順方向電流すなわ
ち低電位側電源Vss1ラインから低電位側電源Vss
2ラインへの電流、低電位側電源Vss2ラインから低
電位側電源Vss3ラインへの電流の流れを許容するこ
とによって電源ラインの電位変動を抑えるための電気回
路素子とされる。Two diodes D1 and D2 are arranged between the low-potential-side power supply Vss1 line and the low-potential-side power supply Vss2 line so as to bridge them. The cathodes of the diodes D1 and D2 are coupled to the low-potential-side power supply Vss2 line, and the anodes are coupled to the low-potential-side power supply Vss1 line. Further, a diode D3 is arranged between the low-potential-side power supply Vss2 line and the low-potential-side power supply Vss3 line so as to bridge them. The cathode of the diode D3 is coupled to the low-potential power supply Vss3 line, and the anode of the diode D3 is coupled to the low-potential power supply Vss3. In FIG. 1, when the anode-side potential is higher than the cathode-side potential, diodes D1, D2, and D3 connect a forward current, that is, a low-potential-side power supply Vss1 line to a low-potential-side power supply Vss1.
It is an electric circuit element for suppressing a potential fluctuation of the power supply line by allowing a current to the two lines and a current flow from the low potential side power supply Vss2 line to the low potential side power supply Vss3 line.
【0019】図2に示されるように、出力ドライバ2
2,23の非動作時にセンスアンプ10Bの動作が開始
されものとする。センスアンプ10Bの動作が開始され
ると、比較的大きな電流が低電位側電源Vss1ライン
に瞬間的に流れることによって、回路の無視し得ないイ
ンダクタンス成分などの存在により、その低電位側電源
Vss1ラインに不所望な電位上昇を生ずるが、そのと
きダイオードD1,D2を介して低電位側電源Vss1
ラインから低電位側電源Vss2ラインへ、さらにダイ
オードD3を介して低電位側電源Vss2ラインから低
電位側電源Vss3ラインへ電流が流れることにより、
低電位側電源Vss1ラインの電位上昇が抑制される。
つまりダイオードD1,D2,D3が存在しない場合に
は(補強なし)、図2において破線で示されるように低
電位側電源Vss1が上昇されるのに対して、ダイオー
ドD1,D2,D3を設けた場合には(補強あり)、実
線で示されるようにその電位上昇が抑えられる。そのよ
うな電源補強により、低電位側電源Vss2ラインや低
電位側電源Vss3ラインの電位が、電源補強なしの場
合に比して若干上昇されるが、出力ドライバ22,23
が非動作時であるため支障は無い。As shown in FIG. 2, the output driver 2
It is assumed that the operation of the sense amplifier 10B is started when the operations of the sense amplifiers 2 and 23 are not performed. When the operation of the sense amplifier 10B is started, by instantaneously flows through the relatively large current low-potential-side power supply Vss 1 line, the presence of such an inductance component that can not be ignored in the circuit, the low potential side power supply While causing undesired potential increase in vss 1 line, then the diode D1, through D2 low potential side power supply Vss1
A current flows from the line to the low-potential-side power supply Vss2 line, and further from the low-potential-side power supply Vss2 line to the low-potential-side power supply Vss3 line via the diode D3.
An increase in the potential of the low-potential-side power supply Vss1 line is suppressed.
That is, when the diodes D1, D2, and D3 do not exist (no reinforcement), the diodes D1, D2, and D3 are provided, while the low-potential-side power supply Vss1 is increased as shown by a broken line in FIG. In this case (with reinforcement), the potential rise is suppressed as shown by the solid line. With such power supply reinforcement, the potentials of the low-potential-side power supply Vss2 line and the low-potential-side power supply Vss3 line are slightly increased as compared with the case without power supply reinforcement.
Is not in operation, so there is no problem.
【0020】次に、出力ドライバ22の動作が開始され
るタイミングでは、当該出力ドライバ22の動作開始に
より、低電位側電源Vss2ラインの電位が上昇され
る。この場合も、電源補強なしの場合には、図2におい
て破線で示されるように低電位側電源Vss2の電位が
上昇されるのに対して、ダイオードにより電源補強され
る場合には、実線で示されるようにその電位上昇が抑え
られる。また、そのような電源補強により低電位側電源
Vss3ラインの電位が、電源補強がなされない場合に
比して若干上昇されるが、出力ドライバ23が非動作時
であるため支障は無い。さらにこのとき、ダイオードD
2,D3の方向性により、低電位側電源Vss1ライン
は、低電位側電源Vss2ラインの電位抑制に関与され
ないので、低電位側電源Vss2ラインの電位上昇に起
因して低電位側電源Vss1ラインの電位が上昇される
ことは無く、従って、そのとき既に確定されている、セ
ンスアンプ10Bの出力状態が影響を受けることは無
い。このように、ダイオードD1,D2,D3を設ける
ことによって、その方向性により低電位側電源Vss1
ライン,低電位側電源Vss2ライン,低電位側電源V
ss3ラインの順に、電源補強の優先順が設定され、そ
の優先順位に従って電源補強が行われることにより、低
電位側電源Vssの上昇が抑制され、グランドレベル上
昇に起因する電源ノイズが低減される。Next, at the timing when the operation of the output driver 22 is started, the potential of the low-potential-side power supply Vss2 line is increased by the start of the operation of the output driver 22. Also in this case, when the power supply is not reinforced, the potential of the low-potential-side power supply Vss2 is increased as indicated by a broken line in FIG. 2, whereas when the power is reinforced by a diode, the potential is indicated by a solid line. As a result, the potential rise is suppressed. In addition, although the potential of the low-potential-side power supply Vss3 line is slightly increased by such power supply reinforcement as compared with the case where power supply reinforcement is not performed, there is no problem because the output driver 23 is not operating. At this time, the diode D
2. Due to the directionality of D3, the low-potential-side power supply Vss1 line is not involved in the potential suppression of the low-potential-side power supply Vss2 line. The potential does not rise, and therefore, the output state of the sense amplifier 10B, which has already been determined at that time, is not affected. As described above, by providing the diodes D1, D2, and D3, the low-potential-side power supply Vss1 depends on the direction.
Line, low potential side power supply Vss2 line, low potential side power supply V
The priority order of power supply reinforcement is set in the order of the ss3 lines, and power supply reinforcement is performed in accordance with the priority order. As a result, a rise in the low-potential-side power supply Vss is suppressed, and power supply noise due to a ground level rise is reduced.
【0021】本実施例によれば以下の作用効果が得られ
る。According to this embodiment, the following functions and effects can be obtained.
【0022】(1)低電位側電源Vss1ラインと低電
位側電源Vss2ラインとの間に、それらを橋絡するよ
うにダイオードD1,D2が配置され、低電位側電源V
ss2ラインと低電位側電源Vss3ラインとの間に、
それらを橋絡するようにダイオードD3が配置されるこ
とにより、低電位側電源Vss1ラインの電位上昇、及
び低電位側電源Vss2ラインの電位上昇が抑制され、
非常に簡単な回路構成であるにも拘らず、グランドレベ
ル上昇に起因する電源ノイズが低減される。(1) Diodes D1 and D2 are arranged between the low-potential-side power supply Vss1 line and the low-potential-side power supply Vss2 line to bridge them.
Between the ss2 line and the low potential side power supply Vss3 line,
By arranging the diode D3 so as to bridge them, the potential rise of the low-potential-side power supply Vss1 line and the potential rise of the low-potential-side power supply Vss2 line are suppressed,
Although the circuit configuration is very simple, power supply noise caused by the rise in the ground level is reduced.
【0023】(2)上記のように電源補強のための電気
回路素子としてダイオードD1,D2,D3を適用する
ことにより、ダイオードの方向性により低電位側電源V
ss1ライン,低電位側電源Vss2ライン,低電位側
電源Vss3ラインの順に、電源補強の優先順が設定さ
れ、その優先順位に従って電源補強が行われるので、電
源ノイズに対して比較的強いものとそうでないものとに
ブロック分けし、また、各ブロックの動作タイミング等
を勘案して、それが結合される低電位側電源Vssライ
ンの選択、あるいはダイオードの接続方向を決定するこ
とによって、電源補強を効率よく行うことができる。(2) By applying the diodes D1, D2, and D3 as electric circuit elements for reinforcing the power supply as described above, the low-potential-side power supply V
The priority order of the power supply reinforcement is set in the order of the ss1 line, the low-potential-side power supply Vss2 line, and the low-potential-side power supply Vss3 line, and the power supply reinforcement is performed in accordance with the priorities. The power supply is efficiently reinforced by selecting the low-potential-side power supply Vss line to which it is coupled or determining the connection direction of the diode in consideration of the operation timing and the like of each block. Can do well.
【0024】図3には本発明の第2実施例が示される。
同図に示される回路は、図1に示される回路と同様に、
図9に示されるスタティックRAMの一部とされる。FIG. 3 shows a second embodiment of the present invention.
The circuit shown in the figure is similar to the circuit shown in FIG.
It is a part of the static RAM shown in FIG.
【0025】図3では、周辺回路21は、高電位側電源
Vccラインと低電位側電源Vss3ラインとに結合さ
れ、出力ドライバ22は、高電位側電源Vccラインと
低電位側電源Vss2ラインとに結合され、出力ドライ
バ23は、高電位側電源Vccラインと低電位側電源V
ss1ラインとに結合される。また、低電位側電源Vs
s1ラインと低電位側電源Vss2ラインとの間にはそ
れらを橋絡するように抵抗R1が接続され、同様に低電
位側電源Vss2ラインと低電位側電源Vss3ライン
との間にはそれらを橋絡するように抵抗R2が接続され
る。ここで抵抗R1,R2は、特に制限されないが、そ
れぞれ20Ω、100Ωとされ、共に電源ラインの電位
変動を抑えるための電気回路素子とされる。In FIG. 3, the peripheral circuit 21 is coupled to the high-potential power supply Vcc line and the low-potential power supply Vss3 line, and the output driver 22 is connected to the high-potential power supply Vcc line and the low-potential power supply Vss2 line. The output driver 23 is connected to the high potential power supply Vcc line and the low potential power supply Vcc.
ss1 line. In addition, the low potential side power supply Vs
A resistor R1 is connected between the s1 line and the low-potential power supply Vss2 line so as to bridge them. Similarly, a resistor R1 is connected between the low-potential power supply Vss2 line and the low-potential power supply Vss3 line. The resistor R2 is connected so as to be connected. Here, the resistances R1 and R2 are not particularly limited, but are set to 20Ω and 100Ω, respectively, and both are electric circuit elements for suppressing potential fluctuation of the power supply line.
【0026】上記第1実施例の場合と異なり、抵抗は電
流の方向性を有さないため、電源補強の優先順位の設定
はできない。しかしながら、図4に示されるように、低
電位側電源Vss2の変動を低電位側電源Vss1と低
電位側電源Vss3とで補強することができる。そして
その場合において、R1<R2の関係より、低電位側電
源Vss2は、低電位側電源Vss3との関係よりも低
電位側電源Vss1との関係が密とされ、主として、低
電位側電源Vss1によって補強される。Unlike the case of the first embodiment, since the resistance has no directionality of the current, it is not possible to set the priority order of the power supply reinforcement. However, as shown in FIG. 4, the fluctuation of the low-potential power supply Vss2 can be reinforced by the low-potential power supply Vss1 and the low-potential power supply Vss3. And in that case, R1 <from the relation of R2, the low-potential power supply Vss2, rather than the relationship between the low potential side power supply Vss3 is dense the relationship between the low-potential-side power supply Vss 1, mainly, the low potential side power supply Vss1 Reinforced by.
【0027】このように抵抗R1,R2を適用しても上
記実施例と同様に低電位側電源Vssの補強が可能とさ
れる。Thus, even if the resistors R1 and R2 are applied, the low-potential-side power supply Vss can be reinforced in the same manner as in the above embodiment.
【0028】図5には本発明の第3実施例が示される。
同図に示される回路は、図1に示される回路と同様に、
図9に示されるスタティックRAMの一部とされる。FIG. 5 shows a third embodiment of the present invention.
The circuit shown in the figure is similar to the circuit shown in FIG.
It is a part of the static RAM shown in FIG.
【0029】図5では、周辺回路21は、高電位側電源
Vccラインと低電位側電源Vss2ラインとに結合さ
れ、出力ドライバ22は、高電位側電源Vccラインと
低電位側電源Vss3ラインとに結合され、出力ドライ
バ23は、高電位側電源Vccラインと低電位側電源V
ss1ラインとに結合される。また、低電位側電源Vs
s1ラインと低電位側電源Vss2ラインとの間にはそ
れらを橋絡するようにインダクタL1が接続され、同様
に低電位側電源Vss2ラインと低電位側電源Vss3
ラインとの間にはそれらを橋絡するようにインダクタL
2が接続される。ここでインダクタL1,L2は、共に
電源ラインの電位変動を抑えるための電気回路素子とさ
れる。In FIG. 5, the peripheral circuit 21 is coupled to the high-potential power supply Vcc line and the low-potential power supply Vss2 line, and the output driver 22 is connected to the high-potential power supply Vcc line and the low-potential power supply Vss3 line. The output driver 23 is connected to the high potential power supply Vcc line and the low potential power supply Vcc.
ss1 line. In addition, the low potential side power supply Vs
An inductor L1 is connected between the s1 line and the low-potential power supply Vss2 line so as to bridge them. Similarly, the low-potential power supply Vss2 line and the low-potential power supply Vss3 are connected.
Between the line and the inductor L
2 are connected. Here, the inductors L1 and L2 are both electric circuit elements for suppressing potential fluctuation of the power supply line.
【0030】上記第1実施例の場合と異なり、インダク
タは電流の方向性を有さないため、電源補強の優先順位
の設定はできない。また、インダクタの性質上、急激な
電位変化に対しては補強できない。しかしながら、図6
に示されるように、直流的な電位変化に対しての補強は
有効とされる。つまり、インダクタL1,L2の適用回
路は、低電位側電源Vssの急激な電位変化については
補強する必要は無いが、出力ドライバ22,23のIOL
(ローレベル時の出力電流)が大きいために低電位側電
源Vss1あるいはVss2が上昇され、それによって
VOL(ローレベル時の出力電圧)のレベルが不足する場
合などのように直流的な電源補強が必要とされる場合に
おいて有効とされる。Unlike the case of the first embodiment, since the inductor has no current directionality, it is not possible to set the priority of power supply reinforcement. Further, due to the nature of the inductor, it cannot be reinforced against a sudden change in potential. However, FIG.
As shown in (1), reinforcement against DC potential change is effective. That is, it is not necessary for the application circuit of the inductors L1 and L2 to reinforce a sudden potential change of the low potential side power supply Vss.
(Low-level output current) increases the low-potential-side power supply Vss1 or Vss2, thereby increasing the DC power supply, such as when the level of VOL (low-level output voltage) is insufficient. Valid when needed.
【0031】このようにインダクタL1,L2を適用し
ても低電位側電源Vssの補強、特に直流的な電源補強
が可能とされる。As described above, even when the inductors L1 and L2 are applied, reinforcement of the low-potential-side power supply Vss, in particular, DC power supply can be achieved.
【0032】図7には本発明の第4実施例が示される。FIG. 7 shows a fourth embodiment of the present invention.
【0033】図7では、周辺回路21は、高電位側電源
Vccラインと低電位側電源Vss2ラインとに結合さ
れ、出力ドライバ22,23は、高電位側電源Vccラ
インと低電位側電源Vss1ラインとに結合される。ま
た、低電位側電源Vss1ラインと低電位側電源Vss
2ラインとの間にはそれらを橋絡するように、インダク
タLとキャパシタCとの直列回路が接続される。このイ
ンダクタLとキャパシタCとの直列回路はバンドパスフ
ィルタとされ、それらの値によって決定される特定周波
数帯の電位変動を抑えるための電気回路素子とされる。
そしてこのインダクタLとキャパシタCとの直列回路に
対してNチャンネル型MOSFETQが並列接続されて
おり、このMOSFETQのオン・オフ制御によって上
記バンドパスフィルタの関与を制御することができる。
つまり、図8に示されるように、制御信号Vgがハイレ
ベルとされることによってMOSFETQがオンされた
場合には、低電位側電源Vss1ラインと低電位側電源
Vss2ラインとが短絡されることにより、インダクタ
LとキャパシタCとの直列回路は回路動作に関与されな
いが、それとは逆に制御信号Vgがローレベルとされる
ことによりMOSFETQがオフされている場合には、
インダクタLとキャパシタCとの直列回路はバンドパス
フィルタとして回路に関与され、低電位側電源Vss1
と低電位側電源Vss2との間の所定周波数帯の電位レ
ベル変動に対してそれを抑制するように作用する。In FIG. 7, the peripheral circuit 21 is coupled to the high-potential power supply Vcc line and the low-potential power supply Vss2 line, and the output drivers 22 and 23 are connected to the high-potential power supply Vcc line and the low-potential power supply Vss1 line. And combined with. Also, the low-potential-side power supply Vss1 line and the low-potential-side power supply Vss1
A series circuit of an inductor L and a capacitor C is connected between the two lines so as to bridge them. The series circuit of the inductor L and the capacitor C is a band-pass filter, and is an electric circuit element for suppressing a potential fluctuation in a specific frequency band determined by those values.
An N-channel MOSFET Q is connected in parallel to the series circuit of the inductor L and the capacitor C, and the involvement of the band-pass filter can be controlled by turning on / off the MOSFET Q.
That is, as shown in FIG. 8, when the control signal Vg is set to the high level and the MOSFET Q is turned on, the low-potential-side power supply Vss1 line and the low-potential-side power supply Vss2 line are short-circuited. , The series circuit of the inductor L and the capacitor C is not involved in the circuit operation. On the contrary, when the control signal Vg is set to the low level and the MOSFET Q is turned off,
The series circuit of the inductor L and the capacitor C is involved in the circuit as a band-pass filter, and the low-potential-side power supply Vss1
It operates so as to suppress a potential level fluctuation in a predetermined frequency band between the power supply Vss2 and the low-potential-side power supply Vss2.
【0034】このように、低電位側電源Vss1ライン
と低電位側電源Vss2ラインとの間にそれらを橋絡す
るようにインダクタLとキャパシタCとの直列回路を接
続した場合には、この直列回路が、特定の周波数帯の電
位変動成分を通過させ得るバンドパスフィルタ回路とさ
れるので、そのような特定周波数帯の電位変動に対する
電源補強が可能とされる。As described above, when the series circuit of the inductor L and the capacitor C is connected between the low potential side power supply Vss1 line and the low potential side power supply Vss2 line so as to bridge them, Is a band-pass filter circuit capable of passing a potential fluctuation component in a specific frequency band, so that power supply reinforcement against such a potential fluctuation in a specific frequency band is possible.
【0035】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the embodiments and can be variously modified without departing from the gist of the invention. No.
【0036】例えば、上記実施例では、低電位側電源V
ssの電源補強について述べたが、複数の高電位側電源
Vccライン間に電気回路素子を設けることにより、当
該高電位側電源Vccラインの電源補強も可能とされる
し、また電源は、内部昇圧若しくは降圧されたものであ
っても良い。さらに低電位側電源Vssを出力ドライバ
用と周辺回路用との2系統に分ける必要もなく、例えば
周辺回路内電源、出力ドライバ用電源をそれぞれ複数系
統に分けた場合においてそれらの電源補強を個別的に行
うようにしてもよい。また、上記ダイオード、抵抗、イ
ンダクタ、キャパシタなどの電気回路素子を適宜に組み
合わせることことも可能とされる。尚、電源補強のため
の電気回路素子を電源ラインの下(背面側)にレイアウ
トするようにすると、当該電気回路素子を設けたことに
よるチップ面積増大を阻止できる。For example, in the above embodiment, the low potential side power supply V
Although the power supply reinforcement of the ss has been described, the power supply of the high potential power supply Vcc line can be reinforced by providing an electric circuit element between the plurality of high potential power supply Vcc lines. Alternatively, the voltage may be lowered. Further, it is not necessary to divide the low-potential-side power supply Vss into two systems, one for the output driver and the other for the peripheral circuit. For example, when the power supply in the peripheral circuit and the power supply for the output driver are divided into a plurality of systems, the power supply reinforcement is individually performed. May be performed. Further, the electric circuit elements such as the diode, the resistor, the inductor, and the capacitor can be appropriately combined. By laying out the electric circuit element for reinforcing the power supply below the power supply line (on the back side), it is possible to prevent the chip area from increasing due to the provision of the electric circuit element.
【0037】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックRAMに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックRA
Mやその他の半導体記憶装置、またマイクロコンピュー
タ内蔵形のメモリ、アナログ/ディジタル混在LSI、
さらには、LSIやその他の電子部品を搭載するシステ
ムボードなど、半導体装置に広く適用することもでる。In the above description, the case where the invention made by the present inventor is mainly applied to a static RAM which is a field of application as the background has been described. However, the present invention is not limited to this, and the dynamic RA is not limited thereto.
M and other semiconductor storage devices, memory with built-in microcomputer, mixed analog / digital LSI,
Furthermore, the present invention can be widely applied to semiconductor devices such as a system board on which LSIs and other electronic components are mounted.
【0038】本発明は、少なくとも電源ラインの存在を
条件に適用できる。The present invention can be applied on condition that at least a power supply line is present.
【0039】[0039]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0040】すなわち、同一極性に係る複数の電源ライ
ンを橋絡するように配置された電気回路素子によって結
合された電源ラインのうちの一方の電位上昇が、他方の
電源ライン側に吸収されることによって電位変動が抑制
されるので、簡単な方法、簡単な構成であるにも拘ら
ず、電源ノイズを効果的に低減できる。That is, a rise in the potential of one of the power supply lines coupled by electric circuit elements arranged to bridge a plurality of power supply lines having the same polarity is absorbed by the other power supply line side. As a result, the power supply noise can be effectively reduced in spite of the simple method and the simple configuration.
【図1】図1は、本発明の第1実施例におけるスタティ
ックRAMの主要ブロックと低電位側電源Vssと電源
補強のための電気回路素子との関係が示される電気結線
図である。FIG. 1 is an electrical connection diagram showing a relationship between a main block of a static RAM, a low-potential-side power supply Vss, and an electric circuit element for reinforcing a power supply according to a first embodiment of the present invention.
【図2】図2は、図1の回路構成における主要部の動作
タイミングと低電位側電源Vssとが示される波形図で
ある。FIG. 2 is a waveform diagram showing operation timing of a main part and a low-potential-side power supply Vss in the circuit configuration of FIG. 1;
【図3】図3は、本発明の第2実施例におけるスタティ
ックRAMの主要ブロックと低電位側電源Vssと電源
補強のための電気回路素子との関係が示される電気結線
図である。FIG. 3 is an electrical connection diagram showing a relationship between main blocks of a static RAM, a low-potential-side power supply Vss, and an electric circuit element for reinforcing a power supply according to a second embodiment of the present invention.
【図4】図4は、図3の回路構成における主要部の動作
タイミングと低電位側電源Vssとが示される波形図で
ある。FIG. 4 is a waveform diagram showing operation timings of main parts and a low-potential-side power supply Vss in the circuit configuration of FIG. 3;
【図5】本発明の第3実施例におけるスタティックRA
Mの主要ブロックと低電位側電源Vssと電源補強のた
めの電気回路素子との関係が示される電気結線図であ
る。FIG. 5 shows a static RA according to a third embodiment of the present invention.
FIG. 4 is an electrical connection diagram showing a relationship among a main block of M, a low-potential-side power supply Vss, and an electric circuit element for reinforcing a power supply.
【図6】図6は、図5の回路構成における主要部の動作
タイミングと低電位側電源Vssとが示される波形図で
ある。FIG. 6 is a waveform diagram showing operation timings of main parts and a low-potential-side power supply Vss in the circuit configuration of FIG. 5;
【図7】本発明の第4実施例におけるスタティックRA
Mの主要ブロックと低電位側電源Vssと電源補強のた
めの電気回路素子との関係が示される電気結線図であ
る。FIG. 7 shows a static RA according to a fourth embodiment of the present invention.
FIG. 4 is an electrical connection diagram showing a relationship among a main block of M, a low-potential-side power supply Vss, and an electric circuit element for reinforcing a power supply.
【図8】図8は、図7の回路構成における主要部の動作
タイミングと低電位側電源Vssとが示される波形図で
ある。FIG. 8 is a waveform diagram showing operation timing of a main part and a low-potential-side power supply Vss in the circuit configuration of FIG. 7;
【図9】図9は、本発明の一実施例方法が適用されるス
タティックRAMのブロック図である。FIG. 9 is a block diagram of a static RAM to which a method according to an embodiment of the present invention is applied;
【符号の説明】 1−0〜1−m アドレスバッファ 2 CS*バッファ 3 WE*バッファ 4 Xデコーダ 5 ワードドライバ 6 メモリセルアレイ 7 制御部 8 Yデコーダ 9 Y選択スイッチ回路 10 データ入出力回路 10A 入力バッファ 10B センスアンプ 10C 出力バッファ 21 周辺回路 22,23 出力ドライバ D1,D2,D3 ダイオード R1,R2 抵抗 L,L1,L2 インダクタ C キャパシタ Q Nチャンネル型MOSFET Vcc 高電位側電源 Vss 低電位側電源[Description of Signs] 1-0 to 1-m Address buffer 2 CS * buffer 3 WE * buffer 4 X decoder 5 Word driver 6 Memory cell array 7 Control unit 8 Y decoder 9 Y selection switch circuit 10 Data input / output circuit 10A Input buffer 10B Sense amplifier 10C Output buffer 21 Peripheral circuit 22, 23 Output driver D1, D2, D3 Diode R1, R2 Resistance L, L1, L2 Inductor C Capacitor Q N-channel MOSFET Vcc High-potential power supply Vss Low-potential power supply
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−216351(JP,A) 特開 昭63−36557(JP,A) 特開 平2−113623(JP,A) 特開 平2−28362(JP,A) 特開 平2−111063(JP,A) 特開 平2−214149(JP,A) 特開 平3−23594(JP,A) 特開 平4−111350(JP,A) 特開 平4−257256(JP,A) 特開 平4−94568(JP,A) 特開 平4−6868(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/40 - 11/419 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-216351 (JP, A) JP-A-63-36557 (JP, A) JP-A-2-113623 (JP, A) JP-A-2- 28362 (JP, A) JP-A-2-111063 (JP, A) JP-A-2-214149 (JP, A) JP-A-3-23594 (JP, A) JP-A-4-111350 (JP, A) JP-A-4-257256 (JP, A) JP-A-4-94568 (JP, A) JP-A-4-6868 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G11C 11/40-11/419 H01L 27/04
Claims (4)
回路の特性上、上記第1電源ラインについての電源補強
が必要とされるとき、上記第1回路が動作を開始するタ
イミングで非動作とされる第2回路に給電するための第
2電源ラインを上記第1電源ラインよりも電源補強の優
先度を低く設定し、電源補強の優先度が高い第1電源ラ
インから電源補強の優先度が低い第2電源ラインに向か
って一方的に電流が流れ込むように、上記第1電源ライ
ンと上記第2電源ラインとを電気回路素子で橋絡するこ
とを特徴とする電源補強方法。 1. A first power supply powered by a first power supply line.
Power supply reinforcement for the first power supply line due to circuit characteristics
Is required when the first circuit starts operating.
A second power supply for supplying power to a second circuit which is not operated by
(2) The power supply line is more excellent in power supply reinforcement than the first power supply line.
The first power supply line, which has a lower priority, has a higher priority for power supply reinforcement.
From the power supply to the second power supply line where the priority of power supply reinforcement is low
The first power supply line so that current flows unilaterally.
And the second power supply line with an electric circuit element.
And a power supply reinforcing method.
求項1記載の電源補強方法。2. The power supply reinforcing method according to claim 1, wherein said electric circuit element is a diode.
れる第2回路と、 上記第1電源ラインについての電源補強が必要とされる
ときに上記第1電源ラインよりも電源補強の優先度が低
く設定され、且つ、上記第1電源ラインと同極性であっ
て上記第2回路に給電するための第2電源ラインと、 上記第1電源ラインから上記第2電源ラインに向かって
一方的に電流が流れ込むように上記第1電源ラインと上
記第2電源ラインとを橋絡する電気回路素子と、を含む
ことを特徴とする半導体装置。 3. A first circuit, a first power supply line for supplying power to the first circuit, and a non-operation at a timing when the first circuit starts operating.
Power supply for the second circuit and the first power supply line is required.
Sometimes the power supply reinforcement priority is lower than the first power supply line
And the same polarity as the first power supply line.
A second power supply line for supplying power to the second circuit through the first power supply line to the second power supply line.
The first power line is connected to the upper side so that current flows unilaterally.
An electric circuit element bridging with the second power supply line.
A semiconductor device characterized by the above-mentioned.
求項3記載の半導体装置。 4. The method according to claim 1, wherein the electric circuit element is a diode.
The semiconductor device according to claim 3.
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JP11115291A JP3154508B2 (en) | 1991-04-16 | 1991-04-16 | Power supply reinforcement method and semiconductor device |
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JPH04318396A JPH04318396A (en) | 1992-11-09 |
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