JP3140303B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3140303B2 JP19584394A JP19584394A JP3140303B2 JP 3140303 B2 JP3140303 B2 JP 3140303B2 JP 19584394 A JP19584394 A JP 19584394A JP 19584394 A JP19584394 A JP 19584394A JP 3140303 B2 JP3140303 B2 JP 3140303B2
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は絶縁表面上に形成され、
薄膜状のシリコン活性層を有する絶縁ゲイト型半導体装
置およびそれらが多数形成された集積回路を形成する方
法に関する。本発明による半導体装置は、液晶ディスプ
レー等のアクティブマトリクスやイメージセンサー等の
駆動回路、あるいはSOI集積回路や従来の半導体集積
回路(マイクロプロセッサーやマイクロコントローラ、
マイクロコンピュータ、あるいは半導体メモリー等)に
おける薄膜トランジスタやその集積回路として使用され
る。本発明において、絶縁表面とは、単に絶縁性の基板
の表面という意味だけでなく、半導体や導体上に設けら
れた絶縁性被膜の表面も含む。
The present invention is formed on an insulating surface,
The present invention relates to an insulated gate semiconductor device having a thin-film silicon active layer and a method of forming an integrated circuit in which a large number of these are formed. The semiconductor device according to the present invention includes a driving circuit such as an active matrix such as a liquid crystal display and an image sensor, or an SOI integrated circuit or a conventional semiconductor integrated circuit (a microprocessor, a microcontroller,
It is used as a thin film transistor or its integrated circuit in a microcomputer or a semiconductor memory. In the present invention, the term “insulating surface” means not only the surface of an insulating substrate but also the surface of an insulating film provided on a semiconductor or a conductor.

【0002】[0002]

【従来の技術】近年、絶縁表面上に絶縁ゲイト型半導体
装置(MOSFET)を形成することが試みられてい
る。このように絶縁表面上に半導体集積回路を形成する
ことは回路の高速駆動の上で有利である。なぜなら、従
来の半導体集積回路の速度は主として配線と基板との容
量(浮遊容量)によって制限されていたのに対し、絶縁
基板上ではこのような浮遊容量が存在しないからであ
る。このように絶縁基板上に形成され、薄膜状の活性層
を有するMOSFETを薄膜トランジスタ(TFT)と
いう。また、集積度を高めるために、集積回路を多層化
して形成するためにも、TFTは不可欠である。例え
ば、半導体集積回路において、SRAMの負荷トランジ
スタとしてTFTが使用されている。
2. Description of the Related Art In recent years, attempts have been made to form an insulating gate type semiconductor device (MOSFET) on an insulating surface. Forming a semiconductor integrated circuit on an insulating surface in this manner is advantageous for high-speed driving of the circuit. This is because the speed of the conventional semiconductor integrated circuit is mainly limited by the capacitance (stray capacitance) between the wiring and the substrate, but such a floating capacitance does not exist on the insulating substrate. A MOSFET formed on an insulating substrate and having a thin-film active layer is called a thin film transistor (TFT). In addition, a TFT is indispensable for forming an integrated circuit in a multilayered form in order to increase the degree of integration. For example, in a semiconductor integrated circuit, a TFT is used as a load transistor of an SRAM.

【0003】また、最近になって、透明な絶縁基板上に
半導体集積回路を形成する必要のある製品が出現した。
例えば、液晶ディスプレーやイメージセンサーというよ
うな光デバイスの駆動回路である。ここにもTFTが用
いられている。これらの回路は大面積に形成することが
要求されるのでTFT作製プロセスの低温化が求められ
ている。また、例えば、絶縁基板上に多数の端子を有す
る装置で、該端子を半導体集積回路に接続する必要があ
る場合にも、実装密度を低減するために、半導体集積回
路の最初の方の段、あるいは半導体集積回路そのもの
を、同じ絶縁基板上にモノリシックに形成することも考
えられている。
[0005] Recently, a product that requires a semiconductor integrated circuit to be formed on a transparent insulating substrate has appeared.
For example, a driving circuit for an optical device such as a liquid crystal display or an image sensor. Here also, a TFT is used. Since these circuits are required to be formed in a large area, a lower temperature of the TFT manufacturing process is required. Also, for example, in a device having a large number of terminals on an insulating substrate, even when the terminals need to be connected to the semiconductor integrated circuit, in order to reduce the packaging density, the first stage of the semiconductor integrated circuit, Alternatively, it has been considered to form the semiconductor integrated circuit itself monolithically on the same insulating substrate.

【0004】従来、TFTは、アモルファスもしくはセ
ミアモルファス、あるいは微結晶のシリコン膜を450
℃〜1200℃の温度でアニールすることによって、結
晶性を高め、良質な(すなわち、移動度の十分に大き
な)シリコン膜に改善し、これを活性層をして用いるこ
とによって得られた。活性層にアモルファスシリコンを
使用するアモルファスシリコンTFTもあるが、移動度
が5cm2 /Vs以下、通常は1cm2 /Vs程度と小
さく、動作速度の点からで、また、Pチャネル型のTF
Tが得られない点からその利用は大きく制限されてい
る。移動度が5cm2 /Vs以上のTFTを得るには、
上記のような温度でのアニールが必要であった。また、
このようなアニールによってPチャネル型TFT(PT
FT)を形成することができた。
Conventionally, a TFT has been formed by forming an amorphous, semi-amorphous, or microcrystalline silicon film by 450.
Annealing at a temperature of from 1 to 1200 ° C. improves the crystallinity and improves the quality of the silicon film (that is, the mobility is sufficiently large), and is obtained by using this as an active layer. Although there is an amorphous silicon TFT using amorphous silicon for the active layer, the mobility is as small as 5 cm 2 / Vs or less, usually about 1 cm 2 / Vs.
Since T cannot be obtained, its use is greatly restricted. To obtain a TFT having a mobility of 5 cm 2 / Vs or more,
Annealing at the above temperature was necessary. Also,
By such annealing, a P-channel TFT (PT
FT) could be formed.

【0005】移動度の高いTFTを得る場合には、活性
層以外に、ソース/ドレインのシート抵抗も低減する必
要があった。特に、電界移動度が150cm2 /Vsを
越えるようなTFTを作製せんとした場合には、200
Ω/□以下のシート抵抗が必要であった。この点に関し
ては、ソース/ドレインに該当する部分にシリサイドを
用いる方法が提案されている。
In order to obtain a TFT having a high mobility, it is necessary to reduce the sheet resistance of the source / drain in addition to the active layer. In particular, when a TFT having an electric field mobility exceeding 150 cm 2 / Vs is manufactured, 200 TFTs are required.
A sheet resistance of Ω / □ or less was required. In this regard, there has been proposed a method of using silicide in a portion corresponding to a source / drain.

【0006】図7には、現在、考えられているシリサイ
ドを用いてソース/ドレインに該当する部分のシート抵
抗を低減させるTFTを作製する代表的なプロセスの断
面図を示す。まず、基板601上に島状のシリコンの活
性層603によって形成する。必要によっては基板と活
性層の間に下地膜602を形成してもよい。そして、こ
の活性層上に酸化珪素等の材料によってゲイト絶縁膜と
して機能する絶縁膜604を形成する。(図6(A))
FIG. 7 is a cross-sectional view of a typical process for fabricating a TFT for reducing the sheet resistance of a portion corresponding to a source / drain by using a silicide which is currently considered. First, an island-shaped silicon active layer 603 is formed over a substrate 601. If necessary, a base film 602 may be formed between the substrate and the active layer. Then, an insulating film 604 functioning as a gate insulating film is formed on the active layer using a material such as silicon oxide. (FIG. 6 (A))

【0007】次に、ゲイト電極605を多結晶シリコン
(抵抗を下げるために燐等の不純物をドーピングする)
等で形成される。そして、このゲイト電極をマスクとし
て、イオンドーピング等の手段によって不純物元素(リ
ンやホウ素)を導入し、自己整合的に不純物領域606
を活性層603に形成する。不純物が導入されなかった
ゲイト電極の下の活性層領域はチャネル形成領域とな
る。そして、熱アニール、あるいはレーザーアニールや
フラッシュランプアニール、ラピッド・サーマル・アニ
ール等の手段によって、ドーピングされた不純物を活性
化する。(図6(B))
Next, the gate electrode 605 is made of polycrystalline silicon (doped with an impurity such as phosphorus to reduce the resistance).
And the like. Then, using the gate electrode as a mask, an impurity element (phosphorus or boron) is introduced by means such as ion doping, and the impurity region 606 is self-aligned.
Is formed on the active layer 603. The active layer region under the gate electrode into which the impurity has not been introduced becomes a channel forming region. Then, the doped impurities are activated by means of thermal annealing, laser annealing, flash lamp annealing, rapid thermal annealing, or the like. (FIG. 6 (B))

【0008】次に、プラズマCVD、LPCVD等の手
段によって酸化珪素等の絶縁膜607を形成(図6
(C))し、これを反応性イオンエッチング等の方法に
よって異方性エッチングすることによって、ゲイト電極
の側面に隣接して側壁(サイドウォール)608を形成
する。(図6(D)) そして、全面にシリサイドを形成するための金属(例え
ば、チタン、タングステン、モリブテン、プラチナ、ク
ロム等)の被膜609を形成する。(図6(E))
Next, an insulating film 607 such as silicon oxide is formed by means such as plasma CVD and LPCVD.
(C)), and then anisotropically etched by a method such as reactive ion etching to form a side wall (side wall) 608 adjacent to the side surface of the gate electrode. (FIG. 6D) Then, a film 609 of a metal (for example, titanium, tungsten, molybdenum, platinum, chromium, or the like) for forming silicide is formed on the entire surface. (FIG. 6E)

【0009】その後、熱アニールやレーザーアニール等
の手段によって金属被膜609と、それに密着する不純
物領域606を反応させ、シリサイド領域610を形成
する。この際、サイドウォール608の下部の不純物領
域上には金属被膜609が形成されないので、この部分
611は不純物領域として残る。一方、ゲイト電極にシ
リコンを用いた場合には、ゲイト電極の上面にもシリサ
イドが形成される。一方、絶縁膜(酸化珪素等)上に堆
積した金属膜はほとんど反応することがない。このよう
に、金属被膜609の一部はシリサイドに、他の一部は
未反応のまま残存する。
After that, the metal film 609 and the impurity region 606 which is in close contact with the metal film 609 are reacted by means such as thermal annealing or laser annealing to form a silicide region 610. At this time, since the metal film 609 is not formed on the impurity region below the sidewall 608, this portion 611 remains as an impurity region. On the other hand, when silicon is used for the gate electrode, silicide is also formed on the upper surface of the gate electrode. On the other hand, a metal film deposited on an insulating film (such as silicon oxide) hardly reacts. Thus, a part of the metal film 609 remains on the silicide, and the other part remains unreacted.

【0010】この際、金属被膜609とそのシリサイド
との間で十分にエッチングレートが大きければ、未反応
の金属被膜のみをエッチングすることができる。先に挙
げた金属はいずれもシリサイドとのエッチングレートが
大きく、その目的に適している。(図6(F))
At this time, if the etching rate between the metal film 609 and the silicide is sufficiently high, only the unreacted metal film can be etched. All of the above-mentioned metals have a high etching rate with silicide and are suitable for the purpose. (FIG. 6 (F))

【0011】最後に、層間絶縁物612を形成し、さら
に、層間絶縁物を通して、ソース/ドレイン領域にコン
タクトホールを形成し、アルミニウム等の金属材料によ
って、ソース/ドレインに接続する配線・電極613を
形成する。(図6(G)) このようにして得られた素子においては、シリサイド領
域610は、通常の燐や硼素のドーピングれたドープド
シリコンに比較して格段に抵抗が小さく、実質的にその
抵抗を無視してもよい。したがって、実際のソース/ド
レインのシート抵抗を決定するのはサイドウォールの下
の不純物領域611の幅xであり、これは極めて小さい
ので、ソース/ドレインのシート抵抗が十分に小さなT
FTが得られる。
Finally, an interlayer insulator 612 is formed, a contact hole is formed in the source / drain region through the interlayer insulator, and a wiring / electrode 613 connected to the source / drain is formed by a metal material such as aluminum. Form. (FIG. 6 (G)) In the device obtained in this manner, the silicide region 610 has much lower resistance than the normal doped silicon doped with phosphorus or boron, and the resistance is substantially reduced. May be ignored. Therefore, it is the width x of the impurity region 611 under the sidewall that determines the actual source / drain sheet resistance, which is extremely small, so that the source / drain sheet resistance is sufficiently small.
FT is obtained.

【0012】[0012]

【発明が解決しようとする課題】以上の方法は従来の半
導体集積回路におけるLDD作製プロセスをそのまま踏
襲したものであって、ガラス基板上のTFT作製プロセ
スにはそのまま適用することの困難な工程や、あるいは
生産性の面で好ましくない工程がある。
The above method directly follows the conventional LDD fabrication process in a semiconductor integrated circuit, and it is difficult to apply the process directly to a TFT fabrication process on a glass substrate. Alternatively, there is a step that is not preferable in terms of productivity.

【0013】例えばサイドウォールの形成の困難さであ
る。絶縁膜607の厚さは0.5〜2μmもある。通
常、基板上に設けられる下地膜702の厚さは1000
〜3000Åであるので、このエッチング工程において
誤って、下地膜をエッチングしてしまって、基板が露出
することがよくあり、歩留りが低下する原因となる。T
FTの作製に用いられる基板は合成石英を別とすれば、
半導体にとって有害な元素が多く含まれているので、こ
のような不良は極力避けることが必要とされる。また、
側壁の幅を均一に仕上げることも難しいことであった。
これは反応性イオンエッチング(RIE)等のプラズマ
ドライエッチングの際に、半導体集積回路で用いられる
珪素基板とは異なって、基板表面が絶縁性であるために
プラズマの微妙な制御が困難であるからである。
For example, it is difficult to form a sidewall. The thickness of the insulating film 607 is as large as 0.5 to 2 μm. Usually, the thickness of the base film 702 provided on the substrate is 1000
Since the angle is approximately 3000 °, the substrate is often exposed by mistake in etching the base film in this etching step, which causes a reduction in yield. T
Except for synthetic quartz, the substrate used to make the FT is:
Since many elements harmful to semiconductors are contained, it is necessary to avoid such defects as much as possible. Also,
It was also difficult to make the side wall width uniform.
This is because, in the case of plasma dry etching such as reactive ion etching (RIE), unlike a silicon substrate used in a semiconductor integrated circuit, delicate control of plasma is difficult because the substrate surface is insulative. It is.

【0014】また、図6に示された例では、ゲイト電極
にシリコンを用いた場合にはゲイト電極の上面には、シ
リサイドが形成される。しかし、ゲイト電極・配線の抵
抗を下げる必要のある場合(例えば、回路のディメンジ
ョンが大きい場合、液晶ディスプレー等が該当する)に
はシリコンをゲイト電極として用いることは必ずしも有
利でなく、アルミニウムやチタン等の金属材料を用いる
ことが望まれるが、これたの金属は金属膜609と化合
しても、そのエッチングレートが金属膜609と大差無
いため、選択的なエッチングができない、という問題が
ある。
In the example shown in FIG. 6, when silicon is used for the gate electrode, silicide is formed on the upper surface of the gate electrode. However, when it is necessary to lower the resistance of the gate electrode / wiring (for example, when the dimension of the circuit is large, a liquid crystal display or the like is applicable), it is not always advantageous to use silicon as the gate electrode. It is desired to use the above metal material. However, even if such a metal is combined with the metal film 609, there is a problem that selective etching cannot be performed because the etching rate is not so different from that of the metal film 609.

【0015】例えば、ゲイト電極605にアルミニウム
を、金属膜609にチタンを用いた場合、領域610は
チタンシリサイドが形成される。一方、ゲイト電極の上
面にはアルミニウム・チタン合金が形成される。チタン
膜は過酸化水素水とアンモニアの混合溶液によってエッ
チングされるが、同時にアルミニウムのゲイト電極もエ
ッチングされる。すなわち、現実的には図6の方法では
ゲイト電極にはシリコンもしくはシリサイド以外は用い
ることができず、ゲイト電極の抵抗を低減させるという
面で大きな障害となっている。本発明の解決すべき課題
は、図6に代表される従来のプロセスに代えて、利用し
やすく、かつ、TFTの特性を向上せしめるうえで有効
な方法を提供することである。
For example, when aluminum is used for the gate electrode 605 and titanium is used for the metal film 609, titanium silicide is formed in the region 610. On the other hand, an aluminum-titanium alloy is formed on the upper surface of the gate electrode. The titanium film is etched by a mixed solution of aqueous hydrogen peroxide and ammonia, and at the same time, the aluminum gate electrode is also etched. That is, in reality, in the method of FIG. 6, only silicon or silicide can be used for the gate electrode, which is a major obstacle in reducing the resistance of the gate electrode. The problem to be solved by the present invention is to provide a method that is easy to use and effective in improving the characteristics of a TFT, instead of the conventional process represented by FIG.

【0016】[0016]

【課題を解決するための手段】上記の問題点を解決する
ために、本発明においてはゲイト電極を陽極酸化するこ
とによって得られる陽極酸化物被膜を用いること、およ
び、不純物領域の作製の際に不純物イオンを斜めから照
射することを特色とする。
In order to solve the above-mentioned problems, in the present invention, an anodic oxide film obtained by anodizing a gate electrode is used. It is characterized by irradiating impurity ions obliquely.

【0017】本発明の第1は、少なくとも以下の9つの
工程を、以下の順番に有する半導体装置の作製方法であ
る。 絶縁表面上に島状のシリコン領域を形成する工程 前記シリコン領域上にゲイト絶縁膜として機能する絶
縁膜を形成する工程 前記絶縁膜上にゲイト電極を形成する工程 前記ゲイト電極の側面および上面に陽極酸化物を形成
する工程 前記ゲイト電極および陽極酸化物をマスクとして自己
整合的に、前記シリコン領域に斜め方向より加速した不
純物イオンを照射し、不純物領域(ソースおよびドレイ
ン)を形成する工程 前記ゲイト電極および陽極酸化物をマスクとして、前
記絶縁膜の一部を除去して、前記不純物領域の表面を露
出せしめる工程 全面に金属膜を形成する工程 前記金属膜とシリコンを反応させ、シリサイド領域を
形成する工程 前記金属膜のうち未反応のものを除去する工程
The first aspect of the present invention is a method for manufacturing a semiconductor device having at least the following nine steps in the following order. A step of forming an island-shaped silicon region on an insulating surface; a step of forming an insulating film functioning as a gate insulating film on the silicon region; a step of forming a gate electrode on the insulating film; an anode on side and top surfaces of the gate electrode Forming an oxide step of irradiating the silicon region with impurity ions accelerated from an oblique direction in a self-aligned manner using the gate electrode and the anodic oxide as a mask to form an impurity region (source and drain); Removing a part of the insulating film using the anodic oxide as a mask to expose the surface of the impurity region, forming a metal film on the entire surface, and reacting the metal film with silicon to form a silicide region. Step of removing unreacted metal film from the metal film

【0018】本発明の第2は、少なくとも以下の9つの
工程を、以下の順番に有する半導体装置の作製方法であ
る。 絶縁表面上に島状のシリコン領域を形成する工程 前記シリコン領域上にゲイト絶縁膜として機能する絶
縁膜を形成する工程 前記絶縁膜上にゲイト電極を形成する工程 前記ゲイト電極をマスクとして自己整合的に、前記シ
リコン領域に斜め方向より加速した不純物イオンを照射
し、不純物領域(ソースおよびドレイン)を形成する工
程 前記ゲイト電極の側面および上面に陽極酸化物を形成
する工程 前記ゲイト電極をマスクとして、前記絶縁膜の一部を
除去して、前記不純物領域の表面を露出せしめる工程 全面に金属膜を形成する工程 前記金属膜とシリコンを反応させ、シリサイド領域を
形成する工程 前記金属膜のうち未反応のものを除去する工程
A second aspect of the present invention is a method for manufacturing a semiconductor device having at least the following nine steps in the following order. A step of forming an island-shaped silicon region on an insulating surface a step of forming an insulating film functioning as a gate insulating film on the silicon region a step of forming a gate electrode on the insulating film self-aligned using the gate electrode as a mask Irradiating the silicon region with impurity ions accelerated from an oblique direction to form an impurity region (source and drain); and forming an anodic oxide on the side and top surfaces of the gate electrode. Removing a part of the insulating film and exposing the surface of the impurity region; forming a metal film on the entire surface; reacting the metal film with silicon to form a silicide region; Process of removing things

【0019】本発明の第3は、少なくとも以下の9つの
工程を、以下の順番に有する半導体装置の作製方法であ
る。 絶縁表面上に島状のシリコン領域を形成する工程 前記シリコン領域上にゲイト絶縁膜として機能する絶
縁膜を形成する工程 前記絶縁膜上にゲイト電極を形成する工程 前記ゲイト電極の側面および上面に陽極酸化物を形成
する工程 前記ゲイト電極および陽極酸化物をマスクとして、前
記絶縁膜の一部を除去して、前記不純物領域の表面を露
出せしめる工程 全面に金属膜を形成する工程 前記ゲイト電極および陽極酸化物をマスクとして自己
整合的に、前記シリコン領域に斜め方向より加速した不
純物イオンを照射し、不純物領域(ソースおよびドレイ
ン)を形成する工程 前記金属膜とシリコンを反応させ、シリサイド領域を
形成する工程 前記金属膜のうち未反応のものを除去する工程
A third aspect of the present invention is a method for manufacturing a semiconductor device having at least the following nine steps in the following order. A step of forming an island-shaped silicon region on an insulating surface; a step of forming an insulating film functioning as a gate insulating film on the silicon region; a step of forming a gate electrode on the insulating film; an anode on side and top surfaces of the gate electrode Forming an oxide using the gate electrode and the anodic oxide as a mask, removing a part of the insulating film to expose the surface of the impurity region; forming a metal film over the entire surface; the gate electrode and the anode A step of irradiating the silicon region with impurity ions accelerated from an oblique direction in a self-aligned manner using an oxide as a mask to form an impurity region (source and drain) by reacting the metal film with silicon to form a silicide region. Step of removing unreacted metal film from the metal film

【0020】本発明の第4は、少なくとも以下の9つの
工程を、以下の順番に有する半導体装置の作製方法であ
る。 絶縁表面上に島状のシリコン領域を形成する工程 前記シリコン領域上にゲイト絶縁膜として機能する絶
縁膜を形成する工程 前記絶縁膜上にゲイト電極を形成する工程 前記ゲイト電極の側面および上面に陽極酸化物を形成
する工程 前記ゲイト電極および陽極酸化物をマスクとして、前
記絶縁膜の一部を除去して、前記不純物領域の表面を露
出せしめる工程 全面に金属膜を形成する工程 前記金属膜とシリコンを反応させ、シリサイド領域を
形成する工程 前記金属膜のうち未反応のものを除去する工程 前記ゲイト電極および陽極酸化物をマスクとして自己
整合的に、前記シリコン領域に斜め方向より加速した不
純物イオンを照射し、不純物領域(ソースおよびドレイ
ン)を形成する工程
A fourth aspect of the present invention is a method for manufacturing a semiconductor device having at least the following nine steps in the following order. A step of forming an island-shaped silicon region on an insulating surface; a step of forming an insulating film functioning as a gate insulating film on the silicon region; a step of forming a gate electrode on the insulating film; an anode on side and top surfaces of the gate electrode Forming an oxide using the gate electrode and the anodic oxide as a mask, removing a part of the insulating film to expose a surface of the impurity region, forming a metal film over the entire surface, forming the metal film and silicon Forming a silicide region.Removing an unreacted one of the metal films.Self-aligned using the gate electrode and the anodic oxide as a mask, impurity ions accelerated obliquely to the silicon region. Irradiation to form impurity regions (source and drain)

【0021】上記の各工程において不純物領域を形成す
るには、加速した不純物イオンを基板に対して斜めから
照射することによっておこなうことを特徴とする。その
際には、基板をイオン源の方向に対して傾けつつ、回転
させることによっておこなう方法(回転斜めイオン注入
法)を用いればよい。
The formation of the impurity region in each of the above steps is performed by irradiating the substrate with obliquely accelerated impurity ions. In this case, a method of rotating the substrate while tilting the substrate with respect to the direction of the ion source (rotating oblique ion implantation method) may be used.

【0022】回転斜めイオン注入法は、図3に示す装置
を用いる。図3に示す装置は、チャンバー1とその内部
に配置されたサンプルホルダー(基板ホルダー)2、ア
ノード電極3、アノード電極3に高電圧を供給するため
の電源4、グリッド電極5を有している。サンプルホル
ダー2は斜方向からのイオン注入が可能となるように、
角度θが自在に変化できる。また、サンプルホルダーに
は回転機構が備わっており、イオン注入の際に回転でき
るようになっている。
The rotary oblique ion implantation uses the apparatus shown in FIG. The apparatus shown in FIG. 3 includes a chamber 1, a sample holder (substrate holder) 2 disposed therein, an anode electrode 3, a power supply 4 for supplying a high voltage to the anode electrode 3, and a grid electrode 5. . The sample holder 2 allows ion implantation from an oblique direction.
The angle θ can be changed freely. The sample holder is provided with a rotation mechanism so that it can be rotated during ion implantation.

【0023】また、アノード電極3には高電圧が印加で
きるような構造となっている。最大電圧としては、例え
ば、120kVもしくはそれ以上の電圧が印加される。
アノードに印加された電圧によって、グリッド電極5の
近傍においてRF放電等によってイオン化された不純物
イオン6は、サンプルホルダー2上に配置された基板7
(サンプル)の方向に加速される。その結果、基板には
加速された不純物イオンが打ち込まれることになる。
Further, the anode electrode 3 is structured so that a high voltage can be applied. As the maximum voltage, for example, a voltage of 120 kV or more is applied.
The impurity ions 6 ionized by the RF discharge or the like in the vicinity of the grid electrode 5 by the voltage applied to the anode are converted into a substrate 7 placed on the sample holder 2.
Accelerated in the direction of (sample). As a result, accelerated impurity ions are implanted into the substrate.

【0024】本発明ではシリサイドを形成するための金
属被膜は、そのシリサイドがシリコン半導体に対してオ
ーミックもしくはオーミックに近い低抵抗なコンタクト
を形成できるような材料であることが望まれる。具体的
には、モリブテン(Mo)、タングステン(W)、プラ
チナ(白金、Pt)、クロム(Cr)、チタン(T
i)、コバルト(Co)が適当である。本発明を実施す
るには、これらの金属のうちの少なくとも1つとシリコ
ンを反応させてシリサイドとする。
In the present invention, it is desired that the metal film for forming silicide is made of a material such that the silicide can form an ohmic or low ohmic contact close to ohmic with a silicon semiconductor. Specifically, molybdenum (Mo), tungsten (W), platinum (platinum, Pt), chromium (Cr), titanium (T
i), cobalt (Co) is suitable. In practicing the present invention, silicon is reacted with at least one of these metals to form a silicide.

【0025】[0025]

【作用】本発明では陽極酸化物の果たす役割が重要であ
る。ゲイト電極にアルミニウム、チタン、タンタル等の
材料を用いたばあい、その陽極酸化物は、上記の金属と
はほとんど反応せず、その上に堆積した金属被膜はほと
んど未反応のまま残る。また、金属被膜をエッチングす
る際にも陽極酸化物はエッチングストッパーとして作用
する。したがって、シリサイドを形成した後、ソース/
ドレインに該当する部分のシリサイドを残し、また、ゲ
イト電極その他の部分をエッチングすることなく、金属
被膜を除去できる。
In the present invention, the role played by the anodic oxide is important. When a material such as aluminum, titanium or tantalum is used for the gate electrode, the anodic oxide hardly reacts with the above-mentioned metal, and the metal film deposited thereon remains almost unreacted. The anodic oxide also functions as an etching stopper when etching the metal film. Therefore, after forming the silicide, the source /
The metal film can be removed without leaving the silicide at the portion corresponding to the drain and without etching the gate electrode and other portions.

【0026】本発明においては、ゲイト電極の材料を選
択することは陽極酸化物の種類を決定することでもある
ので重要である。本発明では、ゲイト電極としては、ア
ルミニウム、チタン、タンタルのような純粋な金属やそ
れらに少量の添加物を添加した合金(例えば、アルミニ
ウムに1〜3%のシリコンを加えた合金)が使用でき
る。なお、本明細書では、特に断らない限り、例えば、
アルミニウムといえば、純粋なアルミニウムだけでな
く、10%以下の添加物を含有するものも含むものとす
る。チタンや他の材料についても同じである。
In the present invention, selecting the material for the gate electrode is important because it also determines the type of anodic oxide. In the present invention, as the gate electrode, a pure metal such as aluminum, titanium, or tantalum, or an alloy obtained by adding a small amount of an additive thereto (for example, an alloy obtained by adding 1 to 3% of silicon to aluminum) can be used. . In this specification, unless otherwise specified, for example,
Speaking of aluminum, not only pure aluminum but also those containing 10% or less of additives are included. The same is true for titanium and other materials.

【0027】本発明では、これらの材料を単独で使用し
た単層構造のゲイト電極を用いてもよいし、これらを2
層以上重ねた多層構造のゲイト電極としてもよい。例え
ば、アルミニウム上にチタンを重ねた2層構造やチタン
上にアルミニウムを重ねた2層構造である。各々の層の
厚さは必要とされる素子特性に応じて実施者が決定すれ
ばよい。
In the present invention, a gate electrode having a single layer structure using these materials alone may be used.
A gate electrode having a multilayer structure in which layers are stacked may be used. For example, a two-layer structure in which titanium is stacked on aluminum or a two-layer structure in which aluminum is stacked on titanium is used. The thickness of each layer may be determined by a practitioner according to the required device characteristics.

【0028】本発明では、基板に対して斜めに不純物イ
オンを照射し、不純物領域を形成することにも特徴があ
る。図3の例に示す方法では、加速された不純物イオン
は基板の特定の方向に対して斜めに入射するが、基板は
回転しているので、最終的には、基板の方向に関係な
く、斜めの方向にイオンが注入されることとなる。この
際、傾きθ、および加速電圧によって不純物が導入され
る奥行きが決定される。本発明においては、傾きθは3
0°以上が好ましい。このように、回転斜めイオン注入
をおこなうことによって、容易でしかも画一的に一定の
奥行きまでドーピンングされた不純物領域を形成するこ
とが出来る。
The present invention is also characterized in that the substrate is irradiated with impurity ions obliquely to form impurity regions. In the method shown in the example of FIG. 3, the accelerated impurity ions are incident obliquely with respect to a specific direction of the substrate. However, since the substrate is rotating, the impurity ions are eventually inclined regardless of the direction of the substrate. Will be implanted in the direction of. At this time, the depth at which the impurity is introduced is determined by the inclination θ and the acceleration voltage. In the present invention, the inclination θ is 3
0 ° or more is preferred. As described above, by performing the rotation oblique ion implantation, it is possible to easily and uniformly form an impurity region doped to a constant depth.

【0029】斜めより不純物イオンを照射する場合に、
一般に、その進入深さはイオンの加速電圧(あるいは加
速エネルギー)と進入角度θによって決定される。そし
て、本発明では進入深さが簡単に変更でき、したがっ
て、不純物領域がゲイト電極と重なるように(オーバー
ラップ状態)することも、ゲイト電極から離れるように
(オフセット状態)することも随意である。従来は、不
純物領域の幅を制御することは、ゲイト電極側面のサイ
ドウォールの制御によっておこなわれていたが、面内の
均一性の点で不十分であった。本発明においては上記の
ように、非常に簡単にその制御がおこなえる。また、従
来の場合には、不純物領域とソース/ドレインの関係を
オーバーラップ状態としたり、オフセット状態としたり
することはほとんど不可能であたっが、上述の通り、本
発明では可能となった。
When irradiating impurity ions obliquely,
Generally, the penetration depth is determined by the ion acceleration voltage (or acceleration energy) and the penetration angle θ. In the present invention, the penetration depth can be easily changed, and therefore, it is optional to make the impurity region overlap with the gate electrode (overlap state) or separate from the gate electrode (offset state). . Conventionally, the width of the impurity region has been controlled by controlling the sidewall on the side surface of the gate electrode, but is insufficient in terms of in-plane uniformity. In the present invention, as described above, the control can be performed very easily. Further, in the conventional case, it is almost impossible to make the relationship between the impurity region and the source / drain overlap or offset, but as described above, the present invention has made it possible.

【0030】以上の作用・効果を図1を例にとって説明
する。図1の工程は、上記の第1の発明に該当するもの
である。図1(A)に示すように、活性層103上にゲ
イト電極105を形成し、これを陽極酸化して、その上
面および側面に陽極酸化物106を形成する。(図1
(A))) 次に、斜めより不純物イオンを照射して、不純物領域1
07を形成する。その結果、不純物領域は陽極酸化物1
06の下にも回り込むこととなる。(図1(B))
The above operation and effect will be described with reference to FIG. The process of FIG. 1 corresponds to the above-described first invention. As shown in FIG. 1A, a gate electrode 105 is formed on the active layer 103, and this is anodized to form an anodic oxide 106 on its upper surface and side surfaces. (Figure 1
(A))) Next, impurity ions are obliquely irradiated to form impurity regions 1.
07 is formed. As a result, the impurity region becomes anodic oxide 1
It will also go under 06. (FIG. 1 (B))

【0031】その後、ゲイト電極および陽極酸化物をマ
スクとして絶縁膜104をエッチングする。このエッチ
ングによって、酸化珪素膜104のうち、ゲイト電極と
陽極酸化物の下の部分の酸化珪素膜108以外はエッチ
ングされる。(図1(C)) さらに、全面にシリサイドを形成するための金属被膜1
09を堆積する。(図1(D)) そして、金属被膜と不純物領域を反応させ、シリサイド
領域111を形成する。しかし、陽極酸化物の下の領域
の不純物領域110まではシリサイド反応が及ばず、不
純物領域のまま残る。また、陽極酸化物上に形成された
金属被膜はほとんど反応しない状態で残存するので、金
属被膜109のうち、未反応のものは容易にエッチング
でき、ゲイト電極その他の領域をエッチングすることは
ない。
After that, the insulating film 104 is etched using the gate electrode and the anodic oxide as a mask. By this etching, portions of the silicon oxide film 104 other than the silicon oxide film 108 under the gate electrode and the anodic oxide are etched. (FIG. 1 (C)) Further, a metal film 1 for forming silicide on the entire surface
09 is deposited. (FIG. 1D) The silicide region 111 is formed by reacting the metal film with the impurity region. However, the silicide reaction does not reach the impurity region 110 under the anodic oxide, and the impurity region remains as it is. Further, since the metal film formed on the anodic oxide remains in a state where it hardly reacts, the unreacted metal film 109 can be easily etched, and the gate electrode and other regions are not etched.

【0032】このようにしてシリサイド領域111と不
純物領域110が形成される。シリサイド反応の進め方
によって、図1(E)のように、活性層の底までシリサ
イドが形成される場合や、図1(F)のように活性層の
表面のみにシリサイドが形成される場合がある。当然の
ことながら、前者の方が、ソース/ドレインに該当する
部分のシート抵抗は小さいのであるが、後者の場合でも
十分に抵抗は低い。したがって、いずれの場合において
も、ソース/ドレインのシート抵抗は、不純物領域11
0の幅xによってほぼ決定される。
Thus, silicide region 111 and impurity region 110 are formed. Depending on how the silicide reaction proceeds, silicide may be formed up to the bottom of the active layer as shown in FIG. 1E, or silicide may be formed only on the surface of the active layer as shown in FIG. . Naturally, the former has a lower sheet resistance at the portion corresponding to the source / drain, but the latter has a sufficiently low resistance. Therefore, in any case, the sheet resistance of the source / drain is reduced by the impurity region 11.
It is almost determined by the width x of 0.

【0033】上記のことと関連するが、シリサイドの厚
さは、ソース/ドレインに該当する領域に必要とされる
シート抵抗によって選択される。シート抵抗として10
〜100Ω/□を達成せんとすれば、シリサイドの比抵
抗は、0.1〜1mΩ・cmであるので、シリサイドの
厚さは100Å〜1μmが適当である。また、シリサイ
ドを形成する際、本発明ではレーザー等の強光を金属膜
に照射し、下に存在するシリコン半導体膜と反応させて
シリサイドとしてもよい。レーザーを使用するのであれ
ば、パルス状のレーザーが好ましい。連続発振レーザー
では照射時間が長いので、熱によって被照射物が熱によ
って膨張することによって剥離するような危険がある
上、基板への熱的なダメージもある。
In connection with the above, the thickness of the silicide is selected according to the sheet resistance required in the region corresponding to the source / drain. 10 as sheet resistance
In order to achieve a resistance of 100 to 100 Ω / □, the specific resistance of the silicide is 0.1 to 1 mΩ · cm. Therefore, the appropriate thickness of the silicide is 100 to 1 μm. In forming silicide, in the present invention, a metal film may be irradiated with strong light such as a laser to react with an underlying silicon semiconductor film to form silicide. If a laser is used, a pulsed laser is preferred. With a continuous wave laser, the irradiation time is long, so that there is a danger that the object to be irradiated will be separated by expansion due to heat, and there is also thermal damage to the substrate.

【0034】パルスレーザーとしては、Nd:YAGレ
ーザー(Qスイッチパルス発振が望ましい)のごとき赤
外光レーザーやその第2高調波のごとき可視光、Kr
F、XeCl、ArF等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。
As the pulse laser, an infrared laser such as an Nd: YAG laser (preferably Q-switched pulse oscillation), a visible light such as a second harmonic thereof, Kr
Various ultraviolet lasers using excimers such as F, XeCl, and ArF can be used. However, when laser irradiation is performed from the upper surface of the metal film, it is necessary to select a laser having a wavelength that is not reflected by the metal film. However, there is almost no problem when the metal film is extremely thin. Further, the laser light may be applied from the substrate side. In this case, it is necessary to select a laser beam that passes through the underlying silicon semiconductor film.

【0035】図2は図1をさらに発展させたものであ
る。まず、基板201上に、下地膜202、活性層20
3、ゲイト絶縁膜として機能する絶縁膜204、陽極酸
化可能なゲイト電極205を形成し、ゲイト電極の上面
および側面の陽極酸化をおこない、陽極酸化物206を
得る。そして、ゲイト電極および陽極酸化物を増す糞し
て、斜めから不純物イオンを照射して不純物領域207
を活性層に設ける。このときの不樹物濃度は通常の場合
に比較して低くする。例えば、ドーズ量は1×1013
5×1014原子/cm2 とする。(図2(A))
FIG. 2 is a further development of FIG. First, a base film 202 and an active layer 20 are formed on a substrate 201.
3. An insulating film 204 functioning as a gate insulating film and an anodizable gate electrode 205 are formed, and an upper surface and side surfaces of the gate electrode are anodized to obtain an anodic oxide 206. Then, feces for increasing the gate electrode and the anodic oxide are irradiated obliquely with impurity ions, and the impurity regions 207 are formed.
Is provided on the active layer. At this time, the concentration of the non-tree material is set lower than in the normal case. For example, the dose is 1 × 10 13 to
5 × 10 14 atoms / cm 2 . (Fig. 2 (A))

【0036】次に、今度はほぼ垂直方向から同じ導電型
のイオンを照射し、さらに、不純物濃度を、先に形成さ
れた不純物領域207のものより高くする。この際のド
ーズ量は1×1014〜5×1015原子/cm2 が適当で
ある。この結果、陽極酸化物の下には低濃度の不純物領
域209が形成される。(図2(B)) そして、ゲイト電極および陽極酸化物をマスクとして絶
縁膜204をエッチングし、全面に金属被膜210を堆
積する。(図2(C))
Next, ions of the same conductivity type are radiated from substantially the vertical direction, and the impurity concentration is made higher than that of the impurity region 207 formed earlier. The dose at this time is suitably 1 × 10 14 to 5 × 10 15 atoms / cm 2 . As a result, a low concentration impurity region 209 is formed below the anodic oxide. (FIG. 2B) Then, the insulating film 204 is etched using the gate electrode and the anodic oxide as a mask, and a metal film 210 is deposited on the entire surface. (Fig. 2 (C))

【0037】そして、金属被膜と不純物領域を反応さ
せ、シリサイド領域212を形成する。しかし、陽極酸
化物の下の領域の不純物領域209まではシリサイド反
応が及ばず、不純物領域のまま残る。また、陽極酸化物
上に形成された金属被膜はほとんど反応しない状態で残
存するので、金属被膜210のうち、未反応のものは容
易にエッチングでき、ゲイト電極その他の領域をエッチ
ングすることはない。
Then, the metal film reacts with the impurity region to form a silicide region 212. However, the silicide reaction does not reach the impurity region 209 in the region below the anodic oxide, and the impurity region remains. In addition, since the metal film formed on the anodic oxide remains in a state where it hardly reacts, the unreacted metal film 210 can be easily etched, and the gate electrode and other regions are not etched.

【0038】このようにしてシリサイド領域212が形
成される。シリサイド反応の進め方によって、図2
(D)のように、活性層の底までシリサイドが形成され
る場合や、図2(E)のように活性層の表面のみにシリ
サイドが形成される場合がある。その選択は本発明を実
施する物が必要に応じておこなえばよい。その後、層間
絶縁物213を堆積し、シリサイド領域にコンタクトホ
ールを形成して、金属配線・電極214を形成すればT
FTは完成する。
Thus, the silicide region 212 is formed. Figure 2 shows how the silicide reaction proceeds.
There is a case where silicide is formed up to the bottom of the active layer as shown in FIG. 2D, or a case where silicide is formed only on the surface of the active layer as shown in FIG. The selection may be made as needed by a product embodying the present invention. Thereafter, an interlayer insulator 213 is deposited, a contact hole is formed in the silicide region, and a metal wiring / electrode 214 is formed.
FT is completed.

【0039】図2の例では、ソース/ドレイン領域とし
て、低濃度の不純物をドーピングした。通常のTFTに
おいて、このように低濃度の不純物をドーピングする
と、ドレイン近傍での電界が緩和され、ホットキャリヤ
注入による劣化が低下し、また、ソース/ドレイン間の
リーク電流も低下するのであるが、例えば、図1の不純
物領域107を低濃度にしたものでは、不純物濃度が低
濃度であるがため、NI接合(Pチャネル型TFTの場
合はPI接合)が浅く、また、シリサイド領域間の距離
が短いために、ドレイン電圧が高い場合には、ソース/
ドレイン間のリーク電流が増加しやすい。それを防ぐた
めには、図2のように高濃度のドーピングをおこなうと
効果的である。図1、図2は上記の第1の発明の工程に
沿った内容であるが、第2〜第4の発明についても同様
な作用・効果があることは言うまでもない。
In the example of FIG. 2, the source / drain regions are doped with low-concentration impurities. In a normal TFT, when doping with such a low concentration of impurities, the electric field near the drain is alleviated, deterioration due to hot carrier injection is reduced, and leak current between source / drain is also reduced. For example, when the impurity region 107 in FIG. 1 has a low concentration, the impurity concentration is low, so that the NI junction (PI junction in the case of a P-channel TFT) is shallow, and the distance between the silicide regions is small. Due to its short length, when the drain voltage is high, the source /
Leakage current between drains tends to increase. In order to prevent this, it is effective to perform high concentration doping as shown in FIG. Although FIGS. 1 and 2 show the contents along the steps of the above-described first invention, it goes without saying that the second to fourth inventions have the same operation and effect.

【0040】[0040]

【実施例】【Example】

〔実施例1〕本実施例を図4に示す。本実施例は、本発
明によりNチャネル型TFTとPチャネル型TFTを同
一基板上に形成した例である。本実施例においては、N
チャネル型TFTのみを本発明のシリサイドを用いるも
のとした。まず、基板401(コーニング7059、1
00mm×100mm)上に下地酸化膜402として、
酸化珪素膜をプラズマCVD法によって1000〜50
00Å、例えば、1000Åに成膜した。この酸化珪素
膜は、ガラス基板からの不純物の拡散を防ぐものであ
る。
[Embodiment 1] This embodiment is shown in FIG. In this embodiment, an N-channel TFT and a P-channel TFT are formed on the same substrate according to the present invention. In this embodiment, N
Only the channel type TFT uses the silicide of the present invention. First, the substrate 401 (Corning 7059, 1
(00 mm × 100 mm) as a base oxide film 402
The silicon oxide film is formed in a thickness of 1000 to 50 by a plasma CVD method.
The film was formed at 00 °, for example, at 1000 °. This silicon oxide film prevents diffusion of impurities from the glass substrate.

【0041】そして、活性層を形成するためのアモルフ
ァスシリコン膜403をプラズマCVD法によって厚さ
300〜1500Å、例えば、500Åに形成した。こ
の後、これを550〜600℃の還元雰囲気に8〜24
時間放置して、結晶化せしめた。この際には、ニッケル
等の結晶化を助長する触媒元素を微量添加しても構わな
い。このようにして結晶化せしめたシリコン膜にKrF
エキシマーレーザー(波長248nm)を照射して、さ
らに結晶性を改善した。レーザーのエネルギー密度はシ
リコン膜の結晶化度に依存するが、200〜350mJ
/cm2 で好ましい結果が得られた。また、最適なエネ
ルギー密度はレーザー照射時の基板温度にも依存した。
(図4(A))
Then, an amorphous silicon film 403 for forming an active layer was formed to a thickness of 300 to 1500 °, for example, 500 ° by a plasma CVD method. Thereafter, this is placed in a reducing atmosphere at 550 to 600 ° C. for 8 to 24 hours.
After standing for a time, it was crystallized. At this time, a small amount of a catalyst element such as nickel which promotes crystallization may be added. KrF is applied to the silicon film crystallized in this manner.
Irradiation with an excimer laser (wavelength: 248 nm) further improved the crystallinity. The energy density of the laser depends on the crystallinity of the silicon film.
/ Cm 2 gave favorable results. The optimum energy density also depends on the substrate temperature during laser irradiation.
(FIG. 4 (A))

【0042】次に、この結晶性シリコン膜403をパタ
ーニングして、島状シリコン膜404、405を形成し
た。この島状シリコン膜404、405はTFTの活性
層を構成する。そして、ゲイト絶縁膜406として、厚
さ200〜1500Å、例えば、1200Åの酸化珪素
膜をプラズマCVD法によって形成した。
Next, the crystalline silicon film 403 was patterned to form island-like silicon films 404 and 405. These island-shaped silicon films 404 and 405 constitute an active layer of the TFT. Then, as the gate insulating film 406, a silicon oxide film having a thickness of 200 to 1500 °, for example, 1200 ° was formed by a plasma CVD method.

【0043】その後、厚さ1000Å〜3μm、例え
ば、6000Åのアルミニウム(0.1〜0.4重量%
のScを含む)膜をスパッタリング法によって形成し
て、これをパターニングしてゲイト電極407、408
を形成した。次に、アンモニアによってpH≒7に調整
した1〜3%の酒石酸エチレングリコール溶液に基板を
浸し、白金を陰極、アルミニウムのゲイト電極407、
408を陽極として、陽極酸化をおこない、陽極酸化物
被膜409、410を形成した。陽極酸化は、最初一定
電流で特定の電圧まで電圧を上げ、その状態で1時間保
持して終了させた。特定の電圧は陽極酸化物被膜40
9、410の厚さによって、決定される。上記の陽極酸
化法においては、陽極酸化物の厚さは印加される最大電
圧にほぼ比例する。本実施例では、厚さ600〜250
0Å、例えば、1200Åの陽極酸化物409、410
を形成した。その際の印加最大電圧は80〜90Vであ
った。(図4(B))
Thereafter, aluminum having a thickness of 1000 to 3 μm, for example, 6000 ° (0.1 to 0.4% by weight)
(Including Sc) is formed by a sputtering method, and is patterned to form gate electrodes 407, 408.
Was formed. Next, the substrate was immersed in a 1-3% ethylene glycol tartrate solution adjusted to pH ≒ 7 with ammonia, platinum was used as a cathode, aluminum gate electrode 407,
Using 408 as an anode, anodic oxidation was performed to form anodic oxide films 409 and 410. The anodization was first completed by raising the voltage to a specific voltage at a constant current and maintaining the state for one hour. The specific voltage is anodic oxide coating 40
9, 410, depending on the thickness. In the above anodic oxidation method, the thickness of the anodic oxide is almost proportional to the maximum voltage applied. In this embodiment, the thickness is 600 to 250.
0 °, eg, 1200 ° anodic oxides 409, 410
Was formed. The maximum applied voltage at that time was 80 to 90V. (FIG. 4 (B))

【0044】次に、Pチャネル型TFTを形成する領域
をフォトレジストのマスク411で覆い、Nチャネル型
TFTの領域の酸化珪素膜106をゲイト電極と陽極酸
化物をマスクとしてエッチングした。Pチャネル型領域
はマスク411に覆われているのでエッチングされず、
Nチャネル型領域のみがエッチングされた。
Next, the region for forming the P-channel TFT was covered with a photoresist mask 411, and the silicon oxide film 106 in the region for the N-channel TFT was etched using the gate electrode and the anodic oxide as a mask. Since the P-channel type region is covered with the mask 411, it is not etched,
Only the N-channel region was etched.

【0045】エッチングにはドライエッチング法を用
い、その際のエッチングガスとしてはCHF3 を用い
た。陽極酸化物である酸化アルミニウムはドライエッチ
ング法ではほとんどエッチングされず、酸化珪素膜のみ
が選択的にエッチングされるので好ましい。もちろん、
ウェットエッチング法を用いてもよいが、例えば、フッ
化水素系のエッチャント(例えば、フッ化水素酸とフッ
化アンモニウムの混合溶液)を用いると、陽極酸化物
(酸化アルミニウム)もエッチングされるので、注意が
必要である。このようにして、Nチャネル型TFTの活
性層を露出させた。
A dry etching method was used for the etching, and CHF 3 was used as an etching gas at that time. Aluminum oxide which is an anodic oxide is hardly etched by the dry etching method, and only the silicon oxide film is selectively etched, which is preferable. of course,
Although a wet etching method may be used, for example, when a hydrogen fluoride-based etchant (for example, a mixed solution of hydrofluoric acid and ammonium fluoride) is used, the anodic oxide (aluminum oxide) is also etched. Caution must be taken. Thus, the active layer of the N-channel TFT was exposed.

【0046】そして、Nチャネル型TFTを形成する領
域に低濃度の燐を導入した。この時、図3に示した回転
斜めイオン注入法によって低ドーズ量ののドーピングを
おこなった。このときイオン注入の入射角は、低濃度不
純物領域がゲイト電極下部にまで、形成されるように大
きく、かつ、加速電圧も高くした。本実施例では、ドー
ズ量は1×1013〜5×1014原子/cm2 、加速電圧
は60〜120kV、例えば、ドーズ量を4×1013
子/cm2 、加速電圧を110kVとした。この結果、
低濃度N型不純物領域412が形成され、この領域はゲ
イト電極407にオーバーラップするように形成され
た。(図4(C))
Then, low-concentration phosphorus was introduced into a region for forming an N-channel TFT. At this time, doping with a low dose was performed by the rotary oblique ion implantation method shown in FIG. At this time, the angle of incidence of the ion implantation was large so that the low-concentration impurity region was formed even below the gate electrode, and the acceleration voltage was also increased. In this embodiment, the dose is 1 × 10 13 to 5 × 10 14 atoms / cm 2 and the acceleration voltage is 60 to 120 kV. For example, the dose is 4 × 10 13 atoms / cm 2 and the acceleration voltage is 110 kV. As a result,
A low-concentration N-type impurity region 412 was formed, and this region was formed so as to overlap the gate electrode 407. (FIG. 4 (C))

【0047】以上の工程の後、図2に示すように、より
ドーズ量の高い燐のドーピングをほぼ垂直方向からおこ
なってもよい。ドーピング終了後、Pチャネル型TFT
の領域を覆っていたフォトレジストのマスク411を取
り除いて、厚さ5〜50nmのチタン膜109をスパッ
タ法によって形成した。(図4(D))
After the above steps, as shown in FIG. 2, doping of phosphorus with a higher dose may be performed in a substantially vertical direction. After doping, P-channel TFT
The photoresist mask 411 covering the region was removed, and a titanium film 109 having a thickness of 5 to 50 nm was formed by a sputtering method. (FIG. 4 (D))

【0048】そして、300〜550℃、例えば、35
0℃で1時間アニールをおこなった。この結果、チタン
膜とシリコン膜が密着していた部分においてはシリサイ
ドが形成され、また、チタン膜と酸化珪素、酸化アルミ
ニウムは反応しなかったので、チタン膜は未反応のまま
残存した。未反応のチタン膜は、過酸化水素水とアンモ
ニアの水溶液、例えば、過酸化水素:アンモニア:水=
5:2:2の比率のエッチャントによって除去した。こ
のようにして、Nチャネル型TFTのソース/ドレイン
に相当する部分にシリサイド領域415を形成した。ま
た、低濃度N型不純物領域412のうち、シリサイドに
ならなかった部分がゲイト電極部に領域414として残
った。
Then, at 300 to 550 ° C., for example, at 35
Annealing was performed at 0 ° C. for 1 hour. As a result, silicide was formed in a portion where the titanium film and the silicon film were in close contact with each other, and the titanium film did not react with silicon oxide and aluminum oxide, so that the titanium film remained unreacted. The unreacted titanium film is formed of an aqueous solution of aqueous hydrogen peroxide and ammonia, for example, hydrogen peroxide: ammonia: water =
It was removed by a 5: 2: 2 ratio etchant. Thus, the silicide region 415 was formed in a portion corresponding to the source / drain of the N-channel TFT. In addition, a portion of the low-concentration N-type impurity region 412 that did not become silicide remained as a region 414 in the gate electrode portion.

【0049】次に、Nチャネル型TFTを構成する領域
をフォトレジストのマスク416で覆って、Pチャネル
型TFTの領域に硼素を導入した。この場合はほぼ垂直
に不純物イオンを注入し、ドーズ量は1×1013〜5×
1015原子/cm2 、加速電圧は5〜80kV、例え
ば、ドーズ量を1×1015原子/cm2 、加速電圧を6
5kVとした。この結果、P型不純物領域417(ソー
ス/ドレイン領域)が形成された。(図4(E))
Next, the region constituting the N-channel TFT was covered with a photoresist mask 416, and boron was introduced into the region of the P-channel TFT. In this case, impurity ions are implanted almost vertically, and the dose is 1 × 10 13 to 5 ×.
10 15 atoms / cm 2 , an acceleration voltage of 5 to 80 kV, for example, a dose of 1 × 10 15 atoms / cm 2 and an acceleration voltage of 6
5 kV. As a result, a P-type impurity region 417 (source / drain region) was formed. (FIG. 4E)

【0050】そして、再び、ゲイト電極408および陽
極酸化物409をマスクとして、Pチャネル型領域の酸
化珪素膜406をドライエッチング法によってエッチン
グした。このエッチングは、Nチャネル型TFTとPチ
ャネル型TFTのコンタクトホールの深さを揃えるため
におこなった。その後、XeClエキシマレーザー(波
長308nm、パルス幅30nsec)を裏面より照射
して、不純物領域414および417の活性化をおこな
った。レーザーのエネルギー密度は200〜400mJ
/cm2 、好ましくは250〜300mJ/cm2 が適
当であった。この工程は熱アニールによっておこなって
もよい。
Then, again using the gate electrode 408 and the anodic oxide 409 as a mask, the silicon oxide film 406 in the P-channel region was etched by dry etching. This etching was performed to equalize the depths of the contact holes of the N-channel TFT and the P-channel TFT. After that, an XeCl excimer laser (wavelength 308 nm, pulse width 30 nsec) was irradiated from the back surface to activate the impurity regions 414 and 417. Laser energy density is 200-400mJ
/ Cm 2 , preferably 250 to 300 mJ / cm 2 . This step may be performed by thermal annealing.

【0051】本実施例において、XeClエキシマレー
ザーを用いたのは、より波長の短いレーザーを用いる
と、基板(コーニング7059)にレーザー光が吸収さ
れてしまって、TFTまでレーザー光が達しないためで
あり、基板に石英を用いれば、KrFエキシマーレーザ
ー(波長248nm)を用いてもよい。また、本実施例
のようにコーニング7059等の硼珪酸ガラスを用いる
場合においても、より波長の長いXeFエキシマレーザ
ー(波長353nm)を使用するとより効果的である。
In this embodiment, the reason why the XeCl excimer laser is used is that if a laser having a shorter wavelength is used, the laser light is absorbed by the substrate (Corning 7059) and the laser light does not reach the TFT. Yes, if quartz is used for the substrate, a KrF excimer laser (wavelength: 248 nm) may be used. Also in the case of using borosilicate glass such as Corning 7059 as in this embodiment, it is more effective to use a longer wavelength XeF excimer laser (wavelength 353 nm).

【0052】次に、層間絶縁膜418として,プラズマ
CVD法によって酸化珪素膜を厚さ3000Åに成膜し
た。そして、層間絶縁膜418のエッチングをおこなっ
てTFTのソース/ドレインにコンタクトホール形成し
た。そして、アルミニウム膜をスパッタリング法によっ
て成膜し、パターニング・エッチングをおこなってソー
ス/ドレイン電極419を形成した。(図4(G))
Next, as an interlayer insulating film 418, a silicon oxide film was formed to a thickness of 3000 ° by a plasma CVD method. Then, the interlayer insulating film 418 was etched to form contact holes in the source / drain of the TFT. Then, an aluminum film was formed by a sputtering method, and patterning and etching were performed to form a source / drain electrode 419. (Fig. 4 (G))

【0053】本実施例においては、Nチャネル型TFT
においては、低濃度の不純物領域をゲイト電極にオーバ
ーラップさせた構造とした。これは、特にNチャネル型
TFTにおいては、ホットエレクトロンがゲイト絶縁膜
(最高プロセス温度が700℃以下の場合に顕著であ
る)にトラップされることによって生じる寄生P型チャ
ネルによって、ドレイン電流の導通が妨げられることが
問題となっており、この寄生チャネルを発生させないた
めには、上記のように不純物領域がオーバーラップする
構造が有効であったためである。
In this embodiment, an N-channel TFT
Has a structure in which a low concentration impurity region is overlapped with a gate electrode. In particular, in the case of an N-channel TFT, conduction of a drain current is caused by a parasitic P-type channel generated by hot electrons being trapped in a gate insulating film (notable when the maximum process temperature is 700 ° C. or lower). The problem is that the structure is such that the impurity regions overlap as described above in order to prevent the occurrence of the parasitic channel.

【0054】〔実施例2〕本実施例を図5に示す。本実
施例は、液晶ディスプレー等に使用されるアクティブマ
トリクス回路と、それを駆動するための周辺回路が同一
基板上に形成されたモノリシック型アクティブマトリク
ス回路に関するものである。本実施例では、高速動作の
要求される周辺回路には、本発明を用いて作製したシリ
サイドを用いたNチャネル型TFTとPチャネル型TF
Tから構成された相補型回路を、アクティブマトリクス
回路のスイッチング素子には低濃度のソース/ドレイン
を有するPチャネル型TFTを用いた。本実施例のよう
に周辺回路に本発明を用いることはソース/ドレイン
(に相当する領域)のシート抵抗を下げ、高速動作の上
で有効である。
[Embodiment 2] This embodiment is shown in FIG. This embodiment relates to a monolithic active matrix circuit in which an active matrix circuit used for a liquid crystal display and the like and a peripheral circuit for driving the same are formed on the same substrate. In this embodiment, an N-channel TFT and a P-channel TF using silicide manufactured by using the present invention are used for peripheral circuits requiring high-speed operation.
A P-channel TFT having a low-concentration source / drain was used as the switching element of the active matrix circuit. The use of the present invention in a peripheral circuit as in the present embodiment is effective in reducing the sheet resistance of the source / drain (corresponding to the corresponding region) and achieving high speed operation.

【0055】以下に本実施例の作製工程を図5を用いて
説明する。基板501(コーニング7059)上に実施
例1と同様に下地酸化膜502として、酸化珪素膜をプ
ラズマCVD法によって2000Åに成膜した。そし
て、活性層を形成するためのアモルファスシリコン膜を
プラズマCVD法によって500Åに形成し、実施例1
と同様に結晶化せしめた。そして、これをエッチングし
て、島状シリコン領域503、504、505を形成し
た。島状シリコン領域はTFTの活性層を構成する。さ
らに、ゲイト絶縁膜として、厚さ1200Åの酸化珪素
膜506をプラズマCVD法によって形成した。
The manufacturing process of this embodiment will be described below with reference to FIG. A silicon oxide film was formed as a base oxide film 502 on a substrate 501 (Corning 7059) as a base oxide film 502 to a thickness of 2000 ° by a plasma CVD method. Then, an amorphous silicon film for forming an active layer was formed to a thickness of 500 ° by a plasma CVD method.
Crystallized in the same manner as described above. Then, this was etched to form island-shaped silicon regions 503, 504, and 505. The island-shaped silicon region forms an active layer of the TFT. Further, a silicon oxide film 506 having a thickness of 1200 ° was formed as a gate insulating film by a plasma CVD method.

【0056】その後、厚さ5000Åのアルミニウム膜
によってゲイト電極507、508、509を形成し
た。ゲイト電極の上面および側面には厚さ1000Åの
陽極酸化物被膜を形成した。その後、周辺回路のPチャ
ネル型TFTNO領域およびアクティブマトリクス回路
をフォトレジストのマスク510で被覆し、このマスク
によって、周辺回路のNチャネル型TFTの酸化珪素膜
506をドライエッチング法によってエッチングした。
Thereafter, gate electrodes 507, 508 and 509 were formed by a 5000-nm thick aluminum film. An anodic oxide film having a thickness of 1000 ° was formed on the top and side surfaces of the gate electrode. Thereafter, the P-channel TFT NO region of the peripheral circuit and the active matrix circuit were covered with a photoresist mask 510, and with this mask, the silicon oxide film 506 of the N-channel TFT of the peripheral circuit was etched by dry etching.

【0057】引き続き、イオンドーピング法によって、
島状シリコン領域503にゲイト電極部をマスクとして
自己整合的にN型不純物を導入した。本実施例では燐を
ドーピングした。ドーピングに際しては、回転斜めイオ
ンドーピング法を用いた。ドーズ量は1×1013〜5×
1015原子/cm2 、加速電圧は60〜120kV、例
えば、ドーズ量を3×1014原子/cm2 、加速電圧を
120kVとした。この結果、周辺回路のNチャネル型
TFTのソース/ドレインにN型不純物領域511が形
成された。(図5(A))
Subsequently, by ion doping,
N-type impurities were introduced into the island-shaped silicon region 503 in a self-aligned manner using the gate electrode portion as a mask. In this embodiment, phosphorus is doped. At the time of doping, a rotating oblique ion doping method was used. Dose amount is 1 × 10 13 to 5 ×
10 15 atoms / cm 2 , the acceleration voltage was 60 to 120 kV, for example, the dose was 3 × 10 14 atoms / cm 2 , and the acceleration voltage was 120 kV. As a result, an N-type impurity region 511 was formed at the source / drain of the N-channel TFT of the peripheral circuit. (FIG. 5 (A))

【0058】次に、Pチャネル型TFT領域を覆ってい
たフォトレジストのマスク510を取り除き、周辺回路
のNチャネル型TFTの領域およびアクティブマトリク
ス回路領域を覆って、フォトレジストのマスク512を
形成した。そして、このマスクを用い、再び、回転斜め
イオンドーピング法によって、P型不純物(ここでは硼
素)のドーピングをおこない、P型不純物領域513を
形成した。この場合のドーズ量は1×1013〜5×10
15原子/cm2 、加速電圧は40〜90kV、例えば、
ドーズ量を3×1014原子/cm2 、加速電圧を70k
Vとした。(図5(B))
Next, the photoresist mask 510 covering the P-channel TFT region was removed, and a photoresist mask 512 was formed to cover the N-channel TFT region and the active matrix circuit region of the peripheral circuit. Then, using this mask, doping of a P-type impurity (here, boron) was again performed by a rotational oblique ion doping method, thereby forming a P-type impurity region 513. The dose in this case is 1 × 10 13 to 5 × 10
15 atoms / cm 2 , the acceleration voltage is 40 to 90 kV, for example,
The dose is 3 × 10 14 atoms / cm 2 and the acceleration voltage is 70k
V. (FIG. 5 (B))

【0059】その後、マスク512を用いて、Pチャネ
ル型TFT領域の酸化珪素膜506のエッチングをおこ
なった。この結果、周辺回路領域においては、ゲイト電
極部の下の酸化珪素膜514、515以外の酸化珪素膜
506がエッチングされ、全てのTFTのソース/ドレ
イン領域に相当する部分の活性層を露出させた。その
後、Pチャネル型TFTの領域を覆っていたフォトレジ
ストのマスク512を取り除いて、厚さ5〜50nmの
チタン膜516をスパッタ法によって形成した。(図5
(C))
Thereafter, using the mask 512, the silicon oxide film 506 in the P-channel TFT region was etched. As a result, in the peripheral circuit region, the silicon oxide films 506 other than the silicon oxide films 514 and 515 under the gate electrode portion are etched, exposing the active layer corresponding to the source / drain regions of all the TFTs. . Thereafter, the photoresist mask 512 covering the region of the P-channel TFT was removed, and a titanium film 516 having a thickness of 5 to 50 nm was formed by a sputtering method. (FIG. 5
(C))

【0060】そして、300〜550℃、例えば、35
0℃で1時間アニールをおこない、チタン膜とシリコン
膜を反応させて、シリサイド領域518、519を形成
した。未反応のチタン膜は、過酸化水素水とアンモニア
の水溶液、例えば、過酸化水素:アンモニア:水=5:
2:2の比率のエッチャントによって除去した。この結
果、周辺回路のTFTにはシリサイドが形成された。し
かし、アクティブマトリクス回路においては、シリコン
活性層が酸化珪素膜506に覆われていたため、シリサ
イドは形成されなかった。(図5(D))
Then, at 300 to 550 ° C., for example, at 35
Annealing was performed at 0 ° C. for 1 hour to react the titanium film and the silicon film to form silicide regions 518 and 519. The unreacted titanium film is formed of an aqueous solution of aqueous hydrogen peroxide and ammonia, for example, hydrogen peroxide: ammonia: water = 5:
Removed by a 2: 2 ratio etchant. As a result, silicide was formed in the TFT of the peripheral circuit. However, in the active matrix circuit, no silicide was formed because the silicon active layer was covered with the silicon oxide film 506. (FIG. 5 (D))

【0061】また、不純物領域511、513のうち、
シリサイドにならなかった部分がゲイト電極部に領域5
20、521として残った。その後、低濃度のP型不純
物(ここでは硼素)のドーピングをおこない、低濃度P
型不純物領域522を形成した。今回のドーピングで
は、不純物イオンはほぼ垂直に注入した。また、この場
合のドーズ量は1×1012〜5×1014原子/cm2
加速電圧は40〜90kV、例えば、ドーズ量を3×1
13原子/cm2 、加速電圧を65kVとした。このド
ーピングにおいてはドーズ量自体が微量であるため、周
辺回路にはほとんど影響がなかった。(図5(E))
Further, of the impurity regions 511 and 513,
The part that did not become silicide is the region 5 in the gate electrode part.
20, 521 remained. Thereafter, a low concentration P-type impurity (here, boron) is doped to form a low concentration P-type impurity.
A type impurity region 522 was formed. In this doping, the impurity ions were implanted almost vertically. The dose in this case is 1 × 10 12 to 5 × 10 14 atoms / cm 2 ,
The acceleration voltage is 40 to 90 kV, for example, the dose amount is 3 × 1
0 13 atoms / cm 2 , and the acceleration voltage was 65 kV. In this doping, since the dose itself was very small, there was almost no effect on peripheral circuits. (FIG. 5E)

【0062】その後、裏面よりXeFエキシマレーザー
(波長353nm)を照射して、ドーピングされた不純
物領域の活性化をおこなった。レーザーのエネルギー密
度は200〜400mJ/cm2 、好ましくは250〜
300mJ/cm2 が適当であった。次に、層間絶縁膜
523として,プラズマCVD法によって酸化珪素膜を
厚さ3000Åに成膜した。そして、層間絶縁膜52
3、ゲイト絶縁膜506のエッチングをおこなってTF
Tのソース/ドレインにコンタクトホール形成した。そ
して、アルミニウム膜をスパッタリング法によって成膜
し、パターニングをおこなってソース/ドレイン電極5
24を形成した。
Thereafter, the back surface was irradiated with a XeF excimer laser (wavelength: 353 nm) to activate the doped impurity region. The energy density of the laser is 200 to 400 mJ / cm 2 , preferably 250 to
300 mJ / cm 2 was appropriate. Next, as the interlayer insulating film 523, a silicon oxide film was formed to a thickness of 3000 ° by a plasma CVD method. Then, the interlayer insulating film 52
3. Etch the gate insulating film 506 to remove TF
Contact holes were formed in the T source / drain. Then, an aluminum film is formed by a sputtering method, and is patterned to form a source / drain electrode 5.
24 were formed.

【0063】その後、パッシベーション膜525とし
て、プラズマCVD法によって窒化珪素膜を厚さ300
0Å形成し、これと層間絶縁膜523、ゲイト絶縁膜5
06をエッチングして、コンタクトホールを形成し、ア
クティブマトリクス回路のTFTに透明導電膜によって
画素電極526を形成した。(図5(F))
Thereafter, a silicon nitride film having a thickness of 300 is formed as a passivation film 525 by a plasma CVD method.
0 ° is formed, and the interlayer insulating film 523 and the gate insulating film 5 are formed.
06 was etched to form a contact hole, and a pixel electrode 526 was formed using a transparent conductive film on the TFT of the active matrix circuit. (FIG. 5 (F))

【0064】以上の工程により、周辺回路には、本発明
を用いて作製したソース/ドレインに相当する領域にシ
リサイドを有するNチャネル型TFTとPチャネル型T
FTから構成された回路を、また、アクティブマトリク
ス回路のスイッチング素子には低濃度のソース/ドレイ
ンを有するPチャネル型TFTを用いた、モノシリック
型アクティブマトリクス回路を作製した。本実施例にお
いて、周辺回路のみにシリサイド領域を設けた理由は先
に述べた通りである。一方、アクティブマトリクス回路
のTFTにおいてソース/ドレイン領域を上記のような
低濃度のものとしたのは、よりリーク電流を低減し、か
つ、ゲイト電極に逆バイアス電圧(Pチャネル型TFT
であれば正の電圧)が印加される際のホットキャリヤに
よる劣化を低減するうえで格別の効果を有するからであ
る。
Through the above steps, the peripheral circuit includes an N-channel TFT and a P-channel TFT each having a silicide in a region corresponding to the source / drain manufactured by using the present invention.
A monolithic active matrix circuit using a circuit constituted by the FT and a P-channel TFT having a low-concentration source / drain as a switching element of the active matrix circuit was manufactured. The reason why the silicide region is provided only in the peripheral circuit in the present embodiment is as described above. On the other hand, the reason why the source / drain regions in the TFT of the active matrix circuit are made to have such a low concentration is to further reduce the leak current and to apply a reverse bias voltage (P-channel TFT) to the gate electrode.
This is because it has a special effect in reducing deterioration due to hot carriers when a positive voltage is applied.

【0065】[0065]

【発明の効果】以上のようにして、ソース/ドレインに
相当する領域の大部分をシリサイドとすることができ、
該領域のシート抵抗を低下させることができた。また、
本発明を実施するには、陽極酸化の工程を追加する必要
があるが、得られた陽極酸化物被膜は配線間の絶縁をよ
り強めるという効果も有する。また、本発明によるN型
もしくはP型不純物領域の制御性は従来の方法に比較し
て格段に向上し、不良品の発生確率は大幅に低下した。
このように、本明細書で開示する発明を利用すること
で、高い特性を有する薄膜トランジスタを生産性良く、
高い歩留りで形成することができる。
As described above, most of the region corresponding to the source / drain can be made of silicide.
The sheet resistance in this region could be reduced. Also,
In order to carry out the present invention, it is necessary to add an anodic oxidation step, but the obtained anodic oxide film also has the effect of further enhancing the insulation between wirings. Further, the controllability of the N-type or P-type impurity region according to the present invention is remarkably improved as compared with the conventional method, and the probability of occurrence of defective products is greatly reduced.
As described above, by utilizing the invention disclosed in this specification, a thin film transistor having high characteristics can be manufactured with high productivity.
It can be formed with a high yield.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の作製工程を示す。FIG. 1 shows a manufacturing process of the present invention.

【図2】 本発明の作製工程を示す。FIG. 2 shows a manufacturing process of the present invention.

【図3】 本発明のドーピングをおこなう装置を示す。FIG. 3 shows an apparatus for performing the doping of the present invention.

【図4】 実施例1の薄膜トランジスタの作製工程を示
す。
FIG. 4 shows a manufacturing process of the thin film transistor of Example 1.

【図5】 実施例2の薄膜トランジスタの作製工程を示
す。
FIG. 5 shows a manufacturing process of the thin film transistor of Example 2.

【図6】 従来法による工程を示す。FIG. 6 shows a process according to a conventional method.

【符号の説明】[Explanation of symbols]

101・・・・基板 102・・・・下地膜 103・・・・活性層(シリコン) 104・・・・ゲイト絶縁膜(酸化珪素) 105・・・・ゲイト電極 106・・・・陽極酸化物 107・・・・不純物領域 108・・・・ゲイト絶縁膜 109・・・・金属層 110・・・・不純物領域 111・・・・シリサイド領域 101 substrate 102 base film 103 active layer (silicon) 104 gate insulating film (silicon oxide) 105 gate electrode 106 anodic oxide 107 ... impurity region 108 ... gate insulating film 109 ... metal layer 110 ... impurity region 111 ... silicide region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 須沢 英臣 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 審査官 河本 充雄 (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hideomi Suzawa 398 Hase, Atsugi-shi, Kanagawa Semiconductor Energy Laboratory Co., Ltd. (72) Inventor Hideki Uoji 398 Hase, Atsugi-shi, Kanagawa Semiconductor Energy Research Co. ) Inventor Yasuhiko Takemura 398 Hase, Atsugi-shi, Kanagawa Prefecture Examiner at the Semiconductor Energy Laboratory Co., Ltd.Mitsuo Kawamoto (58) Field surveyed (Int.Cl. 7 , DB name)

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 絶縁表面上に島状のシリコン領域を形成
し、 前記島状のシリコン領域上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記ゲイト電極の側面および上面に陽極酸化物を形成
し、 前記シリコン領域に斜め方向より加速した不純物イオン
を照射し、前記ゲイト電極および前記陽極酸化物をマス
クとして自己整合的に、ソース領域およびドレイン領域
を形成し、 前記ゲイト電極および前記陽極酸化物をマスクとして、
前記ゲイト絶縁膜の一部を除去して、前記ソース領域お
よびドレイン領域の表面を露出させ、 基板上に前記ソース領域およびドレイン領域に接するよ
うに金属膜を形成し、 前記金属膜と前記ソース領域およびドレイン領域の一部
を反応させ、シリサイド領域を形成し、 前記金属膜の内、前記ソース領域およびドレイン領域と
未反応の部分を除去することを特徴とする半導体装置の
作製方法。
An island-shaped silicon region is formed on an insulating surface.
And the islands of the gate insulating film is formed on a silicon region, a gate electrode formed on said gate insulating film, forming an anodic oxide on the sides and the top surface of said gate electrode
And impurity ions accelerated in the silicon region from an oblique direction.
To irradiate the gate electrode and the anodic oxide.
Source and drain regions in a self-aligned manner
Is formed, using the gate electrode and the anodic oxide as a mask,
A part of the gate insulating film is removed to expose the surfaces of the source region and the drain region, and contact the source region and the drain region on the substrate.
Forming a metal film , reacting the metal film with a part of the source region and the drain region, forming a silicide region, and forming the silicide region in the metal film,
Removing a non-reacted portion of the semiconductor device;
Production method.
【請求項2】 絶縁表面上に島状のシリコン領域を形成
し、 前記島状のシリコン領域上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記シリコン領域に斜め方向より加速した不純物イオン
を照射し、前記ゲイト電極をマスクとして自己整合的
に、ソース領域およびドレイン領域を形成し、 前記ゲイト電極の側面および上面に陽極酸化物を形成
し、 前記ゲイト電極および前記陽極酸化物をマスクとして、
前記ゲイト絶縁膜の一部を除去して、前記ソース領域お
よびドレイン領域の表面を露出させ、 基板上に前記ソース領域およびドレイン領域に接するよ
うに金属膜を形成し、 前記金属膜と前記ソース領域およびドレイン領域を反応
させ、シリサイド領域を形成し、 前記金属膜の内、前記ソース領域およびドレイン領域と
未反応の部分を除去す ることを特徴とする半導体装置の
作製方法。
2. An island-shaped silicon region is formed on an insulating surface.
And, a gate insulating film formed in the island-like silicon region on the on the gate insulating film to form a gate electrode, impurity ions accelerated from an oblique direction in the silicon area
And self-aligned using the gate electrode as a mask.
Forming a source region and a drain region, and forming an anodic oxide on the side and top surfaces of the gate electrode.
And using the gate electrode and the anodic oxide as a mask,
A part of the gate insulating film is removed to expose the surfaces of the source region and the drain region, and contact the source region and the drain region on the substrate.
Forming a metal film , reacting the metal film with the source region and the drain region, forming a silicide region, and forming the silicide region in the metal film.
To remove the portion of the unreacted wherein a Rukoto
Production method.
【請求項3】 絶縁表面上に島状のシリコン領域を形成
し、 前記島状のシリコン領域上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記ゲイト電極の側面および上面に陽極酸化物を形成
し、 前記ゲイト電極および前記陽極酸化物をマスクとして、
前記ゲイト絶縁膜の一部を除去して、前記不純物領域の
表面を露出させ、 基板上に前記ソース領域およびドレイン領域に接するよ
うに金属膜を形成し、 前記シリコン領域に斜め方向より加速した不純物イオン
を照射し、前記ゲイト電極および陽極酸化物をマスクと
して自己整合的に、ソース領域およびドレイン領域を形
成し、 前記金属膜と前記ソース領域および前記ドレイン領域
反応させ、前記ソース領域および前記ドレイン領域をシ
リサイド領域とし、 前記金属膜の内、前記ソース領域およびドレイン領域と
未反応の部分を除去することを特徴とする半導体装置の
作製方法。
3. An island-shaped silicon region is formed on an insulating surface.
And the islands of the gate insulating film is formed on a silicon region, a gate electrode formed on said gate insulating film, forming an anodic oxide on the sides and the top surface of said gate electrode
And using the gate electrode and the anodic oxide as a mask,
A part of the gate insulating film is removed to expose the surface of the impurity region, and contact the source region and the drain region on the substrate.
Forming a metal film as described above, and impurity ions accelerated in the silicon region from an oblique direction.
And the gate electrode and the anodic oxide are used as a mask.
To form the source and drain regions in a self-aligned manner.
Forming, reacting the metal film and the source region and the drain region , the source region and the drain region as a silicide region , the metal film, the source region and the drain region
Removing a non-reacted portion of the semiconductor device;
Production method.
【請求項4】 絶縁表面上に島状のシリコン領域を形成
し、 前記島状のシリコン領域上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜上にゲイト電極を形成し、 前記ゲイト電極の側面および上面に陽極酸化物を形成
し、 前記ゲイト電極および陽極酸化物をマスクとして、前記
ゲイト絶縁膜の一部を除去して、前記不純物領域の表面
を露出させ、 基板上に前記ソース領域およびドレイン領域に接するよ
うに金属膜を形成し、 前記金属膜と前記ソース領域およびドレイン領域を反応
させ、シリサイド領域を形成し、前記金属膜の内、前記ソース領域およびドレイン領域と
未反応の部分を除去し、 前記シリコン領域に斜め方向より加速した不純物イオン
を照射し、前記ゲイト 電極および陽極酸化物をマスクと
して自己整合的に、前記ソース領域およびドレイン領域
を形成することを特徴とする半導体装置の作製方法。
4. An island-shaped silicon region is formed on an insulating surface.
And, a gate insulating film formed in the island-like silicon region on the gate electrodes is formed on the gate insulating film, wherein the side and top surfaces of the gate electrode to form an anode oxide, the gate electrode and the anodic oxidation Using the object as a mask, a part of the gate insulating film is removed to expose the surface of the impurity region, and contact the source region and the drain region on the substrate.
Forming a metal film , reacting the metal film with the source region and the drain region, forming a silicide region, and forming the silicide region in the metal film.
Unreacted portions are removed, and impurity ions accelerated in the silicon region from an oblique direction
And the gate electrode and the anodic oxide are used as a mask.
And in a self-aligned manner, the source region and the drain region
Forming a semiconductor device.
【請求項5】 活性層と、 前記活性層上に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記ゲイト電極の側面には当該ゲイト電極を構成する材
料を酸化させた酸化物被膜と、前記活性層に斜め方向より加速した不純物イオンを照射
され、前記ゲイト電極および前記酸化物被膜をマスクと
して自己整合的に形成された、ソース領域およびドレイ
ン領域と、 前記ソース領域およびドレイン領域の表面に形成された
シリサイドと、 を有し、 前記ゲイト絶縁膜および前記ゲイト電極の下部には、前
記ソース領域およびドレイン領域が形成されていること
を特徴とする半導体装置。
5. An active layer, a gate insulating film formed on the active layer, a gate electrode formed on the gate insulating film, and a material forming the gate electrode on a side surface of the gate electrode. Irradiation of the oxidized oxide film and impurity ions accelerated from an oblique direction to the active layer
The gate electrode and the oxide film are used as a mask.
Source regions and drains formed in a self-aligned
And emission regions, formed on the surface of the source region and the drain region
A silicide, and in the lower part of the gate insulating film and the gate electrode, before
The source and drain regions are formed
A semiconductor device characterized by the above-mentioned.
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