JP3139995B2 - Method for manufacturing semiconductor device - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
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Description
【0001】[0001]
【発明の属する技術分野】この発明は、たとえば半導体
基板上に段差を有する半導体装置の製造方法に関するも
ので、特にスタック型構造のDRAMなどに用いられる
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a step on a semiconductor substrate, and more particularly to a method for manufacturing a stacked type DRAM.
【0002】[0002]
【従来の技術】周知のように、MOS(Metal O
xide Semiconductor)トランジスタ
のゲート絶縁膜は、LSI(Large Scale
Integrated circuit)素子の微細化
にともなって薄膜化が進められている。2. Description of the Related Art As is well known, MOS (Metal O)
The gate insulating film of the x-type semiconductor (LSI) transistor is an LSI (Large Scale).
2. Description of the Related Art With the miniaturization of integrated circuits, thinning of devices has been promoted.
【0003】さて、従来のMOSトランジスタにおいて
は、ゲート絶縁膜上にゲート電極材料(導電層)が堆積
され、その電極材料をパターニングすることにより、ゲ
ート電極(導電体)が形成される。[0005] In a conventional MOS transistor, a gate electrode material (conductive layer) is deposited on a gate insulating film, and the electrode material is patterned to form a gate electrode (conductive body).
【0004】図9は、一般的なMOSトランジスタの製
造(ゲート電極加工)工程の概略を示すものである。す
なわち、半導体基板100上に、素子分離領域101、
ゲート絶縁膜102がそれぞれ形成され(同図
(a))、これら素子分離領域101およびゲート絶縁
膜102を介してゲート電極材料103が堆積される
(同図(b))。FIG. 9 schematically shows the steps of manufacturing (gate electrode processing) a general MOS transistor. That is, the element isolation region 101,
Gate insulating films 102 are respectively formed (FIG. 10A), and a gate electrode material 103 is deposited via these element isolation regions 101 and the gate insulating film 102 (FIG. 10B).
【0005】しかる後、リソグラフィによってレジスト
104をパターニングし(同図(c))、このレジスト
104をマスクにして異方性エッチングを行うことで、
ゲート電極105の形成が行われる(同図(d))。Thereafter, the resist 104 is patterned by lithography (FIG. 1C), and anisotropic etching is performed using the resist 104 as a mask.
The gate electrode 105 is formed (FIG. 4D).
【0006】しかしながら、従来においては、素子分離
領域101による下地段差があるために、異方性エッチ
ングの前の段階において、ゲート電極材料103の見か
け上の膜厚に、実際の堆積膜厚よりも厚い領域(図示矢
印a付近)が存在する。However, in the prior art, the apparent thickness of the gate electrode material 103 is smaller than the actual deposition thickness at the stage before the anisotropic etching due to the underlying step due to the element isolation region 101. There is a thick region (near the arrow a in the drawing).
【0007】このため、ゲート電極加工時の異方性エッ
チングの際、そのエッチング量は、膜厚が最大となって
いる領域のゲート電極材料103を十分に除去できるよ
うに設定されるが、ゲート電極材料103の膜厚の薄い
領域に対するエッチングは、その分、十分に除去するの
に必要な時間よりも長くなる。For this reason, when performing anisotropic etching at the time of processing the gate electrode, the amount of etching is set so that the gate electrode material 103 in the region where the film thickness is the maximum can be sufficiently removed. The etching of the thin film region of the electrode material 103 is longer than the time required for sufficient removal.
【0008】この結果、同図(d)に示すように、ゲー
ト絶縁膜102を削る形でエッチングが進み、このオー
バエッチングにより、下地(基板100)にえぐれ10
6が生じた場合には、MOSトランジスタとしての素子
の特性が設計値と大きく異なってくる。As a result, as shown in FIG. 1D, the etching proceeds in such a manner that the gate insulating film 102 is scraped off.
When 6 occurs, the characteristics of the element as the MOS transistor greatly differ from the design values.
【0009】このような現象は、素子の微細化にともな
うゲート絶縁膜の薄膜化に応じてより顕在化されるもの
であり、早急な対策が望まれていた。また、上記した従
来のMOSトランジスタにおいては、ゲート電極105
の形成と同時に、素子分離領域101上での金属配線
(導電体)107の形成が行われるようになっている。Such a phenomenon becomes more apparent as the thickness of the gate insulating film becomes thinner with miniaturization of the device, and urgent measures have been desired. In the conventional MOS transistor described above, the gate electrode 105
Is formed at the same time as the formation of the metal wiring (conductor) 107 on the element isolation region 101.
【0010】このような形成方法によれば、ゲート電極
105と金属配線107との上面が同一平面(同一の高
さ位置)にないため、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が難しく、上層配線のパター
ニングが面倒なものとなる。According to such a forming method, since the upper surfaces of the gate electrode 105 and the metal wiring 107 are not on the same plane (at the same height), for example, when forming a multilayer wiring, the surface of the interlayer film is not formed. It is difficult to planarize, and the patterning of the upper layer wiring becomes complicated.
【0011】また、平坦化が容易に行えたとしても、上
層配線とのコンタクトの深さが場所によって異なるた
め、コンタクトホールの形成が困難になる、つまりホー
ルの開孔やコンタクトの埋め込みが複雑化するという問
題があった。Further, even if flattening can be easily performed, formation of a contact hole becomes difficult because the depth of a contact with an upper wiring varies depending on a place, that is, opening of a hole and embedding of a contact become complicated. There was a problem of doing.
【0012】一方、スタック型構造のDRAM(Dyn
amic RAM)においては、デバイス特性の最適化
のために、たとえばメタル配線の膜厚に関して、メモリ
セル部では配線間の容量を下げるために薄くしたいとい
う要請がある反面、周辺回路部では大電流を流すために
低抵抗化したい、および信頼性の向上のために厚くした
いという要請がある。On the other hand, a DRAM having a stacked structure (Dyn)
In the case of an amic RAM, there is a demand that the thickness of the metal wiring be reduced in order to reduce the capacitance between the wirings in the memory cell part in order to optimize the device characteristics, but a large current is required in the peripheral circuit part. There is a demand to reduce the resistance for flowing and to increase the thickness for improving reliability.
【0013】従来、一般的には、DRAMにおけるメタ
ル配線の膜厚は一種類であり、上述の2つの異なる要請
を同時に満足させ得る膜厚で配線をそれぞれ形成するこ
とは不可能であった。Conventionally, the thickness of metal wiring in a DRAM is generally one type, and it has not been possible to form each wiring with a thickness that can simultaneously satisfy the above two different requirements.
【0014】このような問題に対し、近年、金属配線の
膜厚を部分的(または局所的)に変えることを可能とす
る提案がなされている(たとえば、特開平4−1045
5号公報)。In response to such a problem, in recent years, proposals have been made to make it possible to partially (or locally) change the film thickness of a metal wiring (for example, Japanese Patent Application Laid-Open No. Hei 4-1045).
No. 5).
【0015】しかしながら、この提案の場合、金属配線
の膜厚を部分的に変えることができるものの、金属配線
の上面が同一平面にないため、前述のMOSトランジス
タの場合と同様に、たとえば多層配線を形成する場合
に、層間膜の表面の平坦化が困難で、上層配線のパター
ニングが面倒なものとなる。また、平坦化が容易に行え
たとしても、上層配線とのコンタクトの深さが場所によ
って異なるため、コンタクトホールの形成が難しいとい
う問題があった。However, in this proposal, although the thickness of the metal wiring can be partially changed, the upper surface of the metal wiring is not on the same plane. When it is formed, it is difficult to flatten the surface of the interlayer film, and the patterning of the upper layer wiring becomes complicated. Further, even if flattening can be easily performed, there is a problem that it is difficult to form a contact hole because a depth of a contact with an upper layer wiring varies depending on a place.
【0016】[0016]
【発明が解決しようとする課題】上記したように、従来
においては、ゲート電極や金属配線の上面が同一平面に
ないため、多層配線を形成する場合において、上層配線
のパターニングおよびコンタクトホールの形成が難しい
という問題があった。As described above, in the prior art, since the upper surfaces of the gate electrode and the metal wiring are not on the same plane, when forming a multilayer wiring, patterning of the upper wiring and formation of contact holes are performed. There was a problem that it was difficult.
【0017】そこで、この発明は、導電体の厚さを局所
的に変えながらも、導電体の上面の高さをそろえること
ができ、多層配線の形成に適した半導体装置の製造方法
を提供することを目的としている。Accordingly, the present invention provides a method of manufacturing a semiconductor device suitable for forming a multi-layer wiring, wherein the height of the upper surface of the conductor can be made uniform while locally changing the thickness of the conductor. It is intended to be.
【0018】[0018]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に段差を形成する工程と、この段差の形成さ
れた前記半導体基板上に絶縁膜を形成する工程と、表面
研磨法により前記絶縁膜の上面を平坦化する工程と、こ
の平坦化された前記絶縁膜の、前記段差上の表面には第
1の溝を、また前記半導体基板上の表面には前記第1の
溝よりも深い第2の溝を形成する工程と、この第1,第
2の溝の形成された前記絶縁膜上に導電層を堆積する工
程と、この導電層の表面を研磨して前記絶縁膜上の前記
溝以外の導電層を除去し、前記第1,第2の溝内にそれ
ぞれ導電体を埋め込んでなる、上面が同一平面とされた
第1,第2の配線を同時に形成する工程とを具備してな
り、前記工程により形成される、前記第1の配線はメモ
リのワード線を裏打ちするための配線であって、前記第
2の配線はメモリの周辺回路のための配線であることを
特徴とする。In order to achieve the above object, in a method of manufacturing a semiconductor device according to the present invention, a step of forming a step on a semiconductor substrate and the step of forming the step on the semiconductor substrate are described. Forming an insulating film on the substrate, flattening the upper surface of the insulating film by a surface polishing method, and forming a first groove on the surface of the flattened insulating film on the step; Forming a second groove deeper than the first groove on the surface of the semiconductor substrate; and depositing a conductive layer on the insulating film on which the first and second grooves are formed. And polishing the surface of the conductive layer to remove the conductive layer other than the groove on the insulating film, and burying a conductor in each of the first and second grooves, and the upper surface is made flush. Forming the first and second wirings simultaneously. Is formed, the first wiring is a wiring for lining the word lines of the memory, wherein the second wiring is a wiring for the peripheral circuit of the memory.
【0019】[0019]
【0020】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平坦化する工程と、この平坦化された前記絶縁膜の表面
に第1の溝を形成する工程と、この第1の溝とは深さの
異なる第2の溝を前記絶縁膜の表面に形成する工程と、
この第1,第2の深さの異なる溝の形成された前記絶縁
膜上に導電層を堆積する工程と、この導電層の表面を研
磨して前記絶縁膜上の前記溝以外の導電層を除去し、前
記溝内に導電体を形成する工程とからなり、前記段差上
には第1の溝を形成してメモリのワード線を裏打ちする
ための配線を、また前記段差以外の前記半導体基板上に
は第2の溝を形成してメモリの周辺回路のための配線
を、それぞれ形成するようになっている。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a memory cell array region with a step on a semiconductor substrate and a step of forming the memory cell array region on the semiconductor substrate on which the memory cell array region is formed are provided. Forming an insulating film along, and polishing the surface to make the upper surface of the insulating film
Planarizing , forming a first groove on the planarized surface of the insulating film, and forming a second groove on the surface of the insulating film having a depth different from that of the first groove. The process of
Depositing a conductive layer on the insulating film in which the first and second grooves having different depths are formed, and polishing the surface of the conductive layer to form a conductive layer other than the grooves on the insulating film; Removing, forming a conductor in the groove, forming a first groove on the step to line up a word line of a memory, and the semiconductor substrate other than the step. A second groove is formed thereon to form wiring for peripheral circuits of the memory.
【0021】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に段差を持ってメモリセルアレ
イ領域を形成する工程と、このメモリセルアレイ領域の
形成された前記半導体基板上に前記段差に沿って絶縁膜
を形成する工程と、表面を研磨して前記絶縁膜の上面を
平坦化する工程と、この平坦化された前記絶縁膜の、前
記段差上の表面に第1の溝を形成する工程と、この第1
の溝の形成された前記絶縁膜上に導電層を堆積する工程
と、この絶縁膜上に堆積された導電層の表面を研磨して
前記第1の溝内にメモリのワード線を裏打ちするための
配線を形成する工程と、前記絶縁膜の、前記段差以外の
前記半導体基板上の表面に、前記第1の溝とは深さの異
なる第2の溝を形成する工程と、この第2の溝の形成さ
れた前記絶縁膜上に導電層を堆積する工程と、この絶縁
膜上に堆積された導電層の表面を研磨して前記第2の溝
内にメモリの周辺回路のための配線を形成する工程とか
らなっている。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a memory cell array region with a step on a semiconductor substrate and a step of forming the memory cell array region on the semiconductor substrate on which the memory cell array region is formed are provided. Forming an insulating film along the surface, polishing the surface to flatten the upper surface of the insulating film, and forming a first groove on the surface of the flattened insulating film on the step. And the first
Depositing a conductive layer on the insulating film having the groove formed therein, and polishing the surface of the conductive layer deposited on the insulating film to line the word line of the memory in the first groove. Forming a second groove having a depth different from that of the first groove on a surface of the insulating film on the surface of the semiconductor substrate other than the step; Depositing a conductive layer on the insulating film having the groove formed therein, and polishing a surface of the conductive layer deposited on the insulating film to form a wiring for a peripheral circuit of a memory in the second groove; Forming step.
【0022】この発明の半導体装置の製造方法によれ
ば、導電体の上面を同一平面として形成できるようにな
る。これにより、デバイス特性の最適化のために、導電
体の厚さを局所的に変えながらも、多層配線を形成する
場合の、上層配線のパターニングおよびコンタクトホー
ルの形成が容易に可能となるものである。According to the method of manufacturing a semiconductor device of the present invention, the upper surface of the conductor can be formed as the same plane. This makes it easy to pattern upper layer wiring and form contact holes when forming multilayer wiring, while locally changing the thickness of the conductor to optimize device characteristics. is there.
【0023】[0023]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、この発明にかかる
MOSトランジスタの断面構造を概略的に示すものであ
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 schematically shows a cross-sectional structure of a MOS transistor according to the present invention.
【0024】すなわち、このMOSトランジスタは、た
とえばP型半導体基板10上に、選択酸化法により段差
を持って形成された素子分離用酸化膜(素子分離領域)
11、熱酸化により形成されるゲート酸化膜(ゲート絶
縁膜)12、n型ポリシリコンを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、図示していないレジストをマスクとする異方
性エッチングにより形成されるゲート電極15aおよび
金属配線15b、リンなどの不純物のイオン注入によっ
て形成されるソース,ドレインとなる拡散領域16を有
した構成とされている。That is, this MOS transistor is, for example, an element isolation oxide film (element isolation region) formed on a P-type semiconductor substrate 10 with a step by selective oxidation.
11, a gate oxide film (gate insulating film) 12 formed by thermal oxidation, and an upper surface of a conductive layer uniformly deposited using n-type polysilicon as a material. A gate electrode 15a and a metal wiring 15b formed by anisotropic etching using a resist (not shown) as a mask, and a diffusion region 16 serving as a source and a drain formed by ion implantation of an impurity such as phosphorus. I have.
【0025】この場合、ゲート電極材料などからなる導
電層の上面の高さが一平面内となるように加工した後、
導電体、つまりゲート電極15aおよび金属配線15b
のパターニングが行われるようになっている。In this case, after processing so that the height of the upper surface of the conductive layer made of a gate electrode material or the like is within one plane,
Conductor, that is, gate electrode 15a and metal wiring 15b
Patterning is performed.
【0026】次に、上記したMOSトランジスタの製造
方法について説明する。図2は、上記したMOSトラン
ジスタの製造工程の概略を示すものである。たとえば、
P型半導体基板10上に、まず、選択酸化法により素子
分離用酸化膜11が段差を持って形成された後、ゲート
酸化膜12が熱酸化により形成される(同図(a))。Next, a method of manufacturing the above-described MOS transistor will be described. FIG. 2 shows an outline of a manufacturing process of the above-described MOS transistor. For example,
First, an oxide film 11 for element isolation is formed on a P-type semiconductor substrate 10 with a step by a selective oxidation method, and then a gate oxide film 12 is formed by thermal oxidation (FIG. 1A).
【0027】続いて、この基板10の上に、ゲート電極
15aおよび金属配線15bを形成するための、n型ポ
リシリコンを材料とする導電層13が一様に堆積される
(同図(b))。Subsequently, a conductive layer 13 made of n-type polysilicon as a material for forming a gate electrode 15a and a metal wiring 15b is uniformly deposited on the substrate 10 (FIG. 2B). ).
【0028】上記基板10上に堆積された導電層13
は、たとえば表面研磨法により、その表面が徐々に除去
され、上面の高さが一定(一平面内)となるように加工
される(同図(c))。The conductive layer 13 deposited on the substrate 10
Is processed so that the surface thereof is gradually removed by, for example, a surface polishing method so that the height of the upper surface is constant (within one plane) (FIG. 3C).
【0029】すなわち、半導体基板10上には、素子分
離用酸化膜11による下地段差が存在するため、これに
沿って導電層13が堆積されることによって生じる、実
際の堆積膜厚よりも厚い領域があらかじめ十分に除去さ
れる。That is, since there is an underlying step due to the element isolation oxide film 11 on the semiconductor substrate 10, a region thicker than the actual deposited film thickness caused by depositing the conductive layer 13 along the underlying step is provided. Is sufficiently removed in advance.
【0030】これにより、基板10上のすべての領域に
ついて、ゲート電極15aおよび金属配線15bをパタ
ーニングする直前の導電層13の膜厚を、実際に堆積さ
れた導電層13の厚さと同じか、それ以下とすることが
できる。As a result, the thickness of the conductive layer 13 immediately before patterning the gate electrode 15a and the metal wiring 15b is the same as the thickness of the actually deposited conductive layer 13 for all the regions on the substrate 10. It can be:
【0031】したがって、後の、ゲート電極加工時の異
方性エッチングの際のエッチング量を、ゲート酸化膜1
2上の導電層13の厚さが十分に除去される時間に設定
することにより、オーバエッチングのない、つまりゲー
ト酸化膜12まで削り取って下地としての基板10がえ
ぐられたりすることなしに、ゲート電極15aの形成が
可能となる。Therefore, the amount of etching at the time of anisotropic etching at the time of processing the gate electrode is reduced by the gate oxide film 1.
By setting the time so that the thickness of the conductive layer 13 on the substrate 2 is sufficiently removed, there is no over-etching, that is, without removing the gate oxide film 12 and removing the substrate 10 as a base, The electrode 15a can be formed.
【0032】しかる後、リソグラフィによってレジスト
14がパターニングされ、このレジスト14をマスクに
して異方性エッチングが行われる(同図(d))。この
とき、導電層13とともに素子分離用酸化膜11も少し
削られるが、素子分離用酸化膜11と導電層13とのエ
ッチングレートの違いによりその量は極めて小さく、ま
た素子分離用酸化膜11は非常に厚いため、素子の特性
に影響することはない。Thereafter, the resist 14 is patterned by lithography, and anisotropic etching is performed using the resist 14 as a mask (FIG. 4D). At this time, the oxide film 11 for element isolation is also slightly removed together with the conductive layer 13, but the amount is extremely small due to the difference in etching rate between the oxide film 11 for element isolation and the conductive layer 13. Since it is very thick, it does not affect the characteristics of the device.
【0033】そして、下地段差のないゲート領域上での
ゲート電極15aの形成および下地段差部上での金属配
線15bの形成がそれぞれ行われ、さらに、上記レジス
ト14が除去された後、リンなどの不純物がイオン注入
されてソース,ドレインとなる拡散領域16が形成され
ることにより、前記の図1に示したMOSトランジスタ
がかたちづくられる。After the formation of the gate electrode 15a on the gate region having no underlying step and the formation of the metal wiring 15b on the underlying step, respectively, further, after the resist 14 is removed, phosphorus or the like is formed. The MOS transistor shown in FIG. 1 is formed by forming the diffusion region 16 serving as a source and a drain by ion implantation of the impurity.
【0034】なお、上記したMOSトランジスタにおい
て、上記ゲート電極15aおよび金属配線15bを下層
配線とする多層配線を形成する場合には、さらに上から
層間絶縁膜の堆積、層間絶縁膜の表面の平坦化、コンタ
クトホールの形成の後、上層配線の形成(いずれも図示
していない)などが行われる。In the above-described MOS transistor, when forming a multi-layer wiring having the gate electrode 15a and the metal wiring 15b as lower wirings, an interlayer insulating film is further deposited from above and the surface of the interlayer insulating film is planarized. After the formation of the contact holes, formation of an upper layer wiring (both not shown) and the like are performed.
【0035】この場合、上記ゲート電極15aおよび金
属配線15bの上面の高さが一定とされているため、層
間絶縁膜の表面の平坦化が容易で、しかも上層配線との
コンタクトの深さを一様とすることが可能となり、上層
配線のパターニングおよびコンタクトホールの形成が簡
単に行えるものである。In this case, since the heights of the upper surfaces of the gate electrode 15a and the metal wiring 15b are fixed, the surface of the interlayer insulating film can be easily flattened and the depth of the contact with the upper wiring can be reduced. Thus, the patterning of the upper layer wiring and the formation of the contact hole can be easily performed.
【0036】次に、この発明にかかる他の例について説
明する。図3は、本発明にかかるMOSトランジスタの
他の製造工程の概略を示すものである。Next, another example according to the present invention will be described. FIG. 3 schematically shows another manufacturing process of the MOS transistor according to the present invention.
【0037】たとえば、P型半導体基板20上に、ま
ず、素子分離用酸化膜として働く窒化シリコン膜21が
形成される。この窒化シリコン膜21は、たとえば気相
成長法により堆積された窒化シリコンを、異方性エッチ
ングによって加工することで形成される。For example, on a P-type semiconductor substrate 20, first, a silicon nitride film 21 serving as an oxide film for element isolation is formed. This silicon nitride film 21 is formed, for example, by processing silicon nitride deposited by a vapor deposition method by anisotropic etching.
【0038】続いて、窒化シリコン膜21の形成された
基板20の上に、ゲート酸化膜22が熱酸化により形成
される(以上、同図(a))。この後、ゲート電極を形
成するための、たとえばn型ポリシリコンを材料とする
ゲート電極材料からなる導電層23が一様に堆積される
(同図(b))。Subsequently, a gate oxide film 22 is formed by thermal oxidation on the substrate 20 on which the silicon nitride film 21 has been formed (FIG. 1A). Thereafter, a conductive layer 23 made of a gate electrode material made of, for example, n-type polysilicon for forming a gate electrode is uniformly deposited (FIG. 2B).
【0039】そして、先の例と同様にして、たとえば表
面研磨法により、ゲート電極材料23の上面が平滑化さ
れ、上面の高さが一定となるように加工される。しかる
後、リソグラフィによってレジスト24がパターニング
され(同図(c))、このレジスト24をマスクにして
異方性エッチングが行われることにより、同図(d)に
示す如く、ゲート電極(導電体)25が形成される。Then, in the same manner as in the previous example, the upper surface of the gate electrode material 23 is smoothed by, for example, a surface polishing method so that the height of the upper surface is made constant. Thereafter, the resist 24 is patterned by lithography (FIG. 3C), and anisotropic etching is performed using the resist 24 as a mask, thereby forming a gate electrode (conductor) as shown in FIG. 25 are formed.
【0040】この場合にも、ゲート酸化膜22まで削り
取られて、下地としての基板20がえぐられたりするオ
ーバエッチングなしに、ゲート電極25を形成できる。
そして、上記レジスト24を除去した後に、リンなどの
不純物がイオン注入されてソース,ドレインとなる拡散
領域(図示していない)が形成され、MOSトランジス
タがかたちづくられる。In this case as well, the gate electrode 25 can be formed without over-etching, in which the gate oxide film 22 is scraped off and the substrate 20 as a base is cut off.
Then, after the resist 24 is removed, impurities such as phosphorus are ion-implanted to form diffusion regions (not shown) serving as a source and a drain, thereby forming a MOS transistor.
【0041】なお、ゲート電極25が一種類の金属(こ
こでは、n型ポリシリコン)からなるものに限らず、た
とえば二種類の金属からなるゲート電極を有するMOS
トランジスタなどにも適用できる。The gate electrode 25 is not limited to one made of one kind of metal (here, n-type polysilicon). For example, a MOS having a gate electrode made of two kinds of metals is used.
It can also be applied to transistors and the like.
【0042】図4は、本発明にかかるさらに別の例とし
て、二層構造のゲート電極を有するMOSトランジスタ
を示すものである。ここでは、たとえばn型ポリシリコ
ンを材料とする導電層23と、金属シリサイド層(たと
えば、Ti)31とからなるゲート電極25を例に示し
ている。FIG. 4 shows a MOS transistor having a gate electrode of a two-layer structure as still another example according to the present invention. Here, a gate electrode 25 composed of a conductive layer 23 made of, for example, n-type polysilicon and a metal silicide layer (for example, Ti) 31 is shown as an example.
【0043】この場合にも、導電層23の上面を研磨な
どにより平滑化した後に、その上部に金属シリサイド層
31を形成することで、同様に実施可能である。上記し
たように、基板上に堆積された導電層の上面の高さを一
平面内に設定できるようにしている。In this case, the same operation can be performed by smoothing the upper surface of the conductive layer 23 by polishing or the like and then forming the metal silicide layer 31 thereon. As described above, the height of the upper surface of the conductive layer deposited on the substrate can be set within one plane.
【0044】すなわち、基板上に堆積された導電層の、
下地段差による実際の堆積膜厚よりも厚い領域を、ゲー
ト電極のパターニング前に除去するようにしている。こ
れにより、異方性エッチング時のエッチング量を、実際
に堆積された導電層の厚さが十分に除去される時間、ま
たはそれ以下とすることができ、このエッチング量によ
って基板上のすべての領域についてのエッチングが可能
となる。したがって、平滑化という一つの工程を増やす
のみで、ゲート電極の加工時に、オーバエッチングによ
ってゲート絶縁膜までエッチングされ、下地の基板がえ
ぐられるという不具合を簡単に防止できるものである。That is, of the conductive layer deposited on the substrate,
A region thicker than the actual deposited film thickness due to the underlying step is removed before patterning the gate electrode. As a result, the amount of etching at the time of anisotropic etching can be set to a time at which the thickness of the actually deposited conductive layer is sufficiently removed or less, and the amount of etching can be applied to all regions on the substrate. Can be etched. Therefore, it is possible to easily prevent the problem that the gate insulating film is etched by over-etching and the underlying substrate is digged during the processing of the gate electrode only by adding one step of smoothing.
【0045】しかも、導電層の上面を研磨により平滑化
するようにしているため、その分、エッチングにかかる
時間が従来に比べて短くて済むものである。また、ゲー
ト電極と配線との厚さを変えながらもそれぞれの上面の
高さをそろえることが可能となるため、多層配線を形成
する場合の、上層配線のパターニングおよび上層配線と
のコンタクトのためのホールの形成を容易に行い得るも
のである。In addition, since the upper surface of the conductive layer is smoothed by polishing, the time required for etching can be shortened by that much as compared with the conventional case. In addition, since it is possible to equalize the heights of the upper surfaces while changing the thicknesses of the gate electrode and the wiring, when forming a multilayer wiring, it is necessary to pattern the upper wiring and to make contact with the upper wiring. Holes can be easily formed.
【0046】なお、MOSトランジスタのゲート電極な
どを形成する場合に限らず、たとえばスタック型構造の
DRAMにおけるメタル配線の形成の際にも同様に適用
できる。The present invention is not limited to the case where a gate electrode of a MOS transistor is formed, but is also applicable to the case of forming a metal wiring in a DRAM having a stacked structure, for example.
【0047】図5は、この発明の実施の第1の形態にか
かるスタック型構造のDRAMを概略的に示すものであ
る。なお、同図(a)はDRAMの概略構成を示す平面
図、同図(b)は同じくA−A´線に沿う断面図、同図
(c)は同じくB−B´線に沿う断面図である。FIG. 5 schematically shows a DRAM having a stacked structure according to the first embodiment of the present invention. 2A is a plan view showing a schematic configuration of the DRAM, FIG. 2B is a sectional view along the line AA ′, and FIG. 2C is a sectional view along the line BB ′. It is.
【0048】すなわち、このDRAMは、たとえばメモ
リセル部51と周辺回路部52とを1構成単位とし、こ
れら複数(図では便宜上1単位分しか示していない)の
メモリセル部51と周辺回路部52とが半導体基板53
上に交互に配置された構成とされている。In other words, this DRAM has, for example, a memory cell section 51 and a peripheral circuit section 52 as one constituent unit, and a plurality of these (only one unit is shown in the drawing for convenience) are shown. Is the semiconductor substrate 53
It is configured to be alternately arranged on the upper side.
【0049】メモリセル部51は、たとえば複数のメモ
リセルアレイ領域51aからなり、メモリセルアレイ領
域51aのそれぞれは数セル分のキャパシタ51bおよ
びスイッチング用のMOSトランジスタ(図示していな
い)が集積されてなる構成とされている。The memory cell section 51 is composed of, for example, a plurality of memory cell array areas 51a, and each of the memory cell array areas 51a is formed by integrating several cells of capacitors 51b and switching MOS transistors (not shown). It has been.
【0050】また、メモリセル部51には、各メモリセ
ルアレイ領域51aを縦断するようにして、たとえばポ
リシリコンにより形成される複数本のワード線54が設
けられている。The memory cell portion 51 is provided with a plurality of word lines 54 formed of, for example, polysilicon so as to extend longitudinally through each memory cell array region 51a.
【0051】さらに、メモリセル部51には、各メモリ
セルアレイ領域51aをそれぞれ横断するようにして、
たとえば上記周辺回路部52からのビット線55が接続
されている。Further, the memory cell portion 51 is formed so as to cross each memory cell array region 51a.
For example, a bit line 55 from the peripheral circuit section 52 is connected.
【0052】そして、ワード線54とビット線55との
交点のそれぞれに、メモリセルアレイ領域51aにおけ
る各セルのスイッチング用のMOSトランジスタが接続
されるようになっている。A MOS transistor for switching each cell in the memory cell array region 51a is connected to each intersection of the word line 54 and the bit line 55.
【0053】すなわち、メモリセルのそれぞれは、スイ
ッチング用のトランジスタとこのトランジスタに接続さ
れたキャパシタ51bとからなり、ゲートがワード線5
4に個々に接続され、ドレインがビット線55に個々に
接続されるとともに、ソースがキャパシタ51bを介し
てアース電位に接続されている。That is, each of the memory cells comprises a switching transistor and a capacitor 51b connected to the transistor, and the gate is connected to the word line 5
4, the drain is individually connected to the bit line 55, and the source is connected to the ground potential via the capacitor 51b.
【0054】周辺回路部52は、各セルのスイッチング
用のMOSトランジスタを選択的にオン・オフするため
の行/列デコーダや、入出力増幅回路(いずれも図示し
ていない)などからなっている。The peripheral circuit section 52 comprises a row / column decoder for selectively turning on / off a switching MOS transistor of each cell, an input / output amplifying circuit (both not shown), and the like. .
【0055】たとえば、データの読み出しに際しては、
対象とするセルの接続されているワード線54が行デコ
ーダにより、またビット線55が列デコーダにより、そ
れぞれ高電圧に設定される。For example, when reading data,
The word line 54 connected to the target cell is set to a high voltage by the row decoder, and the bit line 55 is set to the high voltage by the column decoder.
【0056】すると、そのワード線54につながる行方
向のすべてのセルのスイッチング用MOSトランジスタ
がオンとなり、そのうちの、上記ビット線55につなが
る列方向のセルに対応するスイッチング用MOSトラン
ジスタのドレイン,ソース間に電流が流れる。Then, the switching MOS transistors of all the cells in the row direction connected to the word line 54 are turned on, and the drain and source of the switching MOS transistors corresponding to the cells in the column direction connected to the bit line 55 are turned on. Current flows between them.
【0057】これにより、そのセルに記憶されているデ
ータ、つまりキャパシタ51bの電荷が入出力増幅回路
を介して読み出される。また、データの書き込みに際し
ても同様に行われる。Thus, the data stored in the cell, that is, the electric charge of the capacitor 51b is read through the input / output amplifier circuit. In addition, data writing is performed similarly.
【0058】このような構成のDRAM(スタック型構
造)においては、上記キャパシタ51bなどの存在によ
り、メモリセル部51の各メモリセルアレイ領域51a
は他の部分(たとえば、周辺回路部52)に比較して厚
く、段差を持って形成されるようになっている。In the DRAM (stack type structure) having such a structure, each memory cell array region 51a of the memory cell portion 51 is formed due to the presence of the capacitor 51b and the like.
Is thicker than other portions (for example, the peripheral circuit portion 52) and is formed with a step.
【0059】なお、上記キャパシタ51b、上記ワード
線54、および上記ビット線55の相互間には、たとえ
ば二酸化シリコン膜56が設けられている。一方、メモ
リセル部51の上部には上記各ワード線54の配線抵抗
を下げるための第1の配線としての裏打ち(シャント)
用のメタル配線(導電体)57が、また周辺回路部52
の上部には上記ビット線55につながる第2の配線とし
てのメタル配線(導電体)58が、それぞれ二酸化シリ
コン膜59を介して設けられている。Note that, for example, a silicon dioxide film 56 is provided between the capacitor 51b, the word line 54, and the bit line 55. On the other hand, a shunt as a first wiring for lowering the wiring resistance of each of the word lines 54 is provided above the memory cell unit 51.
Metal wiring (conductor) 57 for the peripheral circuit 52
Metal wirings (conductors) 58 as second wirings connected to the bit lines 55 are provided via silicon dioxide films 59 respectively.
【0060】この二酸化シリコン膜59の膜厚は、たと
えば4000オングストローム以上とされる。裏打ち用
のメタル配線57は、たとえばメモリセル部51のメモ
リセルアレイ領域51aの相互間において、二酸化シリ
コン膜56,59に形成されるコンタクトホール60を
介して、上記ワード線54のそれぞれと接続されてい
る。The thickness of silicon dioxide film 59 is, for example, 4000 angstroms or more. The backing metal wiring 57 is connected to each of the word lines 54 via contact holes 60 formed in the silicon dioxide films 56 and 59, for example, between the memory cell array regions 51a of the memory cell portion 51. I have.
【0061】メタル配線58は、たとえば周辺回路部5
2において、二酸化シリコン膜59に形成されるコンタ
クトホール61を介して、上記ビット線55と接続され
ている。The metal wiring 58 is formed, for example, in the peripheral circuit 5
2, it is connected to the bit line 55 via a contact hole 61 formed in the silicon dioxide film 59.
【0062】上記メタル配線57,58は、たとえばワ
ード線54を形成するポリシリコンよりも配線抵抗の小
さいアルミニウム(Al)などを材料として一様に堆積
された導電層の上面を、表面研磨法により除去して平滑
化した後、後述するレジストをマスクとする異方性エッ
チングによって形成されるようになっている。The metal wirings 57 and 58 are formed by polishing the upper surface of a conductive layer uniformly deposited using, for example, aluminum (Al) having a lower wiring resistance than the polysilicon forming the word lines 54 by a surface polishing method. After removing and smoothing, it is formed by anisotropic etching using a resist described later as a mask.
【0063】この場合、導電層の上面の高さが一平面内
となるように加工した後、メタル配線57,58のパタ
ーニングを行うようになっており、メモリセル部51の
ワード線54を裏打ちするメタル配線57の膜厚は、メ
タル配線58の膜厚よりも下地段差分だけ薄くなってい
る。In this case, after processing so that the height of the upper surface of the conductive layer is within one plane, the metal wirings 57 and 58 are patterned, and the word lines 54 of the memory cell portion 51 are lined. The thickness of the metal wiring 57 to be formed is smaller than the thickness of the metal wiring 58 by the difference between the underlying steps.
【0064】これは、メモリセル部51のワード線54
を裏打ちするメタル配線57の配線容量を考えるとき、
有利となる。逆に、周辺回路部52におけるメタル配線
58は、下地段差がない分だけメタル配線57よりも必
然的に厚くなっており、大電流を流す際の低抵抗化、お
よび信頼性の向上化のためにはたいへん望ましい。This is because the word line 54 of the memory cell portion 51
When considering the wiring capacitance of the metal wiring 57 that backs
This is advantageous. Conversely, the metal wiring 58 in the peripheral circuit section 52 is inevitably thicker than the metal wiring 57 by the absence of the base step, so as to reduce the resistance when a large current flows and to improve the reliability. Is very desirable.
【0065】また、メモリセル部51および周辺回路部
52の上層には、層間絶縁膜62を介して、上記ビット
線55に沿って多層配線を形成する上層配線63が設け
られている。On the upper layer of the memory cell section 51 and the peripheral circuit section 52, an upper layer wiring 63 for forming a multilayer wiring along the bit line 55 is provided via an interlayer insulating film 62.
【0066】この上層配線63は、上記層間絶縁膜62
の表面を平坦化した後に、たとえばAlをパターニング
することにより形成されるもので、メモリセル部51の
各メモリセルアレイ領域51aにおいては、上記ワード
線54を裏打ちするためのメタル配線57のそれぞれと
コンタクトホール64を介して接続され、周辺回路部5
2においては、上記メタル配線58とコンタクトホール
65を介して接続されている。The upper wiring 63 is formed of the interlayer insulating film 62
Is formed by, for example, patterning Al after flattening the surface of the memory cell. In each memory cell array region 51a of the memory cell portion 51, a contact is made with each of metal wirings 57 for backing the word line 54. The peripheral circuit unit 5 is connected through a hole 64.
2 is connected to the metal wiring 58 via a contact hole 65.
【0067】すなわち、平坦化された層間絶縁膜62に
上層配線63とのコンタクトのためのホールが開孔さ
れ、この後、たとえばAlが一様に堆積されて後述する
レジストをマスクとする異方性エッチングにより所定の
形状にパターニングされることで、コンタクトホール6
4,65および上層配線63は形成される。That is, a hole for contact with the upper wiring 63 is formed in the flattened interlayer insulating film 62, and thereafter, for example, Al is uniformly deposited and anisotropically formed using a resist described later as a mask. The contact hole 6 is patterned into a predetermined shape by reactive etching.
4, 65 and the upper wiring 63 are formed.
【0068】この場合、上記メタル配線57,58の上
面の高さが一平面内となるようにあらかじめ加工されて
いるため、層間絶縁膜62の表面の平坦化は容易に可能
であり、上層配線63のパターニングを簡単に行い得
る。In this case, since the upper surfaces of the metal wirings 57 and 58 are processed in advance so that the heights are within one plane, the surface of the interlayer insulating film 62 can be easily flattened, and the upper wirings can be easily formed. 63 can be easily patterned.
【0069】また、上記メタル配線57,58までの深
さが均一となって、コンタクトホール64,65も簡単
に形成することができる。そして、メモリセル部51お
よび周辺回路部52の最上部にはパッシベーション膜6
6が形成されて、素子の表面が保護された構成とされて
いる。Further, since the depths up to the metal wirings 57 and 58 become uniform, the contact holes 64 and 65 can be easily formed. The passivation film 6 is formed on the top of the memory cell section 51 and the peripheral circuit section 52.
6 is formed, and the surface of the element is protected.
【0070】次に、上記したDRAMの製造方法につい
て説明する。図6は、上記した第1の形態にかかるDR
AMの製造工程の概略を示すものである。なお、ここで
は図5のA−A´線に沿う断面を用いて説明する。Next, a method of manufacturing the above-described DRAM will be described. FIG. 6 shows the DR according to the first embodiment.
1 shows an outline of an AM manufacturing process. Here, description will be made using a cross section taken along the line AA 'in FIG.
【0071】たとえば、半導体基板53上に、メモリセ
ル部51の各メモリセルアレイ領域51aにおけるセル
(キャパシタ51bと図示せぬMOSトランジスタとか
らなる)、周辺回路部52、ワード線54、二酸化シリ
コン膜56、およびビット線55などが段差を持って形
成された後、二酸化シリコン膜59が形成される(同図
(a))。For example, on a semiconductor substrate 53, a cell (consisting of a capacitor 51b and a MOS transistor (not shown)) in each memory cell array region 51a of a memory cell portion 51, a peripheral circuit portion 52, a word line 54, a silicon dioxide film 56 , And bit line 55 are formed with a step, and then a silicon dioxide film 59 is formed (FIG. 7A).
【0072】続いて、上記周辺回路部52の二酸化シリ
コン膜59にビット線55とのコンタクトのためのホー
ルが開孔された後(メモリセル部51の各メモリセルア
レイ領域51aの相互間においては、上記ワード線54
とのコンタクトのためのホールが同様に開孔される)、
ポリシリコンよりも配線抵抗の小さいAlなどを材料と
する導電層67が、上記二酸化シリコン膜59上に一様
に堆積される(同図(b))。Subsequently, after a hole is opened in the silicon dioxide film 59 of the peripheral circuit portion 52 for contact with the bit line 55 (between the memory cell array regions 51a of the memory cell portion 51, The word line 54
A hole for contact with the same is also opened),
A conductive layer 67 made of Al or the like having a lower wiring resistance than polysilicon is uniformly deposited on the silicon dioxide film 59 (FIG. 2B).
【0073】この場合、Alなどの金属材料がスパッタ
などにより堆積されることで、上記ホール内に埋め込ま
れてコンタクトホール60,61が形成されるととも
に、メモリセル部51のワード線54を裏打ちするため
のメタル配線57、および上記周辺回路部52のメタル
配線58を形成するための導電層67が成膜される。In this case, by depositing a metal material such as Al by sputtering or the like, the contact holes 60 and 61 are buried in the holes and the word lines 54 of the memory cell portion 51 are lined. And a conductive layer 67 for forming the metal wiring 58 of the peripheral circuit section 52 are formed.
【0074】上記二酸化シリコン膜59上に堆積された
導電層67は、たとえば表面研磨法により、その表面が
徐々にエッチングされて除去され、上面の高さが一定と
なるように加工される(同図(c))。The surface of the conductive layer 67 deposited on the silicon dioxide film 59 is gradually etched and removed by, for example, a surface polishing method so that the height of the upper surface becomes constant. Figure (c).
【0075】すなわち、半導体基板53上には、メモリ
セル部51による下地段差が存在するため、これに沿っ
て導電層67が堆積されることによって生じる、実際の
堆積膜厚よりも厚い領域があらかじめ十分に除去され
る。That is, since there is an underlying step due to the memory cell portion 51 on the semiconductor substrate 53, a region thicker than the actual deposited film thickness caused by the deposition of the conductive layer 67 along the underlying step is previously formed. Sufficiently removed.
【0076】これにより、基板53上のすべての領域に
ついて、メタル配線57,58をパターニングする直前
の導電層67の膜厚を、実際に堆積された導電層67の
厚さと同じか、それ以下とすることができる。Thus, the thickness of the conductive layer 67 immediately before patterning the metal wirings 57 and 58 is equal to or less than the thickness of the actually deposited conductive layer 67 for all the regions on the substrate 53. can do.
【0077】したがって、後の、メタル配線加工時の異
方性エッチングの際のエッチング量を、周辺回路部52
での導電層67の厚さが十分に除去される時間に設定す
ることにより、メタル配線57,58の形成が容易に可
能となる。Therefore, the amount of etching performed later in the anisotropic etching during the processing of the metal wiring is reduced by the peripheral circuit portion 52.
By setting the time at which the thickness of the conductive layer 67 is sufficiently removed, the metal wirings 57 and 58 can be easily formed.
【0078】なお、この第1の形態の場合、導電層67
の下の二酸化シリコン膜59は十分に厚く形成されるた
め、二酸化シリコン膜59の下地までが誤ってエッチン
グされることはない。In the case of the first embodiment, the conductive layer 67
Since the silicon dioxide film 59 below the silicon dioxide film 59 is formed sufficiently thick, the silicon dioxide film 59 is not erroneously etched down to the base.
【0079】また、メモリセル部51の二酸化シリコン
膜59は少し削られるが、導電層67と二酸化シリコン
膜59とのエッチングレートが異なるため、その量は極
めて少なく、素子の特性に影響することもない。Although the silicon dioxide film 59 of the memory cell portion 51 is slightly removed, the amount of the silicon dioxide film 59 is extremely small because the etching rates of the conductive layer 67 and the silicon dioxide film 59 are different, which may affect the characteristics of the element. Absent.
【0080】さらには、導電層67の上面の高さが一平
面内となるようにあらかじめ加工されることで、導電層
67の膜厚を局所的に変えることができるようになる。
たとえば、メモリセル部51上の導電層67の膜厚を薄
く、周辺回路部52上の導電層67の膜厚を厚くできる
ようになる。Further, the thickness of the conductive layer 67 can be locally changed by processing in advance so that the height of the upper surface of the conductive layer 67 is within one plane.
For example, the thickness of the conductive layer 67 on the memory cell section 51 can be reduced, and the thickness of the conductive layer 67 on the peripheral circuit section 52 can be increased.
【0081】この結果、後の、メタル配線加工時におい
て、メモリセル部51と周辺回路部52とで、それぞれ
膜厚の異なるメタル配線57,58を形成することが可
能となる。As a result, it is possible to form metal wirings 57 and 58 having different film thicknesses in the memory cell portion 51 and the peripheral circuit portion 52 at the time of metal wiring processing later.
【0082】しかる後、リソグラフィによってレジスト
68がパターニングされ、このレジスト68をマスクに
して異方性エッチングが行われる(同図(d))。これ
により、メモリセル部51においては、周辺回路部52
におけるメタル配線58よりも薄い裏打ち用のメタル配
線57が、また周辺回路部52においては、メモリセル
部51における裏打ち用のメタル配線57よりも厚いメ
タル配線58が、それぞれ形成される。Thereafter, the resist 68 is patterned by lithography, and anisotropic etching is performed using the resist 68 as a mask (FIG. 4D). Thereby, in the memory cell unit 51, the peripheral circuit unit 52
In the peripheral circuit portion 52, a metal wire 58 thinner than the metal wire 58 is formed, and in the peripheral circuit portion 52, a metal wire 58 thicker than the metal wire 57 in the memory cell portion 51 is formed.
【0083】そして、上記レジスト68を除去した後、
層間絶縁膜62の堆積および平坦化、上層配線63との
コンタクトのためのホールの開孔、金属材料の堆積によ
るコンタクトホール64,65の形成、上層配線63の
パターニング、さらにはパッシベーション膜66の形成
などが行われることにより、前記の図5に示したDRA
Mがかたちづくられる。After removing the resist 68,
Deposition and planarization of the interlayer insulating film 62, opening of holes for contact with the upper wiring 63, formation of contact holes 64 and 65 by deposition of a metal material, patterning of the upper wiring 63, and formation of a passivation film 66 The DRA shown in FIG.
M is formed.
【0084】この場合、上記メタル配線57,58の上
面の高さが一定とされているため、層間絶縁膜62の表
面の平坦化が容易で、しかも上層配線63とのコンタク
トの深さを一様とすることが可能となり、上層配線63
のパターニングおよびコンタクトホール64,65の形
成が簡単に行えるものである。In this case, since the upper surfaces of the metal wirings 57 and 58 have a constant height, the surface of the interlayer insulating film 62 can be easily flattened, and the depth of contact with the upper wiring 63 can be reduced. The upper wiring 63
And the formation of the contact holes 64 and 65 can be easily performed.
【0085】上記したように、この第1の形態によれ
ば、導電層の上面をあらかじめ平滑化し、導電体の上面
を同一平面として形成できるようにしているため、デバ
イス特性の最適化のために、メタル配線の膜厚を局所的
に変えながらも、多層配線を形成する場合の、上層配線
のパターニングおよびコンタクトホールの形成が容易に
可能となる。As described above, according to the first embodiment, the upper surface of the conductive layer is smoothed in advance so that the upper surface of the conductor can be formed on the same plane. In addition, even when the thickness of the metal wiring is locally changed, the patterning of the upper wiring and the formation of the contact hole can be easily performed when the multilayer wiring is formed.
【0086】すなわち、メモリセル部での導電層の膜厚
と周辺回路部での導電層の膜厚とを変化させながらも、
導電層の上面の高さをそろえることにより、メタル配線
上の層間絶縁膜の表面の平坦化が容易となるとともに、
上層配線とのコンタクトの深さを一様とすることが可能
となるため、上層配線のパターニングおよびコンタクト
ホールの形成が簡単に行えるようになるものである。That is, while changing the thickness of the conductive layer in the memory cell portion and the thickness of the conductive layer in the peripheral circuit portion,
By making the height of the upper surface of the conductive layer uniform, it becomes easy to flatten the surface of the interlayer insulating film on the metal wiring,
Since the depth of the contact with the upper layer wiring can be made uniform, patterning of the upper layer wiring and formation of a contact hole can be easily performed.
【0087】しかも、配線抵抗を下げるために薄くした
いメタル配線と、大電流を流すために低抵抗化したり、
信頼性の向上のために厚くしたいメタル配線とを、それ
ぞれ形成することが可能となるなど、より最適なデバイ
ス特性が得られるようになる。In addition, a metal wiring which is desired to be thin to lower the wiring resistance, a resistance lowering to allow a large current to flow,
More optimal device characteristics can be obtained, for example, it is possible to form a metal wiring to be thickened to improve reliability.
【0088】特に、高集積化にともなってキャパシタの
高さが増えつつあるスタック型構造のDRAMにおい
て、非常に有用である。なお、上記したメタル配線の上
面の高さを一定にそろえる方法としては、導電層の表面
を研磨することにより行う方法に限らず、たとえばメタ
ル配線の埋め込みによって行うようにすることもでき
る。In particular, the present invention is very useful for a DRAM having a stacked structure in which the height of a capacitor is increasing as the degree of integration increases. The method of making the height of the upper surface of the metal wiring uniform is not limited to the method of polishing the surface of the conductive layer, but may be the method of embedding the metal wiring.
【0089】この、メタル配線を埋め込むことによって
上面の高さを一定にそろえる方法について、以下に説明
する。図7,図8は、第2の形態にかかるDRAMの製
造工程の概略を示すものである。なお、ここでは図5の
A−A´線に沿う断面を用いて説明する。A method for making the upper surface uniform by embedding metal wiring will be described below. 7 and 8 show the outline of the manufacturing process of the DRAM according to the second embodiment. Here, description will be made using a cross section taken along the line AA 'in FIG.
【0090】たとえば、半導体基板53上に、メモリセ
ル部51の各メモリセルアレイ領域51aにおけるセル
(キャパシタ51bと図示せぬMOSトランジスタとか
らなる)、周辺回路部52、ワード線54、二酸化シリ
コン膜56、およびビット線55などが段差を持って形
成された後、二酸化シリコン膜59が形成される。For example, on a semiconductor substrate 53, a cell (consisting of a capacitor 51b and a MOS transistor not shown) in each memory cell array region 51a of a memory cell portion 51, a peripheral circuit portion 52, a word line 54, a silicon dioxide film 56 , And bit line 55 are formed with a step, and then silicon dioxide film 59 is formed.
【0091】また、上記周辺回路部52の二酸化シリコ
ン膜59にビット線55とのコンタクトのためのホール
が開孔された後(メモリセル部51の各メモリセルアレ
イ領域51aの相互間においては、上記ワード線54と
のコンタクトのためのホールが同様に開孔される)、層
間絶縁膜62が上記二酸化シリコン膜59上に一様に堆
積される(以上、図7(a))。After a hole is opened in the silicon dioxide film 59 of the peripheral circuit portion 52 for contact with the bit line 55 (the above-mentioned region between the respective memory cell array regions 51a of the memory cell portion 51). A hole for contact with the word line 54 is similarly formed), and an interlayer insulating film 62 is uniformly deposited on the silicon dioxide film 59 (FIG. 7A).
【0092】上記二酸化シリコン膜59上に堆積された
層間絶縁膜62は、たとえば表面研磨法により、その表
面が徐々にエッチングされて除去され、上面の高さが一
定となるように加工される(図7(b))。The surface of the interlayer insulating film 62 deposited on the silicon dioxide film 59 is gradually etched and removed by, for example, a surface polishing method, and is processed so that the height of the upper surface becomes constant. FIG. 7 (b).
【0093】しかる後、リソグラフィによってレジスト
71がパターニングされ、このレジスト71をマスクに
して異方性エッチングが行われる。これにより、メモリ
セル部51において、上記ワード線54を裏打ちするた
めのメタル配線を埋め込むための第1の溝72が、層間
絶縁膜62を貫通するようにして開孔される(図7
(c))。Thereafter, the resist 71 is patterned by lithography, and anisotropic etching is performed using the resist 71 as a mask. As a result, in the memory cell portion 51, a first groove 72 for embedding a metal wiring for lining the word line 54 is opened so as to penetrate the interlayer insulating film 62 (FIG. 7).
(C)).
【0094】そして、上記レジスト71が除去された
後、再度、レジスト73がパターニングされ、このレジ
スト73をマスクにして異方性エッチングが行われる。
これにより、周辺回路部52において、上記ビット線5
5と接続されるメタル配線を埋め込むための、上記第1
の溝72よりも深い第2の溝74が、層間絶縁膜62を
貫通するようにして開孔される(図8(a))。After the resist 71 is removed, the resist 73 is patterned again, and anisotropic etching is performed using the resist 73 as a mask.
Thereby, in the peripheral circuit section 52, the bit line 5
5 for embedding the metal wiring connected to
A second groove 74 deeper than the groove 72 is formed so as to penetrate the interlayer insulating film 62 (FIG. 8A).
【0095】この後、レジスト73が除去され、ポリシ
リコンよりも配線抵抗の小さいAlなどを材料とする導
電層が、上記層間絶縁膜62上に一様に堆積される。こ
の場合、Alなどの金属材料がスパッタなどにより堆積
されることで、上記ホール内に埋め込まれてコンタクト
ホール60,61が形成される。Thereafter, the resist 73 is removed, and a conductive layer made of Al or the like having a lower wiring resistance than polysilicon is uniformly deposited on the interlayer insulating film 62. In this case, the contact holes 60 and 61 are formed by being buried in the holes by depositing a metal material such as Al by sputtering or the like.
【0096】また、上記層間絶縁膜62上に堆積された
導電層は、たとえば表面研磨法により、その表面が徐々
にエッチングされて除去され、上面の高さが一定となる
ように加工される。Further, the surface of the conductive layer deposited on the interlayer insulating film 62 is gradually etched and removed by, for example, a surface polishing method so that the height of the upper surface becomes constant.
【0097】これにより、メモリセル部51のワード線
54を裏打ちするためのメタル配線57、および上記周
辺回路部52のメタル配線58が、それぞれの溝72,
74内に埋め込まれる形で形成される(図8(b))。As a result, the metal wiring 57 for backing the word line 54 of the memory cell section 51 and the metal wiring 58 of the peripheral circuit section 52 are formed in the respective grooves 72,
It is formed so as to be embedded in 74 (FIG. 8B).
【0098】このようにして、上面の高さが一定とされ
たメタル配線57,58がそれぞれ形成されると、層間
絶縁膜62の堆積および平坦化、上層配線63とのコン
タクトのためのホールの開孔、金属材料の堆積によるコ
ンタクトホール64,65の形成、上層配線63のパタ
ーニング、さらにはパッシベーション膜66の形成が同
様にして行われることにより、前記の図5に示したDR
AMがかたちづくられる。In this manner, when metal wires 57 and 58 having the upper surfaces of which the heights are constant are formed, the interlayer insulating film 62 is deposited and flattened, and holes for contact with the upper layer wire 63 are formed. Opening, formation of contact holes 64 and 65 by depositing a metal material, patterning of upper layer wiring 63, and formation of passivation film 66 are performed in the same manner, and thus DR shown in FIG.
AM is shaped.
【0099】この第2の形態の場合にも、上記メタル配
線57,58の上面の高さが一定とされているため、層
間絶縁膜62の表面の平坦化が容易で、しかも上層配線
63とのコンタクトの深さを一様とすることが可能とな
り、上層配線63のパターニングおよびコンタクトホー
ル64,65の形成が簡単に行えるものである。Also in the case of the second embodiment, since the upper surfaces of the metal wires 57 and 58 have a constant height, the surface of the interlayer insulating film 62 can be easily flattened. The contact depth can be made uniform, and the patterning of the upper wiring 63 and the formation of the contact holes 64 and 65 can be easily performed.
【0100】また、メモリセル部51においては、周辺
回路部52におけるメタル配線58よりも薄い裏打ち用
のメタル配線57が、また周辺回路部52においては、
メモリセル部51における裏打ち用のメタル配線57よ
りも厚いメタル配線58がそれぞれ形成され、デバイス
特性の最適化も図れる。In the memory cell section 51, a backing metal wiring 57 thinner than the metal wiring 58 in the peripheral circuit section 52, and in the peripheral circuit section 52,
Metal wires 58 thicker than the backing metal wires 57 in the memory cell portion 51 are formed, respectively, and device characteristics can be optimized.
【0101】このように、上記した第2の形態によれ
ば、表面が平坦化された層間絶縁膜に深さの異なる溝を
形成しておき、この溝内にメタル配線を埋め込むことに
よっても、デバイス特性の最適化のために、メタル配線
の膜厚を局所的に変えながらも、メタル配線の上面の高
さを同一平面上にそろえることが可能となる。As described above, according to the above-described second embodiment, grooves having different depths are formed in an interlayer insulating film having a flattened surface, and a metal wiring is buried in the grooves. In order to optimize the device characteristics, the height of the upper surface of the metal wiring can be made uniform on the same plane while locally changing the thickness of the metal wiring.
【0102】したがって、前述の第1の形態と同様に、
多層配線を形成する場合の、上層配線のパターニングお
よびコンタクトホールの形成が容易に可能となるもので
ある。Therefore, similar to the first embodiment,
In the case of forming a multilayer wiring, patterning of an upper wiring and formation of a contact hole can be easily performed.
【0103】なお、この第2の形態の場合、メタル配線
の埋め込みは同一工程により同時に行うものに限らず、
別工程に分けて行う、つまり第1の溝内への埋め込みの
後、第2の溝の形成および埋め込みを行うようにするこ
とも可能である。In the case of the second embodiment, the embedding of the metal wiring is not limited to being performed simultaneously in the same step.
It is also possible to separate the steps, that is, to form and fill the second groove after filling the first groove.
【0104】また、DRAMにのみ適用されるものでは
なく、スタック型構造を有する他の半導体装置にも容易
に適用できる。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。The present invention is not limited to the DRAM, but can be easily applied to other semiconductor devices having a stacked structure. Of course, various modifications can be made without departing from the scope of the present invention.
【0105】[0105]
【発明の効果】以上、詳述したようにこの発明によれ
ば、導電体の厚さを局所的に変えながらも、導電体の上
面の高さをそろえることができ、多層配線の形成に適し
た半導体装置の製造方法を提供できる。As described above, according to the present invention, the height of the upper surface of the conductor can be made uniform while locally changing the thickness of the conductor, which is suitable for forming a multilayer wiring. And a method for manufacturing a semiconductor device.
【図1】この発明にかかるMOSトランジスタの構造を
概略的に示す断面図。FIG. 1 is a sectional view schematically showing the structure of a MOS transistor according to the present invention.
【図2】同じく、MOSトランジスタの製造にかかる各
工程の概略を説明するために示す断面図。FIG. 2 is a cross-sectional view schematically illustrating each step of manufacturing a MOS transistor.
【図3】MOSトランジスタの他の製造工程の概略を説
明するために示す断面図。FIG. 3 is a cross-sectional view for illustrating an outline of another manufacturing process of the MOS transistor.
【図4】積層ゲート構造を例に、MOSトランジスタの
製造工程の概略を説明するために示す断面図。FIG. 4 is a cross-sectional view for explaining an outline of a manufacturing process of a MOS transistor, taking a stacked gate structure as an example.
【図5】この発明の実施の第1の形態にかかるDRAM
の構造を概略的に示す構成図。FIG. 5 is a DRAM according to the first embodiment of the present invention;
FIG. 2 is a configuration diagram schematically showing the structure of FIG.
【図6】同じく、DRAMの製造にかかる各工程の概略
を説明するために示す断面図。FIG. 6 is a cross-sectional view for explaining an outline of each process relating to the manufacture of the DRAM.
【図7】この発明の実施の第2の形態にかかるDRAM
の製造工程の概略を説明するために示す断面図。FIG. 7 is a DRAM according to a second embodiment of the present invention;
Sectional drawing shown for demonstrating the outline of the manufacturing process of FIG.
【図8】同じく、第2の形態にかかるDRAMの製造工
程の概略を説明するために示す断面図。FIG. 8 is also a cross-sectional view schematically illustrating the manufacturing process of the DRAM according to the second embodiment.
【図9】従来技術とその問題点を説明するために示すM
OSトランジスタの製造にかかる各工程の概略図。FIG. 9 is a diagram showing M to explain a conventional technique and its problems;
FIG. 4 is a schematic view of each step involved in manufacturing an OS transistor.
10,20…P型半導体基板 11…素子分離用酸化膜 12,22…ゲート酸化膜 13,23…導電層 14,24…レジスト 15a,25…ゲート電極 16…拡散領域 21…窒化シリコン膜 31…金属シリサイド層 51…メモリセル部 51a…メモリセルアレイ領域 51b…キャパシタ 52…周辺回路部 53…半導体基板 54…ワード線 55…ビット線 57,58…メタル配線 62…層間絶縁膜 63…上層配線 67…導電層 68,71,73…レジスト 72…第1の溝 74…第2の溝。 10, 20 P-type semiconductor substrate 11 Element isolation oxide film 12, 22 Gate oxide film 13, 23 Conductive layer 14, 24 Resist 15a, 25 Gate electrode 16 Diffusion region 21 Silicon nitride film 31 Metal silicide layer 51 Memory cell part 51a Memory cell array area 51b Capacitor 52 Peripheral circuit part 53 Semiconductor substrate 54 Word line 55 Bit line 57, 58 Metal wiring 62 Interlayer insulating film 63 Upper wiring 67 Conductive layers 68, 71, 73: resist 72: first groove 74: second groove
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/8242 H01L 27/108 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/8242 H01L 27/108
Claims (3)
する工程と、 表面研磨法により前記絶縁膜の上面を平坦化する工程
と、 この平坦化された前記絶縁膜の、前記段差上の表面には
第1の溝を、また前記半導体基板上の表面には前記第1
の溝よりも深い第2の溝を形成する工程と、 この第1,第2の溝の形成された前記絶縁膜上に導電層
を堆積する工程と、 この導電層の表面を研磨して前記絶縁膜上の前記溝以外
の導電層を除去し、前記第1,第2の溝内にそれぞれ導
電体を埋め込んでなる、上面が同一平面とされた第1,
第2の配線を同時に形成する工程とを具備してなり、 前記工程により形成される、前記第1の配線はメモリの
ワード線を裏打ちするための配線であって、前記第2の
配線はメモリの周辺回路のための配線である ことを特徴
とする半導体装置の製造方法。A step of forming a step on a semiconductor substrate; a step of forming an insulating film on the semiconductor substrate having the step formed therein; and a step of flattening an upper surface of the insulating film by a surface polishing method. A first groove is formed on a surface of the flattened insulating film on the step, and a first groove is formed on a surface on the semiconductor substrate.
Forming a second groove deeper than the first groove, a step of depositing a conductive layer on the insulating film in which the first and second grooves are formed, and polishing the surface of the conductive layer to form the second groove. A conductive layer other than the groove on the insulating film is removed, and a conductor is embedded in each of the first and second grooves.
It comprises a step of forming a second wiring simultaneously, the step is formed by, the first wiring memory
Wiring for backing a word line,
A method for manufacturing a semiconductor device, wherein the wiring is a wiring for a peripheral circuit of a memory .
アレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 表面を研磨して前記絶縁膜の上面を平坦化する工程と、 この平坦化された前記絶縁膜の表面に第1の溝を形成す
る工程と、 この第1の溝とは深さの異なる第2の溝を前記絶縁膜の
表面に形成する工程と、 この第1,第2の深さの異なる溝の形成された前記絶縁
膜上に導電層を堆積する工程と、 この導電層の表面を研磨して前記絶縁膜上の前記溝以外
の導電層を除去し、前記溝内に導電体を形成する工程と
からなり、 前記段差上には第1の溝を形成してメモリのワード線を
裏打ちするための配線を、また前記段差以外の前記半導
体基板上には第2の溝を形成してメモリの周辺回路のた
めの配線を、それぞれ形成するようにしたことを特徴と
する半導体装置の製造方法。A step of forming a memory cell array region with a step on the semiconductor substrate; a step of forming an insulating film along the step on the semiconductor substrate on which the memory cell array region is formed; A step of polishing to flatten the upper surface of the insulating film; a step of forming a first groove in the flattened surface of the insulating film; and a second step having a different depth from the first groove. Forming a groove on the surface of the insulating film; depositing a conductive layer on the insulating film on which the first and second grooves having different depths are formed; and polishing the surface of the conductive layer. Removing a conductive layer other than the groove on the insulating film to form a conductor in the groove, and forming a first groove on the step to line up a word line of the memory. Wiring on the semiconductor substrate other than the step. Method of manufacturing a semiconductor device wiring, characterized in that in order to form each for the peripheral circuit of the memory to form.
アレイ領域を形成する工程と、 このメモリセルアレイ領域の形成された前記半導体基板
上に前記段差に沿って絶縁膜を形成する工程と、 表面を研磨して前記絶縁膜の上面を平坦化する工程と、 この平坦化された前記絶縁膜の、前記段差上の表面に第
1の溝を形成する工程と、 この第1の溝の形成された前記絶縁膜上に導電層を堆積
する工程と、 この絶縁膜上に堆積された導電層の表面を研磨して前記
第1の溝内にメモリのワード線を裏打ちするための配線
を形成する工程と、 前記絶縁膜の、前記段差以外の前記半導体基板上の表面
に、前記第1の溝とは深さの異なる第2の溝を形成する
工程と、 この第2の溝の形成された前記絶縁膜上に導電層を堆積
する工程と、 この絶縁膜上に堆積された導電層の表面を研磨して前記
第2の溝内にメモリの周辺回路のための配線を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。A step of forming a memory cell array region with a step on a semiconductor substrate; a step of forming an insulating film along the step on the semiconductor substrate on which the memory cell array region is formed; Polishing, flattening the upper surface of the insulating film; forming a first groove on the surface of the flattened insulating film on the step; forming the first groove; A step of depositing a conductive layer on the insulating film; and a step of polishing a surface of the conductive layer deposited on the insulating film to form wiring for backing a word line of the memory in the first groove. Forming a second groove having a depth different from that of the first groove on a surface of the insulating film other than the step on the semiconductor substrate; and forming the second groove on the surface of the semiconductor substrate. Depositing a conductive layer on the insulating film; and depositing a conductive layer on the insulating film. Method of manufacturing a semiconductor device is characterized in that comprising a step of forming a wiring for the conductive layer peripheral circuit of the memory polished to within said second groove surface.
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