JP3137431B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- substrate
- integrated circuit
- semiconductor integrated
- circuit device
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Photovoltaic Devices (AREA)
- Recrystallisation Techniques (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するもので、とくには該装置を形成する各素子が形成さ
れる半導体基板の構成および素子間分離の構成にかかっ
て、論理処理半導体集積回路装置（以下、ロジックＩＣ
と称する）や記憶用半導体集積回路装置（以下、メモリ
ＩＣと称する）から光電変換用半導体集積回路装置（フ
ォトセンサＩＣと称する）やバイポーラとＭＯＳ混在半
導体集積回路装置（以下、ＢｉＣＭＯＳＩＣと称する）
にまでいたる広範囲の半導体集積回路装置に関する。
するもので、とくには該装置を形成する各素子が形成さ
れる半導体基板の構成および素子間分離の構成にかかっ
て、論理処理半導体集積回路装置（以下、ロジックＩＣ
と称する）や記憶用半導体集積回路装置（以下、メモリ
ＩＣと称する）から光電変換用半導体集積回路装置（フ
ォトセンサＩＣと称する）やバイポーラとＭＯＳ混在半
導体集積回路装置（以下、ＢｉＣＭＯＳＩＣと称する）
にまでいたる広範囲の半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ等で構成されるロジック
ＩＣ（以下、ＣＭＯＳＩＣと称する）やメモリＩＣにお
いて素子形成がなされる（以下、用いられると称する）
半導体基板はチョコラルスキー（Czochralski)法にて結
晶成長された単一のＳｉ半導体基板（以下、ＣＺ基板と
称する）が主である。図２４にこのＣＺ基板上形成され
た従来の一般的ＣＭＯＳＩＣの断面図を示す。
ＩＣ（以下、ＣＭＯＳＩＣと称する）やメモリＩＣにお
いて素子形成がなされる（以下、用いられると称する）
半導体基板はチョコラルスキー（Czochralski)法にて結
晶成長された単一のＳｉ半導体基板（以下、ＣＺ基板と
称する）が主である。図２４にこのＣＺ基板上形成され
た従来の一般的ＣＭＯＳＩＣの断面図を示す。
【０００３】また、ＤＲＡＭ等に代表されるメモリＩＣ
やＣＣＤ等に代表される一部のフォトセンサＩＣやＢｉ
ＣＭＯＳＩＣにおいてはＣＺ基板２６１上にＳｉをエピ
タキシャル成長したエピタキシャル層（以下、エピ層と
称する）を設けた半導体基板（以下、ＣＺエピ基板と称
する）を用いている。半導体基板の欠陥に起因する歩留
低下を防ぐためである。エピ層には製造工程中の熱処理
により析出してＳｉと結合して欠陥の原因となる酸素が
微量しか含まれていないからである。
やＣＣＤ等に代表される一部のフォトセンサＩＣやＢｉ
ＣＭＯＳＩＣにおいてはＣＺ基板２６１上にＳｉをエピ
タキシャル成長したエピタキシャル層（以下、エピ層と
称する）を設けた半導体基板（以下、ＣＺエピ基板と称
する）を用いている。半導体基板の欠陥に起因する歩留
低下を防ぐためである。エピ層には製造工程中の熱処理
により析出してＳｉと結合して欠陥の原因となる酸素が
微量しか含まれていないからである。
【０００４】図２５に従来の半導体集積回路装置を示す
ＣＺエピ基板上に形成された一般的なＤＲＡＭセルの模
式的断面図を、又図２６には従来の半導体集積回路装置
を示すＣＺエピ基板上に形成された一般的なＢｉＣＭＯ
ＳＩＣの模式的断面図を示す。
ＣＺエピ基板上に形成された一般的なＤＲＡＭセルの模
式的断面図を、又図２６には従来の半導体集積回路装置
を示すＣＺエピ基板上に形成された一般的なＢｉＣＭＯ
ＳＩＣの模式的断面図を示す。
【０００５】また、ＰＩＮダイオードやフォトダイオー
ドまたはその複数個配列されたフォトダイオードアレイ
や太陽電池に代表される光起電力素子等のフォトセンサ
ＩＣ類ではゾーンメルティング法にて結晶成長された単
一のＳｉ半導体基板（以下、ＦＺ基板と称する）を用い
ていることもある。ＣＺ基板に比べ高比抵抗が得られる
からである。
ドまたはその複数個配列されたフォトダイオードアレイ
や太陽電池に代表される光起電力素子等のフォトセンサ
ＩＣ類ではゾーンメルティング法にて結晶成長された単
一のＳｉ半導体基板（以下、ＦＺ基板と称する）を用い
ていることもある。ＣＺ基板に比べ高比抵抗が得られる
からである。
【０００６】ＰＩＮダイオードや電子正孔対なだれ増幅
フォトダイオード（アバラシェフォトダイオードとも言
う、以下、ＡＰＤと称する）やフォトダイオードまたは
その複数個配列されたフォトダイオードアレイ等のフォ
トセンサＩＣ類やＢｉＣＭＯＳＩＣ類ではＦＺ基板上に
Ｓｉをエピタキシャル成長したエピタキシャル層（以
下、エピ層と称する）を設けた半導体基板（以下、ＦＺ
エピ基板と称する）を用いることもある。エピ層によっ
て高比抵抗を得ると同時に下地ＦＺ基板によってシリー
ズ抵抗の低減も図れるからである。またＢｉＣＭＯＳＩ
Ｃにおいては素子分離が図れるからである。
フォトダイオード（アバラシェフォトダイオードとも言
う、以下、ＡＰＤと称する）やフォトダイオードまたは
その複数個配列されたフォトダイオードアレイ等のフォ
トセンサＩＣ類やＢｉＣＭＯＳＩＣ類ではＦＺ基板上に
Ｓｉをエピタキシャル成長したエピタキシャル層（以
下、エピ層と称する）を設けた半導体基板（以下、ＦＺ
エピ基板と称する）を用いることもある。エピ層によっ
て高比抵抗を得ると同時に下地ＦＺ基板によってシリー
ズ抵抗の低減も図れるからである。またＢｉＣＭＯＳＩ
Ｃにおいては素子分離が図れるからである。
【０００７】図２７に従来のＦＺエピ基板上に形成され
たＡＰＤの模式的断面図を示す。光起電力素子等におい
てとくにはＰＮ接合ひとつ分の起電力では充分ではなく
図３０に示すように複数個の素子を直列に接続した出力
が得たい場合、図２９に示すように誘電体分離法という
製造方法で形成された基板を用いる（以下、誘電体分離
基板と称する）。
たＡＰＤの模式的断面図を示す。光起電力素子等におい
てとくにはＰＮ接合ひとつ分の起電力では充分ではなく
図３０に示すように複数個の素子を直列に接続した出力
が得たい場合、図２９に示すように誘電体分離法という
製造方法で形成された基板を用いる（以下、誘電体分離
基板と称する）。
【０００８】例えば、図２９（ａ）に示すようにＮ型Ｓ
ｉ基板２９１にまずＶ溝２９２を形成し、次にその表面
に熱酸化などで分離誘電体となるＳｉＯ2 ２９３を形成
する。つぎにその上（図では下）にポリＳｉを数１００
μｍ形成しポリＳｉ基板２９４とする。つぎに反対側の
Ｓｉ基板２９１を研磨していき、Ｖ溝２９２にて各Ｓｉ
基板が分離されるまで研磨する、しかるのち図２９
（ｂ）に示されるようにＰ + 層２９５、Ｎ+ 層２９６、
電極２９７が形成されるものである。
ｉ基板２９１にまずＶ溝２９２を形成し、次にその表面
に熱酸化などで分離誘電体となるＳｉＯ2 ２９３を形成
する。つぎにその上（図では下）にポリＳｉを数１００
μｍ形成しポリＳｉ基板２９４とする。つぎに反対側の
Ｓｉ基板２９１を研磨していき、Ｖ溝２９２にて各Ｓｉ
基板が分離されるまで研磨する、しかるのち図２９
（ｂ）に示されるようにＰ + 層２９５、Ｎ+ 層２９６、
電極２９７が形成されるものである。
【０００９】
【発明が解決しようとする課題】従来の半導体集積回路
装置は前述したような半導体基板構成を取っているが以
下のような解決すべき課題があげられる。第１の問題と
して、まずＣＺ基板単一の構成をとった場合、図２４に
おいて、例えばＰ型不純物ソース領域２４１とＮ型不純
物ウエル領域２４２とＰ型ＣＺ半導体基板領域２４３と
Ｎ型不純物ドレイン領域２４４とで構成される寄生サイ
リスタによって起こるラッチアップに対する耐量の少な
さがある。ＣＭＯＳ構成を採るＤＲＡＭ等のメモリＩＣ
も同様である。また、前述したようにＣＺ基板特有の析
出酸素による欠陥の増加即ち歩留の低下はすべてのＩＣ
に共通の問題である。
装置は前述したような半導体基板構成を取っているが以
下のような解決すべき課題があげられる。第１の問題と
して、まずＣＺ基板単一の構成をとった場合、図２４に
おいて、例えばＰ型不純物ソース領域２４１とＮ型不純
物ウエル領域２４２とＰ型ＣＺ半導体基板領域２４３と
Ｎ型不純物ドレイン領域２４４とで構成される寄生サイ
リスタによって起こるラッチアップに対する耐量の少な
さがある。ＣＭＯＳ構成を採るＤＲＡＭ等のメモリＩＣ
も同様である。また、前述したようにＣＺ基板特有の析
出酸素による欠陥の増加即ち歩留の低下はすべてのＩＣ
に共通の問題である。
【００１０】また該析出酸素によってもたらされるエレ
クトロンとホールが再結合するバンド内再結合中心の増
加はキャリアーライフタイムの低下となって、メモリ電
荷保持特性の低下でＤＲＡＭ、光電変換効率及び電荷輸
送ロスの悪化でＣＣＤにおいて致命的な問題となる。
クトロンとホールが再結合するバンド内再結合中心の増
加はキャリアーライフタイムの低下となって、メモリ電
荷保持特性の低下でＤＲＡＭ、光電変換効率及び電荷輸
送ロスの悪化でＣＣＤにおいて致命的な問題となる。
【００１１】第２の問題として、ＣＺエピ基板の構成を
とった場合、図２５においてＣＺ基板２５１が上層のエ
ピ層２５２に比べて例えば基板比抵抗が数Ωｃｍと低い
場合前述したラッチアップの問題はほぼ解決される。し
かしながら、エピ層は一般に含有酸素は少ないとされて
いるが、製造工程中比較的酸素を多く含有する下地ＣＺ
基板からエピ層に酸素が拡散析出し、前述したようにこ
の析出酸素による欠陥の増加、またこの析出酸素による
エレクトロンとホールが再結合するバンド内再結合中心
の増加がキャリアライフタイムの低下をひきおこす。放
射線耐量も顕著な向上は期待できない。図２６において
ＣＭＯＳ部２６０があることから前述したような問題は
もちろん内在しているが、特には例えば高耐圧が必要と
される（ということは高比抵抗が必要ということ）ＬＤ
(Lateral Diffusion) ＭＯＳ部２６１などでＮ型エピ層
２６３がＣＺのＰ型基板２０４上に形成されているとし
たらそのＣＺが故に高比抵抗が得られないという問題が
ある。
とった場合、図２５においてＣＺ基板２５１が上層のエ
ピ層２５２に比べて例えば基板比抵抗が数Ωｃｍと低い
場合前述したラッチアップの問題はほぼ解決される。し
かしながら、エピ層は一般に含有酸素は少ないとされて
いるが、製造工程中比較的酸素を多く含有する下地ＣＺ
基板からエピ層に酸素が拡散析出し、前述したようにこ
の析出酸素による欠陥の増加、またこの析出酸素による
エレクトロンとホールが再結合するバンド内再結合中心
の増加がキャリアライフタイムの低下をひきおこす。放
射線耐量も顕著な向上は期待できない。図２６において
ＣＭＯＳ部２６０があることから前述したような問題は
もちろん内在しているが、特には例えば高耐圧が必要と
される（ということは高比抵抗が必要ということ）ＬＤ
(Lateral Diffusion) ＭＯＳ部２６１などでＮ型エピ層
２６３がＣＺのＰ型基板２０４上に形成されているとし
たらそのＣＺが故に高比抵抗が得られないという問題が
ある。
【００１２】また、ＮＰＮバイポーラトランジスタ部２
６２等ではキャリアライフタイムの低下で良好なバイポ
ーラ特性が得られないという問題がある。さらには、衆
知のこととしてこの手のＢｉＣＭＯＳＩＣはつとに製造
工程が多くなおかつ複雑でコストの高いものとされてい
る。
６２等ではキャリアライフタイムの低下で良好なバイポ
ーラ特性が得られないという問題がある。さらには、衆
知のこととしてこの手のＢｉＣＭＯＳＩＣはつとに製造
工程が多くなおかつ複雑でコストの高いものとされてい
る。
【００１３】第３の問題として、ＦＺ基板の構成を取っ
た場合、図示しないが確かに前述した析出酸素による問
題はかなり解決される。しかしながら、ＦＺ基板は酸素
含有量が少ない（１×１０ 17 atms/cm 3 以下) ためそれ故
物理的強度に問題があるとされている。すなわち、製造
工程中の熱処理で基板に変形（ウエハーのそり）が生じ
たり、ディスロケイションスリップが増加したりするの
である。一旦、そりなどが発生するとその後の製造工程
を継続することが困難になってくる。半導体製造工程に
おけるウエハー径の大型化にともなってそりの問題はよ
り大きなものとなってきた。また、前述したラッチアッ
プと放射線耐量については改善は全く期待できない。
た場合、図示しないが確かに前述した析出酸素による問
題はかなり解決される。しかしながら、ＦＺ基板は酸素
含有量が少ない（１×１０ 17 atms/cm 3 以下) ためそれ故
物理的強度に問題があるとされている。すなわち、製造
工程中の熱処理で基板に変形（ウエハーのそり）が生じ
たり、ディスロケイションスリップが増加したりするの
である。一旦、そりなどが発生するとその後の製造工程
を継続することが困難になってくる。半導体製造工程に
おけるウエハー径の大型化にともなってそりの問題はよ
り大きなものとなってきた。また、前述したラッチアッ
プと放射線耐量については改善は全く期待できない。
【００１４】第４の問題として、ＦＺエピ基板の構成を
取った場合、図示しないがラッチアップの改善は図れる
が、そりについては解決にはならない。図２８は図２７
の断面Ａ−Ａ’方向における半導体層の模式的不純物濃
度プロファイルである。ここでＰ−型エピ層（π層）は
エピタキシャルで形成されていることから超高比抵抗に
することができない。またあまり厚くできないという問
題がある。すなわちＦＺエピでも、ＣＺよりは高比抵抗
が実現できるが、それでも数１００Ωｃｍが限界である
からである。
取った場合、図示しないがラッチアップの改善は図れる
が、そりについては解決にはならない。図２８は図２７
の断面Ａ−Ａ’方向における半導体層の模式的不純物濃
度プロファイルである。ここでＰ−型エピ層（π層）は
エピタキシャルで形成されていることから超高比抵抗に
することができない。またあまり厚くできないという問
題がある。すなわちＦＺエピでも、ＣＺよりは高比抵抗
が実現できるが、それでも数１００Ωｃｍが限界である
からである。
【００１５】またエピで形成する場合の厚みは常識的に
は数１０μｍであり、せいぜい１００μｍが限界である
からである。さらに、ＡＰＤでＸ線などを検出する場合
Ｐ+ 型層２１２は入射線の散乱領域となりその長さａは
できるだけ短いほうがよいのであるが、例えば裏面から
研磨で薄くしていったとしてもエピ基板を使う限りアノ
ード電極とのコンタクト抵抗を低くするため濃度の濃い
Ｐ+ 型層を残す必要があるために領域ｂの部分が存在
し、ある程度以上薄くすることができない。この領域ｂ
はエピタキシャル成長をする際の下地基板からの不純物
の拡散部であり非常に少ない場合でも数μｍは領域ｂの
ようななだらかなプロファイルを持つ部分ができてしま
う。
は数１０μｍであり、せいぜい１００μｍが限界である
からである。さらに、ＡＰＤでＸ線などを検出する場合
Ｐ+ 型層２１２は入射線の散乱領域となりその長さａは
できるだけ短いほうがよいのであるが、例えば裏面から
研磨で薄くしていったとしてもエピ基板を使う限りアノ
ード電極とのコンタクト抵抗を低くするため濃度の濃い
Ｐ+ 型層を残す必要があるために領域ｂの部分が存在
し、ある程度以上薄くすることができない。この領域ｂ
はエピタキシャル成長をする際の下地基板からの不純物
の拡散部であり非常に少ない場合でも数μｍは領域ｂの
ようななだらかなプロファイルを持つ部分ができてしま
う。
【００１６】第５の問題として、誘電体分離基板の構成
を取った場合、前述したように基板そのものの製造工程
が多く複雑であるため大変時間もコストもかかるという
問題がある。また、その製造工程故やはりウエハーの大
口径化が期待できないという問題がある。したがって、
最新製造工程を利用するという恩恵に浴することもでき
ないわけである。
を取った場合、前述したように基板そのものの製造工程
が多く複雑であるため大変時間もコストもかかるという
問題がある。また、その製造工程故やはりウエハーの大
口径化が期待できないという問題がある。したがって、
最新製造工程を利用するという恩恵に浴することもでき
ないわけである。
【００１７】上記課題を解決し、品質欠陥の原因となる
酸素が製造工程中に析出することの少ない、また素子間
が完全に分離されラッチアップや近接した素子からのキ
ャリアの不要な回り込みのない、さらに特性の安定し
た、かつ、簡便な工程で製造できる半導体集積回路装置
を得ることを目的とする。
酸素が製造工程中に析出することの少ない、また素子間
が完全に分離されラッチアップや近接した素子からのキ
ャリアの不要な回り込みのない、さらに特性の安定し
た、かつ、簡便な工程で製造できる半導体集積回路装置
を得ることを目的とする。
【００１８】
【課題を解決するための手段】前記課題を解決するため
本発明では以下の手段をとった。第１の手段として、半
導体集積回路装置に用いられる半導体基板として、第１
の基板上にシリコン酸化膜（ＳｉＯ2)を介してＦＺ基板
を貼り合わせた半導体基板（以下、ＦＺ−ＳＯＩ基板と
称する）を用い、このＦＺ基板に素子を設けた。また、
第１の基板としてＣＺ基板を用いた。
本発明では以下の手段をとった。第１の手段として、半
導体集積回路装置に用いられる半導体基板として、第１
の基板上にシリコン酸化膜（ＳｉＯ2)を介してＦＺ基板
を貼り合わせた半導体基板（以下、ＦＺ−ＳＯＩ基板と
称する）を用い、このＦＺ基板に素子を設けた。また、
第１の基板としてＣＺ基板を用いた。
【００１９】第２の手段として、第１の手段に加えて半
導体集積回路装置を形成する各素子間に素子分離領域
を、該シリコン酸化膜上に接して設けた。第３の手段と
して、第１、第２の手段に組み合わせて、ＦＺ基板の下
部にシリコン酸化膜と接してＦＺ基板よりも不純物濃度
の濃い領域を設けた。
導体集積回路装置を形成する各素子間に素子分離領域
を、該シリコン酸化膜上に接して設けた。第３の手段と
して、第１、第２の手段に組み合わせて、ＦＺ基板の下
部にシリコン酸化膜と接してＦＺ基板よりも不純物濃度
の濃い領域を設けた。
【００２０】第４の手段として、第１、第２の手段に組
み合わせて、ＦＺ−ＳＯＩ基板において、シリコン酸化
膜とＦＺ基板との間に接してポリシリコン膜又は半絶縁
性ポリシリコン膜を設けた。第５の手段として、半導体
集積回路装置として、シリコン酸化膜上にＦＺ基板を有
する構造とし、ＦＺ基板に素子が形成されており、前記
第１の基板の少なくも部分を開放し該ＦＺ基板もしくは
該シリコン酸化膜もしくは前記不純物濃度の濃い領域も
しくはポリシリコン層または半絶縁性ポリシリコン膜も
しくは素子形成において形成された電極等を露出させ
た。
み合わせて、ＦＺ−ＳＯＩ基板において、シリコン酸化
膜とＦＺ基板との間に接してポリシリコン膜又は半絶縁
性ポリシリコン膜を設けた。第５の手段として、半導体
集積回路装置として、シリコン酸化膜上にＦＺ基板を有
する構造とし、ＦＺ基板に素子が形成されており、前記
第１の基板の少なくも部分を開放し該ＦＺ基板もしくは
該シリコン酸化膜もしくは前記不純物濃度の濃い領域も
しくはポリシリコン層または半絶縁性ポリシリコン膜も
しくは素子形成において形成された電極等を露出させ
た。
【００２１】第６の手段として、第１、第２、第３、第
４の手段に組み合わせて、ＦＺ−ＳＯＩにおいてＣＺ基
板のかわりに石英基板のような透明な基板を用いた。
４の手段に組み合わせて、ＦＺ−ＳＯＩにおいてＣＺ基
板のかわりに石英基板のような透明な基板を用いた。
【００２２】
【作用】前記、手段を取ることで以下の作用が得られ
る。第１の手段を取ることで以下の作用が得られる。す
なわち、ＦＺ基板は下地である第１の基板とシリコン酸
化膜を介して分離しているため、製造工程を経ても第１
の基板からＦＺ基板に酸素が拡散しないのでＦＺ基板は
その特長を保っている。したがって析出酸素が少ない。
る。第１の手段を取ることで以下の作用が得られる。す
なわち、ＦＺ基板は下地である第１の基板とシリコン酸
化膜を介して分離しているため、製造工程を経ても第１
の基板からＦＺ基板に酸素が拡散しないのでＦＺ基板は
その特長を保っている。したがって析出酸素が少ない。
【００２３】第２の手段を取ることで以下の作用が得ら
れる。素子間が完全に分離し、ラッチアップや隣接もし
くは近接エレメントからのキャリアの不要な回り込みが
ない。第３の手段を取ることで以下の作用が得られる。
ＦＺ基板下部のＦＺ基板と下地ＳｉＯ2 の界面を安定さ
せる。
れる。素子間が完全に分離し、ラッチアップや隣接もし
くは近接エレメントからのキャリアの不要な回り込みが
ない。第３の手段を取ることで以下の作用が得られる。
ＦＺ基板下部のＦＺ基板と下地ＳｉＯ2 の界面を安定さ
せる。
【００２４】第４の手段を取ることで、第３の手段と同
様にＦＺ基板下部のＳｉＯ2 との界面の安定化が図れる
と共に、トランジスタの導電型に合わせてポリシリコン
膜又は半絶縁性ポリシリコン膜を変える必要がないので
工程の簡略化が図れる。第５の手段を取ることで以下の
作用が得られる。裏面からＸ線あるいは光の検出を可能
とする。
様にＦＺ基板下部のＳｉＯ2 との界面の安定化が図れる
と共に、トランジスタの導電型に合わせてポリシリコン
膜又は半絶縁性ポリシリコン膜を変える必要がないので
工程の簡略化が図れる。第５の手段を取ることで以下の
作用が得られる。裏面からＸ線あるいは光の検出を可能
とする。
【００２５】第６の手段を取ることで以下の作用が得ら
れる。第５の手段においては裏面を露出するため、第１
の手段において下地基板を取り去って製造するが、本手
段においては一旦基板を取り去ることなく裏面からの検
出を可能とする。
れる。第５の手段においては裏面を露出するため、第１
の手段において下地基板を取り去って製造するが、本手
段においては一旦基板を取り去ることなく裏面からの検
出を可能とする。
【００２６】
【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積回路装置を示すメモリＩＣを構成するＤＲ
ＡＭセルの模式的断面図である。ここで、本図はあくま
で模式的図面であり実際にはキャパシタ電極１５やソー
ス電極１６やゲート電極１７やドレイン電極１８の上方
には中間絶縁層や電極配線等が形成され一般的半導体集
積回路装置を形成していることは言うまでもない。この
ことは以下種々の図面すべてに共通である。
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積回路装置を示すメモリＩＣを構成するＤＲ
ＡＭセルの模式的断面図である。ここで、本図はあくま
で模式的図面であり実際にはキャパシタ電極１５やソー
ス電極１６やゲート電極１７やドレイン電極１８の上方
には中間絶縁層や電極配線等が形成され一般的半導体集
積回路装置を形成していることは言うまでもない。この
ことは以下種々の図面すべてに共通である。
【００２７】図２０は第１の実施例の半導体集積回路装
置を形成するのに用いられるＦＺ−ＳＯＩ基板を示す模
式的断面図である。かかるＦＺ−ＳＯＩ基板は数１００
μｍの厚さを持つＣＺ基板１４１上にＳｉＯ2 １４２を
１μｍ程度形成し、しかる後ＦＺ基板１４３をＳｉＯ2
１４２上に貼り合わせさらに、ＦＺ基板１４３を数μｍ
の厚さまで研磨して得られたものである。貼り合わせの
前には、逆にＦＺ基板側にしてＳｉＯ2 を形成しておい
てもよい。
置を形成するのに用いられるＦＺ−ＳＯＩ基板を示す模
式的断面図である。かかるＦＺ−ＳＯＩ基板は数１００
μｍの厚さを持つＣＺ基板１４１上にＳｉＯ2 １４２を
１μｍ程度形成し、しかる後ＦＺ基板１４３をＳｉＯ2
１４２上に貼り合わせさらに、ＦＺ基板１４３を数μｍ
の厚さまで研磨して得られたものである。貼り合わせの
前には、逆にＦＺ基板側にしてＳｉＯ2 を形成しておい
てもよい。
【００２８】実施の仕方によってはこの方が良好なＦＺ
−ＳｉＯ2 界面が得られることもある。該下地ＣＺ基板
と該ＦＺ基板は６インチなら６インチの同じ直径のウエ
ハーを使用するのが妥当であるが、場合によっては６イ
ンチのＣＺ基板に４インチのＦＺ基板を貼り合わせると
いうような異なる直径のウエハー同士の組合せでもよ
い。なぜなら、後述するＡＰＤなどで必要とされるほど
の高比抵抗のＦＺ基板はＣＺ基板に比べて口径の大型化
が遅れているからである。
−ＳｉＯ2 界面が得られることもある。該下地ＣＺ基板
と該ＦＺ基板は６インチなら６インチの同じ直径のウエ
ハーを使用するのが妥当であるが、場合によっては６イ
ンチのＣＺ基板に４インチのＦＺ基板を貼り合わせると
いうような異なる直径のウエハー同士の組合せでもよ
い。なぜなら、後述するＡＰＤなどで必要とされるほど
の高比抵抗のＦＺ基板はＣＺ基板に比べて口径の大型化
が遅れているからである。
【００２９】さて、該ＤＲＡＭセルはかかるＦＺ−ＳＯ
Ｉ基板を用いて一般的な半導体集積回路装置の製造工程
を経て形成されており、すなわち、ＦＺ基板１３は下地
ＣＺ基板１１と完全に分離しているため、製造工程を経
てもＦＺ基板はその特長を保っている。したがって析出
酸素による欠陥の増加がおさえられ良好な歩留が得られ
る。またしたがって該析出酸素によってもたらされるエ
レクトロンとホールが結合するバンド内再結合中心の増
加によるキャリアライフタイムの低下も抑えられキャパ
シタ電極１５下の反転層１４内の再結合電流が減少し電
荷保持特性が向上しリフレッシュ時間の向上がなされ
る。
Ｉ基板を用いて一般的な半導体集積回路装置の製造工程
を経て形成されており、すなわち、ＦＺ基板１３は下地
ＣＺ基板１１と完全に分離しているため、製造工程を経
てもＦＺ基板はその特長を保っている。したがって析出
酸素による欠陥の増加がおさえられ良好な歩留が得られ
る。またしたがって該析出酸素によってもたらされるエ
レクトロンとホールが結合するバンド内再結合中心の増
加によるキャリアライフタイムの低下も抑えられキャパ
シタ電極１５下の反転層１４内の再結合電流が減少し電
荷保持特性が向上しリフレッシュ時間の向上がなされ
る。
【００３０】また、同様にＦＺ基板１３は下地ＣＺ基板
と完全に分離されているので下地ＣＺ基板内での放射線
によって誘起された欠陥はＦＺ基板１３へ上がってこれ
ず放射線耐量の顕著な向上が図られる。なおかつ、半導
体集積回路装置の製造工程を経てもＦＺ単体ウエハーに
あったような物理的強度の問題であるそり等は発生しな
い。
と完全に分離されているので下地ＣＺ基板内での放射線
によって誘起された欠陥はＦＺ基板１３へ上がってこれ
ず放射線耐量の顕著な向上が図られる。なおかつ、半導
体集積回路装置の製造工程を経てもＦＺ単体ウエハーに
あったような物理的強度の問題であるそり等は発生しな
い。
【００３１】本実施例はＥＥＰＲＯＭ等の各種不揮発性
メモリーＩＣ類や各種ＣＭＯＳＩＣ類やフォトセンサＩ
Ｃ類やＢｉＣＭＯＳＩＣ類に実施すれば同様の効果があ
ることは言うまでもない。特に、ＢｉＣＭＯＳＩＣ等で
はその中に含まれる高耐圧を必要とされる部分などでの
高比抵抗の確保、バイポーラ要素での良好なキャリアラ
イフタイムの確保の面でも有益である。また特に、ＣＣ
Ｄなどでは前述した析出酸素による欠陥の低減とキャリ
アライフタイム低下防止は絶大な効果となる。また、Ｃ
ＣＤやフォトダイオードアレイや光起電力素子等のフォ
トセンサＩＣ類では検出部を通過してしまった光も下地
ＳｉＯ2 とＣＺ基板との界面からの反射も利用できるた
め感度向上と効率の向上が大幅に図れる。
メモリーＩＣ類や各種ＣＭＯＳＩＣ類やフォトセンサＩ
Ｃ類やＢｉＣＭＯＳＩＣ類に実施すれば同様の効果があ
ることは言うまでもない。特に、ＢｉＣＭＯＳＩＣ等で
はその中に含まれる高耐圧を必要とされる部分などでの
高比抵抗の確保、バイポーラ要素での良好なキャリアラ
イフタイムの確保の面でも有益である。また特に、ＣＣ
Ｄなどでは前述した析出酸素による欠陥の低減とキャリ
アライフタイム低下防止は絶大な効果となる。また、Ｃ
ＣＤやフォトダイオードアレイや光起電力素子等のフォ
トセンサＩＣ類では検出部を通過してしまった光も下地
ＳｉＯ2 とＣＺ基板との界面からの反射も利用できるた
め感度向上と効率の向上が大幅に図れる。
【００３２】図３は本発明にかかる第２の実施例の半導
体集積回路装置を示すＣＣＤを構成する感知拡散部と電
荷転送経路から成る単位セルの模式的断面図である。該
ＣＣＤはかかるＦＺ−ＳＯＩ基板を用いて一般的な半導
体集積回路装置の製造工程を経て形成されており、その
際感知拡散部Ｎ型層３５に隣接する素子間分離用のＬＯ
ＣＯＳ酸化膜３４はその下部がＳｉＯ2 ３２まで到達す
るよう形成される。こうすることで、本実施例において
は第１の実施例と同様に析出酸素の問題や放射線耐量の
問題や物理的強度の問題は良好に改善されるのはもちろ
ん、各単位セル同士が電気的に完全に分離されるため隣
接セルなどからの不要なキャリアの回り込みが完全に防
げるので大幅な特性の向上が図れる。
体集積回路装置を示すＣＣＤを構成する感知拡散部と電
荷転送経路から成る単位セルの模式的断面図である。該
ＣＣＤはかかるＦＺ−ＳＯＩ基板を用いて一般的な半導
体集積回路装置の製造工程を経て形成されており、その
際感知拡散部Ｎ型層３５に隣接する素子間分離用のＬＯ
ＣＯＳ酸化膜３４はその下部がＳｉＯ2 ３２まで到達す
るよう形成される。こうすることで、本実施例において
は第１の実施例と同様に析出酸素の問題や放射線耐量の
問題や物理的強度の問題は良好に改善されるのはもちろ
ん、各単位セル同士が電気的に完全に分離されるため隣
接セルなどからの不要なキャリアの回り込みが完全に防
げるので大幅な特性の向上が図れる。
【００３３】分離の方法については、オーソドックスな
ＬＯＣＯＳ酸化膜による分離でも良いし、近年盛んなト
レンチ法でも良いし、アイランド状にＦＺ基板をエッチ
ングしても良いし、ＩＣによってはダイシングソー等に
よる分離でもかまわない。この分離による効果はフォト
ダイオードアレイや各種イメージセンサ等のフォトセン
サＩＣ類すべて共通して有益である。また、素子間が完
全に分離できるのでＣＭＯＳＩＣ全般において完全にラ
ッチアップを排除できるようになる。ＥＥＰＲＯＭなど
の内部電圧昇圧回路の高性能化が図れる。ＢｉＣＭＯＳ
ＩＣ製造工程においてはエピ工程の多用する必要がなく
なり大幅に工程が簡略化できる等の効果が得られる。
ＬＯＣＯＳ酸化膜による分離でも良いし、近年盛んなト
レンチ法でも良いし、アイランド状にＦＺ基板をエッチ
ングしても良いし、ＩＣによってはダイシングソー等に
よる分離でもかまわない。この分離による効果はフォト
ダイオードアレイや各種イメージセンサ等のフォトセン
サＩＣ類すべて共通して有益である。また、素子間が完
全に分離できるのでＣＭＯＳＩＣ全般において完全にラ
ッチアップを排除できるようになる。ＥＥＰＲＯＭなど
の内部電圧昇圧回路の高性能化が図れる。ＢｉＣＭＯＳ
ＩＣ製造工程においてはエピ工程の多用する必要がなく
なり大幅に工程が簡略化できる等の効果が得られる。
【００３４】図７は本発明にかかる第２の実施例のその
他の応用例の半導体集積回路装置を示すフォトダイオー
ドアレイを構成する複数の単位セルの模式的断面図であ
る。図７で７１はＳｉアイランド分離、７３はシリコン
酸化膜、７４はＣＺ基板、７５はＮ- 型ＦＺ基板、７６
はＮ+ 型層、７７はカソード電極、７８はアノード電
極、７９はＰ型層である。分離方法としてはＳｉエッチ
ングによるＳｉアイランド分離７１を用いたものであ
る。前述したようにキャリアの回り込みがないためフォ
トセンサとして非常に高性能が得られる。また、このよ
うなアレイにおいて各ＰＮ接合を直列に接続したものが
ソリッドステートリレーに使用されるホトボルセルアレ
イや太陽電池に代表される光起電力素子であるが、本発
明によれば誘電体分離基板を使う必要がなくなり、大幅
に時間とコストが低減できると同時にウエハーの大口径
化も可能となる、さらに高電圧化、高効率化が可能とな
る。
他の応用例の半導体集積回路装置を示すフォトダイオー
ドアレイを構成する複数の単位セルの模式的断面図であ
る。図７で７１はＳｉアイランド分離、７３はシリコン
酸化膜、７４はＣＺ基板、７５はＮ- 型ＦＺ基板、７６
はＮ+ 型層、７７はカソード電極、７８はアノード電
極、７９はＰ型層である。分離方法としてはＳｉエッチ
ングによるＳｉアイランド分離７１を用いたものであ
る。前述したようにキャリアの回り込みがないためフォ
トセンサとして非常に高性能が得られる。また、このよ
うなアレイにおいて各ＰＮ接合を直列に接続したものが
ソリッドステートリレーに使用されるホトボルセルアレ
イや太陽電池に代表される光起電力素子であるが、本発
明によれば誘電体分離基板を使う必要がなくなり、大幅
に時間とコストが低減できると同時にウエハーの大口径
化も可能となる、さらに高電圧化、高効率化が可能とな
る。
【００３５】図２は本発明にかかる第３の実施例の半導
体集積回路装置を示すＣＭＯＳＩＣを構成するＰＭＯ
Ｓ、ＮＭＯＳ両トランジスタの模式的断面図である。Ｆ
Ｚ基板の下部に下地ＳｉＯ2 と接してＮ+ 型層２１の浅
い不純物層をＰＭＯＳトランジスタ２３の下部に、Ｐ+
型層２２の浅い不純物層をＮＭＯＳトランジスタ２４の
下部にそれぞれ設けてある。この下地界面への不純物層
導入はあらかじめ、貼り合わせる前に形成されていても
良いし、素子形成の製造工程中でイオン注入等で形成さ
れても良い。Ｐ+ 層形成にはＢＦ2 、Ｎ+ 層形成にはＡ
ｓなどを１Ｅ14atms／ｃｍ2 〜７Ｅ14atms／ｃｍ2 の量
導入しておくのが良い。ボロンのみやリンに比べて拡散
係数が小さいからである。
体集積回路装置を示すＣＭＯＳＩＣを構成するＰＭＯ
Ｓ、ＮＭＯＳ両トランジスタの模式的断面図である。Ｆ
Ｚ基板の下部に下地ＳｉＯ2 と接してＮ+ 型層２１の浅
い不純物層をＰＭＯＳトランジスタ２３の下部に、Ｐ+
型層２２の浅い不純物層をＮＭＯＳトランジスタ２４の
下部にそれぞれ設けてある。この下地界面への不純物層
導入はあらかじめ、貼り合わせる前に形成されていても
良いし、素子形成の製造工程中でイオン注入等で形成さ
れても良い。Ｐ+ 層形成にはＢＦ2 、Ｎ+ 層形成にはＡ
ｓなどを１Ｅ14atms／ｃｍ2 〜７Ｅ14atms／ｃｍ2 の量
導入しておくのが良い。ボロンのみやリンに比べて拡散
係数が小さいからである。
【００３６】このようにすることで、前記第１および第
２の実施例で得られる効果に加えて、ＦＺ基板と下地Ｓ
ｉＯ2 の界面を安定させるのでＳＯＩトランジスタ特有
のいわゆるバックチャネルを防止できる。図４は本発明
にかかる第３の実施例の第１の応用例の半導体集積回路
装置を示すＡＰＤの模式的断面図である。図４で、４７
はＰ+ 層、４６はカソード電極、４５はＮ+ 型層、４４
はＮ型層、４３はアノード電極、４８はＰ+ 型層、４２
はＦＺ基板Ｐ- 型層（π層）、４１はＰ+ 型層、４９は
シリコン酸化膜、５０はＣＺ基板である。
２の実施例で得られる効果に加えて、ＦＺ基板と下地Ｓ
ｉＯ2 の界面を安定させるのでＳＯＩトランジスタ特有
のいわゆるバックチャネルを防止できる。図４は本発明
にかかる第３の実施例の第１の応用例の半導体集積回路
装置を示すＡＰＤの模式的断面図である。図４で、４７
はＰ+ 層、４６はカソード電極、４５はＮ+ 型層、４４
はＮ型層、４３はアノード電極、４８はＰ+ 型層、４２
はＦＺ基板Ｐ- 型層（π層）、４１はＰ+ 型層、４９は
シリコン酸化膜、５０はＣＺ基板である。
【００３７】図５は断面Ｂ−Ｂ’方向における半導体領
域の模式的不純物濃度プロファイルである。ＦＺ−ＳＯ
Ｉ基板を使用することで、まずＦＺ基板Ｐ- 型（π層）
４２の比抵抗をエピでは得られない数ｋΩｃｍ以上とい
う高比抵抗（ＦＺ基板単体ではこのような高比抵抗のウ
エハーも製造可能であるからである、エピタキシャル成
長ではせいぜい数１００Ωｃｍが限界である）も得られ
所望のものとすることができ、また厚みも数１０μｍか
ら必要なら数１００μｍのものも容易に得られる。こう
することで、光やＸ線や放射線等の検出したいエネルギ
ー領域や波長領域に応じて、また必要な応答速度や検出
効率を実現できるような前記π層４２の厚みなどの各デ
イメンジョン設計を行うことがはじめて可能となる。
域の模式的不純物濃度プロファイルである。ＦＺ−ＳＯ
Ｉ基板を使用することで、まずＦＺ基板Ｐ- 型（π層）
４２の比抵抗をエピでは得られない数ｋΩｃｍ以上とい
う高比抵抗（ＦＺ基板単体ではこのような高比抵抗のウ
エハーも製造可能であるからである、エピタキシャル成
長ではせいぜい数１００Ωｃｍが限界である）も得られ
所望のものとすることができ、また厚みも数１０μｍか
ら必要なら数１００μｍのものも容易に得られる。こう
することで、光やＸ線や放射線等の検出したいエネルギ
ー領域や波長領域に応じて、また必要な応答速度や検出
効率を実現できるような前記π層４２の厚みなどの各デ
イメンジョン設計を行うことがはじめて可能となる。
【００３８】例えば、Ｏ．数ナノ秒以下の時間分解能
（時間スペクトル上でのピーク半値幅）が得られ、ピー
ク波形にすそが現れずガウシアン近似できるためにはＰ
+ 型層は１μｍ以下が必要である。また、例えば１５ｋ
ｅｖのＸ線を効率４０％で検出するためにはπ層４２は
２００μｍ程度必要である。５０μｍのπ層だと１１％
となる。２０ｋｅｖでは２００μｍ１８％、５０μｍだ
と５％の効率となるので厚くすることは有益であるが、
ピーク波形のすそが大きくなるのでいずれにしてもデイ
メンジョンの決定は必要な特性による。
（時間スペクトル上でのピーク半値幅）が得られ、ピー
ク波形にすそが現れずガウシアン近似できるためにはＰ
+ 型層は１μｍ以下が必要である。また、例えば１５ｋ
ｅｖのＸ線を効率４０％で検出するためにはπ層４２は
２００μｍ程度必要である。５０μｍのπ層だと１１％
となる。２０ｋｅｖでは２００μｍ１８％、５０μｍだ
と５％の効率となるので厚くすることは有益であるが、
ピーク波形のすそが大きくなるのでいずれにしてもデイ
メンジョンの決定は必要な特性による。
【００３９】そしてさらに、本実施例のごとく浅いＰ+
型層４１を設けることによってＡＰＤとして必要な構成
を満たすことになる。しかしながら従来のＦＺエピのよ
うな高温処理はないため、Ｐ+ 型層４１はあまりπ層４
２へ拡散せず、散乱領域Ｃも非常に小さくできることに
なる。
型層４１を設けることによってＡＰＤとして必要な構成
を満たすことになる。しかしながら従来のＦＺエピのよ
うな高温処理はないため、Ｐ+ 型層４１はあまりπ層４
２へ拡散せず、散乱領域Ｃも非常に小さくできることに
なる。
【００４０】Ｐ+ 型層４１はイオン注入にてＢＦ2 を１
Ｅ14atms／ｃｍ2 〜７Ｅ14atms／ｃｍ2 の量を導入して
おくのが良い。ボロンのみに比べて拡散係数が小さいに
もかかわらずアノード電極との必要なオーミックコンタ
クトを得るための表面濃度１Ｅ18atms／ｃｍ3 以上が得
られるからである。
Ｅ14atms／ｃｍ2 〜７Ｅ14atms／ｃｍ2 の量を導入して
おくのが良い。ボロンのみに比べて拡散係数が小さいに
もかかわらずアノード電極との必要なオーミックコンタ
クトを得るための表面濃度１Ｅ18atms／ｃｍ3 以上が得
られるからである。
【００４１】図６は本発明にかかる第３の実施例の第２
の応用例の半導体集積回路装置を示すＢｉＣＭＯＳＩＣ
の模式的断面図である。図６でＮ型ＦＺ基板６２１表面
にはそれぞれＮＰＮバイポーラトランジスタ６７、ＬＤ
ＭＯＳ６６、ＣＭＯＳ６５が形成され、ＮＰＮバイポー
ラトランジスタ６７を構成する、６８はＮ型エミッタ、
６９はＰ型ベース、６１０はＮ型コレクタであり、ＬＤ
ＭＯＳ６６を構成する、６１１はＰ+ 型ソース、６１２
はＮ型サブ、６１３はゲート電極、６１４はＰ型ドレイ
ン、６２３はＰ型ウエル拡散層であり、又、ＣＭＯＳ６
５を構成する。６１５はＰ型ドレイン、６１６はゲート
電極、６１７はＰ型ソース、６１８はＮ型ドレイン、６
１９はゲート電極、６２０はＮ型ソース、６２６はＰ型
ウエル拡散層である。
の応用例の半導体集積回路装置を示すＢｉＣＭＯＳＩＣ
の模式的断面図である。図６でＮ型ＦＺ基板６２１表面
にはそれぞれＮＰＮバイポーラトランジスタ６７、ＬＤ
ＭＯＳ６６、ＣＭＯＳ６５が形成され、ＮＰＮバイポー
ラトランジスタ６７を構成する、６８はＮ型エミッタ、
６９はＰ型ベース、６１０はＮ型コレクタであり、ＬＤ
ＭＯＳ６６を構成する、６１１はＰ+ 型ソース、６１２
はＮ型サブ、６１３はゲート電極、６１４はＰ型ドレイ
ン、６２３はＰ型ウエル拡散層であり、又、ＣＭＯＳ６
５を構成する。６１５はＰ型ドレイン、６１６はゲート
電極、６１７はＰ型ソース、６１８はＮ型ドレイン、６
１９はゲート電極、６２０はＮ型ソース、６２６はＰ型
ウエル拡散層である。
【００４２】ＦＺ−ＳＯＩ基板を用いると同時に、前記
分離方法として下地ＳｉＯ2 ６３に到達するトレンチ溝
分離６４と下地界面へのＮ+ 型層６１およびＰ+ 型層６
２を形成することで、ＣＭＯＳ部分６５でのラッチアッ
プフリーやバックチャネル防止、高耐圧ＬＤＭＯＳ部分
６６での高比抵抗確保、ＮＰＮバイポーラトランジスタ
部分６７での良好なキャリアライフタイムの確保等で非
常に優れた特性を実現すると同時に前述したごとく複雑
なエピ工程や埋め込み拡散等の製造工程の大幅な簡便化
を実現するものである。製造工程数の具体的比較の記述
は本発明の主旨とはずれるので割愛するが従来技術で記
述した内容と図２６を含めて比較すれば容易に判明す
る。
分離方法として下地ＳｉＯ2 ６３に到達するトレンチ溝
分離６４と下地界面へのＮ+ 型層６１およびＰ+ 型層６
２を形成することで、ＣＭＯＳ部分６５でのラッチアッ
プフリーやバックチャネル防止、高耐圧ＬＤＭＯＳ部分
６６での高比抵抗確保、ＮＰＮバイポーラトランジスタ
部分６７での良好なキャリアライフタイムの確保等で非
常に優れた特性を実現すると同時に前述したごとく複雑
なエピ工程や埋め込み拡散等の製造工程の大幅な簡便化
を実現するものである。製造工程数の具体的比較の記述
は本発明の主旨とはずれるので割愛するが従来技術で記
述した内容と図２６を含めて比較すれば容易に判明す
る。
【００４３】図８は本発明にかかる第４の実施例の半導
体集積回路装置を示す光起電力素子の模式的断面図であ
る。第１から第３の実施例で説明してきたごとく本発明
で作成された光起電力素子の製造工程の終盤において、
パイレックスガラス板や石英板や金属板や樹脂材による
板等のなんらかの補強板８１を表面に付加、しかるのち
下地ＣＺ基板をＳｉＯ2 ８３をストッパーとしてエッチ
ングや研削、研磨などで取り去るものである（特願平０
２−１９６４６２参考）。入射光８２に対して裏面から
の検出を可能とするので自己の電極８４等に光が妨げら
れずより高い効率の受光が可能となる。
体集積回路装置を示す光起電力素子の模式的断面図であ
る。第１から第３の実施例で説明してきたごとく本発明
で作成された光起電力素子の製造工程の終盤において、
パイレックスガラス板や石英板や金属板や樹脂材による
板等のなんらかの補強板８１を表面に付加、しかるのち
下地ＣＺ基板をＳｉＯ2 ８３をストッパーとしてエッチ
ングや研削、研磨などで取り去るものである（特願平０
２−１９６４６２参考）。入射光８２に対して裏面から
の検出を可能とするので自己の電極８４等に光が妨げら
れずより高い効率の受光が可能となる。
【００４４】また、該電極８４を反射率の高い物質を用
いたり面積を大きくすることで検出素子が形成されてい
るＦＺ基板８５を通過した入射光の戻りも利用すること
ができ、より効率の高い受光が可能となる。もちろん、
最終的に再度保護等のため入射線に対して透明であれば
基板を装着してもかまわない。本実施例は第１から第３
の実施例および後述するが第５の実施例等と組み合わせ
て有益である。
いたり面積を大きくすることで検出素子が形成されてい
るＦＺ基板８５を通過した入射光の戻りも利用すること
ができ、より効率の高い受光が可能となる。もちろん、
最終的に再度保護等のため入射線に対して透明であれば
基板を装着してもかまわない。本実施例は第１から第３
の実施例および後述するが第５の実施例等と組み合わせ
て有益である。
【００４５】図９は本発明にかかる第４の実施例の第１
の応用例の半導体集積回路装置を示すＡＰＤの模式的断
面図である。図９で、９２はカソード電極、９３は絶縁
膜、９４はＮ+ 型層、９５はＰ+ 型層、９６はＮ型層、
９７は補強板、９８はπ層、９９はＰ+ 型層、９１はア
ノード電極である。
の応用例の半導体集積回路装置を示すＡＰＤの模式的断
面図である。図９で、９２はカソード電極、９３は絶縁
膜、９４はＮ+ 型層、９５はＰ+ 型層、９６はＮ型層、
９７は補強板、９８はπ層、９９はＰ+ 型層、９１はア
ノード電極である。
【００４６】本発明にて作成されたＡＰＤにおいて前述
したごとく、下地ＣＺ基板を取り去ったのちさらにはＳ
ｉＯ2 も取り去り、アノード電極９１を設けたものであ
る。このようにして、検出すべきＸ線９０などを裏面か
ら入射することで、不感領域であるＮ+ 型層９４や絶縁
膜９３やカソード電極９２等に遮られることなく例えば
１０ｋｅｖ以下のような非常に低エネルギーのＸ線の検
出も損失少なく行うことが可能となる。さらには、図示
しないが図４のようにアノード電極４３をカソード電極
９２の面に設けることで、さらに損失の少ない検出を可
能とすることができるものである。本応用例はＣＣＤや
フォトダイオードアレイ等の他のフォトセンサＩＣ類と
組合せ使用しても有益である。
したごとく、下地ＣＺ基板を取り去ったのちさらにはＳ
ｉＯ2 も取り去り、アノード電極９１を設けたものであ
る。このようにして、検出すべきＸ線９０などを裏面か
ら入射することで、不感領域であるＮ+ 型層９４や絶縁
膜９３やカソード電極９２等に遮られることなく例えば
１０ｋｅｖ以下のような非常に低エネルギーのＸ線の検
出も損失少なく行うことが可能となる。さらには、図示
しないが図４のようにアノード電極４３をカソード電極
９２の面に設けることで、さらに損失の少ない検出を可
能とすることができるものである。本応用例はＣＣＤや
フォトダイオードアレイ等の他のフォトセンサＩＣ類と
組合せ使用しても有益である。
【００４７】図１１は本発明にかかる第４の実施例の第
２の応用例の半導体集積回路装置を示す半導体イメージ
センサ装置の模式的断面図である。かかる半導体イメー
ジセンサ装置はいわゆる個々のフォトセンサ要素がＰＩ
Ｎ構造を取り容量結合にて信号を取り出す２次元検出お
よびリアルタイム検出可能なもので、本願出願人による
出願である特願平０４−０６６３６４にくわしいが、本
応用例はかかる半導体イメージセンサ装置に応用したも
のである。以下、若干紹介しておく。
２の応用例の半導体集積回路装置を示す半導体イメージ
センサ装置の模式的断面図である。かかる半導体イメー
ジセンサ装置はいわゆる個々のフォトセンサ要素がＰＩ
Ｎ構造を取り容量結合にて信号を取り出す２次元検出お
よびリアルタイム検出可能なもので、本願出願人による
出願である特願平０４−０６６３６４にくわしいが、本
応用例はかかる半導体イメージセンサ装置に応用したも
のである。以下、若干紹介しておく。
【００４８】図１２及び図１３は特願平０４−０６６３
６４における半導体イメージセンサ装置の一実施例のフ
ォトセンサ要素の配列を示す模式的平面図である。図に
示すごとくフォトセンサ要素（以下、ピクセルと称す
る）は同一半導体表面上に配列してある。交互に配列さ
れたピクセルはＸ座標の情報として読み出されるべきも
のはＸピクセル４３１、Ｙ座標の情報として読み出され
るべきものはＹピクセル４３２として配列される。
６４における半導体イメージセンサ装置の一実施例のフ
ォトセンサ要素の配列を示す模式的平面図である。図に
示すごとくフォトセンサ要素（以下、ピクセルと称す
る）は同一半導体表面上に配列してある。交互に配列さ
れたピクセルはＸ座標の情報として読み出されるべきも
のはＸピクセル４３１、Ｙ座標の情報として読み出され
るべきものはＹピクセル４３２として配列される。
【００４９】図１４はこの半導体イメージセンサ装置の
ピクセルの一実施例の模式的平面図であるが、基本的に
は特願平０４−０６６３６４における第１、第２あるい
は第３の実施例のストリップを短小にしたものと考えて
よい。しかしながら、従来のストリップ構造では本実施
例実現は困難である。すなわち、本実施例の半導体イメ
ージセンサ装置は、少なくとも１層ゲート電極の他に少
なくとも２層の金属（以下、メタルと称する）配線層が
必要であるからである。
ピクセルの一実施例の模式的平面図であるが、基本的に
は特願平０４−０６６３６４における第１、第２あるい
は第３の実施例のストリップを短小にしたものと考えて
よい。しかしながら、従来のストリップ構造では本実施
例実現は困難である。すなわち、本実施例の半導体イメ
ージセンサ装置は、少なくとも１層ゲート電極の他に少
なくとも２層の金属（以下、メタルと称する）配線層が
必要であるからである。
【００５０】図１５は特願平０４−０６６３６４にかか
る半導体イメージセンサ装置の一実施例の回路を示す模
式的ブロック図であるが、Ｙ軸方向に複数配列されたＸ
1 ピクセル（１、１）４５３〜（１、ｎ）４５５それぞ
れの出力はＸ1 信号ライン４６０で接続され、Ｘ1 出力
端子４５１へと導き出される。また、それぞれへバイア
ス電圧を加えるバイアスラインもＸ1 バイアスライン４
５９で接続され、抵抗ＲＢ４１４を介してアノード４１
６へ導き出される。Ｘ軸方向に複数配列されたＹ1 ピク
セルについても同様である。
る半導体イメージセンサ装置の一実施例の回路を示す模
式的ブロック図であるが、Ｙ軸方向に複数配列されたＸ
1 ピクセル（１、１）４５３〜（１、ｎ）４５５それぞ
れの出力はＸ1 信号ライン４６０で接続され、Ｘ1 出力
端子４５１へと導き出される。また、それぞれへバイア
ス電圧を加えるバイアスラインもＸ1 バイアスライン４
５９で接続され、抵抗ＲＢ４１４を介してアノード４１
６へ導き出される。Ｘ軸方向に複数配列されたＹ1 ピク
セルについても同様である。
【００５１】このようにして２次元的に多数配列され２
次元情報が得られる。今、例えばＸ 1 バイアスライン４
５９、Ｘ1 信号ライン４６０、Ｙ1 バイアスラインたて
４６１、Ｙ1 信号ラインたて４６２を１層目のメタル配
線として、Ｙ1 バイアスラインよこ４６４とＹ1 信号ラ
インよこ４６３を２層目のメタル配線とすることで、
Ｘ、Ｙ出力やアノード等の全ての端子も１方向に設ける
ことができる。
次元情報が得られる。今、例えばＸ 1 バイアスライン４
５９、Ｘ1 信号ライン４６０、Ｙ1 バイアスラインたて
４６１、Ｙ1 信号ラインたて４６２を１層目のメタル配
線として、Ｙ1 バイアスラインよこ４６４とＹ1 信号ラ
インよこ４６３を２層目のメタル配線とすることで、
Ｘ、Ｙ出力やアノード等の全ての端子も１方向に設ける
ことができる。
【００５２】このようにして、特願平０４−０６６３６
４において片面のみでの２次元情報が得られる半導体イ
メージセンサ装置が実現できたわけだが、本半導体イメ
ージセンサ装置の必要な特性として例えばＮ- 型ＦＺ基
板５０１は感度と物質量の関係から比抵抗４−８ｋΩｃ
ｍ程度で厚み２００から３００μｍが必要である。これ
より厚くても薄くてもいけない。最新の大口径ウエハー
プロセスの場合、薄くても５００から９００μｍ厚のウ
エハーである。
４において片面のみでの２次元情報が得られる半導体イ
メージセンサ装置が実現できたわけだが、本半導体イメ
ージセンサ装置の必要な特性として例えばＮ- 型ＦＺ基
板５０１は感度と物質量の関係から比抵抗４−８ｋΩｃ
ｍ程度で厚み２００から３００μｍが必要である。これ
より厚くても薄くてもいけない。最新の大口径ウエハー
プロセスの場合、薄くても５００から９００μｍ厚のウ
エハーである。
【００５３】特願平０４−０６６３６４では製造工程終
盤での裏面研削を採用したが本発明を適用することで、
より一層便利になる。すなわち、Ｎ+ 型層５０２を形成
したＦＺ−ＳＯＩにおいてＦＺ基板は製造工程の最初か
ら２００から３００μｍの必要な厚みとしておき工程終
盤にてＣＺ基板とＳｉＯ2 を除去し、アルミニウムなど
のカソード電極５０３を形成すればよいからである。工
程終盤裏面研削等でのダメージや歩留低下の心配がなく
なり、大変有益であるといえる。また裏面へのＮ+ 型層
形成を考えると実質上本発明を適用して初めてかかる半
導体イメージセンサ装置を実現出来ると言える。本応用
例では最終的には前記応用例での補強版はなくてもかま
わない。
盤での裏面研削を採用したが本発明を適用することで、
より一層便利になる。すなわち、Ｎ+ 型層５０２を形成
したＦＺ−ＳＯＩにおいてＦＺ基板は製造工程の最初か
ら２００から３００μｍの必要な厚みとしておき工程終
盤にてＣＺ基板とＳｉＯ2 を除去し、アルミニウムなど
のカソード電極５０３を形成すればよいからである。工
程終盤裏面研削等でのダメージや歩留低下の心配がなく
なり、大変有益であるといえる。また裏面へのＮ+ 型層
形成を考えると実質上本発明を適用して初めてかかる半
導体イメージセンサ装置を実現出来ると言える。本応用
例では最終的には前記応用例での補強版はなくてもかま
わない。
【００５４】図１７は本発明にかかる第４の実施例の第
３の応用例の半導体集積回路装置を示すフォトダイオー
ドアレイの模式的断面図である。後述する第５の実施例
との組合せであるが、下地ＣＺ基板およびＳｉＯ2 を取
り去った後放射線に反応する蛍光体１７１例えばＧｄ2
Ｏ2 Ｓ：ＴｂやＺｎＷＯ4 やＣｓＩ：Ｔｌ等を付加する
ことでＸ線等の放射線を効率よく検出することが可能と
なるものである。本応用例はＣＣＤやフォトダイオード
アレイ等の他のフォトセンサＩＣ類と組合せ使用しても
有益である。
３の応用例の半導体集積回路装置を示すフォトダイオー
ドアレイの模式的断面図である。後述する第５の実施例
との組合せであるが、下地ＣＺ基板およびＳｉＯ2 を取
り去った後放射線に反応する蛍光体１７１例えばＧｄ2
Ｏ2 Ｓ：ＴｂやＺｎＷＯ4 やＣｓＩ：Ｔｌ等を付加する
ことでＸ線等の放射線を効率よく検出することが可能と
なるものである。本応用例はＣＣＤやフォトダイオード
アレイ等の他のフォトセンサＩＣ類と組合せ使用しても
有益である。
【００５５】図１０は本発明にかかる第５の実施例の第
１応用例の半導体集積回路装置を示すＡＰＤの模式的断
面図である。図１０で１０２はカソード電極、１０７は
補強板、１０３は絶縁膜、１０８はπ層、１０９はＰ+
型層、１０１はアノード電極、１０６はＳＩＰＯＳ膜で
ある。
１応用例の半導体集積回路装置を示すＡＰＤの模式的断
面図である。図１０で１０２はカソード電極、１０７は
補強板、１０３は絶縁膜、１０８はπ層、１０９はＰ+
型層、１０１はアノード電極、１０６はＳＩＰＯＳ膜で
ある。
【００５６】第４の実施例の第１の応用例のＡＰＤに加
えてＳＩＰＯＳ膜入りＦＺ−ＳＯＩ基板を使用したもの
である。ＳＩＰＯＳ膜入りＦＺ−ＳＯＩ基板とは図２１
に示すように使用するＦＺ−ＳＯＩ基板においてＦＺ基
板２１４とＳｉＯ2 ２１２の間にＳＩＰＯＳ膜２１３を
形成したものである。ＳＩＰＯＳとは半絶縁性ポリＳｉ
（Semi Insulated Poly-Si) 膜のことで、この絶縁性の
高いポリＳｉはＣＶＤ法によりポリＳｉを堆積させる際
にＯ2 またはＮを含有させる処理を行うことにより形成
される。従って条件によってはＳｉＯ 2 とポリＳｉの界
面にＳｉ x Ｎ y （Ｓｉ窒化膜）が形成されることもある
がそういう構成でももちろん良い。かかるＳＩＰＯＳ膜
２１３はＦＺ基板２１４の貼り合わせ前、ＳｉＯ2 ２１
２形成後、形成されるが貼り合わせ前に表面をマイクロ
ポリッシングしても貼り合わせが良好となってよい。も
ちろん、ＳＩＰＯＳはＦＺ側に形成しておいても良い。
その方が界面の特性が良い場合もある。
えてＳＩＰＯＳ膜入りＦＺ−ＳＯＩ基板を使用したもの
である。ＳＩＰＯＳ膜入りＦＺ−ＳＯＩ基板とは図２１
に示すように使用するＦＺ−ＳＯＩ基板においてＦＺ基
板２１４とＳｉＯ2 ２１２の間にＳＩＰＯＳ膜２１３を
形成したものである。ＳＩＰＯＳとは半絶縁性ポリＳｉ
（Semi Insulated Poly-Si) 膜のことで、この絶縁性の
高いポリＳｉはＣＶＤ法によりポリＳｉを堆積させる際
にＯ2 またはＮを含有させる処理を行うことにより形成
される。従って条件によってはＳｉＯ 2 とポリＳｉの界
面にＳｉ x Ｎ y （Ｓｉ窒化膜）が形成されることもある
がそういう構成でももちろん良い。かかるＳＩＰＯＳ膜
２１３はＦＺ基板２１４の貼り合わせ前、ＳｉＯ2 ２１
２形成後、形成されるが貼り合わせ前に表面をマイクロ
ポリッシングしても貼り合わせが良好となってよい。も
ちろん、ＳＩＰＯＳはＦＺ側に形成しておいても良い。
その方が界面の特性が良い場合もある。
【００５７】本実施例におけるＳＩＰＯＳ１０６は数１
０００Åの厚みでπ層１０８に接して形成される形にな
る。下地ＣＺ基板とＳｉＯ2 を取り去った後も残されπ
層１０８の表面を安定化することでＰ+ 型層１０９は例
えば図示しないが受光面領域になく領域を囲むような形
状とすることができるので、完全に散乱領域の無いＡＰ
Ｄが実現可能となる。ここで、図４のようにアノード電
極４３をカソード電極９２の面に設けることも電気的実
装面を考えるとさらに有益である。
０００Åの厚みでπ層１０８に接して形成される形にな
る。下地ＣＺ基板とＳｉＯ2 を取り去った後も残されπ
層１０８の表面を安定化することでＰ+ 型層１０９は例
えば図示しないが受光面領域になく領域を囲むような形
状とすることができるので、完全に散乱領域の無いＡＰ
Ｄが実現可能となる。ここで、図４のようにアノード電
極４３をカソード電極９２の面に設けることも電気的実
装面を考えるとさらに有益である。
【００５８】上記実施例において、ＳＩＰＯＳ膜のかわ
りに比較的抵抗の高い（100 Ω／□以上）ポリＳｉ膜を
用いてもよいが、ＳＩＰＯＳＯ膜の方がπ層の表面の安
定に有効である。図１６は本発明にかかる第５の実施例
の第２の応用例の半導体集積回路装置を示す光起電力素
子の模式的断面図である。３００〜６００Åの範囲のＳ
ＩＰＯＳ膜１６１は他の不純物領域に代わって界面の安
定化が図れると同時に全波長領域の光に対して、透過性
が良くなおかつ、入射光に対して反射防止膜として作用
するのでより一層の高効率が得られる。貼り合わせ時に
ポリッシングがおこなわれたとしてもポリＳｉグレーン
が反射防止の役目を果たすからである。
りに比較的抵抗の高い（100 Ω／□以上）ポリＳｉ膜を
用いてもよいが、ＳＩＰＯＳＯ膜の方がπ層の表面の安
定に有効である。図１６は本発明にかかる第５の実施例
の第２の応用例の半導体集積回路装置を示す光起電力素
子の模式的断面図である。３００〜６００Åの範囲のＳ
ＩＰＯＳ膜１６１は他の不純物領域に代わって界面の安
定化が図れると同時に全波長領域の光に対して、透過性
が良くなおかつ、入射光に対して反射防止膜として作用
するのでより一層の高効率が得られる。貼り合わせ時に
ポリッシングがおこなわれたとしてもポリＳｉグレーン
が反射防止の役目を果たすからである。
【００５９】図１９は本発明にかかる第５の実施例の第
３の応用例の半導体集積回路装置を示すＢｉＣＭＯＳＩ
Ｃの模式的断面図である。Ｐ+ 型層やＮ+ 型層に代わっ
てＦＺ基板ＳｉＯ2 界面の安定化が図れるのでＣＭＯＳ
部１９５やＬＤＭＯＳ部１９６においてＳＩＰＯＳ膜１
９２を設けたことで、Ｐ+ 、Ｎ+ のように各素子の要求
に合わせて変える必要がないので工程の簡略化が図れ
る。図１８ではＳＩＰＯＳ膜１８５はトレンチ溝１８３
によって分断されてないが図１９のように各アイランド
ごとに分断しても、電位の分離の意味で有益である。
３の応用例の半導体集積回路装置を示すＢｉＣＭＯＳＩ
Ｃの模式的断面図である。Ｐ+ 型層やＮ+ 型層に代わっ
てＦＺ基板ＳｉＯ2 界面の安定化が図れるのでＣＭＯＳ
部１９５やＬＤＭＯＳ部１９６においてＳＩＰＯＳ膜１
９２を設けたことで、Ｐ+ 、Ｎ+ のように各素子の要求
に合わせて変える必要がないので工程の簡略化が図れ
る。図１８ではＳＩＰＯＳ膜１８５はトレンチ溝１８３
によって分断されてないが図１９のように各アイランド
ごとに分断しても、電位の分離の意味で有益である。
【００６０】図１８は本発明にかかる第６の実施例の半
導体集積回路装置を示す光起電力素子の模式的断面図で
ある。第５の実施例の第１の応用例の光起電力素子に加
えて、図２２および２３に示すようなＦＺ−ＳＯＩ基板
のＣＺ基板部分を石英基板で形成した基板を用いたもの
である。
導体集積回路装置を示す光起電力素子の模式的断面図で
ある。第５の実施例の第１の応用例の光起電力素子に加
えて、図２２および２３に示すようなＦＺ−ＳＯＩ基板
のＣＺ基板部分を石英基板で形成した基板を用いたもの
である。
【００６１】前述してきたように、高効率化のため裏面
からの光入射１８１を可能とするが、この場合製造工程
途中での補強板の取り付けや下地基板の取り去りなどが
必要なく、工程短縮と同時に補強板を付けたり下地基板
を取り去ったりすることでの歩留低下を避けることが可
能となる。該基板は入射線に対して透明であれば他の材
質でも、もちろんかまわない。本実施例はＣＣＤやフォ
トダイオードアレイ等の他のフォトセンサＩＣ類と組合
せ使用しても有益である。
からの光入射１８１を可能とするが、この場合製造工程
途中での補強板の取り付けや下地基板の取り去りなどが
必要なく、工程短縮と同時に補強板を付けたり下地基板
を取り去ったりすることでの歩留低下を避けることが可
能となる。該基板は入射線に対して透明であれば他の材
質でも、もちろんかまわない。本実施例はＣＣＤやフォ
トダイオードアレイ等の他のフォトセンサＩＣ類と組合
せ使用しても有益である。
【００６２】以上本発明の第１から第６までの実施例に
ついて説明してきたが、第２から第６までの実施例につ
いては第１の実施例にたいして独立で実施しても有益で
ある。すなわちＦＺ基板がＣＺ基板であるＣＺ−ＳＯＩ
基板において第２から第６の実施例を実施すれば、ＦＺ
基板固有の特長にかかわる効果以外のものは全て前述し
たごとく得られるからである。全てを再度記述しないが
例えばＣＭＯＳＩＣ類におけるラッチアップ耐量の向
上、放射線耐量の向上、ＣＣＤや光起電力素子等のフォ
トセンサＩＣ類における分離方法や検出方法にかかって
高感度、高効率等の高性能化、ＢｉＣＭＯＳＩＣ類にお
けるやはり性能向上、工程簡便化、等々である。前述し
たように、高比抵抗ＦＺ基板の大口径化の問題、価格、
納期の問題等があるからで必要な性能と価格に応じてＣ
Ｚ−ＳＯＩ基板に本発明を実施例してもそれなりに有益
である。
ついて説明してきたが、第２から第６までの実施例につ
いては第１の実施例にたいして独立で実施しても有益で
ある。すなわちＦＺ基板がＣＺ基板であるＣＺ−ＳＯＩ
基板において第２から第６の実施例を実施すれば、ＦＺ
基板固有の特長にかかわる効果以外のものは全て前述し
たごとく得られるからである。全てを再度記述しないが
例えばＣＭＯＳＩＣ類におけるラッチアップ耐量の向
上、放射線耐量の向上、ＣＣＤや光起電力素子等のフォ
トセンサＩＣ類における分離方法や検出方法にかかって
高感度、高効率等の高性能化、ＢｉＣＭＯＳＩＣ類にお
けるやはり性能向上、工程簡便化、等々である。前述し
たように、高比抵抗ＦＺ基板の大口径化の問題、価格、
納期の問題等があるからで必要な性能と価格に応じてＣ
Ｚ−ＳＯＩ基板に本発明を実施例してもそれなりに有益
である。
【００６３】
【発明の効果】以上説明してきたように、本発明によれ
ば以下の効果が得られる。半導体集積回路装置に用いら
れる半導体基板の構成として、ＣＺ基板上にＳｉＯ2 を
介してＦＺ基板を貼り合わせた半導体基板（以下、ＦＺ
−ＳＯＩ基板と称する）を用いることでＦＺ基板は下地
ＣＺ基板と完全に分離しているため、製造工程を経ても
ＦＺ基板はその特長を保っている。したがって析出酸素
による欠陥の増加がおさえられＣＭＯＳＩＣやＤＲＡＭ
やＣＣＤやＢｉＣＭＯＳＩＣにおいて良好な歩留が得ら
れる。またキャリアライフタイムの低下もおさえられＤ
ＲＡＭやＣＣＤやＢｉＣＭＯＳＩＣにおいて良好な特性
が得られる。
ば以下の効果が得られる。半導体集積回路装置に用いら
れる半導体基板の構成として、ＣＺ基板上にＳｉＯ2 を
介してＦＺ基板を貼り合わせた半導体基板（以下、ＦＺ
−ＳＯＩ基板と称する）を用いることでＦＺ基板は下地
ＣＺ基板と完全に分離しているため、製造工程を経ても
ＦＺ基板はその特長を保っている。したがって析出酸素
による欠陥の増加がおさえられＣＭＯＳＩＣやＤＲＡＭ
やＣＣＤやＢｉＣＭＯＳＩＣにおいて良好な歩留が得ら
れる。またキャリアライフタイムの低下もおさえられＤ
ＲＡＭやＣＣＤやＢｉＣＭＯＳＩＣにおいて良好な特性
が得られる。
【００６４】また、同様に下地基板と完全に分離されて
いるのでＩＣ全般において前述したような放射線耐量も
顕著な向上が期待できる。なおかつ、下地基板はＣＺ基
板なので半導体集積回路装置の製造工程を経ても前述し
たような物理的強度の問題は発生しない。また、ＣＣＤ
やフォトダイオードアレイや光起電力素子等のフォトセ
ンサＩＣ類では検出部を通過してしまった光も下地Ｓｉ
Ｏ2 とＣＺ基板との界面からの反射も利用できるため感
度向上と効率向上という効果が得られる。
いるのでＩＣ全般において前述したような放射線耐量も
顕著な向上が期待できる。なおかつ、下地基板はＣＺ基
板なので半導体集積回路装置の製造工程を経ても前述し
たような物理的強度の問題は発生しない。また、ＣＣＤ
やフォトダイオードアレイや光起電力素子等のフォトセ
ンサＩＣ類では検出部を通過してしまった光も下地Ｓｉ
Ｏ2 とＣＺ基板との界面からの反射も利用できるため感
度向上と効率向上という効果が得られる。
【００６５】半導体集積回路装置を形成する各素子間の
分離を下地ＳｉＯ2 まで到達させることで、素子間が完
全に分離できるのでＣＭＯＳＩＣ全般において完全にラ
ッチアップを排除できる。また、ＣＣＤやフォトセンサ
ＩＣ全般において隣接もしくは近接エレメントからのキ
ャリアの不要な回り込みを完全に排除できる。また、Ｂ
ｉＣＭＯＳＩＣ製造工程においてはエピ工程の多用する
必要がなくなり大幅に工程が簡略化できる。同様に、光
起電力素子等においては誘電体分離基板を使う必要がな
くなり、大幅に時間とコストが低減できると同時にウエ
ハーの大口径化も可能となる。さらに高電圧化、高効率
化が可能となる等の効果が得られる。
分離を下地ＳｉＯ2 まで到達させることで、素子間が完
全に分離できるのでＣＭＯＳＩＣ全般において完全にラ
ッチアップを排除できる。また、ＣＣＤやフォトセンサ
ＩＣ全般において隣接もしくは近接エレメントからのキ
ャリアの不要な回り込みを完全に排除できる。また、Ｂ
ｉＣＭＯＳＩＣ製造工程においてはエピ工程の多用する
必要がなくなり大幅に工程が簡略化できる。同様に、光
起電力素子等においては誘電体分離基板を使う必要がな
くなり、大幅に時間とコストが低減できると同時にウエ
ハーの大口径化も可能となる。さらに高電圧化、高効率
化が可能となる等の効果が得られる。
【００６６】ＦＺ基板の下部に下地ＳｉＯ2 と接してＮ
+ 型もしくはＰ+ 型の薄い不純物層を設けることで、Ｆ
Ｚ基板と下地ＳｉＯ2 の界面を安定させるのでＣＭＯＳ
ＩＣ等においてはＭＯＳトランジスタのＳＯＩトランジ
スタ特有のいわゆるバックチャネルを防止できる。Ｂｉ
ＣＭＯＳＩＣにおいてはバイポーラトランジスタの埋め
込み領域の代わりをはたして良好な特性が得られる。フ
ォトダイオードアレイや光起電力素子等でも同様に界面
の安定化と直列抵抗の低減が図れる。ＡＰＤ等において
は、第１の手段によってπ層の比抵抗をエピでは得られ
ない高抵抗も得られ所望のものとすることができ、また
厚みも数１０μｍから必要なら数１００μｍのものも容
易に得られるようになったことと併せて本手段によっ
て、従来のＦＺエピのような高温処理はないため、Ｐ+
型層はあまりπ層へ拡散せず、散乱領域も非常に小さく
できる等の効果が得られる。
+ 型もしくはＰ+ 型の薄い不純物層を設けることで、Ｆ
Ｚ基板と下地ＳｉＯ2 の界面を安定させるのでＣＭＯＳ
ＩＣ等においてはＭＯＳトランジスタのＳＯＩトランジ
スタ特有のいわゆるバックチャネルを防止できる。Ｂｉ
ＣＭＯＳＩＣにおいてはバイポーラトランジスタの埋め
込み領域の代わりをはたして良好な特性が得られる。フ
ォトダイオードアレイや光起電力素子等でも同様に界面
の安定化と直列抵抗の低減が図れる。ＡＰＤ等において
は、第１の手段によってπ層の比抵抗をエピでは得られ
ない高抵抗も得られ所望のものとすることができ、また
厚みも数１０μｍから必要なら数１００μｍのものも容
易に得られるようになったことと併せて本手段によっ
て、従来のＦＺエピのような高温処理はないため、Ｐ+
型層はあまりπ層へ拡散せず、散乱領域も非常に小さく
できる等の効果が得られる。
【００６７】ＦＺ−ＳＯＩ基板においてＦＺ基板１５４
とＳｉＯ2 １５２の間にＳＩＰＯＳＯ膜１５３を形成し
たものであることで、ＭＯＳトランジスタやバイポーラ
トランジスタでは第３の手段と同様に界面の安定化が図
れるが、Ｐ+ 、Ｎ+ のように各素子の要求に合わせて変
える必要がないので工程の簡略化が図れる。ＡＰＤ等で
はやはり界面の安定が可能となるがＰ+ 型層が要らなく
なるので散乱領域を完全に無くすことができる。また、
光起電力素子等でもやはり他の不純物領域に代わって界
面の安定化が図れると同時に第５、第６の手段と組合せ
た場合入射光に対して反射防止膜として作用するのでよ
り一層の高効率が得られる等の効果が得られる。
とＳｉＯ2 １５２の間にＳＩＰＯＳＯ膜１５３を形成し
たものであることで、ＭＯＳトランジスタやバイポーラ
トランジスタでは第３の手段と同様に界面の安定化が図
れるが、Ｐ+ 、Ｎ+ のように各素子の要求に合わせて変
える必要がないので工程の簡略化が図れる。ＡＰＤ等で
はやはり界面の安定が可能となるがＰ+ 型層が要らなく
なるので散乱領域を完全に無くすことができる。また、
光起電力素子等でもやはり他の不純物領域に代わって界
面の安定化が図れると同時に第５、第６の手段と組合せ
た場合入射光に対して反射防止膜として作用するのでよ
り一層の高効率が得られる等の効果が得られる。
【００６８】半導体集積回路装置の製造工程の終盤にお
いてＦＺ基板側になんらかの補強板を形成した後、下地
ＣＺ基板をエッチングや研削、研磨などで取り去ること
で、ＡＰＤ等では裏面からの検出を可能とするので、例
えば１０ｋｅｖ以下のような非常に低エネルギーのＸ線
の検出も全く損失なく行うことが可能となる。フォトダ
イオードアレイや光起電力素子でも裏面からの検出を可
能とするので自己の電極等に光が妨げられずより高い効
率の受光が可能となる等の効果が得られる。
いてＦＺ基板側になんらかの補強板を形成した後、下地
ＣＺ基板をエッチングや研削、研磨などで取り去ること
で、ＡＰＤ等では裏面からの検出を可能とするので、例
えば１０ｋｅｖ以下のような非常に低エネルギーのＸ線
の検出も全く損失なく行うことが可能となる。フォトダ
イオードアレイや光起電力素子でも裏面からの検出を可
能とするので自己の電極等に光が妨げられずより高い効
率の受光が可能となる等の効果が得られる。
【００６９】ＦＺ−ＳＯＩにおいてＣＺ基板のかわりに
石英基板を用いることで、ＡＰＤやフォトダイオードア
レイや光起電力素子において、一旦基板を取り去ること
なく裏面からの検出を可能とするので、工程短縮と同時
に補強板を付けたり下地基板を取り去ったりすることで
の歩留低下を避けることが可能となる等の効果が得られ
る。
石英基板を用いることで、ＡＰＤやフォトダイオードア
レイや光起電力素子において、一旦基板を取り去ること
なく裏面からの検出を可能とするので、工程短縮と同時
に補強板を付けたり下地基板を取り去ったりすることで
の歩留低下を避けることが可能となる等の効果が得られ
る。
【図１】本発明にかかる第１の実施例の半導体集積回路
装置を示すメモリＩＣを構成するＤＲＡＭセルの模式的
断面図である。
装置を示すメモリＩＣを構成するＤＲＡＭセルの模式的
断面図である。
【図２】本発明にかかる第３の実施例の半導体集積回路
装置を示すＣＭＯＳＩＣを構成するＰＭＯＳ、ＮＭＯＳ
両トランジスタの模式的断面図である。
装置を示すＣＭＯＳＩＣを構成するＰＭＯＳ、ＮＭＯＳ
両トランジスタの模式的断面図である。
【図３】本発明にかかる第２の実施例の半導体集積回路
装置を示すＣＣＤを構成する感知拡散部と電荷転送経路
から成る単位セルの模式的断面図である。
装置を示すＣＣＤを構成する感知拡散部と電荷転送経路
から成る単位セルの模式的断面図である。
【図４】本発明にかかる本実施例の第１の応用例の半導
体集積回路装置を示すＡＰＤの模式的断面図である。
体集積回路装置を示すＡＰＤの模式的断面図である。
【図５】断面Ｂ−Ｂ’方向における模式的不純物濃度プ
ロファイルである。
ロファイルである。
【図６】本発明にかかる本実施例の第２の応用例の半導
体集積回路装置を示すＢｉＣＭＯＳＩＣの模式的断面図
である。
体集積回路装置を示すＢｉＣＭＯＳＩＣの模式的断面図
である。
【図７】本発明にかかる第２の実施例のその他の応用例
の半導体集積回路装置を示すフォトダイオードアレイを
構成する複数の単位セルの模式的断面図である。
の半導体集積回路装置を示すフォトダイオードアレイを
構成する複数の単位セルの模式的断面図である。
【図８】本発明にかかる第４の実施例の半導体集積回路
装置を示す光起電力素子の模式的断面図である。
装置を示す光起電力素子の模式的断面図である。
【図９】本発明にかかる本実施例の第１の応用例の半導
体集積回路装置を示すＡＰＤの模式的断面図である。
体集積回路装置を示すＡＰＤの模式的断面図である。
【図１０】本発明にかかる第５の実施例の半導体集積回
路装置を示すＡＰＤの模式的断面図である。
路装置を示すＡＰＤの模式的断面図である。
【図１１】本発明にかかる第４の実施例の第２の応用例
の半導体集積回路装置を示す半導体イメージセンサ装置
の模式的断面図である。
の半導体集積回路装置を示す半導体イメージセンサ装置
の模式的断面図である。
【図１２】半導体イメージセンサ装置の一実施例のフォ
トセンサ要素の配列を示す模式的平面図である。
トセンサ要素の配列を示す模式的平面図である。
【図１３】半導体イメージセンサ装置の一実施例のフォ
トセンサ要素の配列を示す模式的平面図である。
トセンサ要素の配列を示す模式的平面図である。
【図１４】半導体イメージセンサ装置のピクセルの一実
施例の模式的平面図である。
施例の模式的平面図である。
【図１５】半導体イメージセンサ装置の一実施例の回路
を示す模式的ブロック図である。
を示す模式的ブロック図である。
【図１６】本発明にかかる本実施例の第１の応用例の半
導体集積回路装置を示す光起電力素子の模式的断面図で
ある。
導体集積回路装置を示す光起電力素子の模式的断面図で
ある。
【図１７】本発明にかかる本実施例の第２の応用例の半
導体集積回路装置を示すフォトダイオードアレイの模式
的断面図である。
導体集積回路装置を示すフォトダイオードアレイの模式
的断面図である。
【図１８】本発明にかかる第６の実施例の半導体集積回
路装置を示す光起電力素子の模式的断面図である。
路装置を示す光起電力素子の模式的断面図である。
【図１９】本発明にかかる本実施例の第２の応用例の半
導体集積回路装置を示すＢｉＣＭＯＳＩＣの模式的断面
図である。
導体集積回路装置を示すＢｉＣＭＯＳＩＣの模式的断面
図である。
【図２０】本発明にかかるＦＺ−ＳＯＩ基板を示す模式
的断面図である。
的断面図である。
【図２１】本発明にかかるＳＩＰＯＳが挿入されたＦＺ
−ＳＯＩ基板を示す模式的断面図である。
−ＳＯＩ基板を示す模式的断面図である。
【図２２】本発明にかかるＦＺ−ＳＯＱ基板を示す模式
的断面図である。
的断面図である。
【図２３】本発明にかかるＳＩＰＯＳが挿入されたＦＺ
−ＳＯＱ基板を示す模式的断面図である。
−ＳＯＱ基板を示す模式的断面図である。
【図２４】従来の半導体集積回路装置を示すＣＺ基板上
に形成された一般的ＣＭＯＳＩＣの模式的断面図であ
る。
に形成された一般的ＣＭＯＳＩＣの模式的断面図であ
る。
【図２５】従来の半導体集積回路装置を示すＣＺエピ基
板上に形成された一般的なＤＲＡＭセルの模式的断面図
である。
板上に形成された一般的なＤＲＡＭセルの模式的断面図
である。
【図２６】従来の半導体集積回路装置を示すＣＺエピ基
板上に形成された一般的なＢｉＣＭＯＳＩＣの模式的断
面図である。
板上に形成された一般的なＢｉＣＭＯＳＩＣの模式的断
面図である。
【図２７】従来の半導体集積回路装置を示すＦＺエピ基
板に形成されたＡＰＤの模式的断面図である。
板に形成されたＡＰＤの模式的断面図である。
【図２８】断面Ａ−Ａ’方向における模式的不純物濃度
プロファイルである。
プロファイルである。
【図２９】（ａ）〜（ｂ）は従来の半導体集積回路装置
を示す誘電体分離基板上に形成された光起電力素子の製
造方法を示す模式的工程順断面図である。
を示す誘電体分離基板上に形成された光起電力素子の製
造方法を示す模式的工程順断面図である。
【図３０】光起電力素子の内部結線を示す模式的回路図
である。
である。
１１、２８、６８、１４１、１５１ ＣＺ基板 １２、２７、３２、６３、８３、１４２ １５２、１６
２、１７２ ＳｉＯ２ １３、２６、８５、１４３、１５４、１６３、１７４
ＦＺ基板 ２１ Ｎ+ 型層 ２２ Ｐ+ 型層 ３３ Ｐ型ＦＺ基板 ３４ ＬＯＣＯＳ酸化膜 ４１ Ｐ+型層 ４２ ＦＺ基板Ｐ- 型層 ９６、１０１、１１３、１２５、１５３、１７３ ＳＩ
ＰＯＳ膜 ９７ Ｐ+ 型層 １１１ 蛍光体 １２２、１６１、１７１ 石英基板 １８３ Ｐ型ＣＺ基板
２、１７２ ＳｉＯ２ １３、２６、８５、１４３、１５４、１６３、１７４
ＦＺ基板 ２１ Ｎ+ 型層 ２２ Ｐ+ 型層 ３３ Ｐ型ＦＺ基板 ３４ ＬＯＣＯＳ酸化膜 ４１ Ｐ+型層 ４２ ＦＺ基板Ｐ- 型層 ９６、１０１、１１３、１２５、１５３、１７３ ＳＩ
ＰＯＳ膜 ９７ Ｐ+ 型層 １１１ 蛍光体 １２２、１６１、１７１ 石英基板 １８３ Ｐ型ＣＺ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 31/10 Ｈ０１Ｌ 31/04 Ｈ (56)参考文献 特開 平４−127437（ＪＰ，Ａ) 特開 平１−215041（ＪＰ，Ａ) 特開 平４−266047（ＪＰ，Ａ) 特開 平４−361555（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/02 H01L 27/12 H01L 31/04
Claims (8)
- 【請求項１】 石英基板である支持基板上に多結晶Ｓｉ
膜を有し、前記多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を
有し、前記単結晶Ｓｉ膜表面に素子が形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 石英基板である支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜表面に素子が形成されていることを特徴とする
半導体集積回路装置。 - 【請求項３】 石英基板である支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜は同一前記支持基板上において複数の電気的分
離された領域から構成されている状態すなわち島状単結
晶Ｓｉ膜であることを特徴とし、前記島状単結晶Ｓｉ膜
表面に素子が形成されていることを特徴とする半導体集
積回路装置。 - 【請求項４】 石英基板である支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜と前記多結晶Ｓｉ膜は同一前記支持基板上にお
いて、同一形状で同一位置において複数の電気的分離さ
れた領域から構成されている状態すなわち島状単結晶Ｓ
ｉ膜および多結晶Ｓｉ膜であり、前記島状単結晶Ｓｉ膜
表面に素子が形成されていることを特徴とする半導体集
積回路装置。 - 【請求項５】 蛍光体化合物の支持基板上に多結晶Ｓｉ
膜を有し、前記多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を
有し、前記単結晶Ｓｉ膜表面に素子が形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 蛍光体化合物の支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜表面に素子が形成されていることを特徴とする
半導体集積回路装置。 - 【請求項７】 蛍光体化合物の支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜は同一前記支持基板上において複数の電気的分
離された領域から構成されている状態すなわち島状単結
晶Ｓｉ膜であることを特徴とし、前記島状単結晶Ｓｉ膜
表面に素子が形成されていることを特徴とする半導体集
積回路装置。 - 【請求項８】 蛍光体化合物の支持基板上にＳｉ酸化膜
を有し、前記Ｓｉ酸化膜上に多結晶Ｓｉ膜を有し、前記
多結晶Ｓｉ膜上に接して単結晶Ｓｉ膜を有し、前記単結
晶Ｓｉ膜と前記多結晶Ｓｉ膜は同一前記支持基板上にお
いて、同一形状で同一位置において複数の電気的分離さ
れた領域から構成されている状態すなわち島状単結晶Ｓ
ｉ膜および多結晶Ｓｉ膜であり、前記島状単結晶Ｓｉ膜
表面に素子が形成されていることを特徴とする半導体集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04153722A JP3137431B2 (ja) | 1991-06-13 | 1992-06-12 | 半導体集積回路装置 |
| EP9393109060A EP0573921A3 (en) | 1992-06-12 | 1993-06-04 | Semiconductor device having a semiconductor film of low oxygen concentration |
| US08/127,822 US5923071A (en) | 1992-06-12 | 1993-09-27 | Semiconductor device having a semiconductor film of low oxygen concentration |
| US09/174,687 US6100570A (en) | 1992-06-12 | 1998-10-19 | Semiconductor device having a semiconductor film of low oxygen concentration |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14210591 | 1991-06-13 | ||
| JP3-142105 | 1991-06-13 | ||
| JP04153722A JP3137431B2 (ja) | 1991-06-13 | 1992-06-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182909A JPH05182909A (ja) | 1993-07-23 |
| JP3137431B2 true JP3137431B2 (ja) | 2001-02-19 |
Family
ID=26474213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04153722A Expired - Lifetime JP3137431B2 (ja) | 1991-06-13 | 1992-06-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137431B2 (ja) |
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|---|---|---|---|---|
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| JP2002094032A (ja) * | 2000-09-12 | 2002-03-29 | Fuji Electric Co Ltd | 半導体基板およびその製作方法と、その基板を用いた半導体装置およびその製造方法 |
| US6927383B2 (en) * | 2002-07-26 | 2005-08-09 | Raytheon Company | Radiation hardened visible P-I-N detector |
| RU2416840C2 (ru) * | 2006-02-01 | 2011-04-20 | Конинклейке Филипс Электроникс, Н.В. | Лавинный фотодиод в режиме счетчика гейгера |
| US7791031B2 (en) * | 2008-06-09 | 2010-09-07 | Honeywell International Inc. | Neutron detection structure |
-
1992
- 1992-06-12 JP JP04153722A patent/JP3137431B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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