JP3134335U - Delay circuit - Google Patents

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Abstract


【課題】 プロセスの影響と電圧変動を補償できる遅延回路を提供する。
【解決手段】 入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、前記第１節点と第２節点の間に接続されたレジスタ、前記第２節点と電圧源の間に接続された第１コンデンサ、および前記第２節点と接地の間に接続された第２コンデンサを含む。
【選択図】 図３
PROBLEM TO BE SOLVED: To provide a delay circuit capable of compensating for process influence and voltage fluctuation.
A first inverter having an input terminal used for receiving an input signal and a first node, a resistor connected between the first node and the second node, and between the second node and a voltage source. A first capacitor connected, and a second capacitor connected between the second node and ground.
[Selection] Figure 3

Description

本考案は、遅延回路に関し、特に、プロセスの影響と電圧変動を補償できる遅延回路に関するものである。   The present invention relates to a delay circuit, and more particularly to a delay circuit capable of compensating for process influences and voltage fluctuations.

図１は、従来の遅延回路１００の概略図である。従来の遅延回路１００は、インバータ１２０と１３０、レジスタ１０６と、コンデンサ１０８を含む。   FIG. 1 is a schematic diagram of a conventional delay circuit 100. The conventional delay circuit 100 includes inverters 120 and 130, a resistor 106, and a capacitor 108.

インバータ１２０は、入力端子ＩＮと節点Ｎ１の間に接続される。レジスタ１０６は、節点Ｎ１と節点Ｎ２の間に接続される。コンデンサ１０８は、ＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのゲートは、節点Ｎ２に接続され、ＮＭＯＳトランジスタの本体は、接地ＧＮＤに接続される。インバータ１３０は、節点Ｎ２と出力端子ＯＵＴの間に接続される。   The inverter 120 is connected between the input terminal IN and the node N1. The register 106 is connected between the node N1 and the node N2. The capacitor 108 is an NMOS transistor. The gate of the NMOS transistor is connected to the node N2, and the body of the NMOS transistor is connected to the ground GND. The inverter 130 is connected between the node N2 and the output terminal OUT.

インバータ１２０は、トランジスタ１０２と１０４を含む。トランジスタ１０２は、電圧源ＶＤＤに接続されたソース、節点Ｎ１とゲートに接続されたドレインを有する。トランジスタ１０４は、節点Ｎ１に接続されたドレインと、接地ＧＮＤとゲートに接続されたソースを有する。トランジスタ１０２と１０４のゲートは、入力端子ＩＮに共通接続されて入力信号を受ける。注意するのは、トランジスタ１０２は、ＰＭＯＳトランジスタであり、トランジスタ１０４は、ＮＭＯＳトランジスタである。   Inverter 120 includes transistors 102 and 104. Transistor 102 has a source connected to voltage source VDD, a node N1 and a drain connected to the gate. Transistor 104 has a drain connected to node N1, and a ground GND and a source connected to the gate. The gates of the transistors 102 and 104 are commonly connected to the input terminal IN and receive an input signal. Note that the transistor 102 is a PMOS transistor, and the transistor 104 is an NMOS transistor.

インバータ１３０は、トランジスタ１１０と１１２を含む。トランジスタ１１０は、電圧源ＶＤＤに接続されたソース、出力端子ＯＵＴとゲートに接続されたドレインを有する。トランジスタ１１２は、出力端子ＯＵＴに接続されたドレインと、接地ＧＮＤとゲートに接続されたソースを有する。トランジスタ１１０と１１２のゲートは、節点Ｎ２に共通接続される。   Inverter 130 includes transistors 110 and 112. The transistor 110 has a source connected to the voltage source VDD, an output terminal OUT, and a drain connected to the gate. Transistor 112 has a drain connected to output terminal OUT, a ground GND, and a source connected to the gate. The gates of the transistors 110 and 112 are commonly connected to the node N2.

従来の遅延回路１００では、トランジスタ１０２と１０４は、レジスタ（ＭＯＳレジスタ）として用いられ、コンデンサ１０８は、ＭＯＳコンデンサであり、レジスタ１０６は、Ｈｉ−Ｒレジスタである。しかし、ＭＯＳレジスタ、ＭＯＳコンデンサと、Ｈｉ−ＲレジスタのＭＯＳレジスタの特性は、１０％のプロセスの変動によって影響され、それぞれ、１０％と２０％移動する。ＭＯＳレジスタ（トランジスタ１０２と１０４）は、電圧平方（ｖｏｌｔａｇｅ ｓｑｕａｒｅ）に反比例している。   In the conventional delay circuit 100, the transistors 102 and 104 are used as registers (MOS registers), the capacitor 108 is a MOS capacitor, and the register 106 is a Hi-R register. However, the characteristics of the MOS register, MOS capacitor, and Hi-R register MOS register are affected by 10% process variation and move 10% and 20%, respectively. The MOS registers (transistors 102 and 104) are inversely proportional to the voltage square.

トランジスタのパラメータの変動範囲は、トランジスタの特性移動の範囲に基づいて定義される。３つのパラメータがＮＭＯＳとＰＭＯＳにそれぞれ定義される（Ｓ：ｓｌｏｗ、Ｔ：ｔｙｐｉｃａｌ、Ｆ：ｆａｓｔ）。ＮＭＯＳとＰＭＯＳは、３つのパラメータの１つに偏向することができる。図２は、プロセスの変動に対応した３つのパラメータＳ、Ｔと、Ｆの可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴである。前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。例えば、ＦＳは、ＮＭＯＳの特性パラメータがＦで、ＰＭＯＳの特性パラメータがＳであることを表している。   The variation range of the parameter of the transistor is defined based on the range of the characteristic shift of the transistor. Three parameters are defined for NMOS and PMOS respectively (S: slow, T: typical, F: fast). NMOS and PMOS can be deflected to one of three parameters. FIG. 2 shows the possible combinations of three parameters S, T and F corresponding to process variations, FF, FS, SF, SS and TT, respectively. The former is an NMOS characteristic parameter, and the latter is a PMOS characteristic parameter. For example, FS represents that the characteristic parameter of NMOS is F and the characteristic parameter of PMOS is S.

ＭＯＳのスレッショルド電圧Ｖｔｈが低い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＦである。ＮＭＯＳのスレッショルド電圧Ｖｔｈが高い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＳである。   When the threshold voltage Vth of the MOS is low, the gate oxide of the MOS becomes thin and current and capacity may increase. At this time, the characteristic parameter of the MOS is F. When the threshold voltage Vth of the NMOS is high, the gate oxide of the MOS becomes thin and current and capacity may increase. At this time, the characteristic parameter of the MOS is S.

ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＦで、ＰＭＯＳの特性パラメータはＳである。入力端子ＩＮの入力が１の時、トランジスタ１０４は、オンとなり、トランジスタ１０２は、オフとなり、コンデンサ１０８がレジスタ１０６を経由してトランジスタ１０４より放電する。ＮＭＯＳの特性パラメータがＦであることから、ＮＭＯＳトランジスタによって実施されたコンデンサ１０８の容量は、プロセスの変動に対応して上昇する。ＮＭＯＳトランジスタの特性パラメータがＦの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、下げられ、トランジスタ１０４の容量は、電圧平方に対応して下降する。ＲＣ遅延は、コンデンサ１０８の容量とレジスタ１０４の抵抗が増加した時、増加されることができる。   Take the characteristic parameter deflected to FS as an example. The characteristic parameter of NMOS is F, and the characteristic parameter of PMOS is S. When the input of the input terminal IN is 1, the transistor 104 is turned on, the transistor 102 is turned off, and the capacitor 108 is discharged from the transistor 104 through the resistor 106. Since the NMOS characteristic parameter is F, the capacitance of the capacitor 108 implemented by the NMOS transistor increases in response to process variations. When the characteristic parameter of the NMOS transistor is F, the NMOS threshold voltage Vth is lowered, and the capacitance of the transistor 104 decreases corresponding to the voltage square. The RC delay can be increased when the capacitance of the capacitor 108 and the resistance of the resistor 104 are increased.

ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＳで、ＰＭＯＳの特性パラメータはＦである。入力端子ＩＮの入力が１の時、トランジスタ１０４は、オンとなり、トランジスタ１０２は、オフとなり、コンデンサ１０８は、レジスタ１０６を経由してトランジスタ１０４より放電する。ＮＭＯＳの特性パラメータがＳであることから、ＮＭＯＳトランジスタによって実施されたコンデンサ１０８の容量は、プロセスの変動に対応して上昇する。また、ＮＭＯＳトランジスタの特性パラメータがＳの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、上げられ、トランジスタ１０４の容量は、電圧平方に対応して下降する。ＲＣ遅延は、コンデンサ１０８の容量とレジスタ１０４の抵抗が増加した時、減少されることができる。   Take the characteristic parameter deflected to FS as an example. The characteristic parameter of NMOS is S, and the characteristic parameter of PMOS is F. When the input of the input terminal IN is 1, the transistor 104 is turned on, the transistor 102 is turned off, and the capacitor 108 is discharged from the transistor 104 through the resistor 106. Since the NMOS characteristic parameter is S, the capacitance of the capacitor 108 implemented by the NMOS transistor increases in response to process variations. When the characteristic parameter of the NMOS transistor is S, the NMOS threshold voltage Vth is increased, and the capacitance of the transistor 104 decreases corresponding to the voltage square. The RC delay can be reduced when the capacitance of the capacitor 108 and the resistance of the resistor 104 are increased.

図１の遅延回路が異なるプロセスの変動によって影響されることから、より大きなＲＣ遅延の範囲となる可能性がある。プロセスの変動と電圧によって影響されたＲＣ遅延がその他の回路の正常な動作に影響を及ぼす可能性があることから、プロセスの変動と電圧の影響を補償できる遅延回路が求められる。   Since the delay circuit of FIG. 1 is affected by different process variations, there is a possibility of a greater RC delay range. Since RC delays affected by process variations and voltages can affect the normal operation of other circuits, there is a need for a delay circuit that can compensate for process variations and voltage effects.

遅延回路を提供する。   A delay circuit is provided.

遅延回路の模範的な実施例は、入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、第１節点と第２節点の間に接続されたレジスタ、第２節点と電圧源の間に接続された第１コンデンサと、第２節点と接地の間に接続された第２コンデンサを含む。   An exemplary embodiment of a delay circuit includes an input terminal used to receive an input signal and a first inverter having a first node, a resistor connected between the first node and the second node, a second node and a voltage. A first capacitor connected between the sources and a second capacitor connected between the second node and ground.

遅延回路のもう１つの模範的な実施例は、入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、第１節点と第２節点の間に接続されたレジスタ、直列接続された複数のコンデンサを含み、電圧源に接続された第１端子と第２節点に接続された第２端子を有する第１コンデンサセットと、直列接続された複数のコンデンサを含み、第２節点に接続された第３端子と接地に接続された第４端子を有する第２コンデンサセットを含む。   Another exemplary embodiment of a delay circuit includes an input terminal used to receive an input signal and a first inverter having a first node, a resistor connected between the first and second nodes, a series connection A first capacitor set having a first terminal connected to the voltage source and a second terminal connected to the second node; a plurality of capacitors connected in series; and a second node A second capacitor set having a third terminal connected and a fourth terminal connected to ground is included.

本考案の遅延回路によれば、充電または放電モードでのＭＯＳの特性パラメータがＦＦ、ＦＳ、ＳＦ、またはＳＳに偏向された時、ＲＣ遅延が本考案の遅延回路によって補償されることができることから、プロセスと電圧変動によって影響されたＲＣ遅延のオフセットが減少されることができる。   According to the delay circuit of the present invention, when the MOS characteristic parameter in the charge or discharge mode is deflected to FF, FS, SF, or SS, the RC delay can be compensated by the delay circuit of the present invention. The offset of RC delay affected by process and voltage fluctuations can be reduced.

本考案についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。   In order that the purpose, features, and advantages of the present invention will be more clearly understood, embodiments will be described below in detail with reference to the drawings.

図３は、本考案の実施例に基づいた遅延回路３００の概略図である。遅延回路３００は、第１インバータ３４０、レジスタ３０６、１セットのコンデンサ３１０と、第２インバータ３５０を含む。   FIG. 3 is a schematic diagram of a delay circuit 300 according to an embodiment of the present invention. The delay circuit 300 includes a first inverter 340, a register 306, a set of capacitors 310, and a second inverter 350.

第１インバータ３４０は、入力端子ＩＮＰＵＴと第１節点Ｎ３の間に接続される。レジスタ３０６は、第１節点Ｎ３と第２節点Ｎ４の間に接続される。１セットのコンデンサ３１０は、電圧源ＶＤＤと接地ＧＮＤの間に接続される。第２インバータ３５０は、第２節点Ｎ４と出力端子ＯＵＴＰＵＴの間に接続される。   The first inverter 340 is connected between the input terminal INPUT and the first node N3. The register 306 is connected between the first node N3 and the second node N4. One set of capacitors 310 is connected between the voltage source VDD and the ground GND. The second inverter 350 is connected between the second node N4 and the output terminal OUTPUT.

第１インバータ３４０は、第１トランジスタ３０２と第２トランジスタ３０４を含む。第１トランジスタ３０２は、電圧源ＶＤＤに接続された第１第２端子、第１節点Ｎ３と第１ゲートに接続された第２端子を有する。第２トランジスタ３０４は、第１節点Ｎ３に接続された第２第１端子、接地ＧＮＤと第２ゲートに接続された第２第２端子を有する。第１ゲートと第２ゲートのゲートは、入力端子ＩＮＰＵＴに共通接続されて入力信号を受ける。注意するのは、第１トランジスタ３０２は、ＰＭＯＳトランジスタであり、トランジスタ３０４は、ＮＭＯＳトランジスタである。   The first inverter 340 includes a first transistor 302 and a second transistor 304. The first transistor 302 has a first second terminal connected to the voltage source VDD, a first node N3, and a second terminal connected to the first gate. The second transistor 304 has a second first terminal connected to the first node N3, a second second terminal connected to the ground GND and the second gate. The gates of the first gate and the second gate are commonly connected to the input terminal INPUT and receive an input signal. Note that the first transistor 302 is a PMOS transistor, and the transistor 304 is an NMOS transistor.

第２インバータ３５０は、第３トランジスタ３１２と第４トランジスタ３１４を含む。第３トランジスタ３１２は、電圧源ＶＤＤに接続された第３第１ゲート、出力端子ＯＵＴＰＵＴと第３ゲートに接続された第３第２ゲートを有する。第４トランジスタ３１４は、出力端子ＯＵＴＰＵＴに接続された第４第１端子、接地ＧＮＤと第４ゲートに接続された第４第２端子を有する。第３ゲートと第４ゲートは、第２節点Ｎ４に共通接続される。   The second inverter 350 includes a third transistor 312 and a fourth transistor 314. The third transistor 312 has a third first gate connected to the voltage source VDD, an output terminal OUTPUT, and a third second gate connected to the third gate. The fourth transistor 314 has a fourth first terminal connected to the output terminal OUTPUT, a ground GND, and a fourth second terminal connected to the fourth gate. The third gate and the fourth gate are commonly connected to the second node N4.

１セットのコンデンサ３１０は、第１コンデンサセット３２０と第２コンデンサセット３３０を含む。第１コンデンサセットは、第２節点Ｎ４で第２コンデンサセット３３０に並行接続される。   One set of capacitors 310 includes a first capacitor set 320 and a second capacitor set 330. The first capacitor set is connected in parallel to the second capacitor set 330 at the second node N4.

第１コンデンサセット３２０は、直列接続された２つのコンデンサ３２２と３２４を含み、ＭＯＳコンデンサ３２２と３２４は、ＰＭＯＳトランジスタによって実施される。ＭＯＳコンデンサ３２２のベースは、電圧源ＶＤＤに接続され、ＭＯＳコンデンサ３２２のゲートは、ＭＯＳコンデンサ４２３のベースに接続され、ＭＯＳコンデンサ３２４のゲートは、第２節点Ｎ４に接続される。   The first capacitor set 320 includes two capacitors 322 and 324 connected in series, and the MOS capacitors 322 and 324 are implemented by PMOS transistors. The base of the MOS capacitor 322 is connected to the voltage source VDD, the gate of the MOS capacitor 322 is connected to the base of the MOS capacitor 423, and the gate of the MOS capacitor 324 is connected to the second node N4.

第２コンデンサセット３３０は、２つのコンデンサ３２６と３２８を含み、ＭＯＳコンデンサ３２６と３２８は、ＮＭＯＳトランジスタによって実施される。ＭＯＳコンデンサ３２８のベースは、接地ＧＮＤに接続され、ＭＯＳコンデンサ３２８のゲートは、ＭＯＳコンデンサ３２６のベースに接続され、ＭＯＳコンデンサ３２６のゲートは、第２節点Ｎ４に接続される。   The second capacitor set 330 includes two capacitors 326 and 328, which are implemented by NMOS transistors. The base of the MOS capacitor 328 is connected to the ground GND, the gate of the MOS capacitor 328 is connected to the base of the MOS capacitor 326, and the gate of the MOS capacitor 326 is connected to the second node N4.

図４は、電圧に対応するＭＯＳコンデンサの特性を表している。コンデンサの特性は、動作電圧がスレッショルド電圧Ｖｔｈ内にある時、ＭＯＳコンデンサの電圧が動作電圧にほぼ線形であることである。本考案では、プロセスと電圧の変動によって影響されたＲＣ遅延は、ＭＯＳコンデンサの特性によって補償される。   FIG. 4 shows the characteristics of the MOS capacitor corresponding to the voltage. The characteristic of the capacitor is that when the operating voltage is within the threshold voltage Vth, the voltage of the MOS capacitor is almost linear to the operating voltage. In the present invention, the RC delay affected by process and voltage variations is compensated by the characteristics of the MOS capacitor.

トランジスタのパラメータの変動範囲は、トランジスタの特性移動の範囲に基づいて定義される。３つのパラメータがＮＭＯＳとＰＭＯＳにそれぞれ定義される。ＮＭＯＳとＰＭＯＳは、３つのパラメータの１つに偏向することができる。図２は、プロセスの変動に対応した３つのパラメータＳ、Ｔと、Ｆの可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴである。前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。例えば、ＦＳは、ＮＭＯＳの特性パラメータがＦで、ＰＭＯＳの特性パラメータがＳであることを表している。   The variation range of the parameter of the transistor is defined based on the range of the characteristic shift of the transistor. Three parameters are defined for NMOS and PMOS respectively. NMOS and PMOS can be deflected to one of three parameters. FIG. 2 shows the possible combinations of three parameters S, T and F corresponding to process variations, FF, FS, SF, SS and TT, respectively. The former is an NMOS characteristic parameter, and the latter is a PMOS characteristic parameter. For example, FS represents that the characteristic parameter of NMOS is F and the characteristic parameter of PMOS is S.

ＭＯＳのスレッショルド電圧Ｖｔｈが低い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＦである。ＮＭＯＳのスレッショルド電圧Ｖｔｈが高い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＳである。   When the threshold voltage Vth of the MOS is low, the gate oxide of the MOS becomes thin and current and capacity may increase. At this time, the characteristic parameter of the MOS is F. When the threshold voltage Vth of the NMOS is high, the gate oxide of the MOS becomes thin and current and capacity may increase. At this time, the characteristic parameter of the MOS is S.

ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＦで、ＰＭＯＳの特性パラメータはＳである。入力端子ＩＮＰＵＴの入力が１の時、トランジスタ３０４は、オンとなり、トランジスタ３０２は、オフとなり、コンデンサセット３１０がレジスタ３０６を経由してトランジスタ３０４より放電する。ＮＭＯＳの特性パラメータがＦであることから、ＮＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２６と３２８の容量は、プロセスの変動に対応して上昇する。また、ＰＭＯＳの特性パラメータがＳであることから、ＰＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２２と３２４の容量は、プロセスの変動に対応して減少する。よって、コンデンサグループ３１０の全容量は、ＭＯＳコンデンサ３２６と３２８の直列容量に並列したＭＯＳコンデンサ３２６と３２８の容量の直列容量の合計である。また、ＮＭＯＳトランジスタの特性パラメータがＦの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、下降されたことを意味し、トランジスタ３０４の容量は、電圧平方に対応して下降する。また、動作電圧がスレッショルド電圧Ｖｔｈに近いことから、容量と電圧は線形に上昇する（容量が電圧に比例する）。ＲＣ遅延がＭＯＳコンデンサ３２２と３２４によって補償されることから、本考案のＲＣ遅延の補償は、従来の遅延回路１００のＲＣ遅延より小さい。   Take the characteristic parameter deflected to FS as an example. The characteristic parameter of NMOS is F, and the characteristic parameter of PMOS is S. When the input of the input terminal INPUT is 1, the transistor 304 is turned on, the transistor 302 is turned off, and the capacitor set 310 is discharged from the transistor 304 via the resistor 306. Since the characteristic parameter of the NMOS is F, the capacitances of the MOS capacitors 326 and 328 implemented by the NMOS transistor increase corresponding to the process variation. Further, since the characteristic parameter of the PMOS is S, the capacitances of the MOS capacitors 322 and 324 implemented by the PMOS transistor are reduced corresponding to the process variation. Therefore, the total capacity of the capacitor group 310 is the sum of the series capacitances of the MOS capacitors 326 and 328 in parallel with the series capacitance of the MOS capacitors 326 and 328. Further, when the characteristic parameter of the NMOS transistor is F, it means that the threshold voltage Vth of the NMOS is lowered, and the capacitance of the transistor 304 is lowered corresponding to the voltage square. Further, since the operating voltage is close to the threshold voltage Vth, the capacity and the voltage increase linearly (the capacity is proportional to the voltage). Since the RC delay is compensated by MOS capacitors 322 and 324, the RC delay compensation of the present invention is smaller than the RC delay of the conventional delay circuit 100.

ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＳで、ＰＭＯＳの特性パラメータはＦである。入力端子ＩＮＰＵＴの入力が１の時、トランジスタ３０４は、オンとなり、トランジスタ３０２は、オフとなり、コンデンサセット３１０がレジスタ３０６を経由してトランジスタ３０４より放電する。ＮＭＯＳの特性パラメータがＳであることから、ＮＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２６と３２８の容量は、プロセスの変動に対応して減少する。よって、コンデンサグループ３１０の全容量は、ＭＯＳコンデンサ３２６と３２８の直列容量に並列したＭＯＳコンデンサ３２６と３２８の容量の直列容量の合計である。また、ＰＭＯＳの特性パラメータがＦであることから、ＰＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２２と３２４の容量は、プロセスの変動に対応して減少する。また、ＮＭＯＳトランジスタの特性パラメータがＳの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、上昇されたことを意味し、トランジスタ３０４の容量は、電圧平方に対応して上昇する。また、動作電圧がスレッショルド電圧Ｖｔｈに近いことから、容量と電圧は線形に下降する（容量が電圧に反比例する）。ＲＣ遅延がＭＯＳコンデンサ３２２と３２４によって補償されることから、本考案のＲＣ遅延のオフセットは、従来の遅延回路１００のより小さい。   Take the characteristic parameter deflected to FS as an example. The characteristic parameter of NMOS is S, and the characteristic parameter of PMOS is F. When the input of the input terminal INPUT is 1, the transistor 304 is turned on, the transistor 302 is turned off, and the capacitor set 310 is discharged from the transistor 304 via the resistor 306. Since the NMOS characteristic parameter is S, the capacitance of the MOS capacitors 326 and 328 implemented by the NMOS transistor decreases in response to process variations. Therefore, the total capacity of the capacitor group 310 is the sum of the series capacitances of the MOS capacitors 326 and 328 in parallel with the series capacitance of the MOS capacitors 326 and 328. Further, since the characteristic parameter of the PMOS is F, the capacitances of the MOS capacitors 322 and 324 implemented by the PMOS transistor decrease corresponding to the process variation. Further, when the characteristic parameter of the NMOS transistor is S, it means that the threshold voltage Vth of the NMOS is increased, and the capacity of the transistor 304 increases corresponding to the voltage square. Further, since the operating voltage is close to the threshold voltage Vth, the capacity and the voltage decrease linearly (the capacity is inversely proportional to the voltage). Since the RC delay is compensated by MOS capacitors 322 and 324, the RC delay offset of the present invention is smaller than that of the conventional delay circuit 100.

本考案は、上述の２つの実施例（放電モードのＭＯＳの特性パラメータがＦＳとＳＦに偏向される）を限定するものではない。充電または放電モードでのＭＯＳの特性パラメータがＦＦ、ＦＳ、ＳＦ、またはＳＳに偏向された時、ＲＣ遅延が本考案で挙げた遅延回路によって補償されることができることから、プロセスと電圧変動によって影響されたＲＣ遅延のオフセットが減少されることができる。   The present invention does not limit the above-described two embodiments (the characteristic parameters of the discharge mode MOS are deflected to FS and SF). When the MOS characteristic parameter in charge or discharge mode is deflected to FF, FS, SF, or SS, the RC delay can be compensated by the delay circuit mentioned in the present invention, so it is influenced by process and voltage fluctuation. The offset of the delayed RC delay can be reduced.

以上、本考案の好適な実施例を例示したが、これは本考案を限定するものではなく、本考案の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本考案が保護を請求する範囲は、実用新案登録請求の範囲を基準とする。   The preferred embodiment of the present invention has been described above, but this does not limit the present invention, and a few changes and modifications that can be made by those skilled in the art without departing from the spirit and scope of the present invention. It is possible to add. Accordingly, the scope of protection claimed by the present invention is based on the scope of claims for utility model registration.

従来の遅延回路の概略図である。It is the schematic of the conventional delay circuit. プロセスの変動に対応したＮＭＯＳとＰＭＯＳの全ての可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴであり、前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。Represents all possible combinations of NMOS and PMOS corresponding to process variations, FF, FS, SF, SS and TT, respectively, the former being the NMOS characteristic parameter and the latter being the PMOS characteristic parameter It is. 本考案の実施例に基づいた遅延回路の概略図である。1 is a schematic diagram of a delay circuit according to an embodiment of the present invention. ＭＯＳコンデンサと電圧間の特性を表している。It represents the characteristics between the MOS capacitor and the voltage.

符号の説明Explanation of symbols

１００、３００ 遅延回路
１０２、１０４、１１０、１１２、３０２、３０４、３１２、３１４ トランジスタ
１０６、３０６ レジスタ
１０８ コンデンサ
１２０、１３０、３４０、３５０ インバータ
３１０、３２０、３３０ コンデンサセット
３２２、３２４、３２６、３２８ ＭＯＳコンデンサ
ＩＮ、ＩＮＰＵＴ 入力端子
ＧＮＤ 接地端子
Ｎ１、Ｎ２、Ｎ３、Ｎ４ 節点
ＯＵＴ、ＯＵＴＰＵＴ 出力端子
ＶＤＤ 電圧源 100, 300 Delay circuit 102, 104, 110, 112, 302, 304, 312, 314 Transistor 106, 306 Resistor 108 Capacitor 120, 130, 340, 350 Inverter 310, 320, 330 Capacitor set 322, 324, 326, 328 MOS Capacitor IN, INPUT Input terminal GND Ground terminals N1, N2, N3, N4 Node OUT, OUTPUT Output terminal VDD Voltage source

Claims (22)

入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、
前記第１節点と第２節点の間に接続されたレジスタ、
前記第２節点と電圧源の間に接続された第１コンデンサ、および
前記第２節点と接地の間に接続された第２コンデンサを含む遅延回路。 A first inverter having an input terminal and a first node used to receive an input signal;
A resistor connected between the first node and the second node;
A delay circuit comprising: a first capacitor connected between the second node and a voltage source; and a second capacitor connected between the second node and ground. 出力端子と前記第２節点の間に接続された第２インバータを更に含む請求項１に記載の遅延回路。   The delay circuit according to claim 1, further comprising a second inverter connected between an output terminal and the second node. 前記第１インバータは、第１トランジスタと第２トランジスタを含む請求項１に記載の遅延回路。   The delay circuit according to claim 1, wherein the first inverter includes a first transistor and a second transistor. 前記第１トランジスタは、前記電圧源に接続された第１第１端子、前記第１節点に接続された第１第２端子と、前記入力端子に接続された第１ゲートを有し、前記第２トランジスタは、前記第１節点に接続された第２第１端子、前記接地に接続された第２第２端子と、前記入力端子に接続された第２ゲートを有する請求項３に記載の遅延回路。   The first transistor has a first first terminal connected to the voltage source, a first second terminal connected to the first node, and a first gate connected to the input terminal, 4. The delay according to claim 3, wherein the two transistors have a second first terminal connected to the first node, a second second terminal connected to the ground, and a second gate connected to the input terminal. circuit. 前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記第２トランジスタは、ＮＭＯＳトランジスタである請求項３に記載の遅延回路。   The delay circuit according to claim 3, wherein the first transistor is a PMOS transistor, and the second transistor is an NMOS transistor. 前記第１コンデンサと前記第２コンデンサは、トランジスタによって実施される請求項１に記載の遅延回路。   The delay circuit according to claim 1, wherein the first capacitor and the second capacitor are implemented by transistors. 前記第１コンデンサは、ＰＭＯＳトランジスタであり、前記第１コンデンサのベースは、前記電圧源に接続され、前記第１コンデンサのゲートは、前記第２節点に接続される請求項６に記載の遅延回路。   The delay circuit according to claim 6, wherein the first capacitor is a PMOS transistor, a base of the first capacitor is connected to the voltage source, and a gate of the first capacitor is connected to the second node. . 前記第２コンデンサは、ＮＭＯＳトランジスタであり、前記第２コンデンサのベースは、前記接地に接続され、前記第２コンデンサのゲートは、前記第２節点に接続される請求項７に記載の遅延回路。   The delay circuit according to claim 7, wherein the second capacitor is an NMOS transistor, a base of the second capacitor is connected to the ground, and a gate of the second capacitor is connected to the second node. 前記第２インバータは、第３トランジスタと第４トランジスタを含む請求項２に記載の遅延回路。   The delay circuit according to claim 2, wherein the second inverter includes a third transistor and a fourth transistor. 前記第３トランジスタは、前記電圧源に接続された第３第１ゲート、前記出力端子に接続された第３第２ゲートと、前記第２節点に接続された第３ゲートを有し、前記第４トランジスタは、前記出力端子に接続された第４第１端子、前記接地に接続された第４第２端子と、前記第２節点に接続された第４ゲートを有する請求項９に記載の遅延回路。   The third transistor has a third first gate connected to the voltage source, a third second gate connected to the output terminal, and a third gate connected to the second node, The delay according to claim 9, wherein the four transistors include a fourth first terminal connected to the output terminal, a fourth second terminal connected to the ground, and a fourth gate connected to the second node. circuit. 前記第３トランジスタは、ＰＭＯＳトランジスタであり、前記第４トランジスタは、ＮＭＯＳトランジスタである請求項９に記載の遅延回路。   The delay circuit according to claim 9, wherein the third transistor is a PMOS transistor, and the fourth transistor is an NMOS transistor. 入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、
前記第１節点と第２節点の間に接続されたレジスタ、
直列接続された複数のコンデンサを含み、電圧源に接続された第１端子と前記第２節点に接続された第２端子を有する第１コンデンサセット、および
直列接続された複数のコンデンサを含み、前記第２節点に接続された第３端子と接地に接続された第４端子を有する第２コンデンサセットを含む遅延回路。 A first inverter having an input terminal and a first node used to receive an input signal;
A resistor connected between the first node and the second node;
A first capacitor set including a plurality of capacitors connected in series, having a first terminal connected to a voltage source and a second terminal connected to the second node; and a plurality of capacitors connected in series, A delay circuit including a second capacitor set having a third terminal connected to the second node and a fourth terminal connected to ground. 出力端子と前記第２節点の間に接続された第２インバータを更に含む請求項１２に記載の遅延回路。   The delay circuit according to claim 12, further comprising a second inverter connected between an output terminal and the second node. 前記第１インバータは、第１トランジスタと第２トランジスタを含む請求項１２に記載の遅延回路。   The delay circuit according to claim 12, wherein the first inverter includes a first transistor and a second transistor. 前記第１トランジスタは、前記電圧源に接続された第１第１端子、前記第１節点に接続された第１第２端子と、前記入力端子に接続された第１ゲートを有し、前記第２トランジスタは、前記第１節点に接続された第２第１端子、前記接地に接続された第２第２端子と、前記入力端子に接続された第２ゲートを有する請求項１４に記載の遅延回路。   The first transistor has a first first terminal connected to the voltage source, a first second terminal connected to the first node, and a first gate connected to the input terminal, 15. The delay according to claim 14, wherein the two transistors have a second first terminal connected to the first node, a second second terminal connected to the ground, and a second gate connected to the input terminal. circuit. 前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記第２トランジスタは、ＮＭＯＳトランジスタである請求項１４に記載の遅延回路。   15. The delay circuit according to claim 14, wherein the first transistor is a PMOS transistor, and the second transistor is an NMOS transistor. 前記第１コンデンサセットと前記第２コンデンサセットのコンデンサは、トランジスタによって実施される請求項１２に記載の遅延回路。   The delay circuit according to claim 12, wherein the capacitors of the first capacitor set and the second capacitor set are implemented by transistors. 前記第１コンデンサセットは、直列接続された複数のＰＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタの１つのベースは、前記第１端子に接続され、前記ＰＭＯＳトランジスタの１つのゲートは、前記第２端子に接続される請求項１７に記載の遅延回路。   The first capacitor set includes a plurality of PMOS transistors connected in series, wherein one base of the PMOS transistor is connected to the first terminal, and one gate of the PMOS transistor is connected to the second terminal. The delay circuit according to claim 17. 前記第２コンデンサセットは、直列接続された複数のＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタの１つのベースは、前記第４端子に接続され、前記ＮＭＯＳトランジスタのもう１つのゲートは、前記第３端子に接続される請求項１８に記載の遅延回路。   The second capacitor set includes a plurality of NMOS transistors connected in series, wherein one base of the NMOS transistor is connected to the fourth terminal, and another gate of the NMOS transistor is connected to the third terminal. The delay circuit according to claim 18 connected. 前記第２インバータは、第３トランジスタと第４トランジスタを含む請求項１３に記載の遅延回路。   The delay circuit according to claim 13, wherein the second inverter includes a third transistor and a fourth transistor. 前記第３トランジスタは、前記電圧源に接続された第３第１端子、前記出力端子に接続された第３第２端子と、前記第２節点に接続された第３ゲートを有し、前記第４トランジスタは、前記出力端子に接続された第４第１端子、前記接地に接続された第４第２端子と、前記第２節点に接続された第４ゲートを有する請求項２０に記載の遅延回路。   The third transistor has a third first terminal connected to the voltage source, a third second terminal connected to the output terminal, and a third gate connected to the second node, 21. The delay according to claim 20, wherein the four transistors include a fourth first terminal connected to the output terminal, a fourth second terminal connected to the ground, and a fourth gate connected to the second node. circuit. 前記第３トランジスタは、ＰＭＯＳトランジスタであり、前記第４トランジスタは、ＮＭＯＳトランジスタである請求項２０に記載の遅延回路。   The delay circuit according to claim 20, wherein the third transistor is a PMOS transistor, and the fourth transistor is an NMOS transistor.
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