JP3128058B2 - プロトコル処理装置 - Google Patents
プロトコル処理装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、プロトコル処理装
置において、所定のプロトコルに要求される高速性と所
定のプロトコルの変更等へ容易に対処可能な柔軟性を兼
ね備えるプロトコル処理装置に係り、特に、ＭＰＥＧ２
準拠のシステムパートが規定するプロトコル処理を実現
するプロトコル処理装置に関する。
置において、所定のプロトコルに要求される高速性と所
定のプロトコルの変更等へ容易に対処可能な柔軟性を兼
ね備えるプロトコル処理装置に係り、特に、ＭＰＥＧ２
準拠のシステムパートが規定するプロトコル処理を実現
するプロトコル処理装置に関する。
【０００２】
【従来の技術】従来、複数の入力ポートから入力された
複数の入力ストリーム（時系列なデータ）中のデータ
を、所定のシンタックスに従って、データの組立、分
解、挿入、削除、加工、並び替え等の処理（以下「シン
タックス処理」と呼ぶ）を行い、複数の出力ポートへ複
数の出力ストリームとして出力するような複雑なプロト
コル処理装置の構成法が、下記の文献（１）、（２）等
に開示されている。上記複雑なプロトコル処理装置とし
て、専用ハードウェアによる実現方式とソフトウェアに
よる実現方式とが知られている。 ・文献（１）市森他，”ＳＴＭ−０／１インタフェース
ＬＳＩ構成の検討”，電子情報通信学会、１９９１年春
季全国大会講演論文集，B-769, March, 1991. ・文献（２）Douglas Comer、 "Internetworking with T
CP/IP:Principales, Protocols, and Architecture"、 P
rentice-Hall, Inc, 1988. 図６は、従来の専用ハードウェアによるプロトコル処理
の実現方式を示す図である。
複数の入力ストリーム（時系列なデータ）中のデータ
を、所定のシンタックスに従って、データの組立、分
解、挿入、削除、加工、並び替え等の処理（以下「シン
タックス処理」と呼ぶ）を行い、複数の出力ポートへ複
数の出力ストリームとして出力するような複雑なプロト
コル処理装置の構成法が、下記の文献（１）、（２）等
に開示されている。上記複雑なプロトコル処理装置とし
て、専用ハードウェアによる実現方式とソフトウェアに
よる実現方式とが知られている。 ・文献（１）市森他，”ＳＴＭ−０／１インタフェース
ＬＳＩ構成の検討”，電子情報通信学会、１９９１年春
季全国大会講演論文集，B-769, March, 1991. ・文献（２）Douglas Comer、 "Internetworking with T
CP/IP:Principales, Protocols, and Architecture"、 P
rentice-Hall, Inc, 1988. 図６は、従来の専用ハードウェアによるプロトコル処理
の実現方式を示す図である。
【０００３】従来の専用ハードウェアによるプロトコル
処理の実現方式は、図６に示すように、複数（ｍ）の入
力ポートに対応したｍ個の入力ＦＩＦＯ(first in firs
t out 制御メモリ）と、複数（ｎ）の出力ポートに対応
したｎ個の出力ＦＩＦＯと、シンタックス処理を実現す
るための作業データを格納するメモリと、シンタックス
処理制御部とで構成され、実現すべきプロトコル処理を
忠実に反映した専用ハードウェア構成を採用したもので
ある。要求性能によっては、複数の入力を１個の入力用
ＦＩＦＯに、複数の出力を１個の出力用ＦＩＦＯにまと
めることも可能である。
処理の実現方式は、図６に示すように、複数（ｍ）の入
力ポートに対応したｍ個の入力ＦＩＦＯ(first in firs
t out 制御メモリ）と、複数（ｎ）の出力ポートに対応
したｎ個の出力ＦＩＦＯと、シンタックス処理を実現す
るための作業データを格納するメモリと、シンタックス
処理制御部とで構成され、実現すべきプロトコル処理を
忠実に反映した専用ハードウェア構成を採用したもので
ある。要求性能によっては、複数の入力を１個の入力用
ＦＩＦＯに、複数の出力を１個の出力用ＦＩＦＯにまと
めることも可能である。
【０００４】図７は、従来のソフトウェアによるプロト
コル処理の実現方式を示す図である。
コル処理の実現方式を示す図である。
【０００５】この従来のソフトウェアによるプロトコル
処理の実現方式において、主なハードウェアはＣＰＵと
メモリとのみである。複数の入力ポート、複数の出力ポ
ートに対応したストリームは、一面のメモリ上の異なる
アドレス空間上に展開される。ワークステーション上の
プロトコル処理プログラムがプロトコルプロセッサにあ
たる。
処理の実現方式において、主なハードウェアはＣＰＵと
メモリとのみである。複数の入力ポート、複数の出力ポ
ートに対応したストリームは、一面のメモリ上の異なる
アドレス空間上に展開される。ワークステーション上の
プロトコル処理プログラムがプロトコルプロセッサにあ
たる。
【０００６】これら「専用ハードウェアによる実現方
式」、「ソフトウェアによる実現方式」等の従来のプロ
トコル処理装置では、ＭＰＥＧ２システムパートのよう
な複雑でしかも、まだ流動的なプロトコルを実現する場
合、さらに、リアルタイム処理が不可欠な高速なプロト
コルを実現する場合、次のような問題がある。
式」、「ソフトウェアによる実現方式」等の従来のプロ
トコル処理装置では、ＭＰＥＧ２システムパートのよう
な複雑でしかも、まだ流動的なプロトコルを実現する場
合、さらに、リアルタイム処理が不可欠な高速なプロト
コルを実現する場合、次のような問題がある。
【０００７】なお、ＭＰＥＧ２システムパート、ＭＰＥ
Ｇ２映像ストリーム、ＭＰＥＧ２音声ストリームについ
ては、それぞれ、次の文献（３）、（４）、（５）に規
定されている。 ・文献（３）Systems-Generic Coding of Moving Pictu
res and Associated Audio-ISO/IEC 13818-1 Internati
onal Standard, November 11, 1994. ・文献（４）Video-Generic Coding of Moving Picture
s and Associated Audio-ISO/IEC 13818-2 Internation
al Standard, November 11, 1994. -I文献（５）Audio-Generic Coding of Moving Picture
s and Associated Audio-ISO/IEC 13818-3 Internation
al Standard, November 11, 1994. 本特許に最も関連するのは、文献（３）のＭＰＥＧ２シ
ステムパートに関するものである。
Ｇ２映像ストリーム、ＭＰＥＧ２音声ストリームについ
ては、それぞれ、次の文献（３）、（４）、（５）に規
定されている。 ・文献（３）Systems-Generic Coding of Moving Pictu
res and Associated Audio-ISO/IEC 13818-1 Internati
onal Standard, November 11, 1994. ・文献（４）Video-Generic Coding of Moving Picture
s and Associated Audio-ISO/IEC 13818-2 Internation
al Standard, November 11, 1994. -I文献（５）Audio-Generic Coding of Moving Picture
s and Associated Audio-ISO/IEC 13818-3 Internation
al Standard, November 11, 1994. 本特許に最も関連するのは、文献（３）のＭＰＥＧ２シ
ステムパートに関するものである。
【０００８】
【発明が解決しようとする課題】図８は、ＭＰＥＧ２の
システムパートにおける階層パケット構成の概念を示す
図である。この図８は、トランスポートストリームとプ
ログラムストリームデータとを示し、ＭＰＥＧ２システ
ムパートが規定する映像／音声／ユーザストリームの多
重（Multiplexer:MUX と呼ぶ）、分離（Demultiplexer:
DMUXと呼ぶ）の概念を示す図である。
システムパートにおける階層パケット構成の概念を示す
図である。この図８は、トランスポートストリームとプ
ログラムストリームデータとを示し、ＭＰＥＧ２システ
ムパートが規定する映像／音声／ユーザストリームの多
重（Multiplexer:MUX と呼ぶ）、分離（Demultiplexer:
DMUXと呼ぶ）の概念を示す図である。
【０００９】ＭＰＥＧ２システムパートは、規定するス
トリームのうち、通信メディア用に用いるトランスポー
トストリームと、蓄積メディア用のプログラムストリー
ムとを呼ばれるものである。ＭＰＥＧ２システムパート
が規定するこれらのストリームのシンタックスは、図３
に示すように階層パケット構成となっており、その処理
は、 ストリームシンタックスがデータ依存であるので、解
析が複雑である。 リアルタイム処理を実現するためには、シンタックス
のone path解析が不可欠である。 という共通の特徴がある。一方、そのシンタックスは、
図８に示すように異なっている。
トリームのうち、通信メディア用に用いるトランスポー
トストリームと、蓄積メディア用のプログラムストリー
ムとを呼ばれるものである。ＭＰＥＧ２システムパート
が規定するこれらのストリームのシンタックスは、図３
に示すように階層パケット構成となっており、その処理
は、 ストリームシンタックスがデータ依存であるので、解
析が複雑である。 リアルタイム処理を実現するためには、シンタックス
のone path解析が不可欠である。 という共通の特徴がある。一方、そのシンタックスは、
図８に示すように異なっている。
【００１０】専用ハードウェアによる実現は、プロトコ
ルモデルを忠実にハードウェア化したものであり、分散
処理による原理的な高速性が得られるという利点があ
る。しかし、ＭＰＥＧ２のような複雑で流動的なプロト
コルを実現する場合、ハードウェアが複雑となり、柔軟
性に乏しくなるという問題がある。
ルモデルを忠実にハードウェア化したものであり、分散
処理による原理的な高速性が得られるという利点があ
る。しかし、ＭＰＥＧ２のような複雑で流動的なプロト
コルを実現する場合、ハードウェアが複雑となり、柔軟
性に乏しくなるという問題がある。
【００１１】つまり、ＭＰＥＧ２システムパートが規定
するシンタックスは、上記のように解析が複雑であり、
シンタックスのone path解析が不可欠であるので、これ
らを専用ハードウェアで実現する場合、シンタックス処
理が極めて複雑になり、巨大なステートマシンを実現す
ることになり、ハードウェア化を困難にしている。ま
た、入出力ポートに依存した個別の内部ＦＩＦＯが必要
となり、それらのＦＩＦＯのサイズ等の資源パラメータ
が多い。上記のように、専用ハードウェアによる実現で
は、ハードウェアが複雑となり、柔軟性に乏しくなると
いう問題がクローズアップされる。
するシンタックスは、上記のように解析が複雑であり、
シンタックスのone path解析が不可欠であるので、これ
らを専用ハードウェアで実現する場合、シンタックス処
理が極めて複雑になり、巨大なステートマシンを実現す
ることになり、ハードウェア化を困難にしている。ま
た、入出力ポートに依存した個別の内部ＦＩＦＯが必要
となり、それらのＦＩＦＯのサイズ等の資源パラメータ
が多い。上記のように、専用ハードウェアによる実現で
は、ハードウェアが複雑となり、柔軟性に乏しくなると
いう問題がクローズアップされる。
【００１２】一方、ソフトウェアによる実現では、ＭＰ
ＥＧ２システムパートが規定するリアルタイム処理が不
可能であるという問題がある。つまり、ソフトウェアに
よる実現は、プロトコルモデルをソフトウェアで実現し
たものであり、資源パラメータが少なく、複雑なシンタ
ックス制御に対しても、また流動的な仕様に対しても、
高い柔軟性を有するという利点がある。しかし、ＭＰＥ
Ｇ２が規定している映像（動画像）、音声等の圧縮デー
タの多重／分離をリアルタイムで処理するには、数千Ｍ
ＩＰＳを越える処理性能が要求され、現在の最速のプロ
セッサ（ＣＰＵ）とメモリを使用したとしても、上記多
重／分離をソフトウェアだけでリアルタイム処理するこ
とは不可能である。このように、ソフトウェアによる実
現では、ＭＰＥＧ２システムパートが規定するリアルタ
イム処理が不可能であるという問題がクローズアップさ
れる。
ＥＧ２システムパートが規定するリアルタイム処理が不
可能であるという問題がある。つまり、ソフトウェアに
よる実現は、プロトコルモデルをソフトウェアで実現し
たものであり、資源パラメータが少なく、複雑なシンタ
ックス制御に対しても、また流動的な仕様に対しても、
高い柔軟性を有するという利点がある。しかし、ＭＰＥ
Ｇ２が規定している映像（動画像）、音声等の圧縮デー
タの多重／分離をリアルタイムで処理するには、数千Ｍ
ＩＰＳを越える処理性能が要求され、現在の最速のプロ
セッサ（ＣＰＵ）とメモリを使用したとしても、上記多
重／分離をソフトウェアだけでリアルタイム処理するこ
とは不可能である。このように、ソフトウェアによる実
現では、ＭＰＥＧ２システムパートが規定するリアルタ
イム処理が不可能であるという問題がクローズアップさ
れる。
【００１３】上記のように、ＭＰＥＧ２システムパート
が規定するプロトコル処理を、「専用ハードウェアによ
る実現方式」、「ソフトウェアによる実現方式」等の従
来のプロトコル処理装置で実現する場合における上記問
題は、これから開発される種々の高速で高機能なプロト
コル処理においても同様であり、今後のネットワーク上
の各種アプリケーションの発展を考慮すると、今後ます
ます深刻な問題になる。すなわち、高速性と柔軟性とを
両立する新しい技術に基づくプロトコル処理装置が不可
欠である。しかし、従来においては、上記文献（１）、
（２）等で示されているプロトコル処理装置を実現する
ことに留まり、上記問題すら指摘されていない。
が規定するプロトコル処理を、「専用ハードウェアによ
る実現方式」、「ソフトウェアによる実現方式」等の従
来のプロトコル処理装置で実現する場合における上記問
題は、これから開発される種々の高速で高機能なプロト
コル処理においても同様であり、今後のネットワーク上
の各種アプリケーションの発展を考慮すると、今後ます
ます深刻な問題になる。すなわち、高速性と柔軟性とを
両立する新しい技術に基づくプロトコル処理装置が不可
欠である。しかし、従来においては、上記文献（１）、
（２）等で示されているプロトコル処理装置を実現する
ことに留まり、上記問題すら指摘されていない。
【００１４】本発明は、所定のプロトコルに要求される
高速性と、所定のプロトコルの変更等へ容易に対処可能
な柔軟性とを兼ね備えたプロトコル処理装置を提供する
ことを目的とするものである。特に、ＭＰＥＧ２準拠の
システムパートが規定するプロトコル処理を実現する場
合に好適なプロトコル処理装置を提供することを目的と
するものである。
高速性と、所定のプロトコルの変更等へ容易に対処可能
な柔軟性とを兼ね備えたプロトコル処理装置を提供する
ことを目的とするものである。特に、ＭＰＥＧ２準拠の
システムパートが規定するプロトコル処理を実現する場
合に好適なプロトコル処理装置を提供することを目的と
するものである。
【００１５】
【課題を解決するための手段】本発明は、複数の入力ポ
ートから入力された複数の入力ストリーム中のデータに
ついて、所定のシンタックスに従って、データの組立、
分解、挿入、削除、加工、並び替え等の処理（シンタッ
クス処理）を行い、複数の出力ポートへ複数の出力スト
リームとして出力するプロトコル処理装置において、２
ポートメモリで構成され、入出力ストリームの一部を格
納するバッファメモリと、上記複数の入力ストリームを
上記バッファメモリの第１のポートへ書き込む動作を制
御するライト制御部と、上記バッファメモリの第２のポ
ートから複数の出力ストリームを読み出す動作を制御す
るリード制御部と、２ポートメモリで構成され、シンタ
ックス処理を実行するために作業データを一時的に格納
するデータメモリと、上記バッファメモリ内のデータを
参照、読み出し、上記データメモリを用いて上記シンタ
ックス処理を実現し、このシンタックス処理されたデー
タを上記バッファメモリに書き込む処理を実現するプロ
グラム可能なシンタックス処理制御部とを有し、所定の
プロトコル処理を実現するプロトコル処理装置である。
ートから入力された複数の入力ストリーム中のデータに
ついて、所定のシンタックスに従って、データの組立、
分解、挿入、削除、加工、並び替え等の処理（シンタッ
クス処理）を行い、複数の出力ポートへ複数の出力スト
リームとして出力するプロトコル処理装置において、２
ポートメモリで構成され、入出力ストリームの一部を格
納するバッファメモリと、上記複数の入力ストリームを
上記バッファメモリの第１のポートへ書き込む動作を制
御するライト制御部と、上記バッファメモリの第２のポ
ートから複数の出力ストリームを読み出す動作を制御す
るリード制御部と、２ポートメモリで構成され、シンタ
ックス処理を実行するために作業データを一時的に格納
するデータメモリと、上記バッファメモリ内のデータを
参照、読み出し、上記データメモリを用いて上記シンタ
ックス処理を実現し、このシンタックス処理されたデー
タを上記バッファメモリに書き込む処理を実現するプロ
グラム可能なシンタックス処理制御部とを有し、所定の
プロトコル処理を実現するプロトコル処理装置である。
【００１６】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるプロトコル処理装置ＰＤ１を示す図で
ある。
１の実施例であるプロトコル処理装置ＰＤ１を示す図で
ある。
【００１７】プロトコル処理装置ＰＤ１は、バッファメ
モリ１と、ライト制御部２と、リード制御部３と、デー
タメモリ４と、シンタックス処理制御部５と、複数（ｍ
個）の入力ポート７と、複数（ｎ個）の出力ポート８と
を有する。
モリ１と、ライト制御部２と、リード制御部３と、デー
タメモリ４と、シンタックス処理制御部５と、複数（ｍ
個）の入力ポート７と、複数（ｎ個）の出力ポート８と
を有する。
【００１８】バッファメモリ１は、２ポートメモリで構
成され、入出力ストリームの一部を格納するバッファメ
モリである。ライト制御部２は、複数の入力ストリーム
をバッファメモリ１の第１のポートへ書き込みする動作
を制御するライト制御部であり、リード制御部３は、バ
ッファメモリ１の第２のポートから複数の出力ストリー
ムへ読み出しする動作を制御するものである。データメ
モリ４は、２ポートメモリで構成され、シンタックス処
理のために作業データを一時的に格納するメモリであ
る。
成され、入出力ストリームの一部を格納するバッファメ
モリである。ライト制御部２は、複数の入力ストリーム
をバッファメモリ１の第１のポートへ書き込みする動作
を制御するライト制御部であり、リード制御部３は、バ
ッファメモリ１の第２のポートから複数の出力ストリー
ムへ読み出しする動作を制御するものである。データメ
モリ４は、２ポートメモリで構成され、シンタックス処
理のために作業データを一時的に格納するメモリであ
る。
【００１９】シンタックス処理制御部５は、バッファメ
モリ１内のデータを参照し、読み出し、データメモリを
用いてシンタックス処理を実現し、シンタックス処理さ
れたデータをバッファメモリ１に書き込む処理を実現す
るプログラム可能な制御部である。
モリ１内のデータを参照し、読み出し、データメモリを
用いてシンタックス処理を実現し、シンタックス処理さ
れたデータをバッファメモリ１に書き込む処理を実現す
るプログラム可能な制御部である。
【００２０】なお、プロトコル処理装置ＰＤ１におい
て、中央処理装置（ＣＰＵ）によってシンタックス処理
制御部５を構成したものを、本発明の第２の実施例とす
る。
て、中央処理装置（ＣＰＵ）によってシンタックス処理
制御部５を構成したものを、本発明の第２の実施例とす
る。
【００２１】プロトコル処理装置ＰＤ１は、メモリ分散
化による並列処理を導入している。つまり、バッファメ
モリ１とデータメモリ４とを分離することによって、ス
トリーム入出力処理とシンタックス処理とを並列化して
いる。また、バッファメモリ１とデータメモリ４とを２
ポート化することによって、ハードウェアとソフトウェ
アとからのアクセスを並列化し、ストリームの入力処理
と出力処理とを並列化し、これによって、入力側から出
力側への不要な転送を排除している。
化による並列処理を導入している。つまり、バッファメ
モリ１とデータメモリ４とを分離することによって、ス
トリーム入出力処理とシンタックス処理とを並列化して
いる。また、バッファメモリ１とデータメモリ４とを２
ポート化することによって、ハードウェアとソフトウェ
アとからのアクセスを並列化し、ストリームの入力処理
と出力処理とを並列化し、これによって、入力側から出
力側への不要な転送を排除している。
【００２２】図１において、その横線の破線の上と下と
は互いに独立に動作する。つまり、バッファメモリ１と
ライト制御部２とリード制御部３とで構成される組と、
データメモリ４とシンタックス処理制御部５とで構成さ
れる組とは、互いに独立的に動作する。
は互いに独立に動作する。つまり、バッファメモリ１と
ライト制御部２とリード制御部３とで構成される組と、
データメモリ４とシンタックス処理制御部５とで構成さ
れる組とは、互いに独立的に動作する。
【００２３】図２は、上記実施例の基本的な動作概要を
示す図である。
示す図である。
【００２４】比較のために、ソフトウェアによる実現方
式の場合の動作概要も示してある。ソフトウェアによる
実現の場合、図中の各処理がソフトウェアで処理される
ために長時間を要し、さらに、その各処理が逐次的に動
作するため、膨大な時間が必要となる。
式の場合の動作概要も示してある。ソフトウェアによる
実現の場合、図中の各処理がソフトウェアで処理される
ために長時間を要し、さらに、その各処理が逐次的に動
作するため、膨大な時間が必要となる。
【００２５】ところが、上記実施例では、各処理部の専
用ハードウェア化とそれらの並列パイプライン動作とに
よって、極めて高速に動作することができる。
用ハードウェア化とそれらの並列パイプライン動作とに
よって、極めて高速に動作することができる。
【００２６】リード制御部３、ライト制御部２が専用ハ
ードウェア化されていることによって、全体を専用ハー
ドウェア化したときにおける高速の入出力制御と同じ高
速性を実現している。また、２ポート化されたバッファ
メモリ１を用いることによって、ソフトウェアによるシ
ンタックス処理と、専用ハードウェアによる入出力の処
理とを並列して動作させることができる。また２ポート
化されたデータメモリ４を用いることによって、バッフ
ァメモリ１からのデータメモリ１への転送、逆に、デー
タメモリ４からバッファメモリ１へのデータ転送等も並
列化される。
ードウェア化されていることによって、全体を専用ハー
ドウェア化したときにおける高速の入出力制御と同じ高
速性を実現している。また、２ポート化されたバッファ
メモリ１を用いることによって、ソフトウェアによるシ
ンタックス処理と、専用ハードウェアによる入出力の処
理とを並列して動作させることができる。また２ポート
化されたデータメモリ４を用いることによって、バッフ
ァメモリ１からのデータメモリ１への転送、逆に、デー
タメモリ４からバッファメモリ１へのデータ転送等も並
列化される。
【００２７】さらに、入出力ストリーム用のバッファメ
モリ１を共通化することによって、バッファメモリ１内
の入力ストリームをバッファメモリ１内の出力ストリー
ムへ転送する動作を不要化している。たとえば、ＭＰＥ
Ｇ２システムパートの多重化（ＭＵＸ）処理において
は、入力ストリームの殆どは、ヘッダ類等を付加し、出
力ストリームに含まれている。すなわち、入出力バッフ
ァを分離すると、この間の不要な転送が頻発する。これ
らの一連の動作によって、全体として、図２に示したよ
うな並列パイプライン処理が可能になる。全体をソフト
ウェアで処理する方式と比較して、上記実施例では、数
十倍以上の高速化を達成できる。
モリ１を共通化することによって、バッファメモリ１内
の入力ストリームをバッファメモリ１内の出力ストリー
ムへ転送する動作を不要化している。たとえば、ＭＰＥ
Ｇ２システムパートの多重化（ＭＵＸ）処理において
は、入力ストリームの殆どは、ヘッダ類等を付加し、出
力ストリームに含まれている。すなわち、入出力バッフ
ァを分離すると、この間の不要な転送が頻発する。これ
らの一連の動作によって、全体として、図２に示したよ
うな並列パイプライン処理が可能になる。全体をソフト
ウェアで処理する方式と比較して、上記実施例では、数
十倍以上の高速化を達成できる。
【００２８】次に、ＭＰＥＧ２システムパートの多重化
処理を例にとって、上記実施例の全体の動作概要をより
詳細に説明する。この場合、入力ストリームとして、映
像、音声、ユーザの３つのストリーム（エレメンタリス
トリーム）を例にとり、出力ストリームとして、トラン
スポートの場合を例にとる。
処理を例にとって、上記実施例の全体の動作概要をより
詳細に説明する。この場合、入力ストリームとして、映
像、音声、ユーザの３つのストリーム（エレメンタリス
トリーム）を例にとり、出力ストリームとして、トラン
スポートの場合を例にとる。
【００２９】ライト制御部２（専用ハードウェア）は、
入力ポート７から、映像、音声、ユーザデータを入力
し、この入力した各データを、バッファメモリ１の異な
るアドレス空間上に格納する。この場合、各データのバ
ッファ内アドレス（開始と終了のアドレス）と、所定の
ヘッダとを検索し、その存在アドレスをＣＰＵに通知す
る。
入力ポート７から、映像、音声、ユーザデータを入力
し、この入力した各データを、バッファメモリ１の異な
るアドレス空間上に格納する。この場合、各データのバ
ッファ内アドレス（開始と終了のアドレス）と、所定の
ヘッダとを検索し、その存在アドレスをＣＰＵに通知す
る。
【００３０】シンタックス処理制御部５は、ライト制御
部２からの通知と上記エレメンタリストリームとの参照
とに従って、各エレメンタリストリームの所定のヘッダ
類を作成し、バッファメモリ１の所定のアドレス空間に
書き込み、ヘッダ類の長さをリード制御部３に通知す
る。なお、上記第２の実施例においては、シンタックス
処理制御部５がＣＰＵで構成されているが、実際には、
そのＣＰＵ＋ソフトウェア（プログラム）によって、シ
ンタックス処理制御が実行される。
部２からの通知と上記エレメンタリストリームとの参照
とに従って、各エレメンタリストリームの所定のヘッダ
類を作成し、バッファメモリ１の所定のアドレス空間に
書き込み、ヘッダ類の長さをリード制御部３に通知す
る。なお、上記第２の実施例においては、シンタックス
処理制御部５がＣＰＵで構成されているが、実際には、
そのＣＰＵ＋ソフトウェア（プログラム）によって、シ
ンタックス処理制御が実行される。
【００３１】リード制御部３（専用ハードウェア）は、
シンタックス処理制御部５からの通知に従って、バッフ
ァメモリ１内のヘッダ類と所定のパケット長さからヘッ
ダ類の長さを差し引いた分の所定のエレメンタリストリ
ームとを、出力ポート８に送出する。バッファメモリ１
は、ライト制御部２、リード制御部３、シンタックス処
理制御部５の動作に従って、入出力ストリームの一部を
格納する。データメモリ４は、シンタックス処理制御６
における一時的な作業データを格納する。
シンタックス処理制御部５からの通知に従って、バッフ
ァメモリ１内のヘッダ類と所定のパケット長さからヘッ
ダ類の長さを差し引いた分の所定のエレメンタリストリ
ームとを、出力ポート８に送出する。バッファメモリ１
は、ライト制御部２、リード制御部３、シンタックス処
理制御部５の動作に従って、入出力ストリームの一部を
格納する。データメモリ４は、シンタックス処理制御６
における一時的な作業データを格納する。
【００３２】上記各処理部は、上記動作を繰り返し実行
し、ＭＰＥＧ２システムパートが規定する入力ストリー
ムの多重化処理を実現し、出力ストリームを送出する。
し、ＭＰＥＧ２システムパートが規定する入力ストリー
ムの多重化処理を実現し、出力ストリームを送出する。
【００３３】図３は、上記実施例において、ＭＰＥＧ２
システムパートが規定する２つの処理（通信メディア用
のトランスポートストリーム処理、蓄積メディア用のプ
ログラムストリーム処理）を実現するときに使用するバ
ッファメモリ１の使用例について示す図である。
システムパートが規定する２つの処理（通信メディア用
のトランスポートストリーム処理、蓄積メディア用のプ
ログラムストリーム処理）を実現するときに使用するバ
ッファメモリ１の使用例について示す図である。
【００３４】トランスポートストリーム処理とプログラ
ムストリーム処理との違いは、ＭＰＥＧ２システムパー
トに規定されているが、それらのシンタックスは、それ
ぞれの使用目的（通信／蓄積）に応じて異なっている。
ここで重要なことは、入出力ストリームの入出力タイミ
ングが同一であれば、バッファメモリ１の使用方法（メ
モリマップ）を変更するだけ、同一のハードウェアによ
って、異なるシンタックスのプロトコル処理を実現でき
ることである。すなわち、プロトコル処理装置ＰＤ１
は、シンタックスの変更にも容易に対処可能な柔軟性を
有している。
ムストリーム処理との違いは、ＭＰＥＧ２システムパー
トに規定されているが、それらのシンタックスは、それ
ぞれの使用目的（通信／蓄積）に応じて異なっている。
ここで重要なことは、入出力ストリームの入出力タイミ
ングが同一であれば、バッファメモリ１の使用方法（メ
モリマップ）を変更するだけ、同一のハードウェアによ
って、異なるシンタックスのプロトコル処理を実現でき
ることである。すなわち、プロトコル処理装置ＰＤ１
は、シンタックスの変更にも容易に対処可能な柔軟性を
有している。
【００３５】上記のように、プロトコル処理装置ＰＤ１
は、図２に示す動作の高速性と、図３に示す柔軟性とが
可能になる。つまり、プロトコル処理装置ＰＤ１は、所
定のプロトコルに要求される高速性と、所定のプロトコ
ルの変更等へ容易に対処可能な柔軟性とを兼ね備える。
すなわち、従来のプロトコル処理装置における「専用ハ
ードウェアによる処理方式」の有する高速性と、「ソフ
トウェアによる処理方式」の有する柔軟性とを両立する
ことができる。これによって、ＭＰＥＧ２システムパー
トのような複雑で、まだ流動的で、また、リアルタイム
処理が不可欠な高速なプロトコルを容易に実現すること
ができる。
は、図２に示す動作の高速性と、図３に示す柔軟性とが
可能になる。つまり、プロトコル処理装置ＰＤ１は、所
定のプロトコルに要求される高速性と、所定のプロトコ
ルの変更等へ容易に対処可能な柔軟性とを兼ね備える。
すなわち、従来のプロトコル処理装置における「専用ハ
ードウェアによる処理方式」の有する高速性と、「ソフ
トウェアによる処理方式」の有する柔軟性とを両立する
ことができる。これによって、ＭＰＥＧ２システムパー
トのような複雑で、まだ流動的で、また、リアルタイム
処理が不可欠な高速なプロトコルを容易に実現すること
ができる。
【００３６】また、上記第２の実施例では、プログラム
可能なシンタックス処理制御部５がＣＰＵで構成されて
いるが、プログラム可能なシンタックス処理制御部５を
プログラムロジックデバイスで構成してもよく、これ
を、本発明の第３の実施例とする。この第３の実施例の
場合、上記実施例におけるソフトウェアの部分をプログ
ラムロジックデバイスと読む。
可能なシンタックス処理制御部５がＣＰＵで構成されて
いるが、プログラム可能なシンタックス処理制御部５を
プログラムロジックデバイスで構成してもよく、これ
を、本発明の第３の実施例とする。この第３の実施例の
場合、上記実施例におけるソフトウェアの部分をプログ
ラムロジックデバイスと読む。
【００３７】なお、所定のプロトコルとして、ＭＰＥＧ
２システムパートが規定するプロトコルが使用され、処
理するようにしてもよく、これを本発明の第４の実施例
とする。
２システムパートが規定するプロトコルが使用され、処
理するようにしてもよく、これを本発明の第４の実施例
とする。
【００３８】図４は、本発明の第５の実施例であるＭＵ
Ｘを用いたＭＰＥＧ２のエンコーダーシステムの典型的
な構成を示す図である。
Ｘを用いたＭＰＥＧ２のエンコーダーシステムの典型的
な構成を示す図である。
【００３９】この第５の実施例であるＭＵＸは、第４の
実施例の特別な場合として多重化処理へ適用した例であ
る。
実施例の特別な場合として多重化処理へ適用した例であ
る。
【００４０】複数の入力ストリームとして、ＭＰＥＧ２
準拠の映像ストリーム、音声ストリーム、ユーザストリ
ームを扱い、複数の出力ストリームとして、トランスポ
ートストリームまたはプログラムストリーム等のストリ
ームを扱う。図４中、第５の実施例であるＭＵＸが、映
像、音声、ユーザの３つのストリーム（「エレメンタリ
ストリーム」と呼ばれる）を多重化し、１つのトランス
ポートまたはプログラムストリームを出力するプロトコ
ル処理装置（Multiplexer:MUX ）である。
準拠の映像ストリーム、音声ストリーム、ユーザストリ
ームを扱い、複数の出力ストリームとして、トランスポ
ートストリームまたはプログラムストリーム等のストリ
ームを扱う。図４中、第５の実施例であるＭＵＸが、映
像、音声、ユーザの３つのストリーム（「エレメンタリ
ストリーム」と呼ばれる）を多重化し、１つのトランス
ポートまたはプログラムストリームを出力するプロトコ
ル処理装置（Multiplexer:MUX ）である。
【００４１】図５は、本発明の第６の実施例であるＤＭ
ＵＸを用いたＭＰＥＧ２のデコーダーシステムの典型的
な構成を示す図である。この第６の実施例は、第４の実
施例の特別な場合として、分離化処理へ適用した例であ
る。
ＵＸを用いたＭＰＥＧ２のデコーダーシステムの典型的
な構成を示す図である。この第６の実施例は、第４の実
施例の特別な場合として、分離化処理へ適用した例であ
る。
【００４２】複数の入力ストリームとして、ＭＰＥＧ２
準拠のトランスポートストリームまたはプログラムスト
リームを扱い、複数の出力ストリームとして、映像スト
リーム、音声ストリーム、ユーザストリームを扱う。図
５中、本発明の第６の実施例であるＤＭＵＸが、１つの
トランスポートまたはプログラムストリームを分離し、
映像、音声、ユーザの３つのストリームを出力するプロ
トコル処理装置（Demultiplexcer:DMUX ）である。
準拠のトランスポートストリームまたはプログラムスト
リームを扱い、複数の出力ストリームとして、映像スト
リーム、音声ストリーム、ユーザストリームを扱う。図
５中、本発明の第６の実施例であるＤＭＵＸが、１つの
トランスポートまたはプログラムストリームを分離し、
映像、音声、ユーザの３つのストリームを出力するプロ
トコル処理装置（Demultiplexcer:DMUX ）である。
【００４３】このように、図４と図５とから明らかなよ
うに、ＭＰＥＧ２システムパートの多重化処理（ＭＵ
Ｘ）と分離化処理（ＤＭＵＸ）とにおける各プロトコル
処理装置の動作は異なっており、それぞれのアプリケー
ションによって入出力仕様が異なっているので、ライト
制御部２とリード制御部３とは、異なった専用ハードウ
ェアとなるが、図１に示すプロトコル処理装置ＰＤ１自
体は共通に用いることができる。したがって、上記実施
例は、異なるプロトコルへの柔軟性が高い。
うに、ＭＰＥＧ２システムパートの多重化処理（ＭＵ
Ｘ）と分離化処理（ＤＭＵＸ）とにおける各プロトコル
処理装置の動作は異なっており、それぞれのアプリケー
ションによって入出力仕様が異なっているので、ライト
制御部２とリード制御部３とは、異なった専用ハードウ
ェアとなるが、図１に示すプロトコル処理装置ＰＤ１自
体は共通に用いることができる。したがって、上記実施
例は、異なるプロトコルへの柔軟性が高い。
【００４４】なお、プロトコル処理装置ＰＤ１は、所定
のプロトコルに要求される高速性と所定のプロトコルの
変更等へ容易に対処可能な柔軟性とを兼ね備えているの
で、アプリケーションに依存した入出力仕様を吸収する
ライト／リード制御部（ポート数、入出力タイミング、
入出力レート等）の構成は、必要に応じて定めればよ
い。たとえば、専用ハードウェア化してもよく、実現し
たい入出力レートによっては、プログラムロジックデバ
イスで実現するようにしてもよい。また、上記実施例で
は、シンタックス処理を実現するプログラム可能なシン
タックス処理制御部５をＣＰＵで構成しているが、ＣＰ
Ｕ以外のものでシンタックス処理制御部５を構成するよ
うにしてもよい。さらに、上記実施例では、プロトコル
の種類としてＭＰＥＧ２を適用しているが、ＭＰＥＧ２
以外のプロトコルを適用するようにしてもよい。
のプロトコルに要求される高速性と所定のプロトコルの
変更等へ容易に対処可能な柔軟性とを兼ね備えているの
で、アプリケーションに依存した入出力仕様を吸収する
ライト／リード制御部（ポート数、入出力タイミング、
入出力レート等）の構成は、必要に応じて定めればよ
い。たとえば、専用ハードウェア化してもよく、実現し
たい入出力レートによっては、プログラムロジックデバ
イスで実現するようにしてもよい。また、上記実施例で
は、シンタックス処理を実現するプログラム可能なシン
タックス処理制御部５をＣＰＵで構成しているが、ＣＰ
Ｕ以外のものでシンタックス処理制御部５を構成するよ
うにしてもよい。さらに、上記実施例では、プロトコル
の種類としてＭＰＥＧ２を適用しているが、ＭＰＥＧ２
以外のプロトコルを適用するようにしてもよい。
【００４５】上記実施例のキーポイントは、「メモリ分
散化による並列処理の導入」にあり、換言すると、上記
実施例は、汎用的なプロトコル処理装置を実現するため
のメモリベース汎用プロトコルプロセッサ構成法（A Me
mory-based Protocol Processor Architecture）を与え
ている。すなわち、メモリ、ＣＰＵ、入出力用の専用ハ
ードウェアを中心としたプロトコル処理装置の構成法を
示している。このようなメモリとＣＰＵとを中心とした
装置構成は、留まるところを知らないＶＬＳＩ技術の進
展、特に、メモリの高速化、大容量化と、ＣＰＵの高速
化等の恩恵を直接受けることが可能であり、さらに、プ
ロトコル処理装置の構成の簡単化と汎用化等、将来的に
有望な装置構成となることが可能である。
散化による並列処理の導入」にあり、換言すると、上記
実施例は、汎用的なプロトコル処理装置を実現するため
のメモリベース汎用プロトコルプロセッサ構成法（A Me
mory-based Protocol Processor Architecture）を与え
ている。すなわち、メモリ、ＣＰＵ、入出力用の専用ハ
ードウェアを中心としたプロトコル処理装置の構成法を
示している。このようなメモリとＣＰＵとを中心とした
装置構成は、留まるところを知らないＶＬＳＩ技術の進
展、特に、メモリの高速化、大容量化と、ＣＰＵの高速
化等の恩恵を直接受けることが可能であり、さらに、プ
ロトコル処理装置の構成の簡単化と汎用化等、将来的に
有望な装置構成となることが可能である。
【００４６】また、上記のように、ＣＰＵとメモリとを
中心としたプロトコル処理装置の構成は、ＶＬＳＩ上に
インプリメントするに際しても、今日では、ＶＬＳＩ技
術の進展によって、高速なオンチップの内蔵型ＣＰＵ
（「コアＣＰＵ」と呼ぶ）や、高速大容量なオンチップ
の２ポートメモリ等がＶＬＳＩライブラリとして供給さ
れているため、容易に１チップのＶＬＳＩ化が可能とな
る。このように、上記実施例は、ＶＬＳＩ化が容易に図
れる構成であり、ＶＬＳＩ化によって、従来のプロトコ
ル処理装置に比べ、小型化、経済化を図ることができ
る。
中心としたプロトコル処理装置の構成は、ＶＬＳＩ上に
インプリメントするに際しても、今日では、ＶＬＳＩ技
術の進展によって、高速なオンチップの内蔵型ＣＰＵ
（「コアＣＰＵ」と呼ぶ）や、高速大容量なオンチップ
の２ポートメモリ等がＶＬＳＩライブラリとして供給さ
れているため、容易に１チップのＶＬＳＩ化が可能とな
る。このように、上記実施例は、ＶＬＳＩ化が容易に図
れる構成であり、ＶＬＳＩ化によって、従来のプロトコ
ル処理装置に比べ、小型化、経済化を図ることができ
る。
【００４７】また、上記実施例では、入出力ストリーム
用のバッファメモリを共通化することによって、バッフ
ァメモリ内の入力ストリームを、バッファメモリ内の出
力ストリームへ転送することを不要にしている。たとえ
ば、ＭＰＥＧ２システムパートの多重化（ＭＵＸ）処理
において、入力ストリームの殆どは、ヘッダ類等が付加
された状態で出力ストリームに含まれている。すなわ
ち、入出力バッファを分離すると、この間における不要
な転送が頻発する。
用のバッファメモリを共通化することによって、バッフ
ァメモリ内の入力ストリームを、バッファメモリ内の出
力ストリームへ転送することを不要にしている。たとえ
ば、ＭＰＥＧ２システムパートの多重化（ＭＵＸ）処理
において、入力ストリームの殆どは、ヘッダ類等が付加
された状態で出力ストリームに含まれている。すなわ
ち、入出力バッファを分離すると、この間における不要
な転送が頻発する。
【００４８】さらに、上記実施例は、プロトコルの種類
や、アプリケーションに依存せず、極めて、汎用的しか
も一般的なプロトコル処理装置である。プロトコルの中
で最も重要な部分であるシンタックス処理の部分は、プ
ログラム可能であるため、今後とも新しいプロトコルの
開発、実験といったプロトコルのテストベッドとしても
極めて有効であろう。
や、アプリケーションに依存せず、極めて、汎用的しか
も一般的なプロトコル処理装置である。プロトコルの中
で最も重要な部分であるシンタックス処理の部分は、プ
ログラム可能であるため、今後とも新しいプロトコルの
開発、実験といったプロトコルのテストベッドとしても
極めて有効であろう。
【００４９】また、上記実施例は、プロトコル処理装置
として、極めて簡単な構成をしている。ＶＬＳＩ上にイ
ンプリメントする場合、コアＣＰＵや２ポートメモリ等
はライブラリとして提供可能なので、上記実施例を実現
する場合、入出力ポートからバッファメモリへのリード
制御部とライト制御部とのみを専用ハードウェアで実現
するだけでよい。これらの入出力処理は、アプリケーシ
ョンに依存するが、近年の論理合成技術で極めて容易に
実現できる。
として、極めて簡単な構成をしている。ＶＬＳＩ上にイ
ンプリメントする場合、コアＣＰＵや２ポートメモリ等
はライブラリとして提供可能なので、上記実施例を実現
する場合、入出力ポートからバッファメモリへのリード
制御部とライト制御部とのみを専用ハードウェアで実現
するだけでよい。これらの入出力処理は、アプリケーシ
ョンに依存するが、近年の論理合成技術で極めて容易に
実現できる。
【００５０】このように、上記実施例は、ライブラリ化
（部品化）されたコンポーネントをベースとした極めて
簡単な構成であるので、ＶＬＳＩ設計技術における上位
合成技術（たとえばシステムレベルシンセシス等）の対
象であるターゲットアーキテクチャとしても極めて有効
であり、上位合成技術の恩恵を受け、近い将来、上記実
施例をベースにしたプロトコル処理装置を上位仕様記述
から、ＶＬＳＩに自動合成することが可能であろう。
（部品化）されたコンポーネントをベースとした極めて
簡単な構成であるので、ＶＬＳＩ設計技術における上位
合成技術（たとえばシステムレベルシンセシス等）の対
象であるターゲットアーキテクチャとしても極めて有効
であり、上位合成技術の恩恵を受け、近い将来、上記実
施例をベースにしたプロトコル処理装置を上位仕様記述
から、ＶＬＳＩに自動合成することが可能であろう。
【００５１】このように、将来的なネットワーク技術を
ベースにしたマルチメディア時代において、上記実施例
が提供する「高速性と柔軟性との両立」を図った新たな
プロトコル処理装置の果たす役割は図り知れない。
ベースにしたマルチメディア時代において、上記実施例
が提供する「高速性と柔軟性との両立」を図った新たな
プロトコル処理装置の果たす役割は図り知れない。
【００５２】
【発明の効果】本発明によれば、プロトコル処理装置に
おいて、所定のプロトコルに要求される高速性と、所定
のプロトコルの変更等へ容易に対処可能な柔軟性とを兼
ね備えることができるという効果を奏し、特に、ＭＰＥ
Ｇ２準拠のシステムパートが規定するプロトコル処理を
実現する場合に好適であるという効果を奏する。
おいて、所定のプロトコルに要求される高速性と、所定
のプロトコルの変更等へ容易に対処可能な柔軟性とを兼
ね備えることができるという効果を奏し、特に、ＭＰＥ
Ｇ２準拠のシステムパートが規定するプロトコル処理を
実現する場合に好適であるという効果を奏する。
【図１】本発明の第１の実施例であるプロトコル処理装
置ＰＤ１を示す図である。
置ＰＤ１を示す図である。
【図２】上記実施例の基本的な動作概要を示す図であ
る。
る。
【図３】上記実施例において、ＭＰＥＧ２システムパー
トが規定する２つの処理（通信メディア用のトランスポ
ートストリーム処理、蓄積メディア用のプログラムスト
リーム処理）を実現するときに使用するバッファメモリ
１の使用例について示す図である。
トが規定する２つの処理（通信メディア用のトランスポ
ートストリーム処理、蓄積メディア用のプログラムスト
リーム処理）を実現するときに使用するバッファメモリ
１の使用例について示す図である。
【図４】本発明の第５の実施例であるＭＵＸを用い、Ｍ
ＰＥＧ２のエンコーダーシステムの典型的な構成を示す
図である。
ＰＥＧ２のエンコーダーシステムの典型的な構成を示す
図である。
【図５】図５は、本発明の第６の実施例を用いたＭＰＥ
Ｇ２のデコーダーシステムの典型的な構成を示す図であ
る。
Ｇ２のデコーダーシステムの典型的な構成を示す図であ
る。
【図６】従来の専用ハードウェアによるプロトコル処理
の実現方式を示す図である。
の実現方式を示す図である。
【図７】従来のソフトウェアによるプロトコル処理の実
現方式を示す図である。
現方式を示す図である。
【図８】ＭＰＥＧ２のシステムパートにおける階層パケ
ット構成の概念図である。
ット構成の概念図である。
１…バッファメモリ、 ２…ライト制御部、 ３…リード制御部、 ４…データメモリ、 ５…シンタックス処理制御部、 ７…複数（ｍ個）の入力ポート、 ８…複数（ｎ個）の出力ポート。
フロントページの続き (56)参考文献 特開 平５−292141（ＪＰ，Ａ) 特開 平９−116563（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/00 G06F 13/00 H04N 7/24
Claims (6)
- 【請求項１】 複数の入力ポートから入力された複数の
入力ストリーム中のデータを、所定のシンタックスに従
って、データの組立、分解、挿入、削除、加工、並び替
え等の処理を行い、複数の出力ポートへ複数の出力スト
リームとして出力するプロトコル処理装置において、 ２ポートメモリで構成され、入出力ストリームの一部を
格納するバッファメモリと；上記複数の入力ストリーム
を上記バッファメモリの第１のポートへ書き込む動作を
制御するライト制御部と；上記バッファメモリの第２の
ポートから複数の出力ストリームを読み出す動作を制御
するリード制御部と；２ポートメモリで構成され、シン
タックス処理を実行するために作業データを一時的に格
納するデータメモリと；上記バッファメモリ内のデータ
を参照、読み出し、上記データメモリを用いて上記シン
タックス処理を実現し、このシンタックス処理されたデ
ータを上記バッファメモリに書き込む処理を実現するプ
ログラム可能なシンタックス処理制御部と；を有し、所
定のプロトコル処理を実現することを特徴とするプロト
コル処理装置。 - 【請求項２】 請求項１において、 上記プログラム可能なシンタックス処理制御部として、
ＣＰＵが使用されていることを特徴とするプロトコル処
理装置。 - 【請求項３】 請求項１において、 上記プログラム可能なシンタックス処理制御部として、
フィールドプログラムデバイスが使用されていることを
特徴とするプロトコル処理装置。 - 【請求項４】 請求項１〜請求項３のいずれか１項にお
いて、 上記所定のプロトコルとして、ＭＰＥＧ２システムパー
トが規定するプロトコルが使用され、処理することを特
徴とするプロトコル処理装置。 - 【請求項５】 請求項４において、 上記複数の入力ストリームとして、ＭＰＥＧ２準拠の映
像ストリーム、音声ストリーム、ユーザストリームを扱
い、複数の出力ストリームとして、トランスポートスト
リームまたはプログラムストリームを扱うことを特徴と
するプロトコル処理装置。 - 【請求項６】 請求項４において、 上記複数の入力ストリームとして、ＭＰＥＧ２準拠のト
ランジスタポートストリームまたはプログラムストリー
ムを扱い、上記複数の出力ストリームとして、映像スト
リーム、音声ストリーム、ユーザストリームを扱うこと
を特徴とするプロトコル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7534696A JP3128058B2 (ja) | 1996-03-05 | 1996-03-05 | プロトコル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7534696A JP3128058B2 (ja) | 1996-03-05 | 1996-03-05 | プロトコル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247237A JPH09247237A (ja) | 1997-09-19 |
| JP3128058B2 true JP3128058B2 (ja) | 2001-01-29 |
Family
ID=13573606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7534696A Expired - Lifetime JP3128058B2 (ja) | 1996-03-05 | 1996-03-05 | プロトコル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128058B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3491626B2 (ja) * | 2001-05-29 | 2004-01-26 | ソニー株式会社 | 送信装置、受信装置、及び送受信装置 |
| JP4416361B2 (ja) | 2001-09-14 | 2010-02-17 | パナソニック株式会社 | マルチフォーマットトランスポートストリームデコーダ |
| JP5728088B2 (ja) * | 2011-06-29 | 2015-06-03 | 株式会社日立製作所 | 入出力制御装置及び入出力制御装置のフレーム処理方法 |
-
1996
- 1996-03-05 JP JP7534696A patent/JP3128058B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09247237A (ja) | 1997-09-19 |
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