JP3122670B2 - Charge transfer device and method of manufacturing the same - Google Patents
Charge transfer device and method of manufacturing the sameInfo
- Publication number
- JP3122670B2 JP3122670B2 JP03105530A JP10553091A JP3122670B2 JP 3122670 B2 JP3122670 B2 JP 3122670B2 JP 03105530 A JP03105530 A JP 03105530A JP 10553091 A JP10553091 A JP 10553091A JP 3122670 B2 JP3122670 B2 JP 3122670B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- potential
- film
- charge transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【0001】[0001]
【産業上の利用分野】この発明は、電荷転送装置に関
し、特にそのゲート電極間の絶縁膜構造と製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge transfer device, and more particularly to a structure of an insulating film between gate electrodes and a manufacturing method thereof.
【0002】[0002]
【従来の技術】図13は例えば特開平2−332号公報
に示された従来の電荷転送装置の主要部を示す断面図で
ある。図において、1は基板、2は不純物層、3は絶縁
膜、4は第1電極、5は第1電極と導通した第2電極、
6はゲート電極の存在しない領域、10は上記第1、第2
電極で構成されるゲート電極である。2. Description of the Related Art FIG. 13 is a sectional view showing a main part of a conventional charge transfer device disclosed in, for example, JP-A-2-332. In the figure, 1 is a substrate, 2 is an impurity layer, 3 is an insulating film, 4 is a first electrode, 5 is a second electrode which is electrically connected to the first electrode,
6 is a region where no gate electrode is present, and 10 is the first and second regions.
It is a gate electrode composed of an electrode.
【0003】図13に示すような従来の電荷転送装置の
製造方法について図14〜図16に基づき説明する。P
型シリコン基板1上にイオン注入によりN-型不純物層
2を形成し、次に基板1表面を酸化して絶縁膜であるシ
リコン酸化膜3を形成し、その上面にCVD法により第
1導電膜のポリシリコン膜を形成する。(図14)A method of manufacturing a conventional charge transfer device as shown in FIG. 13 will be described with reference to FIGS. P
An N -- type impurity layer 2 is formed on a silicon substrate 1 by ion implantation, a surface of the substrate 1 is oxidized to form a silicon oxide film 3 as an insulating film, and a first conductive film is formed on the upper surface thereof by a CVD method. Is formed. (FIG. 14)
【0004】次に図示しないレジストを塗布し写真製版
工程を経てレジストをパターニングし、それをマスクに
して第1導電膜のポリシリコン膜をエッチングする。
(図15)次に第2導電膜のポリシリコン膜5を形成
し、(図16)その後異方性のエッチングを行うと図1
3の構造となる。Next, a resist (not shown) is applied, the resist is patterned through a photomechanical process, and the polysilicon film of the first conductive film is etched using the resist as a mask.
(FIG. 15) Next, a polysilicon film 5 of a second conductive film is formed, and (FIG. 16)
3 is obtained.
【0005】以上のような電極構造を有する電荷転送装
置の動作を図17〜図22を用いて説明する。図17は
4相クロックφ1〜φ4をそれぞれ電極に印加する様子
を示している。この4相クロックは図22に示すような
ものを用いるとすると、図22に示す時刻t=t1 で
は、図18に示すようにφ1、φ2 のクロックが印加さ
れる電極下に転送電荷が存在しているものとする。(図
中○は転送電荷を示す。)The operation of the charge transfer device having the above-described electrode structure will be described with reference to FIGS. FIG. 17 shows a state in which the four-phase clocks φ1 to φ4 are applied to the respective electrodes. Assuming that the four-phase clock shown in FIG. 22 is used, at time t = t 1 shown in FIG. 22, the transfer charge is transferred below the electrodes to which the φ 1 and φ 2 clocks are applied as shown in FIG. Is assumed to exist. (O in the figure indicates the transfer charge.)
【0006】次にt=t2 では図19に示すようにφ3
のクロックがL→Hになったことによりφ3のクロック
が印加された電極下にもポテンシャル井戸が形成され、
転送電荷がφ1 、φ2 、φ3 のクロックが印加された電
極下に拡がる。Next, at t = t 2 , as shown in FIG.
Is changed from L to H, a potential well is formed under the electrode to which the clock of φ3 is applied,
The transfer charge spreads below the electrodes to which the clocks of φ 1 , φ 2 , and φ 3 are applied.
【0007】次にt=t3 において、φ1 のクロックが
H→Lに変化する途中では転送電荷の移動の様子は図2
0示すようになり、φ1 のクロックがH→Lへと変化す
ることにより、φ1 のクロックが印加される電極下のポ
テンシャルが浅くなり転送電荷がφ2 、φ3 のクロック
が印加されている電極下に移動する。Next, at time t = t 3 , the movement of the transfer charge is shown in FIG. 2 while the clock of φ 1 is changing from H → L.
Is as shown 0, by phi 1 clock is changed to H → L, the transfer charge becomes shallow the potential below the electrode where phi 1 clock is applied phi 2, phi 3 clock is applied Move under the electrode.
【0008】このように各電極下に電荷が転送されると
き、図13の第1電極4、第2電極5が存在しない領域
6の下では、図20の点線丸印(A部)において、チャ
ネルポテンシャルのくぼみ△φが発生する。このくぼみ
△φの大きさは電極の存在しない領域6の長さLgに比
例して発生する。くぼみ△φが発生するとこのくぼみの
中に電荷の一部が残り、図21に示すように転送損失が
生じるといった問題点があった。As described above, when the electric charges are transferred under each electrode, below the region 6 where the first electrode 4 and the second electrode 5 do not exist in FIG. A depression く φ of the channel potential occurs. The size of the depression △ φ occurs in proportion to the length Lg of the region 6 where no electrode exists. When the depression △ φ occurs, a part of the charge remains in the depression, and there is a problem that a transfer loss occurs as shown in FIG.
【0009】[0009]
【発明が解決しようとする課題】従来の電荷転送装置は
以上のように構成されているので、領域6の長さLgに
応じて、その下にチャネルポテンシャルのくぼみを発生
させ、くぼみの深さ△φに応じた電子を捕えてしまい、
転送効率を劣化させるという問題点があった。尚長さL
gを短くしようとしても、隣り合う電極間で絶縁不良が
発生するため、自ずと限界がある。Since the conventional charge transfer device is configured as described above, a depression of the channel potential is generated under the region 6 in accordance with the length Lg of the region 6, and the depth of the depression is reduced. Electrons corresponding to Δφ are caught,
There is a problem that transfer efficiency is deteriorated. Length L
Even if g is to be shortened, insulation failure occurs between adjacent electrodes, which naturally has a limit.
【0010】この発明は上記のような問題点を解消する
ためになされたもので、十分な転送効率を有する電荷転
送装置とさらにこの装置に適した製造方法を提供するこ
とを目的とする。The present invention has been made to solve the above problems, and has as its object to provide a charge transfer device having a sufficient transfer efficiency and a manufacturing method suitable for the device.
【0011】[0011]
【課題を解決するための手段】この発明による電荷転送
装置は、絶縁膜上に所定の間隔をおいて設けられ、それ
ぞれのクロックパルス供給源と接続する複数のゲート電
極を備え、これらのゲート電極がそれぞれ第1の電極と
この第1の電極の端部に形成された第2の電極で構成さ
れ、第1の電極間に位置する絶縁膜厚を、第1の電極下
の絶縁膜より薄くしたものである。SUMMARY OF THE INVENTION The charge transfer device according to the present invention, provided at predetermined intervals on the insulating film, it
Multiple gates connected to each clock pulse source
Poles, and these gate electrodes are respectively the first electrode and
Is composed of a second electrode formed on an end portion of the first electrode, the insulating film thickness positioned between the first electrode, it is obtained by thinning the insulating film under the first electrode.
【0012】さらにこの発明の製造方法は、第1の電極
を形成する工程の後に、上記第1の電極間の絶縁膜を所
定の厚さにエッチングするものである。Further, in the manufacturing method of the present invention, after the step of forming the first electrode, the insulating film between the first electrodes is etched to a predetermined thickness.
【0013】[0013]
【作用】この発明における絶縁膜の厚さは、第1電極間
に位置する絶縁膜厚が第1電極下の絶縁膜より薄いの
で、電極が存在しない領域のチャネルポテンシャルのく
ぼみが小さい。According to the present invention, the thickness of the insulating film located between the first electrodes is smaller than that of the insulating film below the first electrode, so that the recess of the channel potential in a region where no electrode exists is small.
【0014】またこの発明の製造方法ではエッチングに
より第1電極間の絶縁膜を、第1電極下のそれに比べ薄
くすることができる。Further, in the manufacturing method of the present invention, the insulating film between the first electrodes can be made thinner than that under the first electrode by etching.
【0015】[0015]
実施例1.以下、この発明の一実施例を図について説明
する。図1において1はP型シリコン基板、2はN-型
不純物層(チャネル)、3はシリコン酸化膜からなる絶
縁膜(ゲート絶縁膜)、4はポリシリコン膜からなる第
1の電極(ゲート電極)、5はポリシリコン膜からなる
第2の電極(ゲート電極)、6は電極の存在しない領域
でLgはその長さ、7は第2電極の長さを、10はゲート
電極を示す。なお、d1 は第1電極下の、d2 は領域6
の絶縁膜3の厚さを示す。Embodiment 1 FIG. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is a P-type silicon substrate, 2 is an N − -type impurity layer (channel), 3 is an insulating film (gate insulating film) made of a silicon oxide film, and 4 is a first electrode (gate electrode) made of a polysilicon film. ), 5 is a second electrode (gate electrode) made of a polysilicon film, 6 is a region where no electrode exists, Lg is its length, 7 is the length of the second electrode, and 10 is the gate electrode. Note that d 1 is below the first electrode, and d 2 is the region 6
Of the insulating film 3 of FIG.
【0016】また図2は図1の電極配置に対応したポテ
ンシャル分布を示す図である。FIG. 2 is a diagram showing a potential distribution corresponding to the electrode arrangement of FIG.
【0017】図3〜図5は、第2電極の長さLeと領域
6の長さLgによるポテンシャル変化を示す図である。FIGS. 3 to 5 are diagrams showing potential changes depending on the length Le of the second electrode and the length Lg of the region 6. FIG.
【0018】また、図6〜図9は本発明の一実施例を示
す概略工程図である。FIGS. 6 to 9 are schematic process diagrams showing an embodiment of the present invention.
【0019】図1において、第1電極4と第2電極5と
でゲート電極10が形成されている。またシリコン酸化膜
よりなる絶縁膜3はゲート絶縁の機能をはたす。チャネ
ルはN-型不純物層2内にできる。図2に示すポテンシ
ャル図からも判るように、ゲート電極10の存在しない領
域6の部分のチャネルは他の部分より深い。In FIG. 1, a first electrode 4 and a second electrode 5 form a gate electrode 10. The insulating film 3 made of a silicon oxide film has a function of gate insulation. The channel is formed in the N − -type impurity layer 2. As can be seen from the potential diagram shown in FIG. 2, the channel in the region 6 where the gate electrode 10 does not exist is deeper than the other portions.
【0020】これは図10を用いて次のように説明でき
る。図10において、 VG1 :左のゲート電極の電位 VG2 :右のゲート電極の電位 CG :ゲート電極とその直下のチャネルとの結合容量 CG’:ゲート電極とゲート電極の存在しない領域6の
下のチャネルとの結合容量 φ1 :左のゲート電極直下のチャネルポテンシャル φ2 :右のゲート電極直下のチャネルポテンシャル φ1 ´:領域6の下のチャネルポテンシャル CB :チャネルと基板1との間の結合容量 を示す。This can be explained as follows with reference to FIG. In FIG 10, V G1: potential V G2 of the left of the gate electrode: the potential of the right of the gate electrode C G: coupling capacitance C G of the gate electrode and the channel immediately below the ': region 6 where there is no gate electrode and the gate electrode binding capacity phi 1 between the channel under: channel potential immediately under the left of the gate electrode phi 2: channel potential phi 1 immediately below the right of the gate electrode ': under regions 6 channel potential C B: channel and the substrate 1 It shows the coupling capacitance between them.
【0021】一般にチャネルはゲート電極10と基板1と
容量結合しており、その容量が小さいとポテンシャルが
深くなる。結合容量は距離に反比例するので、図10に
示すCG’のように斜めの結合はCG のような垂直な結
合に比べ小さくなる。図2に示すようなポテンシャルの
くぼみは、上記した結合容量のうち、CG’が小さいた
めに発生する。このくぼみを出来るだけ少なくしようと
するにはCG’を大きくする構成とすればよい。In general, the channel is capacitively coupled to the gate electrode 10 and the substrate 1, and the smaller the capacitance, the deeper the potential. Since the coupling capacity is inversely proportional to the distance, the diagonal coupling like C G ′ shown in FIG. 10 is smaller than the vertical coupling like C G. The potential dip as shown in FIG. 2 occurs because C G ′ is small in the above-described coupling capacitance. In order to reduce these dents as much as possible, a configuration in which C G ′ is increased may be used.
【0022】次に図1、図2、図3、図4、図5、図1
1にもとずき本発明の作用を説明する。第1電極4下の
絶縁膜厚をd1 、第1電極間の絶縁膜厚をd2 とする。
d2を薄くしていくと、チャネルポテンシャルは図2の
ように変化する。つまりd2を薄くしていくと第2電極
5下、すなわち第2電極5の長さ7下のポテンシャルが
浅くなり、ある厚さからはバリアを形成するようにな
る。Next, FIG. 1, FIG. 2, FIG. 3, FIG. 4, FIG.
The operation of the present invention will be described based on the first aspect. The insulating film thickness under the first electrode 4 is d 1 , and the insulating film thickness between the first electrodes is d 2 .
As d 2 is reduced, the channel potential changes as shown in FIG. That is, as d 2 is made thinner, the potential below the second electrode 5, that is, below the length 7 of the second electrode 5 becomes shallower, and a barrier is formed from a certain thickness.
【0023】領域6下のポテンシャルは領域7下のポテ
ンシャルにひっぱられてどんどん浅くなっていく。ゲー
ト電極10の中央部下のチャネルからみた領域6、7のポ
テンシャル変化量を△φとし、図2のように正、負をき
めると、第2電極5下の絶縁膜3の厚さd2 によって△
φは図11に示すように変化する。The potential under the region 6 is gradually reduced by the potential under the region 7. The potential variation of the regions 6 and 7 as viewed from under the center of the channel of the gate electrode 10 △ and phi, positive as in FIG. 2, the negative decide, by the thickness d 2 of the insulating film 3 under the second electrode 5 △
φ changes as shown in FIG.
【0024】この△φはゲート電極10の存在しない領域
6の長さLgによっても変化する。この点に関して図3
〜図5によって詳述する。絶縁膜3の厚さd2 が薄いほ
どその下のチャネルポテンシャルは浅くなるが、図4に
示すように第2電極5の長さLeを大きくしていくと、
ゲート電極10の直下のポテンシャルφ0 よりも浅い領域
が長くなっていく。領域Lg下のポテンシャルのくぼみ
は上記Leの効果によって持ち上げられる。従って図4
のようにφα、φβをきめるとLeによって図5のよう
に変化すると考えられる。ここでφαは図4の左側から
見てφ0 よりポテンシャルが浅くなった量、φβはLg
下のポテンシャルのくぼみの中の電子から見て右に移動
するために越えなければならないポテンシャルのバリア
量である。電子は熱的にエネルギーを持っているのであ
る程度のポテンシャルバリアがあっても越えることが出
来る。その越えられる最大のバリアをφb とすると、図
5において、|φα|と|φβ|がφb より小さくなる
ようにLeを選べば、ポテンシャルの凸凹が多少あって
も電子はとどまることなく左から右へと転送できる。This Δφ varies depending on the length Lg of the region 6 where the gate electrode 10 does not exist. In this regard, FIG.
5 will be described in detail. As the thickness d 2 of the insulating film 3 is smaller, the channel potential therebelow becomes shallower. However, when the length Le of the second electrode 5 is increased as shown in FIG.
The region immediately below the gate electrode 10 and shallower than the potential φ 0 becomes longer. The potential dent below the region Lg is lifted by the effect of Le. Therefore, FIG.
It is considered that if φα and φβ are determined as shown in FIG. Here, φα is the amount by which the potential becomes shallower than φ 0 when viewed from the left side of FIG. 4, and φβ is Lg
The amount of potential barrier that must be exceeded to move to the right when viewed from the electrons in the lower potential pit. Since electrons have thermal energy, they can cross even a certain potential barrier. When the maximum barrier to be its beyond the phi b, in FIG. 5, | Fa | a | φβ | if you choose Le so is less than phi b, left without even somewhat there is unevenness of the potential the electrons remains From right to right.
【0025】以上のようにこの実施例に示した構成で
は、ゲート絶縁膜3の厚さd2 を決定したあとに、この
絶縁膜d2 の占めている部分の長さLg+2Leのうち
Leを図5に示す如くその許容範囲内に設定することに
よって、ポテンシャルのくぼみを少なくすることを示し
たが、逆にLeを先に決定しd2 の最適値を選択しても
よい。As described above, in the structure shown in this embodiment, after the thickness d 2 of the gate insulating film 3 is determined, Le of the length Lg + 2Le occupied by the insulating film d 2 is determined. As shown in FIG. 5, it has been shown that the potential dent is reduced by setting the value within the allowable range, but Le may be determined first and the optimum value of d 2 may be selected.
【0026】次に本発明の製造方法の一例を図6〜図9
について説明する。まず、ボロン等のP型不純物を含ん
だシリコン基板1内に、リン等のN型不純物イオンを注
入して熱処理を施し、N-型不純物層2を形成する。次
に基板表面を酸化して所定の厚さd1 のシリコン酸化膜
3を形成し、その後CVD法により第1のポリシリコン
膜4を堆積する。Next, an example of the manufacturing method of the present invention will be described with reference to FIGS.
Will be described. First, an N - type impurity layer 2 is formed by implanting N-type impurity ions such as phosphorus into a silicon substrate 1 containing a P-type impurity such as boron. Then by oxidizing the surface of the substrate to form a silicon oxide film 3 of predetermined thickness d 1, depositing a first polysilicon film 4 by the subsequent CVD process.
【0027】次に図6に示すように、第1のポリシリコ
ン膜4を写真製版工程を経て所定のパターンに加工し
て、第1電極4とするとともに、シリコン酸化膜3が露
出した領域6をつくる。Next, as shown in FIG. 6, the first polysilicon film 4 is processed into a predetermined pattern through a photomechanical process to form a first electrode 4 and a region 6 where the silicon oxide film 3 is exposed. Create
【0028】次に、図7に示すように、露出領域6のシ
リコン酸化膜3を所定の厚さd2 までエッチングする。
エッチング法はふっ酸等によるウェットエッチングで
も、プラズマによるドライエッチングでもよい。ただ
し、残した酸化膜3はそのままゲート絶縁膜として用い
るため、酸化膜耐圧を下げるようなダメージを与えるエ
ッチング法はさけなければならない。また所定の厚さd
2 とは前述の△φを小とするようなd2 である。Next, as shown in FIG. 7, the silicon oxide film 3 in the exposed region 6 is etched to a predetermined thickness d 2 .
The etching method may be wet etching using hydrofluoric acid or the like or dry etching using plasma. However, since the remaining oxide film 3 is used as it is as a gate insulating film, it is necessary to avoid an etching method that causes damage to lower the oxide film breakdown voltage. Also, a predetermined thickness d
2 is d 2 that makes the aforementioned Δφ small.
【0029】次に、図8に示すように、第2のポリシリ
コン膜5をCVD法で堆積する。CVD法は膜の被覆性
が良好であるので段差部でも膜厚は均一である。Next, as shown in FIG. 8, a second polysilicon film 5 is deposited by a CVD method. Since the CVD method has good film coverage, the film thickness is uniform even at the step portion.
【0030】次に、図9に示すように、堆積した第2の
ポリシリコン膜5を、RIE(反応性イオンエッチン
グ)等の異方性エッチング法によってエッチングするこ
とにより第1電極4の端部のみに第2電極5を形成す
る。以上の工程で図1の構造を実現する。Next, as shown in FIG. 9, the deposited second polysilicon film 5 is etched by an anisotropic etching method such as RIE (reactive ion etching) so that the end of the first electrode 4 is etched. Only the second electrode 5 is formed. Through the above steps, the structure shown in FIG. 1 is realized.
【0031】実施例2.なお上記実施例では、第1、第
2電極4、5材としてポリシリコン膜を用いたが、例え
ばWシリサイド等の高融点金属や、ポリシリコンとシリ
サイドの複層膜等導電体ならば適宜選択してよい。Embodiment 2 FIG. In the above embodiment, the polysilicon film is used as the material of the first and second electrodes 4 and 5. However, a high melting point metal such as W silicide or a conductor such as a multilayer film of polysilicon and silicide is appropriately selected. May do it.
【0032】またゲート絶縁膜3としてシリコン酸化膜
を用いたがシリコン窒化膜やその複層膜でもよい。Although a silicon oxide film is used as the gate insulating film 3, a silicon nitride film or a multilayer film thereof may be used.
【0033】実施例3.また図12に示すようなシリコ
ン酸化膜3−シリコン窒化膜8−シリコン酸化膜9の多
層ゲート絶縁膜構造を採用すれば、図7に対応するゲー
ト絶縁膜をd2とする薄化工程の膜厚制御が容易にな
る。その理由は、酸化膜エッチングにおいては窒化膜と
のエッチング比が十分にとれるので、シリコン酸化膜9
をエッチングしていくと窒化膜8が露出した時点でエッ
チングを終えることが容易となり、絶縁膜厚d2 が安定
に得ることができる。Embodiment 3 FIG. Further, by employing the multilayer gate insulation film structure of the silicon oxide film 3 a silicon nitride film 8 a silicon oxide film 9 as shown in FIG. 12, the film thinning step of the gate insulating film corresponding to FIG. 7 and d 2 Thickness control becomes easy. The reason is that in the etching of the oxide film, a sufficient etching ratio with respect to the nitride film can be obtained.
Is etched, it becomes easy to finish the etching when the nitride film 8 is exposed, and the insulating film thickness d 2 can be stably obtained.
【0034】実施例4.また上記実施例ではP型シリコ
ン基板を用いているが、N型基板上にP型不純物層を形
成したものを用いてもよい。Embodiment 4 FIG. In the above embodiment, a P-type silicon substrate is used, but a P-type impurity layer formed on an N-type substrate may be used.
【0035】実施例5.また上記実施例では基板表面が
N型である埋込みチャネル型の電荷転送装置を示した
が、N型層のない表面チャネル型の電荷転送装置でもよ
い。Embodiment 5 FIG. In the above embodiment, the buried channel type charge transfer device having the N-type substrate surface is shown, but a surface channel type charge transfer device having no N-type layer may be used.
【0036】[0036]
【発明の効果】以上の用にこの発明によれば、ゲート電
極の第1電極間に位置する絶縁膜厚が、第1電極下の絶
縁膜より薄いので、ゲート電極が存在しない領域のチャ
ネルポテンシャルのくぼみが小さくなり電荷転送効率が
改善される。さらに、複数のゲート電極が互いに間隔を
おいて形成されているため、ゲート間の寄生容量が抑制
され、消費電力を抑えることができる。 As described above, according to the present invention, the thickness of the insulating film located between the first electrodes of the gate electrode is smaller than that of the insulating film under the first electrode. And the charge transfer efficiency is improved. In addition, multiple gate electrodes are spaced
, Which reduces parasitic capacitance between gates
Thus, power consumption can be reduced.
【0037】またこの発明の製造方法によれば、第1電
極間の絶縁膜をエッチングし、第1電極下の絶縁膜より
薄くすることができる。According to the manufacturing method of the present invention, the insulating film between the first electrodes can be etched to be thinner than the insulating film under the first electrode.
【図1】本発明の一実施例による電荷転送装置の断面図FIG. 1 is a cross-sectional view of a charge transfer device according to an embodiment of the present invention.
【図2】図1に対応するポテンシャル分布を示す図FIG. 2 is a diagram showing a potential distribution corresponding to FIG.
【図3】第2電極長と開口領域長さによるポテンシャル
変化を示す図FIG. 3 is a diagram showing a potential change depending on a second electrode length and an opening region length.
【図4】第2電極長と開口領域長さによるポテンシャル
変化を示す図FIG. 4 is a diagram showing a potential change depending on a second electrode length and an opening region length.
【図5】第2電極長と開口領域長さによるポテンシャル
変化を示す図FIG. 5 is a diagram showing a potential change according to a second electrode length and an opening region length.
【図6】本発明の製造方法の一実施例を示す概略工程図FIG. 6 is a schematic process diagram showing one embodiment of the production method of the present invention.
【図7】本発明の製造方法の一実施例を示す概略工程図FIG. 7 is a schematic process chart showing one embodiment of the production method of the present invention.
【図8】本発明の製造方法の一実施例を示す概略工程図FIG. 8 is a schematic process chart showing one embodiment of the production method of the present invention.
【図9】本発明の製造方法の一実施例を示す概略工程図FIG. 9 is a schematic process chart showing one embodiment of the production method of the present invention.
【図10】電荷転送装置のゲート電極端部の等価回路FIG. 10 is an equivalent circuit of a gate electrode end of the charge transfer device.
【図11】ゲート電極端部下の絶縁膜厚と△φの関係を
示す図FIG. 11 is a diagram showing a relationship between an insulating film thickness below an end of a gate electrode and Δφ.
【図12】本発明の実施例3を示す断面図FIG. 12 is a sectional view showing a third embodiment of the present invention.
【図13】従来の電荷転送装置を示す断面図FIG. 13 is a sectional view showing a conventional charge transfer device.
【図14】従来の電荷転送装置の製造方法を示す概略工
程図FIG. 14 is a schematic process diagram showing a method for manufacturing a conventional charge transfer device.
【図15】従来の電荷転送装置の製造方法を示す概略工
程図FIG. 15 is a schematic process diagram showing a method for manufacturing a conventional charge transfer device.
【図16】従来の電荷転送装置の製造方法を示す概略工
程図FIG. 16 is a schematic process diagram showing a method for manufacturing a conventional charge transfer device.
【図17】転送素子の動作を示す説明図FIG. 17 is an explanatory diagram showing the operation of the transfer element.
【図18】転送素子の動作を示す説明図FIG. 18 is an explanatory diagram showing the operation of the transfer element.
【図19】転送素子の動作を示す説明図FIG. 19 is an explanatory diagram showing the operation of a transfer element.
【図20】転送素子の動作を示す説明図FIG. 20 is an explanatory diagram showing the operation of the transfer element.
【図21】転送素子の動作を示す説明図FIG. 21 is an explanatory diagram showing the operation of a transfer element.
【図22】電荷転送素子を駆動するクロック電圧の1例FIG. 22 shows an example of a clock voltage for driving a charge transfer element.
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/762 H01L 21/339 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/762 H01L 21/339
Claims (2)
設けられた絶縁膜と、この絶縁膜上に所定の間隔をおい
て設けられ、それぞれのクロックパルス供給源と接続す
る複数のゲート電極を備え、これらのゲート電極がそれ
ぞれ第1の電極とこの第1の電極の端部に形成された第
2の電極で構成され、上記第1の電極間に位置する上記
絶縁膜厚が、上記第1の電極下の絶縁膜より薄いことを
特徴とする電荷転送装置。 Hey and 1. A semiconductor substrate, an insulating film provided on a main surface of the semiconductor substrate, a predetermined distance on the insulating film
Connected to each clock pulse source.
A plurality of gate electrodes, and these gate electrodes
A first electrode and a first electrode formed at an end of the first electrode.
A charge transfer device comprising two electrodes, wherein the insulating film located between the first electrodes is thinner than the insulating film under the first electrode.
を形成する工程と、上記導電膜をエッチングして第1の
電極とする工程と、上記第1の電極間に位置する絶縁膜
を所定の厚さにエッチングする工程と、上記第1の電極
および絶縁膜上に第2導電膜を形成する工程と、この第
2導電膜に異方性エッチングを施し上記第1電極端部に
第2電極を形成する工程とを備えたことを特徴とする電
荷転送装置の製造方法。A step of forming an insulating film and a first conductive film on a semiconductor substrate; a step of etching the conductive film to form a first electrode; and a step of forming an insulating film located between the first electrodes. A step of etching to a predetermined thickness, a step of forming a second conductive film on the first electrode and the insulating film, and anisotropically etching the second conductive film to form a second conductive film on the end of the first electrode. Forming a two-electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03105530A JP3122670B2 (en) | 1991-05-10 | 1991-05-10 | Charge transfer device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03105530A JP3122670B2 (en) | 1991-05-10 | 1991-05-10 | Charge transfer device and method of manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04335539A JPH04335539A (en) | 1992-11-24 |
JP3122670B2 true JP3122670B2 (en) | 2001-01-09 |
Family
ID=14410151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03105530A Expired - Lifetime JP3122670B2 (en) | 1991-05-10 | 1991-05-10 | Charge transfer device and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3122670B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH071764U (en) * | 1993-06-11 | 1995-01-13 | ダイワ精工株式会社 | Drag force adjuster for fishing reels |
-
1991
- 1991-05-10 JP JP03105530A patent/JP3122670B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH071764U (en) * | 1993-06-11 | 1995-01-13 | ダイワ精工株式会社 | Drag force adjuster for fishing reels |
Also Published As
Publication number | Publication date |
---|---|
JPH04335539A (en) | 1992-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6462376B1 (en) | Power MOS element and method for producing the same | |
JP2582794B2 (en) | Semiconductor device and manufacturing method thereof | |
US5372960A (en) | Method of fabricating an insulated gate semiconductor device | |
EP0054117A1 (en) | Method of forming integrated MOSFET dynamic random access memories | |
EP0179407A2 (en) | Method for producing a DMOS semiconductor device | |
US6693011B2 (en) | Power MOS element and method for producing the same | |
US5834816A (en) | MOSFET having tapered gate electrode | |
JP3225939B2 (en) | Solid-state imaging device and manufacturing method thereof | |
US5661048A (en) | Method of making an insulated gate semiconductor device | |
US6207981B1 (en) | Charge-coupled device with potential barrier and charge storage regions | |
US5460997A (en) | Method of making a confined planar charge coupled device with edge aligned implants and interconnected electrodes | |
US6111279A (en) | CCD type solid state image pick-up device | |
JP3119586B2 (en) | Charge transfer device and method of manufacturing the same | |
US5556801A (en) | Method of making a planar charge coupled device with edge aligned implants and interconnected electrodes | |
JP3122670B2 (en) | Charge transfer device and method of manufacturing the same | |
JP3796227B2 (en) | Method for manufacturing charge coupled device | |
JPH0456279A (en) | Manufacture of semiconductor device | |
US5298448A (en) | Method of making two-phase buried channel planar gate CCD | |
JP2798289B2 (en) | Charge transfer device and method of manufacturing the same | |
JPH05218416A (en) | Manufacture of semiconductor device | |
JPH0795568B2 (en) | Semiconductor memory device | |
JPH05343680A (en) | Manufacturing method of semiconductor device | |
JP2724889B2 (en) | Charge transfer element | |
US4409727A (en) | Methods of making narrow channel field effect transistors | |
JP2749019B2 (en) | Method for manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071020 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081020 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 11 |