JP3114338B2 - Semiconductor protection device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置が静電サ
ージによって破壊されるのを防止する半導体保護装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor protection device for preventing a semiconductor device from being damaged by an electrostatic surge.
【０００２】[0002]
【従来の技術】従来の半導体保護装置としては、例えば
図５および図６に示すようなものがある。なお、図５は
Ｎ形基板に形成された従来の半導体保護装置の断面構造
図であり、図６は図５の等価回路図である。まず、図５
に基づいて断面構造を説明する。図５において、１はＮ
形基板であり、Ｎ形基板１の主面にはＰ+形領域３とＮ+
形領域４が形成されている。さらにＮ形基板１内にはＰ
形ウェル２が形成され、Ｐ形ウェル２の主面にはＰ+形
領域５および７とＮ+形領域６が形成されている。ま
た、Ｎ形基板１とＰ形ウェル２の主面上には、フィール
ド酸化膜８および層間絶縁膜９が形成されている。Ｐ+
形領域３の一端は入力端子に接続されている。そしてＰ
+形領域３の他端とＮ+形領域６は内部回路（図示せず）
に接続されている。また、Ｎ+形領域４は内部回路に高
電位電圧を印加するためのＶdd端子に接続されている。
Ｐ+領域５および７は内部回路に低電位電圧を印加する
ためのＶss端子に接続されている。さらに、ダイオード
２０はＰ+形領域３とＮ形基板１によって形成され、ダ
イオード２３はＰウェル２とＮ形基板１によって形成さ
れている。また、ダイオード２１はＮ+形領域６とＰウ
ェル２によって形成され、ＮＰＮバイポーラトランジス
タ２４はＮ+形領域６、Ｐウェル２、Ｎ形基板１によっ
て形成されている。また入力抵抗２５はＰ+形領域３に
よって形成されている。2. Description of the Related Art As a conventional semiconductor protection device, there is, for example, one shown in FIGS. FIG. 5 is a sectional structural view of a conventional semiconductor protection device formed on an N-type substrate, and FIG. 6 is an equivalent circuit diagram of FIG. First, FIG.
The sectional structure will be described based on FIG. In FIG. 5, 1 is N
P-type region 3 and N +
A shaped region 4 is formed. In addition, P
Formed well 2 is formed, and P + -type regions 5 and 7 and N + -type region 6 are formed on the main surface of P-type well 2. A field oxide film 8 and an interlayer insulating film 9 are formed on the main surfaces of the N-type substrate 1 and the P-type well 2. P +
One end of the shaped region 3 is connected to an input terminal. And P
The other end of the + type region 3 and the N + type region 6 are internal circuits (not shown).
It is connected to the. The N + type region 4 is connected to a Vdd terminal for applying a high potential voltage to the internal circuit.
P + regions 5 and 7 are connected to a Vss terminal for applying a low potential voltage to the internal circuit. Further, the diode 20 is formed by the P + type region 3 and the N-type substrate 1, and the diode 23 is formed by the P-well 2 and the N-type substrate 1. The diode 21 is formed by the N + type region 6 and the P well 2, and the NPN bipolar transistor 24 is formed by the N + type region 6, the P well 2 and the N type substrate 1. The input resistor 25 is formed by the P + type region 3.
【０００３】次に、図６に基づいて回路構成を説明す
る。図６において、入力抵抗２５の一端は入力端子に、
他端は内部回路に接続されている。また、ダイオード２
０のアノードは入力抵抗２５に分布定数的に接続され、
ダイオード２０のカソードとダイオード２３のカソード
はＶdd端子に接続されている。ダイオード２３のアノー
ドとダイオード２１のアノードはＶss端子に接続され、
該ダイオード２１のカソードは内部回路に接続されてい
る。ＮＰＮバイポーラトランジスタ２４のエミッタは内
部回路に、ベースはＶss端子に、コレクタはＶdd端子に
それぞれ接続されている。Next, a circuit configuration will be described with reference to FIG. 6, one end of an input resistor 25 is connected to an input terminal.
The other end is connected to an internal circuit. In addition, diode 2
The anode of 0 is connected to the input resistor 25 in a distributed manner,
The cathode of the diode 20 and the cathode of the diode 23 are connected to the Vdd terminal. The anode of the diode 23 and the anode of the diode 21 are connected to the Vss terminal,
The cathode of the diode 21 is connected to an internal circuit. The emitter of the NPN bipolar transistor 24 is connected to the internal circuit, the base is connected to the Vss terminal, and the collector is connected to the Vdd terminal.
【０００４】次に、従来の半導体保護装置の動作を図６
に基づいて説明する。半導体装置に印加される静電サー
ジ（以下、単にこれをサージと記す）には、以下に示す
ような４つの場合があり、それぞれの場合に対する動作
を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 ダイオード２０が順バイアスされることにより、または
ダイオード２１が降伏してダイオード２３が順バイアス
されることにより、サージ電流はＶdd端子へ流れる。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 ダイオード２０が降伏するか、またはダイオード２３が
降伏してダイオード２１が順バイアスされるか、または
サージ立上り時におけるダイオード２３の寄生容量への
充電電流によってトランジスタ２４がターンオンするこ
とにより、サージ電流は入力端子へ流れる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 ダイオード２１が降伏するか、またはダイオード２３が
降伏してダイオード２０が順バイアスされることによ
り、サージ電流はＶss端子へ流れる。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 ダイオード２１が順バイアスされるか、またはダイオー
ド２０が降伏してダイオード２３が順バイアスされるこ
とにより、サージ電流は入力端子へ流れる。上記のごと
く、半導体装置の入力端子に印加されたサージから内部
回路が保護される。Next, the operation of the conventional semiconductor protection device will be described with reference to FIG.
It will be described based on. There are four cases of electrostatic surge applied to a semiconductor device (hereinafter simply referred to as surge), and the operation for each case will be described. (A1) When the input terminal is positive with respect to the Vdd terminal The surge current flows to the Vdd terminal when the diode 20 is forward-biased, or when the diode 21 breaks down and the diode 23 is forward-biased. (A2) When the input terminal is negative with respect to the Vdd terminal The diode 20 breaks down, or the diode 23 breaks down and the diode 21 is forward-biased. When the transistor 24 is turned on by the charging current, the surge current flows to the input terminal. (B1) When the input terminal is positive with respect to the Vss terminal When the diode 21 breaks down or the diode 23 breaks down and the diode 20 is forward-biased, a surge current flows to the Vss terminal. (B2) When the input terminal is negative with respect to the Vss terminal When the diode 21 is forward-biased or the diode 20 breaks down and the diode 23 is forward-biased, a surge current flows to the input terminal. As described above, the internal circuit is protected from the surge applied to the input terminal of the semiconductor device.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体保護装置にあっては、入力端子とＶdd
端子間または入力端子とＶss端子間にサージが印加され
た時、大部分のサージ電流が前記保護装置を構成するダ
イオード２０またはダイオード２１を流れる構成となっ
ていたため、大きなサージが印加されると、ダイオー２
０または２１が破壊されてしまう、あるいは前記保護装
置で除去できなかったサージ電流が内部回路に流れ、該
サージ電流によって内部回路が破壊されるという問題点
があった。However, in such a conventional semiconductor protection device, the input terminal and the Vdd
When a surge is applied between the terminals or between the input terminal and the Vss terminal, most of the surge current flows through the diode 20 or the diode 21 constituting the protection device. Daio 2
There is a problem that 0 or 21 is destroyed, or a surge current that cannot be removed by the protection device flows into the internal circuit, and the internal circuit is destroyed by the surge current.
【０００６】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、保護装置のダイオ
ードの破壊を防止し、サージに対する内部回路の保護機
能を高めた半導体保護装置を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and provides a semiconductor protection device in which a diode of a protection device is prevented from being destroyed and a function of protecting an internal circuit against surge is enhanced. The purpose is to do.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、特許請求の範囲に記載するよ
うに構成している。すなわち、本発明においては、強誘
電体をゲート絶縁膜に持つ第１のＭＩＳＦＥＴのソース
を高電位のＶdd端子に接続し、ドレインを上記入力端子
に接続し、ゲートと上記ソース間に第１の抵抗を接続
し、上記ゲートと上記入力端子間にプルアップダイオー
ドを接続し、強誘電体をゲート絶縁膜に持つ第２のＭＩ
ＳＦＥＴのソースを低電位のＶss端子に接続し、ドレイ
ンを上記入力端子に接続し、ゲートと上記ソース間に第
２の抵抗を接続し、上記ゲートと上記入力端子間にプル
ダウンダイオードを接続するように構成している。Means for Solving the Problems In order to achieve the above object, the present invention is configured as described in the claims. That is, in the present invention, Tsuyo誘
Source of the first MISFET having a conductor as a gate insulating film
To the high potential Vdd terminal and the drain to the input terminal
And connect a first resistor between the gate and the source
And a pull-up diode between the gate and the input terminal.
And a second MI having a ferroelectric material in the gate insulating film.
Connect the source of the SFET to the low potential Vss terminal
Connected to the input terminal, and a second
2 and pull it between the gate and the input terminal.
It is configured to connect a down diode .
【０００８】[0008]
【作用】本発明においては、サージ電流は強誘電体膜コ
ンデンサの電荷として吸収されるだけでなく、その強誘
電体膜をゲート絶縁膜としてもつＭＩＳＦＥＴを経てＶ
dd端子、Ｖss端子または入力端子へ流れる。したがって
内部回路へ流れるサージ電流を減少させることが出来
る。 また、本発明においては、ＭＩＳＦＥＴのドレイン
・基板接合がそれぞれプルアップダイオード、プルダウ
ンダイオードとして働く。このため後段に従来の保護回
路（図６）を付加する必要はない。 In the present invention, the surge current is controlled by the ferroelectric film.
Is not only absorbed as a capacitor, but also
V through a MISFET having an electric conductor film as a gate insulating film
Flow to dd terminal, Vss terminal or input terminal. Therefore
Surge current flowing to the internal circuit can be reduced
You. In the present invention, the drain of the MISFET is
・ Pull-up diode and pull-down are connected to the substrate respectively
Works as a diode. For this reason, the conventional protection circuit
There is no need to add a path (FIG. 6).
【０００９】図１は、この発明の第１の参考例を示す断
面図であり、図２は、図１の等価回路を示す図である。
図１において、Ｎ形基板１の主面にＰウェル１００、Ｐ
+形領域１０３、Ｎ+形領域１０４が設けられている。Ｎ
形基板１およびＰウェル１００の主面上には、フィール
ド酸化膜８および層間絶縁膜９が形成されている。Ｐウ
ェル１００の主面にはＰ+形領域１０１およびＮ+形領域
１０２が設けられている。また、Ｐ+形領域１０１はＶs
s端子に接続され、Ｎ+形領域１０４はＶdd端子に接続さ
れている。さらに、Ｎ+形領域１０２の主面上には、強
誘電体膜１０５を挾んで電極１０７が形成され、該電極
１０７は入力端子に接続されている。Ｐ+形領域１０３
の主面上には強誘電体膜１０６を挾んで電極１０８が形
成され、該電極１０８は入力端子に接続されている。FIG. 1 is a sectional view showing a first embodiment of the present invention, and FIG. 2 is a diagram showing an equivalent circuit of FIG.
In FIG. 1, a P well 100, P
A + type region 103 and an N + type region 104 are provided. N
Field oxide film 8 and interlayer insulating film 9 are formed on main surfaces of shaped substrate 1 and P well 100. A P + region 101 and an N + region 102 are provided on the main surface of P well 100. Further, the P + type region 101 has Vs
The N + region 104 is connected to the Vdd terminal. Further, an electrode 107 is formed on the main surface of the N + type region 102 with the ferroelectric film 105 interposed therebetween, and the electrode 107 is connected to an input terminal. P + type region 103
An electrode 108 is formed on the main surface with a ferroelectric film 106 interposed therebetween, and the electrode 108 is connected to an input terminal.
【００１０】上記の構成により、図２の等価回路図に示
すごとき回路が構成される。すなわち、上記の電極１０
７、強誘電体膜１０５、Ｎ+形領域１０２はコンデンサ
１１０を形成しており、また、電極１０８、強誘電体膜
１０６、Ｐ+形領域１０３はコンデンサ１１１を形成し
ている。またＮ+形領域１０２とＰウェル１００によっ
てダイオード１１２が形成され、Ｐ+形領域１０３とＮ
形基板１によってダイオード１１３が形成される。そし
て、コンデンサ１１０の一端は入力端子に接続され、該
コンデンサ１１０の他端とダイオード１１２のカソード
は接続され、ダイオード１１２のアノードはＶss端子に
接続されている。また、コンデンサ１１１の一端は入力
端子に接続され、該コンデンサ１１１の他端とダイオー
ド１１３のアノードは接続され、ダイオード１１３のカ
ソードはＶdd端子に接続されている。なお、本参考例の
回路は、前記図６の回路の前に接続される。With the above configuration, a circuit as shown in the equivalent circuit diagram of FIG. 2 is configured. That is, the above electrode 10
7. The ferroelectric film 105 and the N + type region 102 form a capacitor 110, and the electrode 108, the ferroelectric film 106 and the P + type region 103 form a capacitor 111. A diode 112 is formed by the N + type region 102 and the P well 100, and the P + type region 103 and the N
A diode 113 is formed by the shaped substrate 1. One end of the capacitor 110 is connected to the input terminal, the other end of the capacitor 110 is connected to the cathode of the diode 112, and the anode of the diode 112 is connected to the Vss terminal. One end of the capacitor 111 is connected to the input terminal, the other end of the capacitor 111 is connected to the anode of the diode 113, and the cathode of the diode 113 is connected to the Vdd terminal. The circuit of this reference example, is connected to the front of the circuit of FIG. 6.
【００１１】次に作用を説明する。以下、半導体装置に
印加されるサージの各場合に対する動作を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 サージ印加によって入力端子側の電位が上がると、ダイ
オード１１３のアノード電位も上昇する。そしてダイオ
ード１１３での電位差（入力端子電圧−Ｖdd端子電圧）
がＶF（約０.６５Ｖ）を越えると、ダイオード１１３が
ターンオンし、ダイオード１１３におけるの電位差がＶ
F程度にクランプされる。さらに入力端子側電位が上が
ると、該サージ電圧によってコンデンサ１１１が充電さ
れる。このコンデンサ１１１の誘電体に強誘電体膜を用
いる等によってその容量が十分に大きければ、大部分の
サージ電流がコンデンサ１１１の電荷として蓄えられ
る。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 サージ印加によって入力端子側の電位が下がると、ダイ
オード１１３のアノード電位も下がる。このダイオード
１１３での電位差（Ｖdd端子電圧−入力端子電圧）がダ
イオード１１３の降伏電圧よりも大きくなると、ダイオ
ード１１３がブレークダウンし、ダイオード１１３での
電位差が降伏電圧程度にクランプされる。さらに入力端
子側電位が下がるとサージ電圧によってコンデンサ１１
１が充電される。このコンデンサ１１１の容量が十分に
大きければ、大部分のサージ電流がコンデンサ１１１の
電荷として蓄えられる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 サージ電圧がダイオード１１２の降伏電圧よりも大きく
なれば、上記（Ａ２）の場合と同様に、該サージによっ
てコンデンサ１１０が充電される。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 サージ電圧が前記ＶFよりも大きくなれば、上記（Ａ
１）の場合と同様に、該サージによってコンデンサ１１
０が充電される。上記のように、半導体装置にサージが
印加された場合、大部分のサージ電流が強誘電体膜コン
デンサの電荷として吸収される。したがって従来の入力
保護回路または内部回路を流れるサージ電流を減少させ
ることが出来、保護回路のダイオードの破損を防止する
ことが出来る。Next, the operation will be described. The operation for each case of the surge applied to the semiconductor device will be described below. (A1) When the input terminal is positive with respect to the Vdd terminal When the potential on the input terminal side increases due to the application of surge, the anode potential of the diode 113 also increases. The potential difference at the diode 113 ( input terminal voltage− Vdd terminal voltage )
Exceeds V F (approximately 0.65 V), the diode 113 turns on, and the potential difference at the diode 113 becomes V F
Clamped to about F. When the input terminal side potential further rises, the capacitor 111 is charged by the surge voltage. If the capacitance of the capacitor 111 is sufficiently large, for example, by using a ferroelectric film as the dielectric, most of the surge current is stored as charge of the capacitor 111. (A2) When the input terminal is negative with respect to the Vdd terminal When the potential on the input terminal side decreases due to the application of surge, the anode potential of the diode 113 also decreases. When the potential difference (Vdd terminal voltage - input terminal voltage ) at the diode 113 becomes larger than the breakdown voltage of the diode 113, the diode 113 breaks down and the potential difference at the diode 113 is clamped to the breakdown voltage. Further, when the input terminal side potential drops, the surge voltage causes the capacitor 11 to drop.
1 is charged. If the capacity of the capacitor 111 is sufficiently large, most of the surge current is stored as the charge of the capacitor 111. (B1) When the input terminal is positive with respect to the Vss terminal When the surge voltage becomes higher than the breakdown voltage of the diode 112, the capacitor 110 is charged by the surge as in the case of (A2). (B2) In case surge voltage input terminal with respect to Vss terminal is negative becomes greater than the V F, the (A
As in the case of 1), the capacitor 11
0 is charged. As described above, when a surge is applied to a semiconductor device, most of the surge current is absorbed as charges of the ferroelectric film capacitor. Therefore, the surge current flowing through the conventional input protection circuit or the internal circuit can be reduced, and the diode of the protection circuit can be prevented from being damaged.
【００１２】なお、図１の構成において、強誘電体膜の
比誘電率は、酸化膜の比誘電率の約一千倍であるため、
小面積で大きな容量を得ることが出来る。したがってキ
ャパシタ面積が大きくなって素子の微細化を損なうとい
うおそれがない。さらに強誘電体膜コンデンサにおいて
は、大部分の容量は自発分極によっているため、コンデ
ンサの絶縁破壊耐圧を高くするために強誘電体膜を厚く
しても、容量を十分に大きくすることが出来る。In the configuration shown in FIG. 1, since the relative dielectric constant of the ferroelectric film is about 1,000 times that of the oxide film,
A large capacity can be obtained with a small area. Therefore, there is no possibility that the capacitor area is increased and the miniaturization of the element is not impaired. Further, in a ferroelectric film capacitor, most of the capacitance is due to spontaneous polarization. Therefore, even if the ferroelectric film is thickened to increase the dielectric breakdown voltage of the capacitor, the capacitance can be sufficiently increased.
【００１３】また、この参考例は、前記図６に示した従
来の保護回路に追加して接続するようになっている。し
たがって全体の回路としては、入力端子とＶdd端子の間
にはコンデンサ１１１を介してプルアップダイオード
（図６の２０、２３）と同じ向きにダイオード１１３が
接続されており、また入力端子とＶss端子の間にはコン
デンサ１１０を介してプルダウンダイオード（図６の２
１）と同じ向きにダイオード１１２が接続されている構
成となっている。このため半導体装置の通常の動作中に
おいて、入力端子にＶssからＶddまでの間の入力信号が
印加された場合には、ダイオード１１３および１１２は
非導通状態となっている。したがって通常の入力信号印
加中は、ダイオード１１３および１１２のＰＮ接合部の
空乏層が充放電されるだけで、ロジックの論理動作に悪
影響を与えることはない。This reference example is designed to be additionally connected to the conventional protection circuit shown in FIG. Therefore, as a whole circuit, the diode 113 is connected between the input terminal and the Vdd terminal via the capacitor 111 in the same direction as the pull-up diode (20, 23 in FIG. 6), and the input terminal and the Vss terminal are connected. 6, a pull-down diode (2 in FIG.
The configuration is such that the diode 112 is connected in the same direction as in 1). For this reason, during the normal operation of the semiconductor device, when an input signal between Vss and Vdd is applied to the input terminal, the diodes 113 and 112 are off. Therefore, during normal input signal application, only the depletion layer at the PN junction of the diodes 113 and 112 is charged / discharged, and does not adversely affect the logic operation of the logic.
【００１４】次に、図３は、本発明の第２の参考例の回
路図である。この参考例は、前記第１の参考例におい
て、強誘電体膜のコンデンサ１１０に並列に高抵抗素子
１２１を接続し、強誘電体膜のコンデンサ１１１に並列
に高抵抗素子１２０を接続したものである。なお、サー
ジ印加時に、ほとんどのサージ電流がコンデンサ１１１
または１１０を流れるように、抵抗１２０、１２１の値
は十分に大きな値に設定する。[0014] Next, FIG. 3 is a circuit diagram of a second exemplary embodiment of the present invention. In this reference example, a high-resistance element 121 is connected in parallel to the ferroelectric film capacitor 110 and a high-resistance element 120 is connected in parallel to the ferroelectric film capacitor 111 in the first reference example. is there. When a surge is applied, most of the surge current
Alternatively, the values of the resistors 120 and 121 are set to sufficiently large values so as to flow through 110.
【００１５】次に作用について説明する。サージ印加時
の動作は前記第１の実施例と同じである。本実施例にお
いては、サージ印加後、コンデンサ１１０または１１１
に蓄積された電荷が抵抗１２１または１２０を介して放
電される。このため半導体装置にサージが繰り返し印加
された場合でも、該サージを効果的に除去することがで
きる。Next, the operation will be described. The operation at the time of applying a surge is the same as that of the first embodiment. In this embodiment, the capacitor 110 or 111
Is discharged through the resistor 121 or 120. Therefore, even when a surge is repeatedly applied to the semiconductor device, the surge can be effectively removed.
【００１６】次に、図４は、本発明の一実施例の回路図
である。図４において、強誘電体膜をゲート絶縁膜にも
つＰＭＩＳＦＥＴ３０１のソースがＶdd端子に、ドレイ
ンが入力端子にそれぞれ接続され、ゲート・ソース間に
は高抵抗３０５が接続されている。また、ダイオード３
０３のカソードはＰＭＩＳＦＥＴ３０１のゲートに、ア
ノードは入力端子にそれぞれ接続されている。一方、強
誘電膜をゲート絶縁膜にもつＮＭＩＳＦＥＴ３０２のソ
ースがＶss端子に、ドレインが入力端子に接続され、ソ
ース・ゲート間には高抵抗３０６が接続されている。ま
た、ダイオード３０４のカソードが入力端子に、アノー
ドがＮＭＩＳＦＥＴ３０２のゲートにそれぞれ接続され
ている。FIG. 4 is a circuit diagram of one embodiment of the present invention. In FIG. 4, a source of a PMISFET 301 having a ferroelectric film as a gate insulating film is connected to a Vdd terminal, a drain is connected to an input terminal, and a high resistance 305 is connected between the gate and the source. In addition, diode 3
A cathode 03 is connected to the gate of the PMISFET 301, and an anode is connected to the input terminal. On the other hand, the source of the NMISFET 302 having the ferroelectric film as the gate insulating film is connected to the Vss terminal, the drain is connected to the input terminal, and the high resistance 306 is connected between the source and the gate. The cathode of the diode 304 is connected to the input terminal, and the anode is connected to the gate of the NMISFET 302.
【００１７】一方、強誘電膜をゲート絶縁膜にもつＮＭ
ＩＳＦＥＴ３０２のソースがＶss端子に、ドレインが入
力端子に接続され、ソース・ゲート間には高抵抗３０６
が接続されている。また、ダイオード３０４のカソード
が入力端子に、アノードがＮＭＩＳＦＥＴ３０２のゲー
トにそれぞれ接続されている。On the other hand, NM having a ferroelectric film as a gate insulating film
The source of the ISFET 302 is connected to the Vss terminal, the drain is connected to the input terminal, and a high resistance 306 is provided between the source and the gate.
Is connected. The cathode of the diode 304 is connected to the input terminal, and the anode is connected to the gate of the NMISFET 302.
【００１８】以下、サージ印加時における本実施例の動
作を示す。 （Ａ１）Ｖdd端子に対して入力端子が正となる場合 サージ印加によってダイオード３０３はターンオンす
る。このダイオード３０３での電圧降下はＶF（約０.６
５Ｖ）程度なので、大部分のサージ電圧がＰＭＩＳＦＥ
Ｔ３０１のゲート・基板間に印加される。この電圧によ
ってＰＭＩＳＦＥＴ３０１の強誘電体膜コンデンサが充
電される。また、サージ印加によってＰＭＩＳＦＥＴ３
０１のドレイン・基板接合が順バイアスされる。よって
サージ電流の一部分が該接合を経てＶdd端子へ流れる。 （Ａ２）Ｖdd端子に対して入力端子が負となる場合 印加されたサージ電圧がダイオード３０３の降伏電圧よ
りも大きければ該ダイオードは降伏する。このダイオー
ド３０３での電位差は前記降伏電圧程度であるので、サ
ージ電圧によってＰＭＩＳＦＥＴ３０１の強誘電体膜コ
ンデンサが充電される。さらにＰＭＩＳＦＥＴ３０１の
ゲート電圧がＶdd電圧よりも低下するので、ＰＭＩＳＦ
ＥＴ３０１がターンオンする。そのためサージ電流の一
部分がＰＭＩＳＦＥＴ３０１のチャネルを経て、入力端
子へ流れる。 （Ｂ１）Ｖss端子に対して入力端子が正となる場合 上記（Ａ２）の場合と同様に、サージ電圧によってダイ
オード３０４が降伏し、ＮＭＩＳＦＥＴ３０２の強誘電
体膜コンデンサが充電される。さらにＮＭＩＳＦＥＴ３
０２がターンオンして、サージ電流の一部分がＮＭＩＳ
ＦＥＴ３０２のチャネルを経てＶss端子へ流れる。 （Ｂ２）Ｖss端子に対して入力端子が負となる場合 上記（Ａ２）の場合と同様に、サージ電圧によってＮＭ
ＩＳＦＥＴ３０２の強誘電体膜コンデンサが充電され
る。さらにＮＭＩＳＦＥＴ３０２のドレイン・基板接合
が順バイアスされる。そのためサージ電流の一部分が該
接合を経て入力端子へ流れる。The operation of this embodiment when a surge is applied will be described below. (A1) When the input terminal is positive with respect to the Vdd terminal The diode 303 is turned on by the application of a surge. The voltage drop at the diode 303 is V F (about 0.6
5V), so most of the surge voltage is PMISFE
It is applied between the gate and the substrate of T301. This voltage charges the ferroelectric film capacitor of the PMISFET 301. In addition, PMISFET3
01 is forward biased. Therefore, a part of the surge current flows to the Vdd terminal via the junction. (A2) When the input terminal is negative with respect to the Vdd terminal If the applied surge voltage is higher than the breakdown voltage of the diode 303, the diode will break down. Since the potential difference at the diode 303 is about the breakdown voltage, the ferroelectric film capacitor of the PMISFET 301 is charged by the surge voltage. Further, since the gate voltage of the PMISFET 301 becomes lower than the Vdd voltage, the PMISF
ET301 turns on. Therefore, a part of the surge current flows to the input terminal via the channel of the PMISFET 301. (B1) When the input terminal is positive with respect to the Vss terminal As in the case of (A2), the diode 304 breaks down due to the surge voltage, and the ferroelectric film capacitor of the NMISFET 302 is charged. Further NMISFET3
02 turns on and a part of the surge current is NMIS
The current flows through the channel of the FET 302 to the Vss terminal. (B2) When the input terminal is negative with respect to the Vss terminal As in the case of the above (A2), NM
The ferroelectric film capacitor of the ISFET 302 is charged. Further, the drain-substrate junction of the NMISFET 302 is forward biased. Therefore, a part of the surge current flows to the input terminal via the junction.
【００１９】以上のように、本実施例においては、サー
ジ電流は強誘電体膜コンデンサの電荷として吸収される
だけでなく、その強誘電体膜をゲート絶縁膜としてもつ
ＦＥＴを経てＶdd端子、Ｖss端子または入力端子へ流れ
る。したがって内部回路へ流れるサージ電流を減少させ
ることが出来る。本実施例においては、ＦＥＴ３０１、
３０２のドレイン・基板接合がそれぞれプルアップダイ
オード、プルダウンダイオードとして働く。このため本
実施例の場合には、後段に従来の保護回路（図６）を付
加する必要はない。また、通常の論理動作においては、
ＦＥＴ３０１、３０２の強誘電体膜が充電されることは
ない。さらに抵抗３０５、３０４によってＦＥＴ３０
１、３０２のゲート電位はそれぞれＶdd電位、Ｖss電位
に固定されているので、該ＦＥＴ３０１、３０２はター
ンオンしない。したがって本実施例は通常の論理動作に
悪影響を与えることはない。As described above, in the present embodiment, the surge current is not only absorbed as the charge of the ferroelectric film capacitor, but also passes through the FET having the ferroelectric film as the gate insulating film, the Vdd terminal and the Vss terminal. Flow to terminal or input terminal. Therefore, the surge current flowing to the internal circuit can be reduced. In this embodiment, the FET 301,
The drain-substrate junction of 302 functions as a pull-up diode and a pull-down diode, respectively. Therefore, in the case of the present embodiment, it is not necessary to add a conventional protection circuit (FIG. 6) at the subsequent stage. Also, in normal logic operation,
The ferroelectric films of the FETs 301 and 302 are not charged. Further, the resistance of the FET 30
Since the gate potentials of the FETs 1 and 302 are fixed to the Vdd potential and the Vss potential, respectively, the FETs 301 and 302 do not turn on. Therefore, this embodiment does not adversely affect the normal logic operation.
【００２０】[0020]
【発明の効果】以上説明したごとく、本発明において
は、サージ電流は強誘電体膜コンデンサの電荷として吸
収されるだけでなく、その強誘電体膜をゲート絶縁膜と
してもつＭＩＳＦＥＴを経てＶdd端子、Ｖss端子または
入力端子へ流れる。したがって内部回路へ流れるサージ
電流を減少させることが出来る。 また、本発明において
は、ＭＩＳＦＥＴのドレイン・基板接合がそれぞれプル
アップダイオード、プルダウンダイオードとして働く。
このため後段に従来の保護回路（図６）を付加する必要
はない。 As described above, in the present invention, a surge current is absorbed as a charge of a ferroelectric film capacitor.
In addition to being accommodated, the ferroelectric film is
Vdd terminal, Vss terminal or MISFET
Flows to input terminal. Therefore, surge flowing to the internal circuit
The current can be reduced. In the present invention,
Means that the drain-substrate junction of the MISFET is pulled
Works as an up diode and a pull down diode.
For this reason, it is necessary to add a conventional protection circuit (FIG. 6) at the subsequent stage.
There is no.
【図１】本発明の第１の参考例の断面図。FIG. 1 is a sectional view of a first reference example of the present invention.
【図２】図１の等価回路図。FIG. 2 is an equivalent circuit diagram of FIG.
【図３】本発明の第２の参考例の回路図。FIG. 3 is a circuit diagram of a second reference example of the present invention.
【図４】本発明の実施例の回路図。Circuit diagram of the real施例of the present invention; FIG.
【図５】従来の保護装置の一例の断面図。FIG. 5 is a sectional view of an example of a conventional protection device.
【図６】図５の等価回路図。FIG. 6 is an equivalent circuit diagram of FIG. 5;
１…Ｎ形基板 ２…Ｐ形ウェル ３、５、７…Ｐ+形領域 ４、６…Ｎ+形領域 ８…フィールド酸化膜 ９…層間絶縁膜 ２０、２１、２３…ダイオード ２４…ＮＰＮバイポーラトランジスタ ２５…拡散抵抗 １００…Ｐ形ウエル １０１、１０３…Ｐ+形領域 １０２、１０４…Ｎ+形領域 １０５、１０６…強誘電体膜 １０７、１０８…電極 １１０、１１１…強誘電体コンデンサ １１２、１１３…ダイオード １０２、１２１…高抵抗 ３０１…強誘電体膜をゲート絶縁膜に持つＰＭＩＳＦＥ
Ｔ ３０２…強誘電体膜をゲート絶縁膜に持つＮＭＩＳＦＥ
Ｔ ３０３、３０４…ダイオード ３０５、３０６…高抵抗DESCRIPTION OF SYMBOLS 1 ... N-type board | substrate 2 ... P-type well 3, 5, 7 ... P + type area 4, 6 ... N + type area 8 ... Field oxide film 9 ... Interlayer insulating film 20, 21, 23 ... Diode 24 ... NPN bipolar transistor 25 Diffusion resistance 100 P-type well 101, 103 P + -type region 102, 104 N + -type region 105, 106 ... Ferroelectric film 107, 108 ... Electrode 110, 111 ... Ferroelectric capacitor 112, 113 ... Diodes 102, 121: High resistance 301: PMISFE having a ferroelectric film as a gate insulating film
T302: NMISFE having ferroelectric film as gate insulating film
T 303, 304: diode 305, 306: high resistance
Claims (1)
る内部回路を備えた半導体装置において、強誘電体をゲート絶縁膜に持つ第１のＭＩＳＦＥＴのソ
ースを高電位のＶdd端子に接続し、ドレインを上記入力
端子に接続し、ゲートと上記ソース間に第１の抵抗を接
続し、上記ゲートと上記入力端子間にプルアップダイオ
ードを接続し、 強誘電体をゲート絶縁膜に持つ第２のＭ
ＩＳＦＥＴのソースを低電位のＶss端子に接続し、ドレ
インを上記入力端子に接続し、ゲートと上記ソース間に
第２の抵抗を接続し、上記ゲートと上記入力端子間にプ
ルダウンダイオードを接続した ことを特徴とする半導体
保護装置。1. A Oite a semiconductor device having an internal circuit for inputting a signal from the outside via the input terminal, the first MISFET having a ferroelectric to the gate insulating film Seo
Source to the high potential Vdd terminal and the drain to the above input
Terminal and a first resistor between the gate and the source.
Connect a pull-up diode between the gate and the input terminal.
And a second M having a ferroelectric material in the gate insulating film.
Connect the source of the ISFET to the low potential Vss terminal and
Connected to the input terminal and between the gate and the source.
A second resistor is connected, and a gate is connected between the gate and the input terminal.
A semiconductor protection device to which a down diode is connected .
Priority Applications (1)
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|---|---|---|---|
| JP04085475A JP3114338B2 (en) | 1992-04-07 | 1992-04-07 | Semiconductor protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085475A JP3114338B2 (en) | 1992-04-07 | 1992-04-07 | Semiconductor protection device |
Publications (2)
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| JPH05291502A JPH05291502A (en) | 1993-11-05 |
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|---|---|---|---|---|
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| KR100532463B1 (en) * | 2003-08-27 | 2005-12-01 | 삼성전자주식회사 | Integrated circuit device having I/O electrostatic discharge protection cell with electrostatic discharge protection device and power clamp |
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