JP3110585B2 - Semiconductor memory - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は各メモリ領域にそれぞれ
対応する比較コードを多数記憶しておき、外部から参照
コードが入力され、この参照コードと一致する比較コー
ドに対応するメモリ領域の記憶内容を読み出す半導体メ
モリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention stores a large number of comparison codes corresponding to respective memory areas, receives a reference code from the outside, and stores the contents of the memory area corresponding to the comparison code matching the reference code. For reading semiconductor memory.
【0002】[0002]
【従来の技術】従来より種々の構造の半導体メモリが提
案されており、また広く用いられている。それらの半導
体メモリの1つとして、複数のテキストを再出現を許容
して観念的に木構造に配列しておき、そのテキストの配
列順序に応じてあらかじめ定めておいたコード番号を検
索する方法を実現する半導体メモリが、従来より考えら
れている。以下に先ずこの方法について説明し、次いで
この方法を実現する半導体メモリについて説明する。2. Description of the Related Art Conventionally, semiconductor memories having various structures have been proposed and widely used. As one of those semiconductor memories, there is a method in which a plurality of texts are conceptually arranged in a tree structure while allowing re-appearance, and a predetermined code number is searched according to the arrangement order of the texts. Semiconductor memories to be realized have been conventionally considered. Hereinafter, this method will be described first, and then a semiconductor memory which realizes this method will be described.
【0003】[0003]
【表1】 [Table 1]
【0004】[0004]
【表2】 [Table 2]
【0005】表1は、各テキストT0,T1,T2,T
3と、これらの各テキストT0,T1,T2,T3と同
一視される2ビットからなるテキストコードとの対応表
であり、表2は、テキストが配列されてなるテキストチ
ェインとそのテキストチェインに付されたコード番号と
の対応表である。ここで10ビットからなるチェインコ
ードは、コード番号を2進符号で表わしたものである。Table 1 shows that each text T0, T1, T2, T
3 is a correspondence table of two-bit text codes identified with the texts T0, T1, T2, and T3. Table 2 shows a text chain in which texts are arranged and the text chains. It is a correspondence table with the assigned code number. Here, the 10-bit chain code is a code number represented by a binary code.
【0006】図3は、木構造に配列されたテキストの一
例を表わした図である。先ず図の一番上のノード(頂
点)から2本の枝が延び、各枝の先の各ノードには各テ
キストT0,T1が配置されている。このうちテキスト
T0が配置されたノードにはコード番号C1が付されて
おり、一方テキストT1が配置されたノードにはコード
番号は付されていない。これらの各ノードのうちテキス
トT0が配置されたノードからはさらに3本の枝が延
び、それら3本の枝の先の各ノードにはそれぞれテキス
トT0,T1,T3が配置されている。また、これらの
各ノードにはそれぞれコード番号C3,C4,C5が付
されている。これらの各ノードのうちテキストT0が配
置されたノードからはさらに2本の枝が延び、それら2
本の枝の先の各ノードにはそれぞれテキストT1,T2
が配置されており、こられの各ノードにはそれぞれコー
ド番号C8,C9が付されている。また最上段にある、
テキストT1が配置されたノードからは2本の枝が延
び、それら2本の枝の先の各ノードにはそれぞれテキス
トT0,T2が配置されており、これらの各ノードのう
ち、テキストT2が配置されたノードにはコード番号C
7が付されている。さらに、これらテキストT0,T2
が配置された各ノードからはそれぞれ1本,2本の枝が
延び、テキストT0が配置されたノードから延びる枝の
先端のノードにはテキストT0が配置され、またコード
番号C10が付されており、テキストT2が配置された
ノードから延びる2本の枝の先端の各ノードには各テキ
ストT1,T3が配置され、またこれらの各ノードには
コード番号C11,C12が付されている。FIG. 3 is a diagram showing an example of text arranged in a tree structure. First, two branches extend from the top node (vertex) in the figure, and texts T0 and T1 are arranged at each node beyond each branch. The code number C1 is assigned to the node where the text T0 is arranged, while the code number is not assigned to the node where the text T1 is arranged. From these nodes, three branches further extend from the node where the text T0 is arranged, and texts T0, T1, and T3 are arranged at the nodes ahead of the three branches. Also, code numbers C3, C4, and C5 are assigned to these nodes, respectively. From these nodes, two branches further extend from the node where the text T0 is arranged.
Texts T1 and T2 are provided at each node at the end of the branch.
Are arranged, and code numbers C8 and C9 are assigned to these nodes, respectively. Also at the top,
Two branches extend from the node where the text T1 is arranged, and texts T0 and T2 are arranged at the nodes ahead of the two branches, respectively. Of these nodes, the text T2 is arranged. Code number C
7 is attached. Furthermore, these texts T0, T2
Are respectively extended from each of the nodes on which the text T0 is disposed. The text T0 is disposed at the tip of the branch extending from the node on which the text T0 is disposed, and the code number C10 is assigned. The texts T1 and T3 are arranged at the nodes at the tips of two branches extending from the node where the text T2 is arranged, and the nodes are assigned code numbers C11 and C12.
【0007】ここで、この木構造化されたデータの検索
の仕方を具体的に説明すると、以下のようになる。まず
テキストチェインT0→T1が入力されたときを考え
る。このときは、所望とする出力チェインコードは、表
2に定義されるように’0000000100’であ
る。Here, the method of searching the tree-structured data will be specifically described as follows. First, consider the case where the text chain T0 → T1 is input. At this time, the desired output chain code is '00000000100' as defined in Table 2.
【0008】この結果を得るために、まずテキストT0
に相当するテキストコード’00’が入力される。木構
造上のテキストT0は、ノード番号(0)(ノード番号
(0)は、検索の最初のノード番号である)の枝先のノ
ードに配置されている。ノード番号(0)が付されたノ
ードから延びる枝の先端に接続されているテキストT0
は1つしかないが、ノード番号(0)が付されたノード
以外のノードと接続された、テキストT0が配置された
ノードは他にもいくつか存在する。To obtain this result, first, the text T0
Is input as the text code '00'. The text T0 on the tree structure is arranged at the branch destination node of the node number (0) (the node number (0) is the first node number of the search). Text T0 connected to the tip of a branch extending from the node with node number (0)
There is only one, but there are some other nodes where the text T0 is arranged and connected to nodes other than the node with the node number (0).
【0009】そこで、ここでは、この木構造データに入
力されるテキストが木構造の最初のテキストT0である
ことを認識するために、このテキストデータ’00’
と、それに加えてノード番号(0)の双方でサーチす
る。尚、この枝先のテキストT0が配置されたノードに
はコード番号C1(チェインコード’00000000
01’)が与えられているが、今回はこれを求めるべき
コード番号とはしない。Therefore, here, in order to recognize that the text input to the tree structure data is the first text T0 of the tree structure, the text data '00' is used.
, And in addition, the search is performed using both the node number (0). The code number C1 (chain code '00000000') is assigned to the node where the text T0 of this branch point is arranged.
01 ') is given, but this time it is not the code number to be obtained.
【0010】次いで、テキストT1に相当するテキスト
データ’01’が入力されると、その1つ前のテキスト
T0のノード番号(1)(データ’0001’)と今回
入力されたテキストデータ’01’との双方により木構
造データベースが検索される。これによって、他の枝先
にあるテキストT1と、ノード番号(1)の付されたノ
ードの枝先にあるテキストT1とを明確に区別すること
が可能となる。Next, when text data "01" corresponding to the text T1 is input, the node number (1) (data "0001") of the immediately preceding text T0 and the text data "01" input this time are input. The tree structure database is searched by both. This makes it possible to clearly distinguish the text T1 at another branch from the text T1 at the branch of the node with the node number (1).
【0011】これでテキストチェインT0→T1の枝が
定まり、このT1の枝先に付されたコード番号C4(チ
ェインコード’0000000100’)が、求めるべ
きコード番号として出力されることになる。同様にし
て、表1で定義される任意のチェインコードC1,…
…,C12を求めることができる。図4はこの木構造の
データベースをハードウェア化した半導体メモリの一例
を示す図である。Thus, the branch of the text chain T0 → T1 is determined, and the code number C4 (chain code '00000000100') assigned to the tip of the T1 is output as the code number to be obtained. Similarly, any chain codes C1,.
.., C12 can be obtained. FIG. 4 is a diagram showing an example of a semiconductor memory in which this tree-structured database is implemented as hardware.
【0012】この半導体メモリのデコード部20には、
テキストデータ入力端子TD0,TD1と、ノード番号
入力端子ND0,ND1,ND2,ND3が備えられて
いる。このノード番号入力端子ND0,ND1,ND
2,ND3から入力されるデータはノード番号設定回路
22に入力される。またこのノード番号設定回路22に
はメモリ部25からのノード番号データ出力26も接続
されており、出力切換端子SW1によってその出力が切
換えられる構造となっている。The decoding unit 20 of the semiconductor memory includes:
Text data input terminals TD0 and TD1 and node number input terminals ND0, ND1, ND2 and ND3 are provided. The node number input terminals ND0, ND1, ND
2 and ND3 are input to the node number setting circuit 22. A node number data output 26 from the memory unit 25 is also connected to the node number setting circuit 22, and the output is switched by an output switching terminal SW1.
【0013】デコード部20の最左端に記入された番号
は、図1に示す木構造の各ノードのノード番号(1),
(2),(3),……,(12)を表わしている。例え
ば、最下端行のノード番号(1)は、図1の木構造デー
タの上段の、テキストT0が配置されたノードを表現し
ている。また、このデコード部20においては、左右方
向に一致検出回路21まで延びる、各ノードに対応する
線分と、縦方向に延びる、テキストデータ入力端子TD
0,TD1からのデータ線およびノード番号設定回路2
2からのデータ線が交差している。この交差点に、黒丸
が表示されているものはそのデータ線のデータが正転デ
ータ’1’であるとき、また黒丸がないものはそのデー
タ線が反転データ’0’である時に、一致検出回路21
の出力が’1’(アクティブ)となるように構成されて
いる。即ち、ノード番号(1)のものは、テキストデー
タ入力端子TD0,TD1およびノード番号設定回路2
2からの出力の全てが’0’のときノード番号(1)に
対応する一致検出回路21の出力が’1’となる。The numbers written at the left end of the decoding unit 20 are the node numbers (1),
(2), (3),..., (12). For example, the node number (1) in the bottom row represents a node in the upper part of the tree structure data in FIG. 1 where the text T0 is arranged. In the decoding unit 20, a line segment corresponding to each node extending in the horizontal direction to the coincidence detection circuit 21 and a text data input terminal TD extending in the vertical direction are provided.
0, TD1 data line and node number setting circuit 2
Data lines from 2 intersect. When the intersection is indicated by a black circle, the data of the data line is the normal data "1", and when there is no black circle, the data line is the inverted data "0". 21
Is set to '1' (active). That is, the node number (1) corresponds to the text data input terminals TD0 and TD1 and the node number setting circuit 2
When all of the outputs from 2 are '0', the output of the match detection circuit 21 corresponding to the node number (1) is '1'.
【0014】ここで、ノード番号設定回路22に、図3
に示す頂点のノードのノード番号(0)(データ’00
00’)を設定し、その状態でテキストデータ入力端子
TD0,TD1からテキストT0のデータ’00’が入
力されると、ノード番号(1)に対応する一致検出回路
21の出力が’1’となる。すると、同図右部のメモリ
部25の最下端の行(メモリ領域)がアクティブとな
り、白丸27が存在する交点をもつ出力回路28の出力
が’1’となる。具体的には、ノード番号データ出力2
6から’0001’、コードバリッドビット出力29か
ら’1’、およびチェインコードデータ出力30から’
0000000001’が出力される。ここで、コード
バリッドビット出力29は、チェインコード出力30か
ら出力されたデータが有効か無効を示すものであり、即
ちノード番号データ出力26から出力されたノード番号
が付されたノードにコード番号が付されているか否かを
示すものである。ここではこのコードバリッドビット出
力29は’1’であるため、チェインコードデータ出力
30から出力されたデータは有効ではあるが、ここでは
チェインコード出力30から出力されたデータは求める
べきコード番号としては使用しない。ノード番号データ
出力26から出力されたデータ’0001’はノード番
号設定回路22に入力される。Here, the node number setting circuit 22 has
The node number (0) of the node at the vertex shown in FIG.
00 ') is set, and in this state, when the data' 00 'of the text T0 is input from the text data input terminals TD0 and TD1, the output of the coincidence detection circuit 21 corresponding to the node number (1) becomes'1'. Become. Then, the lowermost row (memory area) of the memory section 25 on the right side of the figure becomes active, and the output of the output circuit 28 having the intersection where the white circle 27 exists becomes “1”. Specifically, node number data output 2
6 to '0001', code valid bit output 29 to '1', and chain code data output 30 to '
00000000001 'is output. Here, the code valid bit output 29 indicates whether the data output from the chain code output 30 is valid or invalid. That is, the code number is assigned to the node with the node number output from the node number data output 26. Indicates whether or not it is attached. Here, since the code valid bit output 29 is “1”, the data output from the chain code data output 30 is valid. However, here, the data output from the chain code output 30 is a code number to be obtained. do not use. The data '0001' output from the node number data output 26 is input to the node number setting circuit 22.
【0015】次に、テキストデータ入力端子TD0,T
D1にテキストT1のデータ’01’が入力されると、
ノード番号設定回路22の出力は前回のテキストT0の
検索結果からの値’0001’となっているため、デコ
ード部20の入力は、今度は’010001’となる。
このパターンで一致するものはテキストT1が配置され
たノード番号(4)である(図3参照)。この結果、ノ
ード番号(4)に対応する一致検出回路21の出力が’
1’となり、メモリ部25の下から4行目の行がアクテ
ィブとなる。このため、コードバリッドビット出力が’
1’、チェインコードデータ出力が’00000001
00’となり、最終的にこのチェインコードがコード番
号として得られる。尚、この時同時にノード番号デー
タ’0100’を得るがここではこれは用いない。Next, text data input terminals TD0, T
When data '01' of text T1 is input to D1,
Since the output of the node number setting circuit 22 is the value “0001” from the previous search result of the text T0, the input of the decoding unit 20 is now “010001”.
A match in this pattern is the node number (4) where the text T1 is arranged (see FIG. 3). As a result, the output of the match detection circuit 21 corresponding to the node number (4) becomes'
1 ′, and the fourth row from the bottom of the memory unit 25 becomes active. Therefore, the code valid bit output is
1 ', chain code data output is'00000001'
00 ', and finally this chain code is obtained as a code number. At this time, node number data '0100' is obtained at the same time, but this is not used here.
【0016】このように、入力データとノード番号との
双方を参照することにより、各ノードから多数の枝が分
岐している場合であっても、高速に検索,一致比較が行
われる。ここで、一致検出回路部20は、各検索データ
に対して必ず1つの行の一致検出回路21の出力のみ
が’1’となるように構成することが望ましい。もし、
これが実現されず、複数の一致検出回路21の出力が同
時に1’となる構成とした場合はメモリ部25のデータ
の決定の仕方が複雑になってしまうこととなる。もちろ
ん、複数の一致検出回路21の出力が同時に’1’とな
ることを許容し、この同時に’1’となった複数の出力
を1つづつ順次出力するようにハードウェアを構成する
ことも可能であるが、それよりも同時には1つの出力の
みが’1’となるように木構造のデータの作り方を工夫
したほうがハードウェアコストを低減することができ
る。As described above, by referring to both the input data and the node number, even when a large number of branches are branched from each node, high-speed search and match comparison are performed. Here, it is desirable that the coincidence detection circuit section 20 be configured such that only one row of the output of the coincidence detection circuit 21 for each search data becomes “1”. if,
If this is not realized and the configuration is such that the outputs of the plurality of coincidence detection circuits 21 are 1 'at the same time, the method of determining the data in the memory unit 25 becomes complicated. Of course, it is also possible to configure the hardware so that the outputs of the plurality of coincidence detecting circuits 21 are simultaneously set to "1", and the plurality of outputs which are simultaneously set to "1" are sequentially output one by one. However, the hardware cost can be reduced by devising a method of creating tree-structured data so that only one output becomes “1” at the same time.
【0017】図5は、図4に示す半導体メモリの一部を
取出して示した回路図、図6は、図5に示す回路をさら
に具体化した回路図である。この図5,図6は、’11
0111’の入力データ(テキストデータ’11’およ
びノード番号設定回路22からの出力が’0111’)
に対して、一致検出回路21の出力が’1’となる、図
4のノード番号(12)に相当する回路図である。FIG. 5 is a circuit diagram showing a part of the semiconductor memory shown in FIG. 4, and FIG. 6 is a circuit diagram further embodying the circuit shown in FIG. FIG. 5 and FIG.
0111 'input data (text data' 11 'and output from node number setting circuit 22 are' 0111 ')
5 is a circuit diagram corresponding to the node number (12) in FIG. 4 in which the output of the match detection circuit 21 is “1”.
【0018】図6に示すように、デコード部20は、一
致検出回路21と、互いにシリーズに接続された7個の
トランジスタTr1,Tr2,Tr3,Tr4,Tr
5,Tr6;Tr11とからなる、多数の一致比較回路
201から構成されており、これら7個のトランジスタ
Tr1,Tr2,Tr3,Tr4,Tr5,Tr6;T
r11のうち6個のトランジスタTr1,Tr2,Tr
3,Tr4,Tr5,Tr6の各ゲートにデータ線DL
1,DL2,DL3,DL4,DL5,DL6およびデ
ータバー線DBL1,DBL2,DBL3,DBL4,
DBL5,DBL6のいずれかが接続されている。ま
た、プリチャージ用トランジスタTr10が設けられて
おり、このトランジスタTr10は、A点電位のプリチ
ャージ用のPチャンネルトランジスタである。またトラ
ンジスタTr11はトランジスタTr1と接地線の間に
設けられたNチャンネルトランジスタであって、プリチ
ャージ時のA点電位のディスチャージを抑制している。
また、一致検出回路21はインバータ211と帰還型P
チャンネルトランジスタTr12で構成されている。As shown in FIG. 6, a decoding unit 20 includes a coincidence detecting circuit 21 and seven transistors Tr1, Tr2, Tr3, Tr4, Tr4 connected in series with each other.
5, Tr6; Tr11, and includes a large number of coincidence comparison circuits 201. These seven transistors Tr1, Tr2, Tr3, Tr4, Tr5, Tr6; T
r11, six transistors Tr1, Tr2, Tr
Data line DL is applied to each gate of Tr3, Tr4, Tr5 and Tr6.
1, DL2, DL3, DL4, DL5, DL6 and data bar lines DBL1, DBL2, DBL3, DBL4
One of DBL5 and DBL6 is connected. Further, a precharging transistor Tr10 is provided, and this transistor Tr10 is a P-channel transistor for precharging at the potential of the point A. The transistor Tr11 is an N-channel transistor provided between the transistor Tr1 and the ground line, and suppresses the discharge of the potential at the point A during the precharge.
The match detection circuit 21 is connected to the inverter 211 and the feedback P
It is composed of a channel transistor Tr12.
【0019】また、メモリ部25では、インバータ21
1の出力が、メモリトランジスタMTr1,MTr2,
MTr3,MTr4の各ゲートに接続されている。この
各メモリトランジスタMTr1,MTr2,MTr3,
MTr4は一方が各々データ出力線DOL3,DOL
4,DOL5,DOL6に、他方が接地線に接続されて
いる。In the memory unit 25, the inverter 21
1 are output from the memory transistors MTr1, MTr2,
It is connected to each gate of MTr3 and MTr4. These memory transistors MTr1, MTr2, MTr3,
MTr4 has one data output line DOL3 and one data output line DOL.
4, DOL5 and DOL6, and the other is connected to a ground line.
【0020】さらに、この各データ出力線DOL1,…
…,DOL15の一端には、プリチャージ用Pチャンネ
ルトランジスタPTr1,……,PTr15が構成され
ており、また他端には、インバータ251と帰還型Pチ
ャンネルトランジスタTr13が各々構成されている。
ここで、まず初期化のためのプリチャージ制御端子31
に’0’が印加されると、A点電位が’1’に設定され
る。これに伴い、このA点電位のインバータ出力である
一致検出回路21の出力が’0’となる。この一致検出
回路21の出力が’0’となることにより各メモリトラ
ンジスタMTr1,MTr2,MTr3,MTr4がオ
フとなり、また、プリチャージ制御端子31に’0’が
印加されたことによりプリチャージ用Pチャンネルトラ
ンジスタPTr1,……,PTr15がオンとなり、各
データ出力線DOL1,……,DOL15は’1’の状
態を保ち、そのインバータ出力であるインバータ251
の出力は’0’の状態を保つ。このとき、コードバリッ
ドビット出力も’0’を出力する。この信号出力によっ
てチェインコードデータの出力が無効データであること
を知ることができる。Further, each of the data output lines DOL1,.
, DOL15 are provided at one end with precharging P-channel transistors PTr1,..., PTr15, and at the other end with an inverter 251 and a feedback P-channel transistor Tr13.
Here, first, a precharge control terminal 31 for initialization
Is applied, the potential at the point A is set to "1". Accordingly, the output of the coincidence detecting circuit 21, which is the inverter output of the potential at the point A, becomes "0". When the output of the coincidence detection circuit 21 becomes “0”, each of the memory transistors MTr1, MTr2, MTr3, and MTr4 is turned off, and when “0” is applied to the precharge control terminal 31, the precharge P , PTr15 are turned on, and each data output line DOL1,..., DOL15 maintains the state of “1”, and the inverter 251 which is the inverter output thereof
Keep the state of '0'. At this time, the code valid bit output also outputs '0'. By this signal output, it can be known that the output of the chain code data is invalid data.
【0021】ついで、テキストデータ入力端子TD0,
TD1から所望の入力データが印加され、かつノード番
号設定回路22からの出力が決定され、その後プリチャ
ージ制御端子31に’1’が印加されると、検索状態に
入る。この初期化状態と検索状態を各入力データの印加
と同期して繰り返し行うことにより、所望のチェインコ
ードデータ、即ちコード番号を得ることができる。Next, the text data input terminals TD0, TD0,
When the desired input data is applied from TD1 and the output from the node number setting circuit 22 is determined, and then "1" is applied to the precharge control terminal 31, a search state is entered. By repeatedly performing the initialization state and the search state in synchronization with the application of each input data, desired chain code data, that is, a code number can be obtained.
【0022】以上が従来考えられている木構造のデータ
を格納する半導体メモリの一例であるが、メモリ容量の
大きな半導体メモリを構成する場合、動作時の消費電力
の低減化等を目的としてメモリ領域を複数のブロックに
分割する構成が採用されることが多い。図7は、木構造
のデータの格納に適した上記の半導体メモリをブロック
化した場合の構成例を示す回路図、図8は解り易さのた
めに図7の一部を拡大して示した回路図である。The above is an example of a conventional semiconductor memory for storing tree-structured data. When a semiconductor memory having a large memory capacity is configured, the memory area is reduced for the purpose of reducing power consumption during operation and the like. Is often divided into a plurality of blocks. FIG. 7 is a circuit diagram showing an example of a configuration in which the above-described semiconductor memory suitable for storing tree-structured data is divided into blocks, and FIG. 8 is a partially enlarged view of FIG. 7 for easy understanding. It is a circuit diagram.
【0023】この半導体メモリには、1ワード(mビッ
ト)分のメモリセルからなるメモリ領域が多数集まっ
た、n個のブロックに分割されたメモリ部31 1,3
1 2,…,31 nが備えられており、またデコード
部32 1,32 2,…,32 nも各メモリ部31
1,31 2,…,31 nに対応してn分割されて
備えられている。各メモリ部31 1,31 2,…,
31 nを構成する各メモリ領域には、各デコード部3
2 1,32 2,…,32 nから1本ずつ各ワード
線34が延びている。In this semiconductor memory, a memory section 31 divided into n blocks, in which a large number of memory areas each consisting of memory cells for one word (m bits) are collected. 1,3
1 2, ..., 31 n and a decoding unit 32 1,32 2, ..., 32 n is also in each memory unit 31
1,31 2, ..., 31 It is divided into n parts corresponding to n. Each memory unit 31 1,31 2, ...,
31 n, each of the decoding units 3
2 1,32 2, ..., 32 Each word line 34 extends one by one from n.
【0024】各メモリ部31 1,31 2,…,31
nの、各メモリ領域を構成する各最上位のメモリセル
に延びるビット線36 1 1,36 2 1,…,3
6 n 1は各トランジスタ38 1 1,38 2
1,…,38 n 1を介してセンスアンプ40 1に
接続され、各メモリ領域を構成する上位から2番目の各
メモリセルに延びるビット線36 1 1,36 2
2,…,36 n 2は、各トランジスタ38 1
2,38 2 2,…,36 n 2を介してセンスア
ンプ40 2に接続され、以下同様であり、各メモリ領
域を構成する各最下位のメモリセルに延びるビット線3
6 1 m,36 2 m,…,36 n mは各トラン
ジスタ38 1 m,38 2 m,…,38 n m
を介してセンスアンプ40 mに接続されている。これ
ら各トランジスタ38 1 1,38 1 2,…,3
8 1 m;38 2 1,38 2 2,…,38
2 m;…;38 n 1,38 n 2,…,38 n
mのゲートは、各ブロック毎に備えられた各ブロック
選択回路50 1,50 2,…,50 nを構成する
インバータ52 1,52 2,…,52 nの出力と
接続されている。またこのインバータ52 1,52
2,…,52 nの入力は2つのP型トランジスタ54
1,56 1;54 2,56 2;…;54 n,
56 nを介して電源Vppと接続されている。これら2
つのP型トランジスタ54 1,56 1;54 2,
56 2;…;54 n,56 nのうちの一方のP型
トランジスタ54 1,54 2,…,54 nのゲー
トはプリチャージ線58と接続されており、他方のP型
トランジスタ56 1,56 2,…,56 nのゲー
トはインバータ52 1,52 2,…,52 nの出
力と接続されている。Each memory unit 31 1,31 2, ..., 31
n, each highest-order memory cell constituting each memory area
Bit line 36 extending to 1 1,36 2 1, ..., 3
6 n 1 is each transistor 38 1 1,38 2
1, ..., 38 n 1 through the sense amplifier 40 In one
Connected, each of the second highest
Bit line 36 extending to memory cell 1 1,36 2
2, ..., 36 n 2 is a transistor 38 1
2,38 2 2, ..., 36 n Sensea via 2
Amp 40 2 and so on.
Line 3 extending to each lowermost memory cell constituting the area
6 1 m, 36 2 m, ..., 36 n m is each tran
Vista 38 1 m, 38 2 m, ..., 38 n m
Via the sense amplifier 40 m. this
Each transistor 38 1 1,38 1 2, ..., 3
8 1 m; 38 2 1,38 2 2, ..., 38
2 m; ...; 38 n 1,38 n 2, ..., 38 n
The gate of m is each block provided for each block.
Selection circuit 50 1,50 2, ..., 50 construct n
Inverter 52 1,52 2, ..., 52 output of n
It is connected. In addition, this inverter 52 1,52
2, ..., 52 The input of n is two P-type transistors 54
1,56 1; 54 2,56 2; ...; 54 n,
56 Power supply V through nppIs connected to These two
One P-type transistor 54 1,56 1; 54 2,
56 2; ...; 54 n, 56 P type of one of n
Transistor 54 1,54 2,…, 54 game of n
Is connected to the precharge line 58 and the other P-type
Transistor 56 1,56 2, ..., 56 game of n
The inverter 52 1,52 2, ..., 52 out of n
Connected with power.
【0025】また各インバータ52 1,52 2,
…,52 nの入力に接続された各センシング線60
1,60 2,…,60 nが図の縦に延びて備えられ
ており、各センシング線60 1,60 2,…,60
nは、各ワード線14との各交点において、ゲートが
ワード線に接続された各トランジスタ62 1,62
2,…,62 nを介して接地されている。Each inverter 52 1,52 2,
..., 52 Each sensing line 60 connected to the input of n
1,60 2, ..., 60 n is provided extending vertically in the figure.
Each sensing line 60 1,60 2, ..., 60
n indicates that at each intersection with each word line 14, the gate
Each transistor 62 connected to the word line 1,62
2, ..., 62 n is grounded.
【0026】以上のように構成された半導体メモリにお
いて、読み出しは以下のようにして行われる。先ずプリ
チャージ線58を論理’0’の状態とする。このとき各
ワード線34は論理’0’の状態にある。これにより各
P型トランジスタ54 1,54 2,…,54 nを
経由して各センシング線60 1,60 2,…,60
nがプリチャージされる。その後プリチャージ線58
は論理’1’の状態に戻される。In the semiconductor memory configured as described above, reading is performed as follows. First, the precharge line 58 is set to the state of logic '0'. At this time, each word line 34 is in the state of logic '0'. Thereby, each P-type transistor 54 1,54 2,…, 54 n through each sensing line 60 1,60 2, ..., 60
n is precharged. Then the precharge line 58
Is returned to the state of logic '1'.
【0027】次に、外部から参照コードRCが入力され
る。この参照コードRCはロウデコーダ32 1,32
2,…,32 nに記憶された各メモリ領域毎の比較
コードと比較され参照コードと一致すると対応するワー
ド線34に論理’1’のでコード信号が出力される。こ
こでは図の一番左のブロックの一番上のワード線34a
に論理’1’のデコード信号が出力されたものとする。
このときこのワード線34aにゲートが接続されたトラ
ンジスタ62a 1が導通状態となりセンシング線60
1にプリチャージされていた電荷がこのトランジスタ
62a 1を経由してディスチャージされ、このセンシ
ング線60 1が論理’0’の状態となる。このセンシ
ング線60 1の論理’0’は、インバータ52 1で
反転され、このインバータ52 1から、参照コードと
一致する比較コードが存在したことを示す論理’1’の
ヒット信号が出力される。このヒット信号により、トラ
ンジスタ38 1 1,38 1 2,…,38 1
mが導通状態となり、これらのトランジスタ38 1
1,38 1 2,…,38 1 mを経由してメモリ
アレイ部31 1の各メモリセルがセンスアンプ40
1,40 2,…,40 mに接続される。したがって
ワード線が34aに対応するメモリ領域に記憶された内
容がビット線36 1 1,36 1 2,…,36
1 mを経由し、トランジスタ38 1 1,38 1
2…,38 1 mを経由し、さらにセンスアンプ4
0 1,40 2,…,40 mにより増幅されて出力
端子64 1,64 2,…,64 mに読み出され
る。Next, a reference code RC is input from outside. This reference code RC corresponds to the row decoder 32 1,32
2, ..., 32 The comparison signal of each memory area stored in n is compared with the reference code, and if it matches the reference code, a code signal is output to the corresponding word line 34 because of the logic “1”. Here, the uppermost word line 34a of the leftmost block in the figure
It is assumed that a decoded signal of logic '1' has been output to the.
At this time, the transistor 62a whose gate is connected to the word line 34a 1 becomes conductive and the sensing line 60
The charge that has been precharged to 1 1 and the sensing line 60 is discharged. 1 becomes the state of logic '0'. This sensing line 60 The logic '0' of 1 1 and the inverter 52 1 outputs a hit signal of logic '1' indicating that a comparison code matching the reference code exists. This hit signal causes the transistor 38 1 1,38 1 2, ..., 38 1
m becomes conductive and these transistors 38 1
1,38 1 2, ..., 38 1 m through the memory array unit 31 1 memory cell is a sense amplifier 40
1,40 2, ..., 40 m. Therefore, the content stored in the memory area corresponding to the word line 34a is 1 1,36 1 2, ..., 36
1 via the transistor 38 1 1,38 1
2…, 38 1 m and the sense amplifier 4
0 1,40 2, ..., 40 m and the output terminal 64 1,64 2, ..., 64 m.
【0028】[0028]
【発明が解決しようとする課題】図7に示すように複数
にブロック化されたメモリ部31 1,32 2,…,
31 nとデコード部32 1,32 2,…,32
nを備えた、参照データRCと一致する比較データの存
在を1つのみ許容する半導体メモリにおいて、入力され
た参照データRCと一致する比較データが複数存在する
と複数のメモリ領域の記憶内容が重畳されて出力されて
しまい、正しい出力を得ることができないという問題が
生じる。この問題は、この半導体メモリを特定の木構造
データの仕様に基づいて設計する際に、図6に示すよう
に、各トランジスタTr1,Tr2,…,Tr6のゲー
トにデータ線DL1,DL2,…,DL6とデータバー
線DBL1,DBL2,…,DBL6のいずれを接続す
るかが定められるが、この接続を設計上過った場合や、
設計は正しくてもこの半導体メモリの製造上の原因、も
しくは製造後の故障により各トランジスタTr1,T
r,…,Tr6のゲートとデータ線DL1,DL2,
…,DL6やデータバー線DBL1,DBL2,…,D
BL6との接続が正常に行われない場合等に生じる。そ
のような場合に、不良解析の効率化のために、メモリ領
域が同時に選択されてしまったことが直ちに判明するこ
とが好ましい。As shown in FIG. 7, the memory unit 31 is divided into a plurality of blocks. 1,32 2, ...,
31 n and the decoding unit 32 1,32 2, ..., 32
In a semiconductor memory provided with n and allowing only one comparison data that matches the reference data RC, if there are a plurality of comparison data that match the input reference data RC, the storage contents of the plurality of memory areas are superimposed. Output, and a correct output cannot be obtained. This problem arises when designing this semiconductor memory based on the specification of specific tree structure data, as shown in FIG. 6, by connecting data lines DL1, DL2,. Which of DL6 and data bar lines DBL1, DBL2,..., DBL6 are to be connected is determined.
Even if the design is correct, each transistor Tr1, T
r,..., Tr6 gates and data lines DL1, DL2,
, DL6 and data bar lines DBL1, DBL2, ..., D
It occurs when connection with BL6 is not performed normally. In such a case, in order to increase the efficiency of the failure analysis, it is preferable to immediately determine that the memory areas have been selected at the same time.
【0029】本発明は、上記事情に鑑み、不良解析の効
率化が図られた半導体メモリを提供することを目的とす
る。The present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor memory in which failure analysis is made more efficient.
【0030】[0030]
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、それぞれが所定数のメモリセルか
らなるメモリ領域を多数有するメモリ部と、メモリ領域
それぞれに対応する比較コードを記憶し入力された参照
コードと比較して参照コードと一致する比較コードに対
応するメモリ領域を選択するデコード部との対からなる
ブロックを複数備えた半導体メモリにおいて、 (1)入力された参照コードと一致する比較コードが存
在したことを示すヒット信号を生成する、上記ブロック
それぞれに備えられたヒット検知回路 (2)ヒット信号が複数のヒット検知回路で生成された
ことを示す第1の複数ヒット信号を生成する第1の複数
ヒット検知回路 (3)入力された参照コードと一致する比較コードが1
つの上記ブロックに複数存在する場合を網羅すると共
に、入力された参照コードと一致する比較コードが全て
のブロックに亘って単数以下しか存在しない場合が除外
された第2の複数ヒット信号を生成する第2の複数ヒッ
ト検知回路とを備えたことを特徴とするものである。According to the present invention, there is provided a semiconductor memory having a memory section having a large number of memory areas each including a predetermined number of memory cells, and a comparison code corresponding to each of the memory areas. In a semiconductor memory including a plurality of blocks each including a pair with a decoding unit that selects a memory area corresponding to a comparison code that matches a reference code by comparing with an input reference code, (1) Matching with the input reference code A hit detection circuit provided in each of the blocks to generate a hit signal indicating that a comparison code to be executed exists; and (2) generating a hit signal indicating that the hit signal has been generated by the plurality of hit detection circuits. First multiple hit detection circuit to be generated (3) The comparison code that matches the input reference code is 1
A second multi-hit signal generation method that excludes a case where a plurality of blocks exist in one of the blocks and excludes a case where only one or less comparison codes matching the input reference code exist in all blocks. And two multiple hit detection circuits.
【0031】[0031]
【作用】本発明の半導体メモリは、例えば図7における
センシング線60 1,60 2,…,60 nやインバ
ータ52 1,52 2,…,52 nで示されるよう
なヒット検知回路を各ブロック毎に備え(上記
(1))、それら各ブロック毎のヒット検知回路の出力
をモニタして複数のヒット検知回路からヒット信号が出
力されたことを検知する第1の複数ヒット検知回路(上
記(2))を備えたものである。ただし、これだけで
は、同一のブロック内の複数のメモリ領域が選択された
場合が検出されない。The semiconductor memory of the present invention has a
Sensing wire 60 1,60 2, ..., 60 n and inva
Data 52 1,52 2, ..., 52 as indicated by n
A simple hit detection circuit is provided for each block (see above).
(1)), the output of the hit detection circuit for each of those blocks
And a hit signal is output from multiple hit detection circuits.
1st multiple hit detection circuit (upper
(2)). However, this alone
Indicates that multiple memory areas in the same block are selected
No case is detected.
【0032】そこで、本発明の半導体メモリには、さら
に上記(3)の第2の複数ヒット検知回路を備え、これ
により、同一ブロック内の複数のメモリ領域が選択され
た場合を検出している。この第2の複数ヒット検知回路
は、上記(3)に示すように、1つのブロック内の複数
のメモリ領域が選択された場合を網羅し、かつ正常な場
合、即ち、全てのブロックに亘って1つのメモリ領域の
み選択された場合や全てのブロックに亘っていずれのメ
モリ領域も選択されなかった場合が除外されていればよ
い。それ以外の場合、即ち、複数のメモリ領域が複数の
ブロックに跨がって選択された場合は、上記(2)の第
1の複数ヒット検知回路で検出できるための第2の複数
ヒット検知回路ではこの場合を検知しなくてもよく、あ
るいは、この場合の一部を上記第1の複数ヒット検知回
路に重ねて検知してもよい。Therefore, the semiconductor memory of the present invention is further provided with the second multiple hit detecting circuit of the above (3), thereby detecting a case where a plurality of memory areas in the same block are selected. . The second multiple hit detection circuit covers the case where a plurality of memory areas in one block are selected, as shown in (3) above, and covers the normal case, that is, over all the blocks. It suffices that the case where only one memory area is selected or the case where no memory area is selected over all blocks is excluded. In other cases, that is, when a plurality of memory areas are selected across a plurality of blocks, the second plurality of hit detection circuits can be detected by the first plurality of hit detection circuits of (2). Then, this case may not be detected, or a part of this case may be detected by overlapping the first multiple hit detection circuit.
【0033】[0033]
【実施例】以下本発明の実施例について説明する。図1
は、本発明の半導体メモリの一実施例の回路図である。
ここでは繁雑さを避けるため、メモリ部,デコード部,
およびヒット検知回路については1ブロック分について
のみ図示されており、また一部は省略されている。Embodiments of the present invention will be described below. FIG.
1 is a circuit diagram of an embodiment of a semiconductor memory according to the present invention.
Here, to avoid complexity, the memory, decoding,
The hit detection circuit is shown only for one block, and a part thereof is omitted.
【0034】各ブロック毎に、図の横方向に、多数のワ
ード線34がデコード部32から対応するメモリ部31
に延びている。また、これらのワード線34に平行して
多数のセンシング線260が、全てのブロックに跨がっ
て延び、第2の複数ヒット検知回路300にまで達して
いる。デコード部32とメモリ部31との間にはヒット
検知回路100を構成するセンシング線60が縦に延
び、第1のセンスアンプ68に接続されている。このセ
ンシング線60と各ワード線34との各交点には、図示
のように各トランジスタ62が接続されている。また、
各ワード線34には、そのワード線34に論理’1’
(Hレベル)の信号が出力されたときにその旨を、論
理’1’の信号として、対応するセンシング線260に
伝達する多数のワードセンシング回路262が接続され
ている。In each block, a large number of word lines 34 are transferred from the decode unit 32 to the corresponding memory unit 31 in the horizontal direction of the drawing.
Extends to. In addition, a large number of sensing lines 260 extend across all the blocks in parallel with the word lines 34 and reach the second multiple hit detection circuit 300. A sensing line 60 constituting the hit detection circuit 100 extends vertically between the decoding unit 32 and the memory unit 31 and is connected to a first sense amplifier 68. Each transistor 62 is connected to each intersection of the sensing line 60 and each word line 34 as shown. Also,
Each word line 34 has a logic '1'
A number of word sensing circuits 262 are connected to transmit a signal of logic “1” to the corresponding sensing line 260 when a signal of (H level) is output.
【0035】検索動作に先立って、センシング線60は
第1のセンスアンプ68の電源より電荷が供給されプリ
チャージされる。検索が開始されると、参照データと一
致する比較データが存在する場合、対応するワード線3
4が論理’0’(Lレベル)から論理’1’(Hレベ
ル)に変化し、そのワード線34にゲートが接続された
トランジスタ62がオンとなりそのトランジスタ62を
経由してセンシング線60の電荷がディスチャージさ
れ、これにより第1のセンスアンプ68から、そのブロ
ック内に参照データと一致する比較データが存在してい
たことを示す論理’1’のヒット信号が出力される。ま
た、これとともに論理’1’に変化したワード線34に
対応するセンシング線260が、対応するワード線セン
シング回路262を経由して充電され、論理’1’とな
る。Prior to the search operation, the sensing line 60 is supplied with a charge from the power supply of the first sense amplifier 68 and is precharged. When the search is started, if there is comparison data that matches the reference data, the corresponding word line 3
4 changes from logic '0' (L level) to logic '1' (H level), the transistor 62 whose gate is connected to the word line 34 turns on, and the electric charge of the sensing line 60 passes through the transistor 62. Is discharged, and the first sense amplifier 68 outputs a logic '1' hit signal indicating that comparison data matching the reference data was present in the block. In addition, the sensing line 260 corresponding to the word line 34 that has changed to the logic “1” at the same time is charged via the corresponding word line sensing circuit 262 to become the logic “1”.
【0036】一方、そのブロック内に参照データと一致
する比較データが1つも存在しないときには、第1のセ
ンスアンプ68の出力は、論理’0’にとどまり、かつ
そのブロック内のワード線センシング回路262によっ
てはセンシング線260は充電されない。ただし、セン
シング線260は他のブロックに備えられたワード線セ
ンシング回路262によって、充電される可能性はあ
る。複数の各ブロック毎に上記のようなヒット検知回路
100が備えられており、それらのヒット検知回路10
0(第1のセンスアンプ68)の出力信号は、オア回路
70に入力され、これにより入力された参照データと一
致する比較データが1つ以上存在したか、もしくは存在
しなかったかを表す、この半導体メモリ全体としてのヒ
ット/ミスヒット信号H/MH が出力される。On the other hand, when there is no comparison data that matches the reference data in the block, the output of the first sense amplifier 68 stays at logic "0" and the word line sensing circuit 262 in the block. In some cases, the sensing line 260 is not charged. However, the sensing line 260 may be charged by the word line sensing circuit 262 provided in another block. The hit detection circuit 100 as described above is provided for each of a plurality of blocks.
0 (the first sense amplifier 68) is input to the OR circuit 70, which indicates whether one or more pieces of comparison data that match the input reference data exist or do not exist. Hit / miss hit signal H / MH for the entire semiconductor memory Is output.
【0037】また、各ブロック毎に備えられたヒット検
知回路100の出力信号は、第1の複数ヒット検知回路
200にも入力される。第1の複数ヒット検知回路20
0内には検出側ビット線102と参照用ビット線104
が延びている。検出用ビット線102は、ブロックの数
に応じた数のトランジスタ106を介して接地されてお
り、これらのトランジスタ106のゲートには各ブロッ
クのヒット検知回路100(第1のセンスアンプ68)
の出力が接続されている。またこの検出用ビット線10
2は、プリチャージ用Pチャンネルトランジスタ108
を介して電源Vddに接続されている。そのプリチャー
ジ用Pチャンネルトランジスタ108のゲートはプリチ
ャージ線58に接続されてる。The output signal of the hit detection circuit 100 provided for each block is also input to the first multiple hit detection circuit 200. First multiple hit detection circuit 20
In 0, the detection side bit line 102 and the reference bit line 104
Is extending. The detection bit line 102 is grounded through a number of transistors 106 corresponding to the number of blocks, and the gates of these transistors 106 have hit detection circuits 100 (first sense amplifiers 68) of each block.
Output is connected. Also, this detection bit line 10
2 is a precharge P-channel transistor 108
To the power supply Vdd. The gate of the precharge P-channel transistor 108 is connected to the precharge line 58.
【0038】参照用ビット線104も多数のトランジス
タ110,112を介し接地されているが、図の最も左
側のトランジスタのゲートはプリチャージ線58に接続
され、他のトランジスタ110のゲートは接地されてい
る。トランジスタ110は、検出量ビット線102側と
負荷容量を揃えるためのトランジスタであり、トランジ
スタ112は、参照側の電流引き込み用トランジスタで
ある。この電線引き込み用トランジスタ112は、検出
側の各トランジスタ106の1.5倍の電流引き込み能
力を有している。また参照用ビット線104は、検出用
ビット線102と同様に、プリチャージ用Pチャンネル
トランジスタ114を介して電源Vddと接続されてお
り、そのプリチャージ用Pチャンネルトランジスタ11
4のゲートはプリチャージ線58に接続されている。The reference bit line 104 is also grounded via a number of transistors 110 and 112. The gate of the leftmost transistor in the figure is connected to the precharge line 58, and the gates of the other transistors 110 are grounded. I have. The transistor 110 is a transistor for equalizing the load capacitance with the detection amount bit line 102 side, and the transistor 112 is a reference side current draw transistor. The wire drawing transistor 112 has 1.5 times the current drawing capability of each of the detection-side transistors 106. Like the detection bit line 102, the reference bit line 104 is connected to the power supply Vdd via the precharge P-channel transistor 114, and the precharge P-channel transistor 11
4 is connected to the precharge line 58.
【0039】検出用ビット線102と参照用ビット線1
04は、第2のセンスアンプ120に接続されており、
またそのセンスアンプ120の入力部においてイコライ
ズ用Pチャンネルトランジスタ116を介して互いに接
続されている。このイコライズ用Pチャンネルトランジ
スタ116のゲートもプリチャージ線58に接続されて
いる。Detection bit line 102 and reference bit line 1
04 is connected to the second sense amplifier 120,
The input sections of the sense amplifier 120 are connected to each other via an equalizing P-channel transistor 116. The gate of the equalizing P-channel transistor 116 is also connected to the precharge line 58.
【0040】参照用ビット線104が短絡され、センス
アンプ120の入力部が完全に等電位の状態に保持され
る。その後、各ブロック毎に備えられたヒット検知回路
100の出力が確定した時点でプリチャージ線58の電
位をHレベルにする。すると、各トランジスタ106と
トランジスタ112との電流引き込み能力の相違(前述
したようにトランジスタ112の方が1.5倍の電流引
き込み能力を有する)により、1つのブロックのみから
ヒット信号(論理’1’)が出力された場合は、参照用
ビット線104のディスチャージの速度の方が検出用ビ
ット線102のディスチャージの速度よりも速く、した
がってセンスアンプ120の出力Y1が論理’0’(L
レベル)となる。一方、2つ以上のブロックからヒット
信号が出力された場合は、検出用ビット線102のディ
スチャージは複数のトランジスタ106により行われる
ため、検出用ビット線102のディスチャージの速度の
方が参照用ビット線104のディスチャージの速度より
も速く、したがてセンスアンプ120の出力Y1が論
理’1’(Hレベル)となる。The reference bit line 104 is short-circuited, and the input section of the sense amplifier 120 is completely kept at the same potential. Thereafter, when the output of the hit detection circuit 100 provided for each block is determined, the potential of the precharge line 58 is set to the H level. Then, due to the difference in current drawing capability between each transistor 106 and transistor 112 (the transistor 112 has 1.5 times the current drawing capability as described above), a hit signal (logic “1”) is output from only one block. ) Is output, the discharge speed of the reference bit line 104 is faster than the discharge speed of the detection bit line 102, and therefore, the output Y1 of the sense amplifier 120 becomes logic '0' (L).
Level). On the other hand, when the hit signal is output from two or more blocks, the discharge of the detection bit line 102 is performed by the plurality of transistors 106. Therefore, the discharge speed of the detection bit line 102 is higher than that of the reference bit line. Therefore, the output Y1 of the sense amplifier 120 becomes logic "1" (H level).
【0041】第2の複数ヒット検知回路300は、第1
の複数ヒット検知回路200と同一の構造であるため、
詳細な説明を省略するが、第2の複数ヒット検知回路3
00を構成する検出用ビット線202に接続された各ト
ランジスタ206のゲートには、複数のブロックに跨が
って延びるセンシング線260が接続されており、いず
れかのセンシング線260が論理’1’(Hレベル)に
なると検出用ビット線202がディスチャージされる。
また参照用ビット線204に接続されたトランジスタ2
12は、検出量ビット線202側の各トランジスタ20
6の1.5倍の電流引き込み能力を有している。これに
より、外部から入力された参照データと一致する比較デ
ータが1つも存在せずいずれのセンシング線260も論
理’0’(Lレベル)のままであった場合、あるいは1
本のセンシング線260のみが論理’1’(Hレベル)
となった場合は、センスアンプ220の出力Y2は論
理’0’となり、複数本のセンシング線260が論理’
1’となった場合はセンスアンプ220の出力Y2は論
理’1’となる。The second multiple hit detection circuit 300
Has the same structure as the multiple hit detection circuit 200 of
Although detailed description is omitted, the second multiple hit detection circuit 3
A sensing line 260 extending over a plurality of blocks is connected to the gate of each transistor 206 connected to the detection bit line 202 that constitutes 00, and one of the sensing lines 260 has a logic “1”. (H level), the detection bit line 202 is discharged.
The transistor 2 connected to the reference bit line 204
12 indicates each transistor 20 on the detection amount bit line 202 side.
It has 1.5 times the current drawing capacity of 6. As a result, when there is no comparison data that matches the reference data input from the outside and none of the sensing lines 260 remains at logic “0” (L level), or
Only one sensing line 260 is logic '1' (H level)
, The output Y2 of the sense amplifier 220 becomes logic “0”, and the plurality of sensing lines 260 become logic “0”.
When it becomes "1", the output Y2 of the sense amplifier 220 becomes logic "1".
【0042】これら第1及び第2の複数ヒット検知回路
120,220の出力Y1,Y2により、最終出力Y3
として、参照コードと一致する比較コードが存在しない
かもしくは1つのみ存在する正常な場合に論理’1’
(Hレベル)、参照コードと一致する比較コードが複数
存在する異常な場合に論理’0’(Lレベル)の信号が
得られ、これにより正常/異常が直ちに判明する。The outputs Y1 and Y2 of the first and second plural hit detection circuits 120 and 220 are used to determine the final output Y3.
If there is no comparison code that matches the reference code or if there is only one comparison code, it is logical "1".
(H level), a signal of logic '0' (L level) is obtained when there are abnormalities in which a plurality of comparison codes coincide with the reference code, whereby normal / abnormal can be immediately identified.
【0043】図2は本発明の他の実施例の回路図であ
る。図1に示した実施例と同一の要素には図1に付した
番号と同一の番号を付して示し、相違点についてのみ説
明する。図2に示す実施例では、各ブロック毎にヒット
検知回路100とともに第2の複数ヒット検知回路30
0’が備えられており、各ブロック毎の第2の複数ヒッ
ト検知回路300’の出力を集めることにより信号Y2
を生成している。この信号Y2と第1の複数ヒット検知
回路200の出力Y1により、最終出力Y3として、正
常な場合に論理’1’(Hレベル)、複数ヒットした異
常な場合に論理’0’(Lレベル)の信号が得られる。FIG. 2 is a circuit diagram of another embodiment of the present invention. The same elements as those in the embodiment shown in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and only different points will be described. In the embodiment shown in FIG. 2, the hit detection circuit 100 and the second multiple hit detection circuit 30 are provided for each block.
0 'is provided, and the signal Y2 is obtained by collecting the outputs of the second multiple hit detection circuit 300' for each block.
Has been generated. Based on the signal Y2 and the output Y1 of the first multiple hit detection circuit 200, the final output Y3 is a logical "1" (H level) in a normal case, and a logical "0" (L level) in a abnormal case of multiple hits. Is obtained.
【0044】[0044]
【発明の効果】以上説明したように、本発明の半導体メ
モリは、各ブロック毎に備えられたヒット検知回路の出
力から複数のヒット信号が出力されたことを検知して第
1の複数ヒット信号を生成する第1の複数ヒット信号検
知回路と、入力された参照コードと一致する比較コード
が1つのブロックに複数存在する場合を網羅すると共
に、入力された参照コードと一致する比較コードが全て
のブロックに亘って単数以下しか存在しない場合が除外
された第2の複数ヒット信号を生成する第2の複数ヒッ
ト検知回路とを備えたため、複数のメモリ領域が同時に
選択された異常状態が直ちに判明する。As described above, the semiconductor memory of the present invention detects the output of a plurality of hit signals from the output of the hit detection circuit provided for each block, and detects the first plurality of hit signals. And a case where a plurality of comparison codes matching the input reference code exist in one block, and all the comparison codes matching the input reference code Since there is provided a second multiple hit detection circuit for generating a second multiple hit signal that excludes a case where only one or less exists over a block, an abnormal state in which a plurality of memory areas are simultaneously selected can be immediately identified. .
【図1】本発明の半導体メモリの一実施例の回路図であ
る。FIG. 1 is a circuit diagram of an embodiment of a semiconductor memory according to the present invention.
【図2】本発明の他の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the present invention.
【図3】木構造に配列されたテキストの一例を表わした
図である。FIG. 3 is a diagram illustrating an example of text arranged in a tree structure.
【図4】木構造のデータベースをハードウェア化した半
導体メモリの一例を示す図である。FIG. 4 is a diagram illustrating an example of a semiconductor memory in which a database having a tree structure is implemented as hardware.
【図5】図4に示す半導体メモリの一部を取出して示し
た回路図である。FIG. 5 is a circuit diagram showing a part of the semiconductor memory shown in FIG. 4;
【図6】図5に示す回路をさらに具体化した回路図であ
る。FIG. 6 is a circuit diagram further embodying the circuit shown in FIG. 5;
【図7】木構造のデータの格納に適した半導体メモリを
ブロック化した場合の構成例を示す回路図である。FIG. 7 is a circuit diagram showing a configuration example when a semiconductor memory suitable for storing tree-structured data is divided into blocks;
【図8】図7の一部を拡大して示した回路図である。FIG. 8 is an enlarged circuit diagram showing a part of FIG. 7;
【符号の説明】 31 メモリ部 32 デコード部 100 ヒット検知回路 200 第1の複数ヒット検知回路 300,300’ 第2の複数ヒット検知回路[Description of Signs] 31 Memory unit 32 Decoding unit 100 Hit detection circuit 200 First multiple hit detection circuit 300, 300 'Second multiple hit detection circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 15/00 - 15/06 WPI(DIALOG)──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) G11C 15/00-15/06 WPI (DIALOG)
Claims (1)
メモリ領域を多数有するメモリ部と、前記メモリ領域そ
れぞれに対応する比較コードを記憶し入力された参照コ
ードと比較して該参照コードと一致する比較コードに対
応する前記メモリ領域を選択するデコード部との対から
なるブロックを複数備えた半導体メモリにおいて、 入力された参照コードと一致する比較コードが存在した
ことを示すヒット信号を生成する、前記ブロックそれぞ
れに備えられたヒット検知回路と、 前記ヒット信号が複数の前記ヒット検知回路で生成され
たことを示す第1の複数ヒット信号を生成する第1の複
数ヒット検知回路と、 入力された参照コードと一致する比較コードが1つの前
記ブロックに複数存在する場合を網羅すると共に、入力
された参照コードと一致する比較コードが全ての前記ブ
ロックに亘って単数以下しか存在しない場合が除外され
た第2の複数ヒット信号を生成する第2の複数ヒット検
知回路とを備えたことを特徴とする半導体メモリ。1. A memory section having a large number of memory areas each including a predetermined number of memory cells, storing a comparison code corresponding to each of the memory areas, comparing the input code with a reference code, and matching the reference code. In a semiconductor memory including a plurality of blocks each including a pair with a decoding unit that selects the memory area corresponding to a comparison code, generating a hit signal indicating that a comparison code matching the input reference code exists. A hit detection circuit provided for each of the blocks; a first multiple hit detection circuit for generating a first multiple hit signal indicating that the hit signal has been generated by the plurality of hit detection circuits; A case where a plurality of comparison codes matching the code exist in one block is covered. A semiconductor memory, comprising: a second multiple hit detection circuit that generates a second multiple hit signal that excludes a case where only one or less matching comparison codes exist in all blocks.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05134421A JP3110585B2 (en) | 1993-06-04 | 1993-06-04 | Semiconductor memory |
Applications Claiming Priority (1)
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---|---|---|---|
JP05134421A JP3110585B2 (en) | 1993-06-04 | 1993-06-04 | Semiconductor memory |
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JPH06349283A JPH06349283A (en) | 1994-12-22 |
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ID=15127999
Family Applications (1)
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JP05134421A Expired - Fee Related JP3110585B2 (en) | 1993-06-04 | 1993-06-04 | Semiconductor memory |
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Families Citing this family (2)
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KR101075495B1 (en) * | 2010-07-06 | 2011-10-21 | 주식회사 하이닉스반도체 | Selection circuit for plurality semiconductor device including semiconductor module and operating method thereof |
-
1993
- 1993-06-04 JP JP05134421A patent/JP3110585B2/en not_active Expired - Fee Related
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