JP3102940B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の改良、特
に、電界効果トランジスタの動作速度を向上する改良に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvements in semiconductor devices, and more particularly, to improvements in operating speed of field effect transistors.
【０００２】[0002]
【従来の技術】例えばＧａＡｓ層とｎ型の不純物のドー
プされたＡｌＧａＡｓ層とのヘテロ接合界面には２次元
電子ガス層が発生することが知られている。この２次元
電子ガス層をチャンネル層に使用して電界効果トランジ
スタ（ＦＥＴ）を形成するようにすれば、不純物をドー
ピングしなくても十分な自由電子を確保することができ
るためＧａＡｓ層には高純度のものを使用することがで
きる。高純度のＧａＡｓ層を使用すれば不純物散乱によ
る電子移動度の低下が少なくなって極めて高い電子移動
度が得られ、高速のＦＥＴが形成される。この構造のＦ
ＥＴをＨＥＭＴと云う。2. Description of the Related Art It is known that a two-dimensional electron gas layer is generated at a heterojunction interface between a GaAs layer and an AlGaAs layer doped with an n-type impurity. If a two-dimensional electron gas layer is used as a channel layer to form a field effect transistor (FET), sufficient free electrons can be secured without doping with impurities, so that the GaAs layer has a high level. Purity can be used. When a high-purity GaAs layer is used, a decrease in electron mobility due to impurity scattering is reduced, an extremely high electron mobility is obtained, and a high-speed FET is formed. F of this structure
ET is called HEMT.
【０００３】ＨＥＭＴをさらに高速化するにはチャネル
長を小さくすることが必要であり、これまで様々な努力
がなされてきた。例えば、図７に示すように、半導体層
15上のゲート形成領域に段差を形成し、スパッタ法等を
使用して全面に金属層16を堆積し、これをパターニング
して、図８に示すように、段差の側壁に残留させてこれ
をゲート電極とすることにより、チャネル長を堆積され
た金属層の厚さ程度の大きさ（１０００Å程度）まで小
さくできるようになった。In order to further increase the speed of the HEMT, it is necessary to reduce the channel length, and various efforts have been made so far. For example, as shown in FIG.
A step is formed in the gate formation region on the substrate 15, a metal layer 16 is deposited on the entire surface by using a sputtering method or the like, and the metal layer 16 is patterned and left on the side wall of the step as shown in FIG. The use of the gate electrode makes it possible to reduce the channel length to about the thickness of the deposited metal layer (about 1000 °).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ＨＥＭ
Ｔをさらに高速化するためにはこのチャネル長をさらに
小さくすることが必要である。However, the HEM
In order to further increase T, it is necessary to further reduce the channel length.
【０００５】本発明の発明者らは、２００Å厚程度の２
次元電子ガス層をゲートとして利用することができれば
チャネル長を超微細化することが可能であろうとの着想
を得た。[0005] The inventors of the present invention have proposed a 2 mm thick 2 mm.
The idea was that if the two-dimensional electron gas layer could be used as a gate, it would be possible to make the channel length ultra-fine.
【０００６】本発明の目的は、この着想を具体化するこ
とによって電界効果トランジスタを超高速化することに
ある。[0006] It is an object of the present invention to realize ultra-high speed field effect transistors by embodying this idea.
【０００７】[0007]
【課題を解決する手段】上記の目的は、下記いずれの手
段によっても達成される。第１の手段は、基板上に形成
された第１の化合物半導体よりなる電子走行層と、前記
電子走行層上に形成され、ｎ型不純物を含有し、前記第
１の化合物半導体より伝導帯下端が高い位置にある第２
の化合物半導体よりなり、段差を有する電子供給層と前
記段差の上段部、側壁部及び下段部に跨って形成され、
前記第２の化合物半導体より伝導帯下端が低い位置にあ
る第３の化合物半導体よりなるゲート層と、前記ゲート
層上に形成されたゲート電極と、前記ゲート電極を挟ん
で前記電子供給層の前記段差の上段部及び下段部の上に
それぞれ形成されたソース電極及びドレイン電極とを備
えた半導体装置であり、第２の手段は、基板上に形成さ
れた第１の化合物半導体よりなるホール走行層と、前記
ホール走行層上に形成され、ｐ型不純物を含有し、前記
第１の化合物半導体より価電子帯上端が低い位置にある
第２の化合物半導体よりなり、段差を有するホール供給
層と、前記段差の上段部、側壁部及び下段部に跨って形
成され、前記第２の化合物半導体より価電子帯上端が高
い位置にある第３の化合物半導体よりなるゲート層と、
前記ゲート層上に形成されたゲート電極と、前記ゲート
電極を挟んで前記ホール供給層の前記段差の上段部及び
下段部の上にそれぞれ形成されたソース電極およびドレ
イン電極とを備えた半導体装置である。 The above object is achieved by any of the following methods:
It is also achieved by steps. The first means is formed on a substrate
An electron transit layer made of a first compound semiconductor,
An n-type impurity formed on the electron transit layer;
The second in which the conduction band lower end is higher than the compound semiconductor of the first
Of the electron supply layer having a step with the compound semiconductor of
Formed over the upper portion, the side wall portion and the lower portion of the step,
The lower end of the conduction band is lower than the second compound semiconductor.
A gate layer made of a third compound semiconductor, and the gate
A gate electrode formed on the layer and sandwiching the gate electrode
On the upper and lower portions of the step of the electron supply layer
It has a source electrode and a drain electrode formed respectively.
The second means is a semiconductor device formed on a substrate.
A hole transit layer made of a first compound semiconductor,
Formed on the hole transit layer, containing a p-type impurity,
The upper end of the valence band is lower than that of the first compound semiconductor
Hole supply made of the second compound semiconductor and having a step
Layer and the upper part, the side wall part and the lower part of the step.
And the upper end of the valence band is higher than the second compound semiconductor.
A gate layer made of a third compound semiconductor,
A gate electrode formed on the gate layer, and the gate
An upper portion of the step of the hole supply layer with an electrode therebetween;
The source electrode and drain formed respectively on the lower part
And a semiconductor device including an in-electrode.
【０００８】[0008]
【作用】図１において、第２の化合物半導体よりなる電
子供給層３に段差を形成し、その上に第３の化合物半導
体よりなるゲート層６を形成することによって両者の界
面に２００Å厚程度の極めて薄い２次元電子ガス層７が
形成される。本発明は、この段差部の側壁９に形成され
た２次元電子ガス層７をゲートとして利用するものであ
り、第３の化合物半導体よりなるゲート層６上に形成さ
れたゲート電極14に印加される電圧は２次元電子ガス層
７を介してチャネル層４に電界効果作用を及ぼすのでチ
ャネル長の極めて小さい超高速のＦＥＴが形成される。In FIG. 1, a step is formed in the electron supply layer 3 made of the second compound semiconductor, and a gate layer 6 made of the third compound semiconductor is formed thereon. An extremely thin two-dimensional electron gas layer 7 is formed. In the present invention, the two-dimensional electron gas layer 7 formed on the side wall 9 of the step is used as a gate, and is applied to the gate electrode 14 formed on the gate layer 6 made of the third compound semiconductor. Since the applied voltage exerts an electric field effect on the channel layer 4 via the two-dimensional electron gas layer 7, an ultra-high-speed FET having an extremely short channel length is formed.
【０００９】[0009]
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体装置の製造方法について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described below with reference to the drawings.
【００１０】図２に示すように、半絶縁性のＧａＡｓ基
板１上に高純度のＧａＡｓ層２を形成し、その上にシリ
コン等のｎ型不純物が１×１０18／ｃｍ3 程度にドープ
されたＡｌＧａＡｓ層３を形成する。この結果、ＧａＡ
ｓ層２とｎ−ＡｌＧａＡｓ層３との界面のＧａＡｓ層２
に２次元電子ガス層４が形成され、これがチャネル層と
なる。As shown in FIG. 2, a high-purity GaAs layer 2 is formed on a semi-insulating GaAs substrate 1, and an n-type impurity such as silicon is doped thereon at about 1 × 10 18 / cm 3. The formed AlGaAs layer 3 is formed. As a result, GaA
GaAs layer 2 at the interface between s layer 2 and n-AlGaAs layer 3
A two-dimensional electron gas layer 4 is formed, and this becomes a channel layer.
【００１１】図３に示すように、ｎ−ＡｌＧａＡｓ層３
上の一部領域にレジスト層５を形成し、ＣＣｌ2 Ｆ2 ガ
スを使用してドライエッチングをなしてｎ−ＡｌＧａＡ
ｓ層３を１００Å程度の深さにエッチングして段差を形
成する。As shown in FIG. 3, the n-AlGaAs layer 3
A resist layer 5 is formed in the upper partial region, and dry-etched using CCl 2 F 2 gas to form n-AlGaAs.
The s layer 3 is etched to a depth of about 100 ° to form a step.
【００１２】図４に示すように、ＧａＡｓ層６を１００
Å厚程度に形成する。この結果、ｎ−ＡｌＧａＡｓ層３
とＧａＡｓ層６との界面のＧａＡｓ層６に２次元電子ガ
ス層７が形成される。As shown in FIG. 4, the GaAs layer 6 is
形成 Thickness is formed. As a result, the n-AlGaAs layer 3
A two-dimensional electron gas layer 7 is formed on the GaAs layer 6 at the interface between the GaAs layer 6 and the GaAs layer 6.
【００１３】図５に示すように、ＧａＡｓ層６の上段の
段差に接する領域にレジスト層８を形成し、ＣＣｌ2 Ｆ
2 ガスを使用してドライエッチングをなし、ｎ−ＡｌＧ
ａＡｓ層３の段差の側壁９と上段10とにＧａＡｓ層６を
残留する。As shown in FIG. 5, a resist layer 8 is formed in a region in contact with the upper step of the GaAs layer 6, and CCl 2 F
Dry etching using two gases, n-AlG
The GaAs layer 6 remains on the side wall 9 and the upper step 10 of the step of the aAs layer 3.
【００１４】図６に示すように、ｎ−ＡｌＧａＡｓ層３
の段差の上段10上と下段11上とにそれぞれ開口を有する
レジスト層（図示せず。）を形成し、Ａｕ・Ｇｅ／Ａｕ
層を蒸着してリフトオフする。次いで、熱処理をなして
ｎ−ＡｌＧａＡｓ層３と合金化させ、ソース電極12とド
レイン電極13とを形成する。次に、ＧａＡｓ層６の上段
上に開口を有するレジスト層（図示せず。）を形成し、
アルミニウムを蒸着した後リフトオフしてゲート電極14
を形成する。As shown in FIG. 6, the n-AlGaAs layer 3
A resist layer (not shown) having an opening on each of the upper step 10 and the lower step 11 of the step is formed, and Au · Ge / Au is formed.
The layer is deposited and lifted off. Next, heat treatment is performed to form an alloy with the n-AlGaAs layer 3 to form a source electrode 12 and a drain electrode 13. Next, a resist layer (not shown) having an opening on the upper stage of the GaAs layer 6 is formed,
After evaporating aluminum, lift off the gate electrode 14
To form
【００１５】図１に示すように、素子形成領域の周辺の
ｎ−ＡｌＧａＡｓ層３とＧａＡｓ層２とをエッチング除
去して半絶縁性ＧａＡｓ基板１上にメサ型に残留し、素
子分離する。As shown in FIG. 1, the n-AlGaAs layer 3 and the GaAs layer 2 around the element forming region are removed by etching and remain on the semi-insulating GaAs substrate 1 in a mesa form to separate the elements.
【００１６】なお、ＡｌＧａＡｓ層３にｎ型不純物に代
えてｐ型不純物をドーピングしても同一の効果が得られ
る。The same effect can be obtained by doping the AlGaAs layer 3 with a p-type impurity instead of an n-type impurity.
【００１７】[0017]
【発明の効果】以上説明したとおり、本発明に係る半導
体装置においては、段差を有する第２の化合物半導体よ
りなる電子供給層とその段差の側壁に形成された第３の
化合物半導体よりなるゲート層とのヘテロ界面に形成さ
れた２次元電子ガス層をゲートとして使用してチャネル
に電界効果を作用させているので、チャネル長の極めて
小さい超高速のＦＥＴが形成される。As described above, in the semiconductor device according to the present invention, the electron supply layer made of the second compound semiconductor having the step and the gate layer made of the third compound semiconductor formed on the side wall of the step are provided. Since a two-dimensional electron gas layer formed at the hetero interface with the substrate is used as a gate to cause an electric field effect on the channel, an ultra-high-speed FET having an extremely short channel length is formed.
【図１】本発明に係るＦＥＴの断面図である。FIG. 1 is a sectional view of an FET according to the present invention.
【図２】本発明に係るＦＥＴの製造工程図（その１）で
ある。FIG. 2 is a manufacturing process diagram (part 1) of the FET according to the present invention.
【図３】本発明に係るＦＥＴの製造工程図（その２）で
ある。FIG. 3 is a manufacturing process diagram (part 2) of the FET according to the present invention.
【図４】本発明に係るＦＥＴの製造工程図（その３）で
ある。FIG. 4 is a manufacturing process diagram (part 3) of the FET according to the present invention.
【図５】本発明に係るＦＥＴの製造工程図（その４）で
ある。FIG. 5 is a manufacturing process diagram (part 4) of the FET according to the present invention.
【図６】本発明に係るＦＥＴの製造工程図（その５）で
ある。FIG. 6 is a manufacturing process diagram (part 5) of the FET according to the present invention.
【図７】従来技術に係るゲート電極の形成工程図（その
１）である。FIG. 7 is a diagram (part 1) illustrating a process of forming a gate electrode according to a conventional technique.
【図８】従来技術に係るゲート電極の形成工程図（その
２）である。FIG. 8 is a diagram (part 2) illustrating a process of forming a gate electrode according to the conventional technique.
１ 半絶縁性ＧａＡｓ基板 ２ 第１の化合物半導体層（ＧａＡｓ層） ３ 電子供給層（ｎ−ＡｌＧａＡｓ層） 31 電子供給層（ｐ−ＡｌＧａＡｓ層） ４ ２次元電子ガス ５・８ レジスト層 ６ ゲート層（ＧａＡｓ層） ７ ２次元電子ガス ９ 段差の側壁 10 段差の上段 11 段差の下段 12 ソース電極 13 ドレイン電極 14 ゲート電極 Reference Signs List 1 semi-insulating GaAs substrate 2 first compound semiconductor layer (GaAs layer) 3 electron supply layer (n-AlGaAs layer) 31 electron supply layer (p-AlGaAs layer) 4 two-dimensional electron gas 5.8 resist layer 6 gate layer (GaAs layer) 7 Two-dimensional electron gas 9 Side wall of step 10 Upper step of step 11 Lower step of step 12 Source electrode 13 Drain electrode 14 Gate electrode
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/778 H01L 21/338 H01L 29/812
Claims (2)
よりなる電子走行層と、 前記電子走行層上に形成され、ｎ型不純物を含有し、前
記第１の化合物半導体より伝導帯下端が高い位置にある
第２の化合物半導体よりなり、段差を有する電子供給層
と、 前記段差の上段部、側壁部及び下段部に跨って形成さ
れ、前記第２の化合物半導体より伝導帯下端が低い位置
にある第３の化合物半導体よりなるゲート層と、 前記ゲ
ート層上に形成されたゲート電極と、 前記ゲート電極を挟んで前記電子供給層の前記段差の上
段部及び下段部の上にそれぞれ形成されたソース電極及
びドレイン電極と を備えた ことを特徴とする半導体装
置。(1)First compound semiconductor formed on substrate
An electron transit layer comprising: Formed on the electron transit layer and containing an n-type impurity;
The lower end of the conduction band is higher than that of the first compound semiconductor
An electron supply layer comprising a second compound semiconductor and having a step
When, The step is formed over the upper part, the side wall part and the lower part.
Where the lower end of the conduction band is lower than that of the second compound semiconductor.
A gate layer made of a third compound semiconductor, Said game
A gate electrode formed on the gate layer, On the step of the electron supply layer with the gate electrode interposed
A source electrode and a source electrode formed on the step and the lower step, respectively;
And drain electrode With Semiconductor device characterized by the following:
Place.
よりなるホール走行層と、 前記ホール走行層上に形成され、ｐ型不純物を含有し、
前記第１の化合物半導体より価電子帯上端が低い位置に
ある第２の化合物半導体よりなり、段差を有するホール
供給層と、 前記段差の上段部、側壁部及び下段部に跨って形成さ
れ、前記第２の化合物半導体より価電子帯上端が高い位
置にある第３の化合物半導体よりなるゲート層と、 前記ゲート層上に形成されたゲート電極と、 前記ゲート電極を挟んで前記ホール供給層の前記段差の
上段部及び下段部の上にそれぞれ形成されたソース電極
およびドレイン電極と を備えたことを特徴とする半導体
装置。(2)First compound semiconductor formed on substrate
A hole running layer comprising: Formed on the hole transit layer and containing a p-type impurity;
The upper end of the valence band is lower than that of the first compound semiconductor
A hole made of a certain second compound semiconductor and having a step
A supply layer, The step is formed over the upper part, the side wall part and the lower part.
Where the upper end of the valence band is higher than that of the second compound semiconductor.
A gate layer made of a third compound semiconductor, A gate electrode formed on the gate layer, Of the step of the hole supply layer with the gate electrode interposed therebetween
Source electrodes respectively formed on the upper and lower sections
And drain electrode Semiconductor characterized by comprising:
apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04005903A JP3102940B2 (en) | 1992-01-16 | 1992-01-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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|---|---|
| JPH05190576A JPH05190576A (en) | 1993-07-30 |
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ID=11623861
Family Applications (1)
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|---|---|---|---|
| JP04005903A Expired - Lifetime JP3102940B2 (en) | 1992-01-16 | 1992-01-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102940B2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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| CN113035935B (en) * | 2021-03-12 | 2023-03-14 | 浙江集迈科微电子有限公司 | GaN device and preparation method |
-
1992
- 1992-01-16 JP JP04005903A patent/JP3102940B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH05190576A (en) | 1993-07-30 |
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