JP3100568B2 - Small-area transmission gate cells - Google Patents

Small-area transmission gate cells

Info

Publication number
JP3100568B2
JP3100568B2 JP09284223A JP28422397A JP3100568B2 JP 3100568 B2 JP3100568 B2 JP 3100568B2 JP 09284223 A JP09284223 A JP 09284223A JP 28422397 A JP28422397 A JP 28422397A JP 3100568 B2 JP3100568 B2 JP 3100568B2
Authority
JP
Japan
Prior art keywords
cell
gate
mos transistor
diffusion region
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09284223A
Other languages
Japanese (ja)
Other versions
JPH1187667A (en
Inventor
和男 瀧
Original Assignee
エイ・アイ・エル株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エイ・アイ・エル株式会社 filed Critical エイ・アイ・エル株式会社
Priority to JP09284223A priority Critical patent/JP3100568B2/en
Publication of JPH1187667A publication Critical patent/JPH1187667A/en
Application granted granted Critical
Publication of JP3100568B2 publication Critical patent/JP3100568B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は,LSIを構成するためのレイアウト設計技術に属し,その中でもLSI BACKGROUND OF THE INVENTION This invention belongs to the layout design technology for constructing the LSI, LSI Among them
レイアウトの構成要素となるセルに関連し,とくにCM Related to the cell which is a component of the layout, especially CM
OS伝送ゲートを用いたパストランジスタ論理に関連するセルであってかつLSIチップ面積を減少させるのに効果のある小面積伝送ゲートセルに関するものである。 It relates small area transmission gate cells which are effective in reducing and LSI chip area a cell associated with the pass transistor logic with OS transmission gate.

【0002】 [0002]

【従来の技術】はじめに従来のセルのレイアウト技術として,一般的なCMOSゲートのセルのレイアウト形状について説明し,セルのレイアウト設計上の制約について述べる。 2. Description of the Related Art As a layout techniques Introduction conventional cells, describes the layout shape of the cells of a typical CMOS gate, describe constraints on the layout design of the cell. 図65はNANDゲートのセルのレイアウト図であり,図66は図65に対応するNANDゲートの回路図である。 Figure 65 is a layout diagram of a cell of a NAND gate, FIG. 66 is a circuit diagram of a NAND gate corresponding to FIG. 65. 2個のP型MOSトランジスタ600, Two P-type MOS transistor 600,
601と2個のN型MOSトランジスタ602,603 601 and two N-type MOS transistor 602 and 603
およびそれらを相互に接続する配線からなる。 And it consists of the wiring connecting them to each other. 破線60 Dashed line 60
4の内側はウェルと呼ばれ,破線から一定距離を隔てた内側にP型MOSトランジスタ形成用拡散領域を配置することができる。 4 of the inner is called the well, it is possible to arrange the P-type MOS transistor forming the diffusion region inwardly spaced a predetermined distance from the dashed line. P型MOSトランジスタ形成用拡散領域をウェル604の内側のどこに配置可能かは,LSI Where possible arrangement of inner P-type MOS transistor forming the diffusion region well 604, LSI
の製造工程から来る制約によって決められる。 It is determined by the come from the manufacturing process constraints. 一方,破線から一定距離を隔てた外側にはN型MOSトランジスタ形成用拡散領域を配置することができる。 On the other hand, the outer which at regular distances from the dashed line can be arranged N-type MOS transistor forming the diffusion region. N型MOS N-type MOS
トランジスタ形成用拡散領域を配置可能な位置も,LS Also possible positions transistor forming diffusion regions, LS
Iの製造工程から来る制約によって決められる。 It is determined by the I come from the manufacturing process constraints.

【0003】図67は,図65のレイアウト図における拡散領域だけを取り出して図示したものである。 [0003] Figure 67 is an illustration taken out only diffusion region in the layout view of FIG 65. ウェル内の拡散領域605は,P型MOSトランジスタ形成用であり,ウェル外の拡散領域606は,N型MOSトランジスタ形成用である。 Diffusion region 605 in the well is a P-type MOS transistor forming the diffusion region 606 outside the well is an N-type MOS transistor forming. この例では,P型MOSトランジスタ形成用拡散領域を配置可能な場所のほぼ全面を占めるように拡散領域605を配置し,N型MOSトランジスタ形成用拡散領域を配置可能な場所のほぼ全面を占めるように拡散領域606を配置している。 In this example, P-type MOS transistor forming diffusion regions disposed diffusion region 605 so as to occupy almost the entire surface of the deployable place, to occupy substantially the entire surface of N-type MOS transistor forming the diffusion region can be arranged locations It is arranged diffusion region 606.

【0004】図68は,拡散領域の上層に来るゲートポリシリコン配線607,608を追加して図示したものである。 [0004] Figure 68 is an illustration of adding a gate polysilicon wiring 607 and 608 come to the upper layer of the diffusion region. 拡散領域605,606とゲートポリシリコン配線607,608の重なりあった部分にMOSトランジスタ600〜603が形成される。 MOS transistors 600-603 are formed in the overlapping each other part of the diffusion region 605 and 606 and the gate polysilicon wiring 607 and 608. 図69は,図68 Figure 69 Figure 68
のさらに上層に置かれるアルミ第一層配線を図示したものである。 It illustrates the aluminum first layer wirings further placed on the upper layer of the. 拡散領域コンタクト609は,アルミ第一層配線と拡散領域(MOSトランジスタのソースまたはドレイン)を接続し,ポリシリコンコンタクト610は, Diffusion region contacts 609, connecting the aluminum first layer wiring and the diffusion region (source or drain of the MOS transistor), a polysilicon contact 610,
アルミ第一層配線とゲートポリシリコン配線を接続している。 Connecting the first layer wiring and the gate polysilicon wiring of aluminum.

【0005】一般にCMOS論理のセルのレイアウト設計を行う場合は,セルの高さ(図65における上下方向の長さ)をある値に固定し,機能の異なるCMOSゲートごとにセルの大きさを変えるときにはセル幅(図65 [0005] In general, when designing the layout of CMOS logic cell, the cell height is fixed to a certain value (vertical length in FIG. 65), changing the size of the cell for different CMOS gates of function sometimes the cell width (Figure 65
における左右方向の長さ)だけを変えるのが普通である。 It is common to change the lateral direction of the length) only in. またウェル604の高さおよび,ウェル604のセル上下端に対する位置も定められているのが普通である。 The height of the well 604 and, it is common that position is also determined for the cell upper and lower ends of the wells 604. したがって本発明が対象とするCMOS伝送ゲートを用いた選択スイッチのセルをレイアウトする場合でも,混在しようとするCMOSゲートのセルとセル高さおよびウェルの位置が同じになるように設計する必要がある。 Therefore, even if the present invention is to lay out the cells of the selected switches using CMOS transmission gates of interest, it is necessary to cells and cell height and well positions CMOS gates to be mixed is designed to be the same .

【0006】つぎにパストランジスタ論理に関する従来の技術について述べる。 [0006] will now be described prior art related to the pass transistor logic. LSIに用いる論理回路の一種であるパストランジスタ論理は,MOSトランジスタを入力信号の選択スイッチとして用いることで論理を構成するものであり,とくにN型MOSトランジスタを選択スイッチに用いる場合には,もっとも普及しているCM Pass-transistor logic is a kind of logic circuit used in the LSI is to configure the logic in the use of MOS transistors as a select switch of the input signal, especially in the case of using the N-type MOS transistor to the selection switch, the most popular CM you are
OS論理に比べて少数のトランジスタで同機能の論理を実現でき,チップ面積や消費電力,さらには動作速度においても優れる論理回路として注目されている。 Compared to the OS logic can achieve logic Equivalent a small number of transistors, the chip area and power consumption, has attracted attention as a logic circuit further is excellent even in the operating speed. その特徴や回路例については,「低電力LSIの技術白書(日経マイクロデバイス編,日経BP社)(文献1とする)」の98から104ページに多数の記述がある。 Its characteristics and circuit examples, there is a "low-power LSI of White Paper (Nikkei Microdevices, ed., Nikkei BP) (Document 1 to)" 98 to 104 pages into multiple descriptions.

【0007】文献1の104ページには,N型MOSトランジスタを入力信号の選択スイッチとして用いる3種類のセルを組み合わせることで,従来のCMOS論理に比べて面積を0.55倍,遅延時間を0.74倍,消費電力を0.63倍に削減した事例が紹介されている。 [0007] 104 pages of document 1, by combining three types of cells using the N-type MOS transistor as a switch for selecting the input signal, 0.55 times the area compared to the conventional CMOS logic, a delay time 0 .74 times, reduce the cases it has been introduced power consumption to 0.63 times. また,「1997 SYMPOSIUM ON VLSI In addition, "1997 SYMPOSIUM ON VLSI
CIRCUITS, DIGEST OF TECH CIRCUITS, DIGEST OF TECH
NICAL PAPERS(日本応用物理学会/IEE NICAL PAPERS (Japan Society of Applied Physics / IEE
E固体回路分科会)(文献2とする)」の31から32 E Solid State Circuits Subcommittee) (from 31 documents 2 to) "32
ページにも,N型MOSトランジスタを入力信号の選択スイッチとして用いた事例が紹介されており,CMOS Even pages, cases with N-type MOS transistor as a switch for selecting the input signal are introduced, CMOS
論理に対する優位性が示されている。 And superiority is shown for logic.

【0008】しかしながらN型MOSトランジスタのみを入力信号の選択スイッチとして用いる場合には,選択スイッチの出力点における電圧振幅が低下することが知られており,低い電源電圧で動作させるときの性能低下要因となっている。 [0008] In the case of using only the N-type MOS transistor as a switch for selecting the input signal, however, performance degradation factor when the voltage amplitude is known to decrease, to operate at a low power supply voltage at the output point of the selection switch It has become. このことを文献2に示されている回路の一部を引用しながら図63を用いて説明する。 This will be explained with reference to FIG. 63 quoting some of the circuit shown in the literature 2.

【0009】パストランジスタ論理を構成するときの最小単位となる選択スイッチは,2個のN型MOSトランジスタ500,501とインバータゲート502からなる。 [0009] minimum unit comprising selection switch when configuring the pass transistor logic, consisting of two N-type MOS transistor 500 and 501 and the inverter gate 502. 選択入力信号Eの値がロー(ゼロボルトとする)をとるとき,N型MOSトランジスタ500は導通状態, When the value of the selected input signal E takes a low (to zero volts), N-type MOS transistor 500 is conductive,
N型MOSトランジスタ501は遮断状態をとり,入力信号Gの値は選択スイッチの出力点507に導かれる。 N-type MOS transistor 501 takes a shut-off state, the value of the input signal G is led to the output point 507 of the selection switch.
このとき,入力信号Gの値がハイ(電源電圧に等しいとする)であり3ボルトとするとき,選択スイッチの出力点507の電圧は3ボルトまでは上昇せず,N型MOS At this time, when the value of the input signal G is to be high (and equal to the supply voltage), and 3 volts, the voltage at the output point 507 of the selection switch it does not rise up to 3 volts, N-type MOS
トランジスタ500のしきい値電圧分だけ3ボルトよりも低い値をとる。 It takes a lower value than the threshold voltage only 3 volt transistor 500. この電圧の値は,N型MOSトランジスタ500が通常の製造方法で作られている場合には2 The value of this voltage, when the N-type MOS transistor 500 is made in a conventional production method 2
ボルト前後になる。 It is around the bolt. このように選択スイッチの出力点5 Output point of the selection switch thus 5
07の電圧振幅は電源電圧よりも著しく低下するため, Since the voltage amplitude of 07 is significantly lower than the power supply voltage,
より低い電源電圧で回路を動作させようとするとノイズマージンの低下や遅延の増大などの性能低下要因となる。 The performance degradation factors such as an increase in reduction or delay of noise margin Attempting to operate the circuit at lower supply voltages.

【0010】ここでパストランジスタ論理の構成方法について少し補足しておく。 [0010] keep a little supplement how to configure here in the pass-transistor logic. 図63では,二段目の選択スイッチとして2個のN型MOSトランジスタ503,5 In Figure 63, two N-type MOS transistor as a switch for selecting the second stage 503,5
04とインバータゲート505を配置し,N型MOSトランジスタ503を一段目の選択スイッチの出力点50 04 and to place the inverter gate 505, the output point of the N-type MOS transistor 503 first stage of the selection switch 50
7に接続し,選択スイッチの直列接続を構成している。 Connect to 7 constitute a series connection of selection switches.
一般にパストランジスタ論理では,選択スイッチを多段に直列接続して論理を構成する。 In general, the pass transistor logic, in the logic of the selection switch connected in series in multiple stages. 最終段の選択スイッチの出力点508には通常は出力緩衝用インバータゲート506を接続し,電圧振幅の低下を回復するとともに出力信号の駆動能力を強化する。 The output point 508 of the selection switches in the final stage normally connects the output buffer inverter gate 506, to enhance the driving capability of the output signal as well as restore the drop in voltage amplitude.

【0011】さて,上述したようにN型MOSトランジスタのみを入力信号の選択スイッチとして用いるパストランジスタ論理は,性能上の問題が生じ易いために低い電源電圧での動作には不向きといえる。 [0011] Now, the pass transistor logic using only N-type MOS transistor as a switch for selecting the input signal as described above can be said not suitable for operation at low power supply voltage because likely to occur performance problems. しかしながら低い電源電圧で動作させることはLSIの消費電力削減にとって顕著な効果があるため,各種の良い性質を備えるパストランジスタ論理を低い電源電圧でも使えるようにすることは重要な課題といえる。 However it is operated at a low power supply voltage because of the significant effect for reducing power consumption of the LSI, be able to use in various good properties low supply voltage pass transistor logic with a can be regarded as an important issue. これを実現する方法の一つとして,入力信号の選択スイッチとしてN型MOS One way to achieve this, N-type MOS as a selection switch of the input signal
トランジスタのみを用いるのではなく,N型MOSトランジスタとP型MOSトランジスタの対からなるCMO Rather than using transistors only, it consists of a pair of N-type MOS transistor and a P-type MOS transistor CMO
S伝送ゲートを用いる方法がある。 A method using a S transmission gate.

【0012】図64は,図63と機能的に等価な回路をCMOS伝送ゲートを用いて構成したものである。 [0012] Figure 64 is constructed by using a CMOS transmission gate functionally equivalent circuit and Fig. 63. 入力信号の選択スイッチとして,N型MOSトランジスタ5 As a selection switch of the input signal, N-type MOS transistor 5
00の代わりにN型MOSトランジスタ511とP型M N-type MOS transistor 511 instead of 00 and the P-type M
OSトランジスタ512からなるCMOS伝送ゲートを用い,N型MOSトランジスタ501の代わりにN型M Using a CMOS transmission gate consisting OS transistor 512, N-type in place of the N-type MOS transistor 501 M
OSトランジスタ513とP型MOSトランジスタ51 OS transistor 513 and the P-type MOS transistor 51
4からなるCMOS伝送ゲートを用い,さらにインバータゲート515を用いている。 Using a CMOS transmission gate consisting of 4, and further using an inverter gate 515. 図64において,選択入力信号Eの値がロー(ゼロボルト)をとるとき,N型M In Figure 64, when the value of the selected input signal E takes a low (zero volts), N-type M
OSトランジスタ511とP型MOSトランジスタ51 OS transistor 511 and the P-type MOS transistor 51
2は導通状態,N型MOSトランジスタ513とP型M 2 conducting state, N = type MOS transistor 513 and the P-type M
OSトランジスタ514は遮断状態をとり,入力信号G OS transistor 514 takes a shut-off state, the input signal G
の値は選択スイッチの出力点517に導かれる。 Values ​​are directed to the output point 517 of the selection switch. このとき,入力信号Gの値がハイ(電源電圧に等しい)であり3ボルトとするならば,選択スイッチの出力点517の電圧は3ボルトちょうどまで上昇する。 At this time, the value of the input signal G is if a is 3 volts high (equal to the supply voltage), the voltage at the output point 517 of the selection switch is increased to 3 volts just. 電圧降下なしに3ボルトちょうどまで電圧が上昇するようになったのはP型MOSトランジスタ512の働きによる。 The voltage to 3 volts just without voltage drop began to rise due to the action of P-type MOS transistor 512. 以上のように,選択スイッチにCMOS伝送ゲートを用いることで,選択スイッチの出力点の電圧振幅低下がなくなる。 As described above, by using the CMOS transmission gate to the selection switch, there is no voltage drop in amplitude of the output point of the selection switch.
このため,低い電源電圧で動作させる場合のノイズマージンの低下や遅延の悪化が軽減され,パストランジスタ論理を低い電源電圧で利用することが可能となる。 Therefore, deterioration in reduction or delay of the noise margin when operating at a low power supply voltage is reduced, it is possible to use a pass transistor logic with low supply voltage.

【0013】図64に示した選択スイッチの2段直列接続の中から一段分を取り出し,従来技術にしたがってレイアウトした例が図70である。 [0013] removed one stage component from the two-stage series connection of selection switches shown in FIG. 64, example of the layout according to the prior art is shown in FIG 70. 図70に対応する回路図を図1に示す。 A circuit diagram corresponding to FIG. 70 shown in FIG. 図1は選択スイッチの一段分でパストランジスタ論理を構成するときの最小単位であるとともに,それ自体でCMOS伝送ゲートを用いた2入力1出力セレクタとなっている。 1 with the minimum unit of time which constitutes the pass transistor logic with one stage of the selection switch has a two-input one-output selector using a CMOS transmission gate itself. 図70から拡散領域を取り出して図示したものが図71である。 Those shown Figures 70 takes out the diffusion region is 71. 図1におけるCMO CMO in FIG. 1
Sインバータゲート20は拡散領域612,614を用いてセルの右半分に,2個のCMOS伝送ゲート21, S inverter gate 20 is in the right half of the cell with a diffusion region 612, 614, two CMOS transmission gates 21,
22は拡散領域611,613を用いてセルの左半分に実現されている。 22 is implemented in the left half of the cell with a diffusion region 611, 613. 図72は図70におけるアルミ第一層配線とコンタクトを,図73は図70におけるアルミ第二層配線とビアホールを取り出して図示したものである。 Figure 72 is a first layer wiring and the contact aluminum in FIG. 70, FIG. 73 is an illustration taken out of the second-layer wiring and the via-hole aluminum in FIG. 70. 以上のように,CMOS伝送ゲートを用いた2入力1出力セレクタは,従来技術により容易に実現できる。 As described above, two inputs and one output selector using a CMOS transmission gate can be easily realized by the prior art.

【0014】 [0014]

【発明が解決しようとする課題】しかしながら,図64 The object of the invention is to be Solved However, Figure 64
に示したようなCMOS伝送ゲートを用いたパストランジスタ論理には問題点も存在する。 There are also problems in the pass transistor logic using CMOS transmission gates as shown in. それは,図63に示したようなN型MOSトランジスタのみを選択スイッチに用いた回路構成に比べて,図64の回路構成ではトランジスタ数が増加しており,それに起因するLSIチップ面積増大の問題を生じることである。 It is compared with the circuit configuration using only the selection switch N-type MOS transistor as shown in FIG. 63, in the circuit configuration of FIG. 64 and the number of transistors is increased, the problem of LSI chip area increase caused thereby it is to occur. LSIチップ面積の増大は,LSI製造コストの増大とともに消費電力や動作速度の悪化ももたらす。 Increase in the LSI chip area also results in deterioration of the power consumption and operation speed with increasing LSI production cost. そこで本発明では,CM Therefore, in the present invention, CM
OS伝送ゲートによる2入力1出力セレクタの回路構成上の特徴を生かしつつLSIレイアウト設計上の工夫を行うことによって,CMOS伝送ゲートによる2入力1 By performing devised on the LSI layout design while taking advantage of the circuit configuration with two inputs and one output selector by the OS transmission gate, 2 input by CMOS transmission gate 1
出力セレクタを小面積のセルとして実現する。 To achieve an output selector as a cell having a small area. それによりLSI製造コストの増加を抑え,消費電力や動作速度の悪化を防止するものである。 Thereby suppressing an increase in LSI production cost, thereby preventing the deterioration of the power consumption and operation speed. このことにより,低い電源電圧で動作可能なCMOS伝送ゲートを用いたパストランジスタ論理を使用する場合の,LSIチップ面積増大に関する問題を解決,または軽減する。 Thus, when using a pass transistor logic with operable CMOS transmission gate at a low power supply voltage, solve problems with LSI chip area increases or reduces. 本発明は,これを実現するためになされたものである。 The present invention has been made in order to achieve this.

【0015】 [0015]

【課題を解決するための手段】CMOS伝送ゲートによる2入力1出力セレクタの回路構成上の特徴を生かしつつ,小面積のセルを実現するためのレイアウト設計を工夫するあたって,まず以下のことに着目した。 While taking advantage of the characteristics of the circuit configuration with two inputs and one output selector by CMOS transmission gates Means for Solving the Problems], hits devising a layout design for realizing the cell having a small area, first the following points It focused. それは, that is,
パストランジスタ論理では小さいサイズのMOSトランジスタを用いても高い性能を得易いということである。 The pass-transistor logic is that easy to obtain a higher performance by using a MOS transistor of small size.
一例を上げるならば,0.35マイクロメーターの製造プロセスを仮定したとき,ゲート幅が4.2マイクロメーターのトランジスタを用いて図1の回路を実現したときの信号遅延時間と,ゲート幅が1.4マイクロメータのトランジスタを用いて同じ回路を実現したときの信号遅延時間(いずれもゲート幅2.8マイクロメーターのインバータゲートを負荷にし配線負荷も考慮したとき) If way of example, when it is assumed 0.35 micrometer manufacturing process, the signal delay time when the gate width is achieved circuit of Figure 1 using a transistor of 4.2 micrometers, a gate width of 1 .4 micrometer transistors signal delay time when realizing the same circuit using the (when both the wiring load is also taken into account the inverter gate having a gate width 2.8 micrometer to a load)
をシミュレーションにより比較すると,後者の信号遅延時間は前者に比べて8%大きいだけなのに対し,消費電力を比較すると後者は前者に比べて56%も少なくなっている。 Comparing by simulation, the latter signal delay time by such whereas 8% larger than the former, the latter when comparing the power consumption has become 56% even less than the former. この値は論理回路の性能指標であるエネルギー遅延積に換算して,50%も改善されていることを意味し,パストランジスタ論理では,小さいトランジスタを用いて良い性能を得やすいことを示している。 This value is converted into energy-delay product is the performance index of the logic circuit, means that it is improved to 50%, the pass-transistor logic indicates that easy to obtain a good performance using a smaller transistor .

【0016】このことから,小さいサイズのMOSトランジスタを用いてCMOS伝送ゲートを構成し,さらにCMOS伝送ゲートのゲート入力を駆動するインバータゲートも小さいMOSトランジスタで構成して,これらをレイアウト設計上の工夫により小さい面積になるよう配置する。 [0016] Therefore, to configure a CMOS transmission gate with a MOS transistor of a small size, and further an inverter gate is small MOS transistor for driving the gate input of the CMOS transmission gate, devised on these layout design arranged so as to be smaller area. しかしながら,LSIの構成要素となるセルには形状の制約があり,MOSトランジスタのサイズを小さくしたからといってセルの面積が必ずしも小さくなるわけではなく,ここにレイアウト設計上の工夫が必要となる。 However, the cell is a component of the LSI is limited in shape, because the small size of the MOS transistor and not necessarily made smaller area of ​​the cell to say, it is necessary to devise the layout design here .

【0017】それではつぎに,課題を解決するための手段について述べる。 [0017] Now it will now be described means for solving the problems. 「請求項1」から「請求項4」に対応する手段は,CMOS伝送ゲートによる2入力1出力セレクタを含むセルを小さい面積で実現するためのものである。 It means corresponding to "claim 4" "claim 1" is intended to realize a small area of ​​cells including the two inputs and one output selector by CMOS transmission gates.

【0018】まず「請求項1」に対応する手段を述べる。 [0018] First describing the means corresponding to "claim 1". P型MOSトランジスタを形成するためのウェル1 Wells 1 for forming a P-type MOS transistor
6の内部に第一の拡散領域11と第二の拡散領域12を設け,かつレイアウト図面上でウェル16を上に配置したときに第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 Inside the 6 provided between the first diffusion region 11 and the second diffusion region 12, and the lower second diffusion region 12 of the first diffusion region 11 when placing the well 16 above on the layout drawing arranged so as to come. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に,第三の拡散領域13と第四の拡散領域14を設け, Then the bottom of the well 16 on a by and layout drawings external wells 16, provided with the third diffusion region 13 a fourth diffusion region 14,
かつレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 And a fourth diffusion region 14 is arranged to come at the bottom of the third diffusion region 13 on the layout drawing.

【0019】つぎに第一の拡散領域11上にP型MOS [0019] Then the P-type MOS on the first diffusion region 11
トランジスタ1を設け,第二の拡散領域12上に互いに隣接するP型MOSトランジスタ3,5を設け,第三の拡散領域13上に互いに隣接するN型MOSトランジスタ4,6を設け,第四の拡散領域14上にN型MOSトランジスタ2を設ける。 The transistor 1 is provided, the P-type MOS transistor 3, 5 adjacent to each other on the second diffusion region 12 is provided, provided the N-type MOS transistor 4 and 6 adjacent to each other on the third diffusion region 13, a fourth providing an N-type MOS transistor 2 on the diffusion region 14. このとき,4個のMOSトランジスタ1,2,3,6が1本のゲートポリシリコン配線15を共有する構造とする。 In this case, a structure in which four MOS transistors 1, 2, 3, and 6 share one gate polysilicon wiring 15.

【0020】さらにP型MOSトランジスタ1とN型M [0020] In addition the P-type MOS transistor 1 and the N-type M
OSトランジスタ2によりCMOSインバータゲート2 CMOS inverter gate 2 by the OS transistor 2
0を構成し,P型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成し,P型MOSトランジスタ5とN型MOSトランジスタ6により第二のCMOS伝送ゲート22を構成し, 0 constitute a first CMOS transmission gate 21 constituted by P-type MOS transistor 3 and the N-type MOS transistor 4 constitute a second CMOS transmission gate 22 by P-type MOS transistor 5 and the N-type MOS transistor 6 ,
かつCMOSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22により2 And a CMOS inverter gate 20 and the first CMOS transmission gate 21 by a second CMOS transmission gate 22 2
入力1出力セレクタを構成する。 Constituting the input and one output selector.

【0021】本手段により,いかに前記課題を解決するかについて説明する。 [0021] The present means, will be described how to solve the above problems. まず,パストランジスタ論理においては小さいトランジスタを用いても良好な性能を得易い特徴を生かして,拡散領域の面積と形状を変えセル面積の低減を図った。 First, taking advantage of the easy features to give good performance even with a small transistor in the pass transistor logic, aimed at reducing the cell area changing area and shape of the diffusion region. 図71は,図70に示した従来技術による2入力1出力セレクタのレイアウト例から,拡散領域だけを抜き出したものである。 Figure 71 is a layout example of two inputs and one output selector according to the prior art shown in FIG. 70, those obtained by extracting only the diffusion region. 図71において図面上左右方向に並置していた拡散領域612,611を本手段においては小さい面積に改めたうえ図面上の上下方向に並置するように変えた。 Was varied to juxtaposed in the vertical direction of the drawing after having changed to a small area in this way the diffusion regions 612,611 which was juxtaposed in the drawing on the left-right direction in FIG. 71. すなわちP型MOSトランジスタ用の拡散領域11,12として上下方向に並置した。 That juxtaposed vertically as diffusion regions 11 and 12 for the P-type MOS transistor. また図71において左右方向に並置していた拡散領域614,613についても同様であり,本手段ではN The same is true for the diffusion regions 614,613 which was juxtaposed in the left-right direction in FIG. 71, in this section N
型MOSトランジスタ用の拡散領域13,14として上下方向に並置した。 Juxtaposed in the vertical direction as the diffusion regions 13 and 14 for type MOS transistor. これらにより,セルの高さ(上下の長さ)を変えずに,セルの幅(左右の長さ)を従来方式よりも小さくして同数のトランジスタを形成可能にした。 These, without changing the height of the cell (the length in the vertical), was able to form a same number of transistor width of cell (length of side) is made smaller than the conventional method. さらに,セル内の配線がレイアウトにおいて面積を必要とすることに着目し,4個のトランジスタが1本のゲートポリシリコン配線を共有する構造をとることでゲート配線長を短縮しかつアルミ配線を減らした。 Further, paying attention to the wiring in the cell requires area in the layout, four transistors reduces shortened and aluminum wiring of the gate wiring length by taking the structure to share one gate polysilicon wiring It was. このような構造は,CMOS伝送ゲートによる2入力1出力セレクタの回路上の特徴を生かしたものであって,CMO Such structures, be those utilizing the characteristics of the circuit having two inputs and one output selector by CMOS transmission gates, CMO
Sインバータゲート20を構成するMOSトランジスタ1,2に加えて,第一のCMOS伝送ゲート21におけるP型MOSトランジスタ3と,第二のCMOS伝送ゲート22におけるN型MOSトランジスタ6の4個のM In addition to MOS transistors 1 and 2 constituting the S inverter gate 20, a P-type MOS transistor 3 in the first CMOS transmission gate 21, the four M of N-type MOS transistor 6 in the second CMOS transmission gate 22
OSトランジスタの間で,相互のゲート接続が必要なことを利用したものである。 Between the OS transistor, in which mutual gate connection utilizes the fact necessary. 以上により,CMOS伝送ゲートを用いる2入力1出力セレクタを小面積のセルとして実現し,トランジスタ数増加にともなうセル面積増大の問題を軽減した。 Thus, the two inputs and one output selector using CMOS transmission gates implemented as a cell having a small area, and reduce the problem of cell area increases with increasing number of transistors.

【0022】つぎに「請求項2」に対応する手段について述べる。 Next described means corresponding to "claim 2". 「請求項2」に対応する手段は,「請求項1」に対応する手段に比べて以下の点のみが異なる。 It means corresponding to "claim 2", only the following points as compared with the means corresponding to "claim 1" are different. まず第一の拡散領域11上に形成するトランジスタをP型MOSトランジスタ1のみに限定し,第二の拡散領域1 The first transistor formed on the first diffusion region 11 is limited to the P-type MOS transistor 1, a second diffusion region 1
2上に形成するトランジスタを互いに隣接するP型MO P-type MO mutually adjacent transistors formed on 2
Sトランジスタ3,5のみに限定し,第三の拡散領域1 Limited to only S transistors 3,5, third diffusion region 1
3上に形成するトランジスタを互いに隣接するN型MO N-type MO adjacent the transistor is formed on the 3 mutually
Sトランジスタ4,6のみに限定し,第四の拡散領域1 Limited to only S transistors 4 and 6, the fourth diffusion region 1
4上に形成するトランジスタをN型MOSトランジスタ2のみに限定したことである。 4 transistors to be formed on is that of limiting only to N-type MOS transistor 2. これらの6個のMOSトランジスタは,2入力1出力セレクタを構成するために最低限必要なものである。 These six MOS transistors are those minimum required to configure the two inputs and one output selector. さらにMOSトランジスタ1,2の間にCMOSインバータゲート20を構成するための結線を設け,MOSトランジスタ3,4の間に第一のCMOS伝送ゲート21を構成するための結線を設け,MOSトランジスタ5,6の間に第二のCMOS伝送ゲート22を構成するための結線を設け,さらにCM Furthermore the connection for forming a CMOS inverter gate 20 between the MOS transistors 1 and 2 is provided, provided the connection to constitute the first CMOS transmission gate 21 between the MOS transistors 3, 4, MOS transistors 5, 6 wire connection for constituting a second CMOS transmission gate 22 is provided between the further CM
OSインバータゲート20の出力とMOSトランジスタ4および5のゲート入力を接続する結線を設けたことであり,これらの結線を指定したことにより,CMOSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22を用いて2入力1出力セレクタを構成するための結線のすべてを明示したものである。 OS and by providing the wire connection connecting the gate input of the output and the MOS transistor 4 and 5 of the inverter gate 20, by specifying these connections, the CMOS inverter gate 20 and the first CMOS transmission gate 21 second all connections for configuring the two inputs and one output selector using CMOS transmission gates 22 is obtained by explicitly.

【0023】つぎに「請求項3」に対応する手段について述べる。 Next described means corresponding to "claim 3". 「請求項3」に対応する手段は,「請求項1」に対応する手段に比べて以下の点のみが異なる。 It means corresponding to "claim 3", only the following points as compared with the means corresponding to "claim 1" are different. すなわち,第二の拡散領域上にさらに1個のP型MOSトランジスタ7を設け,第三の拡散領域上にさらに1個のN型MOSトランジスタ8を設け,MOSトランジスタ7,8により第二のCMOSインバータゲート23を構成し,さらに第二のCMOSインバータゲート23の出力を2入力1出力セレクタの一方の入力に接続することで,2入力1出力セレクタの一方の入力を反転入力としたものである。 That is, the second further one diffusion region P-type MOS transistor 7 is provided, the third further one diffusion region of the N-type MOS transistor 8 is provided, a second CMOS MOS transistors 7 and 8 constitute an inverter gate 23, further by connecting the output of the second CMOS inverter gate 23 to one input of a two input and one output selector, in which the inverting input of one input of a two input one output selector . 本手段により,「請求項1」に対応する手段と同様に前記課題の解決をしつつ,2入力1出力セレクタの一方の入力を反転させその機能を高めた。 The present device, while a solution of similarly the challenges and means corresponding to "claim 1" and enhance its function by inverting the one input of a two input one output selector.

【0024】つぎに「請求項4」に対応する手段について述べる。 Next described means corresponding to "claim 4". 「請求項4」に対応する手段は,「請求項1」に対応する手段に比べて以下の点のみが異なる。 It means corresponding to "claim 4", only the following points as compared with the means corresponding to "claim 1" are different. すなわち,第一の拡散領域上にさらに1個のP型MOSトランジスタ9を設け,第四の拡散領域上にさらに1個のN型MOSトランジスタ10を設け,MOSトランジスタ9,10により出力緩衝用CMOSインバータゲート24を構成し,かつ2入力1出力セレクタの出力と出力緩衝用CMOSインバータゲートのゲート入力との間に結線を設けることで,出力緩衝用CMOSインバータゲート付き2入力1出力セレクタを構成したものである。 That is, further provided one P-type MOS transistor 9 to the first diffusion region, further provided one N-type MOS transistor 10 to the fourth diffusion region, CMOS output buffer MOS transistors 9 and 10 constitute an inverter gate 24, and by providing a connection between the gate input of the output and the output buffering CMOS inverter gate having two inputs and one output selector, to constitute a two-input one-output selector with an output buffer for CMOS inverter gate it is intended.
本手段により,「請求項1」に対応する手段と同様に前記課題の解決をしつつ,2入力1出力セレクタに出力緩衝用CMOSインバータゲートを付加してその機能を高めた。 The present means, while the resolution of the similar to the means corresponding to "claim 1" problems, enhance its functionality by adding the output buffer for the CMOS inverter gate two inputs and one output selector. また,出力緩衝用CMOSインバータゲート24 Moreover, CMOS inverter gate 24 output buffer
を構成するMOSトランジスタ9,10をトランジスタ数の少ない第一の拡散領域11と第四の拡散領域14に配置することによっても,トランジスタ数の増加に伴うセル面積の増加を抑制した。 By placing the MOS transistors 9 and 10 constituting the first diffusion region 11 small number of transistors and the fourth diffusion region 14, to suppress an increase in the cell area due to the increase in the number of transistors.

【0025】つぎに「請求項6」に対応する手段を述べる。 Next it describes a means corresponding to "claim 6". 「請求項1〜4」記載の小面積伝送ゲートセルのいずれかに該当するセルを合計2個以上用意し,それらを隣同士の隙間がないように一列に配置し,セル間に必要とされる配線を施す。 Prepared "claim 1" the cell corresponding to one of the small area transmission gate cell as claimed total of two or more, they were arranged in a row so that no gaps next to each other, is needed between the cells the wiring is performed. これにより,「請求項1〜4」記載の小面積伝送ゲートセルのいずれかに該当するセルを構成要素として,より機能の高いセルを構成する。 Thus, as a component of the corresponding cell to one of the small area transmission gate cells according 'claims 1-4 ", constituting the cell with high more functional. 本手段は,パストランジスタ論理の構成に関する特徴を利用したものであって,パストランジスタ論理の設計においては2入力1出力セレクタを論理設計の最小単位として取り扱う以外に,2入力1出力セレクタの組み合わせをより高機能な論理設計単位として取り扱うことがしばしばあることによっている。 This means, be one obtained by using the characteristics relating to the configuration of the pass-transistor logic, the two inputs and one output selector in the design of the pass-transistor logic besides handled as a minimum unit of logic design, a combination of two inputs and one output selector it is by it is often treated as a logic design unit more sophisticated.

【0026】つぎに「請求項7」に対応する手段を述べる。 Next describe the means corresponding to "claim 7". 「請求項1〜4」記載の小面積伝送ゲートセルのいずれかに該当するセルを合計1個以上とCMOSゲートセル1個以上を用意し,それらを隣同士の隙間がないように一列に配置し,セル間に必要とされる配線を施す。 "Claims 1-4," the cell corresponding to one of the small area transmission gate cells prepared total 1 or more and CMOS gate cells one or more according to place them in a row so that no gaps next to each other, subjected to wiring that is required between the cells.
これにより,「請求項1〜4」記載の小面積伝送ゲートセルのいずれかに該当するセルを構成要素としてさらにCMOSゲートセルを加えることにより,より機能の高いセルを構成する。 This further by adding CMOS gate cells, constituting the cell with high more functional as a constituent of a cell corresponding to one of a small area transmission gate cells according 'claims 1-4. "

【0027】 [0027]

【発明の実施の形態】以下,本発明の実施の形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter will be described an embodiment of the present invention. 「請求項1」に対応する実施の形態を図4 Figure An embodiment corresponding to "claim 1" 4
から図8に示す。 From shown in FIG. 8. 図4から図8はセルのレイアウト図面であり,図4はウェルと拡散領域のみを示し,図5は図4に加えてゲートポリシリコン配線を示し,図6はセルのレイアウト図全体を示し,図7は図6におけるアルミ第一層配線のみを示し,図8は同じくアルミ第二層配線のみを示す。 FIGS. 4-8 is a layout diagram of a cell, FIG. 4 shows only the well and the diffusion region, FIG. 5 shows a gate polysilicon wiring in addition to FIG. 4, FIG. 6 shows an overall layout diagram of a cell, Figure 7 shows only the first layer wiring of aluminum in Figure 6, Figure 8 also shows only the aluminum second layer wiring.

【0028】まず図4にしたがって説明する。 [0028] First will be described with reference to FIG. 4. P型MO P-type MO
Sトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 S within the well 16 for forming a transistor provided between the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に,第三の拡散領域13と第四の拡散領域14を設ける。 Then the bottom of the well 16 on a by and layout drawings an external well 16, providing a third diffusion region 13 a fourth diffusion region 14. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13.

【0029】つぎに図5にしたがって説明する。 [0029] Next will be described with reference to FIG. 5. 第一の拡散領域11上にP型MOSトランジスタ1を設け,第二の拡散領域12上に互いに隣接するP型MOSトランジスタ3,5を設け,第三の拡散領域13上に互いに隣接するN型MOSトランジスタ4,6を設け,第四の拡散領域14上にN型MOSトランジスタ2を設ける。 The P-type MOS transistor 1 is provided on the first diffusion region 11, the provided P-type MOS transistor 3, 5 adjacent to each other on the second diffusion region 12, N-type adjacent to each other on the third diffusion region 13 the MOS transistor 4 and 6 is provided, providing the N-type MOS transistor 2 on the fourth diffusion region 14. このとき,4個のMOSトランジスタ1,2,3,6が1 In this case, four MOS transistors 1, 2, 3, 6 1
本のゲートポリシリコン配線15を共有する構造とする。 A structure that shares the gate polysilicon wiring 15 of the.

【0030】以上のようにして設けたMOSトランジスタにより,図1に示す2入力1出力セレクタを構成する。 [0030] By the above manner provided a MOS transistor, constituting the two inputs and one output selector shown in FIG. P型MOSトランジスタ1とN型MOSトランジスタ2によりCMOSインバータゲート20を構成し,P The P-type MOS transistor 1 and the N-type MOS transistor 2 constitute a CMOS inverter gate 20, P
型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成し,P型MO The type MOS transistor 3 and the N-type MOS transistor 4 constitute a first CMOS transmission gate 21, P-type MO
Sトランジスタ5とN型MOSトランジスタ6により第二のCMOS伝送ゲート22を構成し,かつCMOSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22により2入力1出力セレクタを構成する。 The S transistor 5 and the N-type MOS transistor 6 constitute a second CMOS transmission gate 22, and constitute the two inputs and one output selector and the CMOS inverter gate 20 and the first CMOS transmission gate 21 by a second CMOS transmission gate 22 to.

【0031】上記のように2入力1出力セレクタを構成するためには,MOSトランジスタ相互の結線が必要であるが,例えば図5に示したゲートポリシリコン配線および図7に示したアルミ第一層配線および図8に示したアルミ第二層配線を用いて,前記MOSトランジスタ相互の結線を実現することができる。 [0031] To construct the two inputs and one output selector as described above, it is necessary connection of the MOS transistor mutually, for example aluminum first layer as shown in the gate polysilicon wiring and 7 shown in FIG. 5 using the aluminum second layer wiring shown in wiring and 8, it is possible to realize the connection of the MOS transistors from each other. アルミ配線を施した後のセル全体のレイアウト図を図6に示す。 The layout of the entire cell after applying the aluminum wiring shown in FIG. 6. なお拡散領域11,12,13,14において,領域の左右の両端が波形に描いてあるのは,図5に示したMOSトランジスタ1〜6以外に,拡散領域を広げてMOSトランジスタをさらに追加し,機能のより高いセルを作るのに利用できることを表現している。 In yet diffusion regions 11, 12, 13, 14, the opposite ends of the left and right regions is depicted in waveform, in addition to MOS transistors 1-6 shown in FIG. 5, further adding a MOS transistor with open diffusion region , it expresses that which can be used to make a higher cell functions.

【0032】つぎに「請求項2」に対応する実施の形態を図9から図12を用いて説明する。 [0032] will be described with reference to FIG. 12 the embodiment corresponding to "claim 2" from FIG. 図9から図12はセルのレイアウト図面であり,図9はウェルと拡散領域とゲートポリシリコン配線を示し,図10はセルのレイアウト図全体を示し,図11は図10におけるアルミ第一層配線のみを示し,図12は同じくアルミ第二層配線のみを示す。 FIGS. 9 to 12 is a layout drawing of a cell, FIG. 9 shows the well and the diffusion region and the gate polysilicon wiring 10 shows an overall layout diagram of a cell, FIG. 11 is a first layer wiring of aluminum in FIG. 10 show only, Figure 12 also shows only aluminum second layer wiring.

【0033】まず図9にしたがって説明する。 [0033] First will be described with reference to FIG. 9. P型MO P-type MO
Sトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 S within the well 16 for forming a transistor provided between the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に,第三の拡散領域13と第四の拡散領域14を設ける。 Then the bottom of the well 16 on a by and layout drawings an external well 16, providing a third diffusion region 13 a fourth diffusion region 14. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13. つぎに第一の拡散領域11上に唯1個のP型MOSトランジスタ1を設け,第二の拡散領域12上に唯2個の互いに隣接するP Then only one P-type MOS transistor 1 is provided on the first diffusion region 11, P adjacent to each other only two on the second diffusion region 12
型MOSトランジスタ3,5を設け,第三の拡散領域1 The provided type MOS transistors 3 and 5, the third diffusion region 1
3上に唯2個の互いに隣接するN型MOSトランジスタ4,6を設け,第四の拡散領域14上に唯1個のN型M 3 an N-type MOS transistor 4 and 6 adjacent only two each other on provided, the fourth only one N-type on the diffusion region 14 of the M
OSトランジスタ2を設ける。 Providing an OS transistor 2. このとき,4個のMOS In this case, four MOS
トランジスタ1,2,3,6が1本のゲートポリシリコン配線15を共有する構造とする。 Transistor 1, 2, 3, 6 is a structure to share one gate polysilicon wiring 15.

【0034】以上のようにして設けたMOSトランジスタにより,図1に示す2入力1出力セレクタを構成する。 [0034] By the above manner provided a MOS transistor, constituting the two inputs and one output selector shown in FIG. P型MOSトランジスタ1とN型MOSトランジスタ2を用いてCMOSインバータゲート20を構成するべく結線を設ける。 Providing a connection to form a CMOS inverter gate 20 with P-type MOS transistor 1 and the N-type MOS transistor 2. これには,ゲート配線にポリシリコン配線15を利用し,ソース,ドレイン部分の配線にはアルミ配線を用いることができる。 This takes advantage of the polysilicon wiring 15 to the gate line, the source, the wiring of the drain part can be used aluminum wiring. つぎにP型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成するべく結線を設ける。 Then providing connection to constitute the first CMOS transmission gate 21 by P-type MOS transistor 3 and the N-type MOS transistor 4.
これにはアルミ配線を用いることができる。 This can be used aluminum wiring. つぎにP型MOSトランジスタ5とN型MOSトランジスタ6により第二のCMOS伝送ゲート22を構成するべく結線を設ける。 Then providing connection to constitute the second CMOS transmission gate 22 by P-type MOS transistor 5 and the N-type MOS transistor 6. これにもアルミ配線を用いることができる。 It is possible to use aluminum wiring also to this. さらにCMOSインバータゲート20の出力とMOSトランジスタ4および5のゲート入力を接続する結線を設ける。 Further provided connection connecting the gate input of the output and the MOS transistor 4 and 5 of the CMOS inverter gate 20. これにはゲートポリシリコン配線とアルミ配線の両方を用いて実現できる。 It can be achieved using both the gate polysilicon wiring and aluminum wiring for this. 以上により,CMOSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22からなる2入力1出力セレクタを得る。 Thus, obtaining a CMOS inverter gate 20 and the first CMOS transmission gate 21 two inputs and one output selector consisting of a second CMOS transmission gate 22. ゲートポリシリコン配線の具体例を図9に,アルミ第一層配線の具体例を図11に,アルミ第二層配線の具体例を図12に示す。 Specific examples of the gate polysilicon wiring 9, 11 Specific examples of the aluminum first layer wiring, a specific example of the aluminum second layer wiring 12. またこれらにより実現されたセル全体のレイアウト図を図10に示す。 Also shows a layout diagram of the entire cell is realized by those in FIG.

【0035】つぎに「請求項3」に対応する実施の形態を図13から図16を用いて説明する。 [0035] will be described with reference to FIG. 16 the embodiment corresponding to "claim 3" from FIG. 図13から図1 Figures 13 1
6はセルのレイアウト図面であり,図13はウェルと拡散領域とゲートポリシリコン配線を示し,図14はセルのレイアウト図全体を示し,図15は図14におけるアルミ第一層配線のみを示し,図16は同じくアルミ第二層配線のみを示す。 6 is a layout diagram of a cell, FIG. 13 shows the well and the diffusion region and the gate polysilicon wiring 14 shows an overall layout diagram of a cell, FIG. 15 shows only the first layer wiring aluminum in FIG. 14, Figure 16 is also shown only aluminum second layer wiring.

【0036】まず図13にしたがって説明する。 [0036] First will be described with reference to FIG. 13. P型M P-type M
OSトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 OS transistor inside the well 16 to form the provided the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に, Next and an external well 16 at the bottom of the well 16 on the layout drawings,
第三の拡散領域13と第四の拡散領域14を設ける。 A third diffusion region 13 and fourth diffusion region 14 is provided. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13. つぎに第一の拡散領域11上に1個のP型MOSトランジスタ1を設け,第二の拡散領域12上に2個の互いに隣接するP型MOSトランジスタ3,5とさらに1個のP型MOSトランジスタ7を設け,第三の拡散領域13上に2個の互いに隣接するN型MOSトランジスタ4,6とさらに1 Then one of the P-type MOS transistor 1 is provided on the first diffusion region 11, P-type MOS transistor 3, 5 and one more of the P-type MOS which two adjacent each other on the second diffusion region 12 the transistor 7 is provided, further the N-type MOS transistor 4 and 6 in which two adjacent each other on the third diffusion region 13 1
個のN型MOSトランジスタ8を設け,第四の拡散領域14上に1個のN型MOSトランジスタ2を設ける。 The provided number of N-type MOS transistor 8, the fourth diffusion region 14 providing a single N-type MOS transistor 2 on. このとき,4個のMOSトランジスタ1,2,3,6が1 In this case, four MOS transistors 1, 2, 3, 6 1
本のゲートポリシリコン配線15を共有する構造とする。 A structure that shares the gate polysilicon wiring 15 of the.

【0037】以上のようにして設けたMOSトランジスタにより,図2に例示したような,入力の一方を反転入力とした2入力1出力セレクタを構成する。 [0037] By the above manner provided the MOS transistor, as illustrated in FIG. 2, constitute the two inputs and one output selector and the inverting input of one input. まず,P型MOSトランジスタ1とN型MOSトランジスタ2によりCMOSインバータゲート20を構成し,P型MOS First, form a CMOS inverter gate 20 by P-type MOS transistor 1 and the N-type MOS transistor 2, P-type MOS
トランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成し,P型MOSトランジスタ5とN型MOSトランジスタ6により第二のCM The transistor 3 and the N-type MOS transistor 4 constitute a first CMOS transmission gate 21, a second CM by P-type MOS transistor 5 and the N-type MOS transistor 6
OS伝送ゲート22を構成し,かつCMOSインバータゲート20と第一のCMOS伝送ゲート21と第二のC Configure the OS transmission gate 22, and a CMOS inverter gate 20 and the first CMOS transmission gate 21 the second C
MOS伝送ゲート22により2入力1出力セレクタを構成する。 The MOS transmission gate 22 constitute a two-input one-output selectors. つぎに,MOSトランジスタ7,8により第二のCMOSインバータゲート23を構成し,さらに第二のCMOSインバータゲート23の出力を2入力1出力セレクタの一方の入力に接続する。 Next, a second CMOS inverter gate 23 is constituted by MOS transistors 7 and 8, which further connects the output of the second CMOS inverter gate 23 to one input of a two input one output selector. 以上により,入力の一方を反転入力とした2入力1出力セレクタを構成する。 Thus, configuring the two inputs and one output selector and the inverting input of one input. ただし,CMOSインバータゲートを図2の入力C However, the input C of FIG. 2 the CMOS inverter gate
の側に移した構成も可能である。 Structure was transferred to the side are possible.

【0038】上記のように,入力の一方を反転入力とした2入力1出力セレクタを構成するためには,MOSトランジスタ相互の結線が必要であるが,例えば図13に示したゲートポリシリコン配線および図15に示したアルミ第一層配線および図16に示したアルミ第二層配線を用いて前記MOSトランジスタ相互の結線を実現することができる。 [0038] As described above, in order to constitute the two inputs and one output selector and the inverting input of one of the input, it is necessary connection of the MOS transistors mutually gate polysilicon wiring and shown in FIG. 13 for example it is possible to realize a connection of the MOS transistor each other using an aluminum second layer wiring shown in the aluminum first layer wirings and 16 shown in FIG. 15. 配線を施した後のセル全体のレイアウト図を図14に示す。 The layout of the entire cell having undergone the wire shown in Figure 14. MOSトランジスタ7,8を図13 The MOS transistor 7, 8 13
に示した位置に配置する場合には,MOSトランジスタ7,8によって構成されるCMOSインバータゲート2 In the case of arranging the position shown, CMOS inverter gate 2 constituted by MOS transistors 7 and 8
3の出力と,2入力1出力セレクタの一方の入力を構成するCMOS伝送ゲート21との間は,拡散層で結ばれているためアルミ配線を設けることは不要となっている。 3 of the output, between the CMOS transmission gate 21 constituting the one input of a two input one output selector providing the aluminum wiring because it is connected with the diffusion layer is not required.

【0039】つぎに「請求項4」に対応する実施の形態を図17から図19を用いて説明する。 Next will be explained with reference to FIG. 19 the embodiment corresponding to "claim 4" from Figure 17. 図17から図1 Figures 17 1
9はセルのレイアウト図面であり,図17はウェルと拡散領域とゲートポリシリコン配線を示し,図18はセルのレイアウト図全体を示し,図19は図18におけるアルミ第一層配線のみを示し,図20は同じくアルミ第二層配線のみを示す。 9 is a layout diagram of a cell, FIG. 17 shows the well and the diffusion region and the gate polysilicon wiring 18 shows an overall layout diagram of a cell, FIG. 19 shows only the first layer wiring of aluminum in FIG. 18, Figure 20 also shows only aluminum second layer wiring.

【0040】まず図17にしたがって説明する。 [0040] First will be described with reference to FIG. 17. P型M P-type M
OSトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 OS transistor inside the well 16 to form the provided the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に, Next and an external well 16 at the bottom of the well 16 on the layout drawings,
第三の拡散領域13と第四の拡散領域14を設ける。 A third diffusion region 13 and fourth diffusion region 14 is provided. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13. つぎに第一の拡散領域11上にP型MOSトランジスタ1とさらに1 Then further a P-type MOS transistor 1 on the first diffusion region 11 1
個のP型MOSトランジスタ9を設け,第二の拡散領域12上に2個の互いに隣接するP型MOSトランジスタ3,5を設け,第三の拡散領域13上に2個の互いに隣接するN型MOSトランジスタ4,6を設け,第四の拡散領域14上にN型MOSトランジスタ2とさらに1個のN型MOSトランジスタ10を設ける。 The number of P-type MOS transistor 9 is provided, the P-type MOS transistor 3, 5 in which two adjacent each other on the second diffusion region 12 is provided, N-type in which two adjacent each other on the third diffusion region 13 the MOS transistor 4 and 6 provided, the N-type MOS transistor 2 and further providing one N-type MOS transistor 10 on the fourth diffusion region 14. このとき,4 In this case, 4
個のMOSトランジスタ1,2,3,6が1本のゲートポリシリコン配線15を共有する構造とする。 Number of MOS transistors 1, 2, 3, and 6 is a structure to share one gate polysilicon wiring 15.

【0041】以上のようにして設けたMOSトランジスタにより,図3に示したとおりの,出力緩衝用CMOS [0041] The MOS transistor provided as described above, as shown in Figure 3, the output buffers for CMOS
インバータゲート付き2入力1出力セレクタを構成する。 Constituting two inputs and one output selector with inverter gates. まず,P型MOSトランジスタ1とN型MOSトランジスタ2によりCMOSインバータゲート20を構成し,P型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成し,P First, the P-type MOS transistor 1 and the N-type MOS transistor 2 constitute a CMOS inverter gate 20 constitute a first CMOS transmission gate 21 by P-type MOS transistor 3 and the N-type MOS transistor 4, P
型MOSトランジスタ5とN型MOSトランジスタ6により第二のCMOS伝送ゲート22を構成し,かつCM The type MOS transistor 5 and the N-type MOS transistor 6 constitute a second CMOS transmission gate 22, and CM
OSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22により2入力1出力セレクタを構成する。 The OS inverter gate 20 and the first CMOS transmission gate 21 by a second CMOS transmission gate 22 constitute a two-input one-output selectors. つぎに,MOSトランジスタ9,10により出力緩衝用CMOSインバータゲート2 Then, the output buffering CMOS inverter gate 2 by MOS transistors 9 and 10
4を構成し,さらに2入力1出力セレクタの出力と出力緩衝用CMOSインバータゲート24のゲート入力との間に結線を設けることにより,出力緩衝用CMOSインバータゲート付き2入力1出力セレクタを構成する。 4 constitutes a further by providing a connection between the output of 2-input 1-output selector and the gate input of the output buffer for the CMOS inverter gate 24, constituting the two inputs and one output selector with an output buffer for CMOS inverter gate.

【0042】上記のように,出力緩衝用CMOSインバータゲート付き2入力1出力セレクタを構成するためには,MOSトランジスタ相互の結線が必要であるが,例えば図17に示したゲートポリシリコン配線および図1 [0042] As described above, in order to constitute the two inputs and one output selector with an output buffer for CMOS inverter gate, it is necessary connection of the MOS transistor mutually, for example gate polysilicon wiring and diagram shown in FIG. 17 1
9に示したアルミ第一層配線および図20に示したアルミ第二層配線を用いて前記MOSトランジスタ相互の結線を実現することができる。 It is possible to realize a connection of the MOS transistor each other using an aluminum second layer wiring shown in the aluminum first layer wirings and 20 shown in 9. 配線を施した後のセル全体のレイアウト図を図18に示す。 The layout of the entire cell having undergone the wire shown in Figure 18.

【0043】つぎに「請求項6」に対応する実施の形態について図21〜24を用いて説明する。 [0043] Next, embodiments corresponding to "claim 6" will be described with reference to FIG. 21-24. 図21には複数のセルのレイアウト図が併記してある。 Layout diagram of a plurality of cells in FIG. 21 are also shown. セル40からセル44はいずれも,「請求項1〜4」のいずれかに対応する小面積伝送ゲートセルである。 Both cell 44 from the cell 40, is a small area transmission gate cells corresponding to one of "claims 1 to 4". 図21の場合,セル40は「請求項4」に対応し,セル41からセル44 For Figure 21, the cell 40 corresponds to "claim 4", a cell from the cell 41 44
はいずれも「請求項2」に対応した小面積伝送ゲートセルであるが,セル41からセル44は相互にレイアウトの形態が少しずつ異なった例となっている。 Although a small area transmission gate cells corresponding to both "claim 2", the cell 44 from the cell 41 has a example embodiment of a layout to each other it is slightly different. つぎに,これらのセルを隣同士の隙間がないように一列に配置する。 Next, place these cells in a row so that no gaps next to each other. このとき,これらのセルを用いてなるべく短い配線で所望の論理機能を実現できるようにセルの配置順序を決めることが望ましい。 In this case, it is desirable to determine the arrangement order of the cell so that it can achieve a desired logic function in as short as possible wiring using these cells. 図22は,図21に示した5個のセルを隙間がないように一列に配置したものである。 Figure 22 is arranged in a row so that no gap five cell shown in FIG. 21.
これらのセルを用いて構成可能な回路であってかつパストランジスタ論理の論理設計における高機能な論理設計単位として利用できる回路の一つを図24に示す。 One circuit that can be used as a highly functional logic design units in a circuit configurable and pass-transistor logic of the logic design using these cells are shown in Figure 24. これは2入力1出力セレクタを木状に配置し出力緩衝用CM This 2-input 1-output selector arranged in a tree-like output buffering CM
OSインバータゲートを設けた回路である。 A circuit in which a OS inverter gate. 図24の回路を実現すべく図22のレイアウトにセル間配線を追加したものが図23である。 Obtained by adding the inter-cell wiring layout of FIG. 22 to realize the circuit in Figure 24 is Figure 23. パストランジスタ論理の設計における高機能な論理設計単位として利用可能な回路は多種類あり,そのほとんどすべてが「請求項1〜4」に対応する小面積伝送ゲートセルの組合せで実現可能である。 There circuitry variety available as a high-performance logic design unit in the pass transistor logic design can be realized by a combination of small area transmission gate cells that almost all correspond to "claim 1".

【0044】つぎに「請求項7」に対応する実施の形態について図25〜27を用いて説明する。 [0044] Next, embodiments corresponding to "claim 7" will be described with reference to FIG. 25-27. 図25には複数のセルのレイアウト図が併記してある。 Layout diagram of a plurality of cells in FIG. 25 are also shown. セル51からセル53はいずれも,「請求項1〜4」のいずれかに対応する小面積伝送ゲートセルであり,セル50はCMO Both cell 53 from the cell 51, a small area transmission gate cells corresponding to one of "claims 1 to 4", the cell 50 is CMO
Sゲートセルである。 Is S gate cells. 図25の例では,セル51からセル53はいずれも「請求項2」に対応した小面積伝送ゲートセルであり,セル50はCMOSインバータゲートセルである。 In the example of FIG. 25, cell 53 is a small area transmission gate cells corresponding to both "claim 2" from the cell 51, the cell 50 is a CMOS inverter gate cell. つぎに,これらのセルを隣同士の隙間がないように一列に配置する。 Next, place these cells in a row so that no gaps next to each other. このとき,これらのセルを用いてなるべく短い配線で所望の論理機能を実現できるようにセルの配置順序を決めることが望ましい。 In this case, it is desirable to determine the arrangement order of the cell so that it can achieve a desired logic function in as short as possible wiring using these cells. 図26 Figure 26
は,図25に示した4個のセルを隙間がないように一列に配置し,さらにセル間の配線を施して図27の回路を実現したものである。 It is arranged in a row so that no gap four cell shown in FIG. 25 is obtained by realizing the circuit of Figure 27 further subjected to wiring between cells. 図27の回路は,パストランジスタ論理を設計する際に高機能な論理設計単位として利用される回路の一つであり,2入力1出力セレクタを木状に配置し出力緩衝用CMOSインバータゲートを設けたものである。 Circuit of Figure 27 is one circuit to be used as a high-performance logic design units when designing the pass transistor logic, 2 input 1 output selector arranged in a tree shape is provided an output buffer for CMOS inverter gate those were. 出力緩衝用CMOSインバータゲートとして,大きいトランジスタを使用したCMOSインバータゲートセル50を採用することで,出力の駆動能力を高めた例となっている。 An output buffer for CMOS inverter gate, by adopting the CMOS inverter gate cell 50 using a large transistor, which is an example with increased output drive capability. 「請求項1〜4」に対応する小面積伝送ゲートセルとCMOSゲートセルの組合せにより,高機能な論理設計単位として利用し得る多くの有用なセルを実現可能である。 The combination of small area transmission gate cell and CMOS gate cells corresponding to "claim 1", it is possible to realize a number of useful cells may be utilized as a logic design unit sophisticated.

【0045】つぎに第一の実施の形態について述べる。 The described first embodiment in the following.
「請求項1〜4」に対応する小面積伝送ゲートセルのうちから所望の論理機能を構成するに必要な複数個のセルを選択する。 Selecting a plurality of cells needed to configure the desired logic function from among the small area transmission gate cells corresponding to "claim 1". 該複数個のセルとして,例えば図21に示すセル40から44があるとき,それらを図22に例示するように一列に配置する。 As the plurality several cells, when there is 44 from the cell 40 shown in FIG. 21, for example, placing them in a row as illustrated in FIG. 22. このとき所望の論理機能を構成するに必要なセル間配線がなるべく短くなるように該複数個のセルの配置順序を決める。 In this case determines the arrangement order of the plurality of cells so that inter-cell wiring required becomes as short as possible to constitute a desired logic function. つぎに所望の論理機能を構成するに必要なセル間配線を施す。 Then subjected to inter-cell wiring needed to configure the desired logic function. 図22に示した配置結果にセル間配線を施した例が図23である。 Example that a wiring between cells in the arrangement result shown in FIG. 22 is a diagram 23.
以上の手順により,所望の論理機能を有する新たなセルを構成する。 By the above procedure, it constitutes a new cell with a desired logic function.

【0046】つぎに第二の実施の形態について述べる。 The described second embodiment to the next.
所望の論理機能を構成するに必要な複数個のセルとして, 「請求項1〜4」 に対応する小面積伝送ゲートセルのうちから1個以上と,CMOSゲートセルのうちから1個以上を選択する。 As a plurality of cells needed to configure the desired logic function, selecting the one or more from among the small area transmission gate cells corresponding to "claim 1", one or more from among the CMOS gate cells. 該複数個のセルを一列に配置したのち,所望の論理機能を構成するに必要なセル間配線を施す。 After the plurality several cells are arranged in a row is subjected to inter-cell wiring needed to configure the desired logic function. 配置方法としては,該複数個のセルとして例えば図25に示すセル50 53があるとき,それらを図2 As an arrangement method, when there is a cell 50-53 shown in FIG. 25, for example, as a plurality several cells, they 2
6に例示するように一列に配置する。 As exemplified in 6 arranged in a row. このとき,所望の論理機能を構成するに必要なセル間配線がなるベく短くなるように該複数個のセルの配置順序を決める。 In this case, determine the arrangement order of the vector shortened so as to the plurality several cells comprising the cell-to-cell routing needed to configure the desired logic function. 図26 Figure 26
は,セル間配線まで済ませた例である。 Is an example in which finished until inter-cell wiring. 以上の手順により,所望の論理機能を有する新たなセルを構成すること By the above procedure, configuring the new cell with the desired logic function
もできる。 It can also be.

【0047】つぎに 「請求項 」 に対応する実施の形態について述べる。 Next described embodiments corresponding to "claim 8." 所望の機能を有するLSIを実現するに必要なセルを 「請求項1〜7」 に記載のセルとCMO Cells and CMO described cells necessary "claims 1-7" to realize an LSI having a desired function
Sセルライブラリの双方のうちから選択し,これら複数個のセルをスタンダードセル方式にてレイアウトする。 Select from among both the S cell library, laying these plurality of cells in a standard cell type.
すなわち,該複数個のセルを,互いに平行な複数本のセル列に配置し,所望の論理を構成するに必要なセル間配線と全セルへの電源供給配線を施す。 That is, the plurality several cells, placed in cell row of parallel plural mutually performs power supply wiring to the inter-cell wiring and all cells needed to configure the desired logic. こうして得られたレイアウトをブロックとして,それを単独で用いるかまたは他のブロックと混在させ相互配線を施し,最後に外部接続用パッドヘの配線を行うことでLSIチップ全体のレイアウトを得る。 As a block layout thus obtained, it performs or otherwise block the interconnection to mix used alone, give a LSI chip overall layout last to perform wiring for external connection Paddohe.

【0048】以下,本発明の具体的な実施例について詳細に説明する。 [0048] Hereinafter, will be described in detail specific embodiments of the present invention.

【0049】まず,「請求項2」に対応する実施例について説明する。 Firstly, a description will be given of an embodiment corresponding to "claim 2". 「請求項2」に対応する実施例はすべて,図1に示す2入力1出力セレクタの回路を小面積伝送ゲートセルとして実現したものである。 Example corresponding to "claim 2" are all those that achieves circuit having two inputs and one output selector shown in Figure 1 as a small area transmission gate cells. 「請求項2」 "Claim 2"
に対応する第一の実施例について,図9から図12を用いて詳細に説明する。 For the first embodiment corresponding to, it will be described in detail with reference to FIGS. 9 to 12. 図9から図12はセルのレイアウト図面であり,図9はウェルと拡散領域とゲートポリシリコン配線を示し,図10はセルのレイアウト図全体を示し,図11は図10におけるアルミ第一層配線のみを示し,図12は同じくアルミ第二層配線のみを示す。 FIGS. 9 to 12 is a layout drawing of a cell, FIG. 9 shows the well and the diffusion region and the gate polysilicon wiring 10 shows an overall layout diagram of a cell, FIG. 11 is a first layer wiring of aluminum in FIG. 10 show only, Figure 12 also shows only aluminum second layer wiring.

【0050】まず図9にしたがって説明する。 [0050] First will be described with reference to FIG. 9. P型MO P-type MO
Sトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 S within the well 16 for forming a transistor provided between the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に,第三の拡散領域13と第四の拡散領域14を設ける。 Then the bottom of the well 16 on a by and layout drawings an external well 16, providing a third diffusion region 13 a fourth diffusion region 14. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13. つぎに第一の拡散領域11上に1個のP型MOSトランジスタ1を設け,第二の拡散領域12上に2個の互いに隣接するP型MOSトランジスタ3,5を設け,第三の拡散領域13 Then one of the P-type MOS transistor 1 is provided on the first diffusion region 11, a P-type MOS transistor 3, 5 in which two adjacent each other on the second diffusion region 12 is provided, the third diffusion region 13
上に2個の互いに隣接するN型MOSトランジスタ4, N-type MOS transistor 4 in which two adjacent above,
6を設け,第四の拡散領域14上に1個のN型MOSトランジスタ2を設ける。 6 is provided, one N-type MOS transistor 2 provided on the fourth diffusion region 14. このとき,4個のMOSトランジスタ1,2,3,6が1本のゲートポリシリコン配線15を共有する構造とする。 In this case, a structure in which four MOS transistors 1, 2, 3, and 6 share one gate polysilicon wiring 15.

【0051】以上のようにして設けたMOSトランジスタにより,図1に示す2入力1出力セレクタを構成する。 [0051] By the above manner provided a MOS transistor, constituting the two inputs and one output selector shown in FIG. まず,P型MOSトランジスタ1とN型MOSトランジスタ2を用いてCMOSインバータゲート20を構成する。 First, a CMOS inverter gate 20 with P-type MOS transistor 1 and the N-type MOS transistor 2. このための配線について,図10から図13を用いて説明する。 Wiring for this will be described with reference to FIGS. 10 to 13. アルミ第一層配線30,31はCMO Aluminum first layer wiring 30 and 31 CMO
Sインバータゲート20の電源配線である。 A power source wiring S inverter gate 20. ここで拡散領域コンタクト609は,アルミ第一層配線と拡散領域を接続する。 Here the diffusion region contact 609 connects the diffusion region and the aluminum first layer wiring. CMOSインバータゲート20のゲート入力配線は,ゲートポリシリコン配線15により実現されており,信号入力は図10のA点に与える。 Gate input line of the CMOS inverter gate 20 is implemented by a gate polysilicon wiring 15, the signal input to an A point in FIG. 10. CMOSインバータゲート20の出力配線は,アルミ第一層配線3 Output wiring of the CMOS inverter gate 20, an aluminum first layer wirings 3
2,33とゲートポリシリコン配線34によっている。 It is the 2, 33 and the gate polysilicon wiring 34.
ここでポリシリコンコンタクト610は,アルミ第一層配線とゲートポリシリコン配線を接続する。 Here polysilicon contact 610 connects the first layer wiring and the gate polysilicon wiring of aluminum. つぎにP型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成する。 Then it constitutes the first CMOS transmission gate 21 by P-type MOS transistor 3 and the N-type MOS transistor 4. このための配線として,入力Bの配線にはアルミ第一層配線35 As a wiring for the first layer aluminum to the input B Wiring 35
を用い,出力Yの配線には,アルミ第二層配線36を用いる。 The used, the wiring of the output Y, using the aluminum second layer wiring 36. ここでビアホール611は,アルミ第二層配線とアルミ第一層配線を接続する。 Here via hole 611 connects the aluminum second layer wiring and aluminum first layer wiring. つぎにP型MOSトランジスタ5とN型MOSトランジスタ6により第二のCM Then the second CM by P-type MOS transistor 5 and the N-type MOS transistor 6
OS伝送ゲート22を構成する。 To configure the OS transmission gate 22. このための配線として,入力Cの配線にはアルミ第二層配線37とアルミ第一層配線38を用いる。 As wiring for this, the wiring of the input C using the aluminum second layer wiring 37 and aluminum first layer wiring 38. 出力Yの配線はアルミ第二層配線36が兼ねる。 Wiring of the output Y also serves as an aluminum second layer wiring 36. CMOSインバータゲート20の出力とMOSトランジスタ4および5のゲート入力を接続する結線は,CMOSインバータゲート20の出力配線であるアルミ第一層配線32,33とゲートポリシリコン配線34が兼ねている。 Connection for connecting the gate input of the output and the MOS transistor 4 and 5 of the CMOS inverter gate 20, an aluminum first layer wiring 32, 33 and the gate polysilicon wiring 34 also functions as an output wiring of the CMOS inverter gate 20. また入力AとMOSトランジスタ3および6のゲート入力を接続する結線は,ゲートポリシリコン配線15が兼ねている。 The connection for connecting the gate input of the input A and MOS transistors 3 and 6, a gate polysilicon wiring 15 also serves. 以上により,CMO By the above, CMO
Sインバータゲート20と第一のCMOS伝送ゲート2 S inverter gate 20 and the first CMOS transmission gate 2
1と第二のCMOS伝送ゲート22からなる2入力1出力セレクタを得る。 1 and obtain a 2-input 1-output selector consisting of a second CMOS transmission gate 22. 拡散領域11から14の配置の工夫と,ゲートポリシリコン配線15を4個のMOSトランジスタ1,2,3,6に共用させることで小面積の伝送ゲートセルを実現している。 And devising the arrangement of the diffusion regions 11 14, and to achieve a transmission gate cell having a small area by causing shared gate polysilicon wiring 15 to the four MOS transistors 1, 2, 3, 6.

【0052】つぎに「請求項2」に対応する第二から第四の実施例について,図28から図30を用いて説明する。 Next the second from the fourth embodiment corresponding to "claim 2" will be described with reference to FIG. 30 from FIG. 28. 図28は,図10の左右方向の配置を逆転させた実施例である。 Figure 28 shows an embodiment in which reversed the placement of the right and left directions in FIG. 10. 図29は図10におけるウェル16の位置だけを保存し,図10におけるウェル16以外の配置を上下に逆転させた実施例である。 Figure 29 saves only the position of the well 16 in FIG. 10, an embodiment in which reversed the arrangement other than the well 16 in FIG. 10 vertically. 図30は,図29の左右方向の配置を逆転させた実施例である。 Figure 30 shows an embodiment in which reversed the placement of the right and left directions in FIG. 29. 図28から図30のいずれも,図1に示した2入力1出力セレクタの機能を実現している点は,図10とまったく同じである。 Both Figures 28 in FIG. 30, that realizes a function of two inputs and one output selector shown in Figure 1 is identical to FIG. 10. 以上のように配置の異なる複数のセルをあらかじめ用意しておくことにより,「請求項6」および「請求項7」の実施が容易となる。 By previously providing a plurality of cells having different arrangements of the above, it is easy to practice of "6." and "7.".

【0053】つぎに「請求項2」に対応する第五の実施例について,図31から図34を用いて説明する。 [0053] Next, a fifth embodiment corresponding to "claim 2" will be described with reference to FIG. 34 from FIG. 31. 図3 Figure 3
1から図34はセルのレイアウト図面であり,図31はウェルと拡散領域とゲートポリシリコン配線を示し,図32はセルのレイアウト図全体を示し,図33は図32 Figure 34 1 is a layout diagram of a cell, FIG. 31 shows the well and the diffusion region and the gate polysilicon wiring, Fig. 32 shows the overall layout diagram of a cell, FIG. 33 FIG. 32
におけるアルミ第一層配線のみを示し,図34は同じくアルミ第二層配線のみを示す。 Shows only aluminum first layer wiring in FIG. 34 also shows only aluminum second layer wiring. 本実施例も,図1に示す2入力1出力セレクタの機能を実現した小面積伝送ゲートセルであることにかわりはない。 This embodiment is also not still a small area transmission gate cells which realizes the functions of the two inputs and one output selector shown in FIG. 「請求項2」に対応した第一の実施例である図9および図10との違いは以下のとおりである。 The difference between FIGS. 9 and 10 is a first embodiment corresponding to "claim 2" is as follows. 図31においては,ゲートポリシリコン配線15を折り曲げて配置している点が図9と異なる。 In FIG. 31, that are arranged by bending a gate polysilicon wiring 15 is different from FIG. これにより,図32から図34において,B入力の配線をアルミ第一層配線61として,またC入力の配線をアルミ第二層配線62として,それぞれ最短距離で結ぶことが可能となっており,CMOS伝送ゲート入力部のアルミ配線容量を減少させた点で優れた小面積伝送ゲートセルとなっている。 Thus, in FIG. 34 from FIG. 32, the wiring of the B input as aluminum first layer wiring 61, also wiring C input as an aluminum second layer wiring 62, and respectively become possible to connect the shortest distance, and has a small area transmission gate cells excellent in terms of reduced aluminum wiring capacitance of the CMOS transmission gate input. 拡散領域およびトランジスタの番号は,「請求項2」に対応した第一の実施例における説明で用いた番号とすべて対応しており,配線の設け方のみが異なっている。 Number of diffusion regions and transistors, "claim 2" correspond all the numbers used in the description of the first embodiment corresponding to only method of providing the wiring is different. 配線で異なる点について補足するならば,図9におけるゲートポリシリコン配線34が, If supplementary different points in the wiring, a gate polysilicon wiring 34 in FIG. 9,
図31では2本のゲートポリシリコン配線63,64に分断されたことから,ゲートポリシリコン配線63と6 From what has been divided into the gate polysilicon wiring 63 and 64 of the two in FIG. 31, a gate polysilicon wiring 63 and 6
4を接続するとともにCMOSインバータゲート20の出力配線でもあるアルミ第二層配線65を設けている。 4 with connecting is provided an aluminum second layer wiring 65, which is also the output wiring of the CMOS inverter gate 20.
なお,すべての配線については図31,図33および図34により,図1の回路構成との対応が容易に確認できる。 Incidentally, FIG. 31 for all wires, by 33 and 34, can respond easily check the circuit arrangement of FIG. 図32においては,ゲートポリシリコン配線15における入力Aの位置が,拡散領域13と拡散領域14の間に挟まれた配置となっている。 In Figure 32, the position of the input A of the gate polysilicon wire 15, has a configuration which is sandwiched between the diffusion region 13 and the diffusion region 14. このため,MOSトランジスタ4および6のゲート幅をこれより大きくできない。 Therefore, not be greater than this the gate width of the MOS transistors 4 and 6. 大きくするとセル高さ(上下方向の長さ)も大きくなってしまうためである。 Increasing cell height (length in the vertical direction) is because increased. 一方図9の配置では,MOS While in the arrangement of FIG. 9, MOS
トランジスタ4および6,MOSトランジスタ3および5とも,配線をまったく変えないままでゲート幅をさらに大きくすることができ,すなわちCMOS伝送ゲートの出力駆動能力を調整し易いセルとなっていて,この点は図9に示した実施例が優れている。 Transistors 4 and 6, MOS transistors 3 and 5 both wires can be further increased gate width without changing at all, i.e., have a likely cell to adjust the output drive capability of CMOS transmission gates, this point embodiment shown in FIG. 9 is superior.

【0054】つぎに「請求項2」に対応する第六から第八の実施例について,図35から図37を用いて説明する。 Next the sixth from the eighth embodiment corresponding to the "second aspect", will be described with reference to FIG. 37 from FIG. 35. 図35は,図32の左右方向の配置を逆転させ,入力Cの配線のみをアルミ第一層配線へと変更したた実施例である。 Figure 35 is reversed in the lateral direction of the arrangement of FIG. 32, only the wiring of the input C is an embodiment in which was changed to the aluminum first layer wiring. 図36は図32におけるウェル16の位置だけを保存し,図32におけるウェル16以外の配置を上下に逆転させ,入力Cの配線をアルミ第一層配線に変えた実施例である。 Figure 36 saves only the position of the well 16 in FIG. 32, to reverse the arrangement other than the well 16 in FIG. 32 up and down, the wiring of the input C is an example of changing the first layer wiring aluminum. 図37は,図36の左右方向の配置を逆転させた実施例である。 Figure 37 shows an embodiment in which reversed the left-right direction of the arrangement of Figure 36. 図35から図37のいずれも,図1に示した2入力1出力セレクタの機能を実現している点は,図32とまったく同じである。 Both Figures 35 37, that realizes a function of two inputs and one output selector shown in Figure 1 is identical to FIG. 32. 以上のように配置の異なる複数のセルをあらかじめ用意しておくことにより,「請求項6」および「請求項7」の実施が容易となる。 By previously providing a plurality of cells having different arrangements of the above, it is easy to practice of "6." and "7.".

【0055】つぎに「請求項2」に対応する第九の実施例について図38から図41を用いて説明する。 Next will be described with reference from FIGS. 38 to FIG. 41 for the ninth embodiment corresponding to "claim 2". 図38 Figure 38
から図41はセルのレイアウト図面であり,図38はウェルと拡散領域とゲートポリシリコン配線を示し,図3 Figures 41 is a layout drawing of a cell, FIG. 38 shows the well and the diffusion region and the gate polysilicon wire, 3
9はセルのレイアウト図全体を示し,図40は図39におけるアルミ第一層配線のみを示し,図41は同じくアルミ第二層配線のみを示す。 9 shows the overall layout diagram of a cell, FIG. 40 shows only the first layer wiring of aluminum in FIG. 39, FIG. 41 also shows only aluminum second layer wiring. 本実施例も,図1に示す2 This embodiment is also 2 shown in FIG. 1
入力1出力セレクタの機能を実現した小面積伝送ゲートセルであることにかわりはない。 The fact remains that realizes the functions of the input one-output selector is a small area transmission gate cells. 「請求項2」に対応した第八の実施例である図37との違いは以下のとおりである。 The difference between FIG. 37 is a eighth embodiment corresponding to "claim 2" is as follows. 図38から図41における最大の違いは,セル高さ(セルの図面上の上下方向の長さ)が図37に比べて小さいことである。 The biggest difference in FIG. 41 from FIG. 38, cell height (length in the vertical direction on the cells of the drawing) is smaller than in FIG. 37. すなわちセル面積のさらに小さい小面積伝送ゲートセルの実施例となっている。 That has become the embodiment of smaller small area transmission gate cells in cell area. セル高さを小さくしたことにより,拡散領域11の形状が変わっており,さらに入力Aの接続位置もわずかに移動しているが,すべての配線については図37と容易に対応のとれる構造となっている。 By having a smaller cell height, and changes the shape of the diffusion region 11, but is moving further slightly connection position of the input A, it is for all the wires and Figure 37 is readily paired take structure ing.

【0056】つぎに「請求項3」に対応する第一の実施例について,図13から図16を用いて説明する。 [0056] Next, a first embodiment corresponding to "Claim 3" will be described with reference to FIGS. 13 to 16. 本実施例は,図2に示したとおりの,入力の一方を反転入力とした2入力1出力セレクタを小面積伝送ゲートセルとして実現したものである。 This embodiment is an implementation as shown in Figure 2, the two inputs and one output selector and the inverting input of one input as a small area transmission gate cells. 図13から図16はセルのレイアウト図面であり,図13はウェルと拡散領域とゲートポリシリコン配線を示し,図14はセルのレイアウト図全体を示し,図15は図14におけるアルミ第一層配線のみを示し,図16は同じくアルミ第二層配線のみを示す。 Figure 16 Figure 13 is a layout drawing of a cell, FIG. 13 shows the well and the diffusion region and the gate polysilicon wiring 14 shows an overall layout diagram of a cell, FIG. 15 is the first layer wiring aluminum in FIG 14 show only, Figure 16 also shows only the aluminum second layer wiring. 図13から図15の主要部は,「請求項2」に対応した第五の実施例である図31から図34と同じであり,違っているのは以下の点のみである。 Main part of FIGS. 13 to 15 are the same as the fifth 34 from FIG. 31 is an embodiment of a corresponding to "claim 2", unlike What is only the following points. すなわち,M In other words, M
OSトランジスタ7,8を形成するために拡散領域1 Diffusion region to form an OS transistors 7 and 8 1
2,13を拡張したこと,ゲートポリシリコン配線66 2,13 that extends, the gate polysilicon wiring 66
を設けMOSトランジスタ7,8を形成したこと,MO The providing to the formation of the MOS transistor 7,8, MO
Sトランジスタ7,8により第二のCMOSインバータゲート23を構成し,そのための電源配線67,68を設けたことである。 A second CMOS inverter gate 23 is constituted by S transistors 7 and 8, is that of providing a power supply wiring 67 and 68 for that purpose. これはすなわち,図31から図34 This means that, FIGS. 31 34
に示した2入力1出力セレクタの小面積伝送ゲートセルに対し,MOSトランジスタ7,8からなる第二のCM To a small area transmission gate cells having two inputs and one output selector shown in the second CM including MOS transistors 7 and 8
OSインバータゲート23を付加することで,入力の一方を反転入力とした2入力1出力セレクタを実現したものである。 By adding the OS inverter gate 23, which realizes a two-input one-output selectors and inverting inputs one input. とくに本実施例の場合,第二のCMOSインバータゲート23の出力配線は,CMOS伝送ゲート2 Especially in the case of this embodiment, the output lines of the second CMOS inverter gate 23, CMOS transmission gates 2
1の入力配線69が兼ねており,最小限の配線で図2の回路に対応した小面積伝送ゲートセルを実現した例となっている。 Also it serves as one of the input lines 69, which is an example of realizing the small area transmission gate cells corresponding to the circuit of Figure 2 with a minimum of wiring.

【0057】つぎに「請求項3」に対応した第二の実施例について,図42および図43を用いて説明する。 [0057] Next, a second embodiment corresponding to "Claim 3" will be described with reference to FIGS. 42 and 43. 本実施例は,図2における第二のCMOSインバータゲート23をC入力の側に移動させた回路構成の小面積伝送ゲートセルである。 This embodiment is a small area transmission gate cell of the second CMOS inverter gate 23 of the circuit arrangement is moved to the side of the C input in FIG. 図42と図43はセルのレイアウト図面であり,図42はウェルと拡散領域とゲートポリシリコン配線を示し,図43はセルのレイアウト図全体を示す。 Figure 42 and Figure 43 is a layout drawing of a cell, FIG. 42 shows the well and the diffusion region and the gate polysilicon wiring 43 shows an overall layout diagram of a cell. 図42を「請求項3」に対応する第一の実施例の図13と比較すると,第二のCMOSインバータゲート23を構成するMOSトランジスタ7,8の位置が,拡散領域12,13の右端から左端に移動した点が異なっており,それにともなって図43における配線も図14 When Figure 42 is compared with FIG. 13 of the first embodiment corresponding to "Claim 3", the position of the MOS transistors 7 and 8 constituting the second CMOS inverter gate 23, from the right end of the diffusion regions 12 and 13 has different point moves to the left end, and therewith also the wiring in FIG. 43 FIG. 14
に対して移動したものとなっている。 It has become a thing that has moved against.

【0058】つぎに「請求項4」に対応した第一の実施例について図17から図20を用いて説明する。 Next will be explained with reference to FIGS. 17 to 20 for the first embodiment corresponding to "claim 4". 本実施例は,図3に示した出力緩衝用CMOSインバータゲート付き2入力1出力セレクタに対応した小面積伝送ゲートセルである。 This embodiment is a small area transmission gate cells corresponding to two inputs and one output selector with an output buffer for CMOS inverter gate shown in FIG. 図17から図20はセルのレイアウト図面であり,図17はウェルと拡散領域とゲートポリシリコン配線を示し,図18はセルのレイアウト図全体を示し,図19は図18におけるアルミ第一層配線のみを示し,図20は同じくアルミ第二層配線のみを示す。 Figure 20 Figure 17 is a layout drawing of a cell, FIG. 17 shows the well and the diffusion region and the gate polysilicon wiring 18 shows an overall layout diagram of a cell, FIG. 19 is a first layer wiring of aluminum in FIG 18 show only, Figure 20 also shows only aluminum second layer wiring.

【0059】まず図17にしたがって説明する。 [0059] First will be described with reference to FIG. 17. P型M P-type M
OSトランジスタを形成するためのウェル16の内部に第一の拡散領域11と第二の拡散領域12を設ける。 OS transistor inside the well 16 to form the provided the first diffusion region 11 and the second diffusion region 12. このときレイアウト図面上でウェル16を上に配置したときに,第二の拡散領域12が第一の拡散領域11の下部に来るように配置する。 The well 16 on the layout drawing this time when placed above the second diffusion region 12 is arranged to come to the lower part of the first diffusion region 11. つぎにウェル16の外部であってかつレイアウト図面上におけるウェル16の下部に, Next and an external well 16 at the bottom of the well 16 on the layout drawings,
第三の拡散領域13と第四の拡散領域14を設ける。 A third diffusion region 13 and fourth diffusion region 14 is provided. このときレイアウト図面上で第四の拡散領域14が第三の拡散領域13の下部に来るよう配置する。 At this time the fourth diffusion region 14 on the layout drawing is arranged to come to the bottom of the third diffusion region 13. つぎに第一の拡散領域11上に互いに隣接する2個のP型MOSトランジスタ1,9を設け,第二の拡散領域12上に互いに隣接する2個P型MOSトランジスタ3,5を設け,第三の拡散領域13上に互いに隣接する2個のN型MOS Next provided a first diffusion region 11 two P-type MOS transistor 1,9 adjacent to each other on, provided the two P-type MOS transistor 3, 5 adjacent to each other on the second diffusion region 12, the two N-type MOS adjacent to each other on third diffusion region 13
トランジスタ4,6を設け,第四の拡散領域14上に互いに隣接する2個のN型MOSトランジスタ2,10を設ける。 The transistors 4 and 6 is provided, providing the two N-type MOS transistor 2, 10 adjacent to each other on the fourth diffusion region 14. このとき,4個のMOSトランジスタ1,2, In this case, four MOS transistors 1 and 2,
3,6が1本のゲートポリシリコン配線15を共有する構造とする。 3,6 is a structure to share one gate polysilicon wiring 15.

【0060】以上のようにして設けたMOSトランジスタにより,図3に示したとおりの,出力緩衝用CMOS [0060] The MOS transistor provided as described above, as shown in Figure 3, the output buffers for CMOS
インバータゲート付き2入力1出力セレクタを構成する。 Constituting two inputs and one output selector with inverter gates. まず,P型MOSトランジスタ1とN型MOSトランジスタ2によりCMOSインバータゲート20を構成し,P型MOSトランジスタ3とN型MOSトランジスタ4により第一のCMOS伝送ゲート21を構成し,P First, the P-type MOS transistor 1 and the N-type MOS transistor 2 constitute a CMOS inverter gate 20 constitute a first CMOS transmission gate 21 by P-type MOS transistor 3 and the N-type MOS transistor 4, P
型MOSトランジスタ5とN型MOSトランジスタ6により第二のCMOS伝送ゲート22を構成し,かつCM The type MOS transistor 5 and the N-type MOS transistor 6 constitute a second CMOS transmission gate 22, and CM
OSインバータゲート20と第一のCMOS伝送ゲート21と第二のCMOS伝送ゲート22により2入力1出力セレクタを構成する。 The OS inverter gate 20 and the first CMOS transmission gate 21 by a second CMOS transmission gate 22 constitute a two-input one-output selectors. 以上を実現するための配線は, Wiring for realizing the above,
「請求項2」に対応した第四の実施例である図30の配線とほとんど同じであり,CMOS伝送ゲート21のB It is almost the wiring of FIG. 30 is a fourth embodiment corresponding to "claim 2" the same, the CMOS transmission gate 21 B
入力配線70の形状のみが図30とは異なっている。 Only the shape of the input wiring 70 is different from FIG. 30. つぎに,MOSトランジスタ9,10により出力緩衝用C Then, C output buffer MOS transistors 9 and 10
MOSインバータゲート24を構成する。 Constitute a MOS inverter gate 24. アルミ第一層配線71,72は,出力緩衝用CMOSインバータゲート24とCMOSインバータゲート20に共通の電源配線である。 Aluminum first layer wiring 71 and 72 is a common power supply line to the output buffer for the CMOS inverter gate 24 and the CMOS inverter gate 20. また,出力緩衝用CMOSインバータゲート24のゲート入力配線としてゲートポリシリコン配線7 The gate polysilicon wiring 7 as a gate input line of the output buffer for the CMOS inverter gate 24
3を設け,出力緩衝用CMOSインバータゲート24の出力配線としてアルミ第二層配線74を設けている。 3 is provided, the aluminum second layer wiring 74 is provided as an output line of the output buffer for CMOS inverter gate 24. さらに2入力1出力セレクタの出力と出力緩衝用CMOS Further 2 input 1 and the output of the output selector output buffering CMOS
インバータゲート24のゲート入力との間をアルミ第一層配線75で結ぶことにより,出力緩衝用CMOSインバータゲート付き2入力1出力セレクタの機能を持つ小面積伝送ゲートセルを構成している。 By connecting between the gate input of the inverter gate 24 in the first layer wiring 75 of aluminum, which constitutes a small area transmission gate cells having a function of an output buffer for CMOS inverter gate with two inputs and one output selector.

【0061】つぎに「請求項4」に対応した第二の実施例について図44から図47を用いて説明する。 Next will be explained with reference to FIG. 47 from FIG. 44 for the second embodiment corresponding to "claim 4". 本実施例は,図3に示した出力緩衝用CMOSインバータゲート付き2入力1出力セレクタに対応した小面積伝送ゲートセルである。 This embodiment is a small area transmission gate cells corresponding to two inputs and one output selector with an output buffer for CMOS inverter gate shown in FIG. 本実施例は,「請求項4」に対応した第一の実施例である図17から図20に対して以下の点が異なる。 This embodiment in the following points with respect to FIGS. 17 to 20 which is a first embodiment corresponding to "claim 4" are different. 最大の相違点は,出力緩衝用CMOSインバータゲート24を構成するMOSトランジスタ9,10のゲート幅が,図17に比べて大きいことであり,出力駆動能力を高めた構成となっている。 The main difference is, the gate width of the MOS transistors 9 and 10 constituting the output buffer for the CMOS inverter gate 24 is that larger than 17, has a configuration with increased output drive capability. それにともない,拡散領域の形状と配線の形状が変わっている。 Correspondingly, it has changed shapes of the wiring of the diffusion region. 図44から図47はセルのレイアウト図面であり,図44はウェルと拡散領域とゲートポリシリコン配線を示し,図45はセルのレイアウト図全体を示し,図46は図45におけるアルミ第一層配線のみを示し,図47は同じくアルミ第二層配線のみを示す。 Figure 47 Figures 44 is a layout drawing of a cell, FIG. 44 shows the well and the diffusion region and the gate polysilicon wiring, Fig. 45 shows the overall layout diagram of a cell, FIG. 46 is a first layer wiring of aluminum in FIG. 45 show only, Figure 47 is also shown only aluminum second layer wiring.

【0062】出力緩衝用CMOSインバータゲート24 [0062] The output buffer for the CMOS inverter gate 24
を構成するMOSトランジスタ9,10のゲート幅を大きくするための特徴的な構造について,図44を用いて説明する。 For characteristic structure for increasing the gate width of the MOS transistors 9 and 10 constituting a will be described with reference to FIG. 44. 図17との違いは,まず拡散領域11および14の左半分の高さ(図における上下方向の長さ)が大きいことであり,さらにMOSトランジスタ9,10部分のゲートポリシリコン配線73を屈曲させていることである。 The difference between FIG. 17 is firstly diffusion region 11 and 14 of the left half height (length in the vertical direction in the figure) is large, to further bend the gate polysilicon wiring 73 of the MOS transistors 9 and 10 parts and it is that it is. これによりMOSトランジスタ9,10のゲート幅を大きくするとともに,ゲートポリシリコン配線7 Thereby increasing the gate width of the MOS transistors 9 and 10 Thus, the gate polysilicon wiring 7
3と拡散領域12,13とのスペースを確保している。 3 to be secure a space between the diffusion regions 12 and 13.
また,ゲートポリシリコン配線73と2入力1出力セレクタの出力配線との接続位置が変わったために,ゲートポリシリコン配線15における入力Aの接続位置も変更している。 Moreover, because the connection positions of the gate polysilicon wiring 73 and the two inputs and one output selector output wiring is changed, it is changed also connected position of the input A of the gate polysilicon wiring 15. これらの変更にともない,アルミ第一層配線,アルミ第二層配線の形状も一部変化しているが,図19,図20におけるアルミ配線と図46,図47におけるアルミ配線は容易に対応がとれる。 With these changes, the aluminum first layer wiring, but has changed part the shape of the aluminum second layer wiring, 19, an aluminum wiring and 46 in FIG. 20, an aluminum wiring in FIG. 47 is easily handled take.

【0063】つぎに「請求項5」に対応する実施例について図48から図52を用いて説明する。 Next will be explained with reference to FIG. 52 from FIG. 48 for example corresponding to "claim 5". 本実施例は, The present embodiment,
「請求項3」に対応する小面積伝送ゲートセルを部分構造として含むセルである。 It is a cell that contains a small area transmission gate cells corresponding to "claim 3" as a partial structure. 本セルの機能は図52に示した反転出力を持つDラッチであり,CMOS伝送ゲートによる2入力1出力セレクタの応用の一つである。 Function of the cell is the D-latch having an inverted output as shown in FIG. 52, which is one of the applications of the two inputs and one output selector by CMOS transmission gates. G入力がハイ(電源電圧に等しい)のときD入力の値は反転されてQの否定出力にただちに伝えられる。 The value of the D input when the G input is high (equal to the supply voltage) is transmitted immediately to the negative output of the inverted Q. このときD In this case D
入力が変化すればQの否定出力も変化する。 Input Q negative output of also changes if the change. つぎにG入力がロー(ゼロボルト)に変わると,Qの否定出力は直前の値を保持し続ける。 Next, when the G input is changed to a low (zero volts), a negative output of the Q continues to hold the previous value. 図48から図51は本実施例のセルのレイアウト図面であり,図48はウェルと拡散領域とゲートポリシリコン配線を示し,図49はセルのレイアウト図全体を示し,図50は図49におけるアルミ第一層配線のみを示し,図51は同じくアルミ第二層配線のみを示す。 Figure 51 Figures 48 is a layout diagram of a cell of this embodiment, FIG. 48 shows the well and the diffusion region and the gate polysilicon wiring, Fig. 49 shows the overall layout diagram of a cell, FIG. 50 is aluminum in FIG. 49 shows only the first layer interconnection, Figure 51 also shows only aluminum second layer wiring. 図49のレイアウト図は,図14に示した「請求項3」に対応する第一の実施例のレイアウトを部分構造として含んでいる。 Layout diagram of FIG. 49 includes a layout of the first embodiment corresponding to FIG. 14, "3." as a partial structure. すなわち,図48および図49の中央から左側が図13および図14と対応しており,拡散領域11から14,MOSトランジスタ1から8,ゲートポリシリコン配線15,66について図13 That is, the left side from the center of FIG. 48 and FIG. 49 correspond to FIG 13 and FIG 14, the diffusion region 11 14, MOS transistor 1 to 8, the gate polysilicon wiring 15,66 13
と図48の間で容易に対応がとれる。 And easily handled can take between Figure 48. これらの部分が, These parts,
図52におけるCMOSインバータゲート20,23, CMOS inverter gate 20 and 23 in FIG. 52,
CMOS伝送ゲート21,22を構成している。 Constitute a CMOS transmission gates 21 and 22. 一方図48の右端部分は図13に対して拡張した部分であり, Whereas the right end portion of FIG. 48 is a portion which expands against Figure 13,
P型MOSトランジスタ80とN型MOSトランジスタ83により,図52における出力緩衝用CMOSインバータゲート25を構成しており,P型MOSトランジスタ81とN型MOSトランジスタ82により第三のCM The P-type MOS transistor 80 and N-type MOS transistor 83 constitute an output buffer for the CMOS inverter gate 25 in FIG. 52, the third CM by P-type MOS transistor 81 and N-type MOS transistor 82
OSインバータゲート26を構成している。 Constitute the OS inverter gate 26. 二つのCM Two of CM
OSインバータゲート25,26を構成するために,拡散領域12および13を変則的な形状に拡張している。 To configure the OS inverter gates 25 and 26, it extends the diffusion regions 12 and 13 in irregular shapes.
本実施例は「請求項3」に記載の小面積伝送ゲートセルを部分構造としてその拡散領域の一部を拡張および変形させ,新たなMOSトランジスタを形成することでより機能の高いセルを実現した例となっている。 This embodiment realizes a part of the diffusion region is extended and deformed, high cell a more function by forming a new MOS transistor as a partial structure a small area transmission gate cells according to "Claim 3" Example It has become. 本実施例以外にも,「請求項1」から「請求項4」に対応するセルを部分構造として含み,その拡散領域を拡張または変形してMOSトランジスタを追加することや,あるいはゲートポリシリコン配線を延長して新たなMOSトランジスタと共用させることによって,より高機能なセルを構成できることは明らかである。 Besides this embodiment, it includes a cell corresponding to "claim 4" "claim 1" as a partial structure, and it adds the MOS transistor extends or deforming the diffusion region or the gate polysilicon wiring by sharing a new MOS transistor for an extended, it is clear that you can configure more capable cell.

【0064】つぎに「請求項6」の実施例について述べる。 Next described for the embodiment of "claim 6". 「請求項6」に対応する第一の実施例は,「実施の形態」の項で図21から図24を用いて説明したとおりであり,説明は省略する。 First embodiment corresponding to "claim 6" are as described with reference to FIG. 24 from FIG. 21 in the "embodiment", explanation is omitted. つぎに図23のレイアウト図から図21におけるセル43,44を取り除くと,回路機能としては図27とまったく同じのセルが得られる。 Then upon removal of cells 43, 44 in FIG. 21 from the layout view of FIG 23, it is exactly the same cells as Fig. 27 is obtained as the circuit function.
すなわち,図27におけるCMOSインバータ50とC That, CMOS inverter 50 in FIG. 27 and C
MOS伝送ゲートの2入力1出力セレクタ51を合わせたものがセル40に対応し,図27の2入力1出力セレクタ52,53がセル41,42と対応する。 The combined two inputs and one output selector 51 of the MOS transmission gates corresponding to the cell 40, two inputs and one output selector 52 and 53 of FIG. 27 correspond to the cell 41. ただしセル40では出力駆動能力が小さいので利用上注意が必要である。 Is required on use note however cell 40 in the output drive capability is small. 以上に述べたセル40からセル42で構成される回路も,パストランジスタ論理の論理設計における高機能な論理設計単位として利用できるものの一つである。 Circuit composed of cells 40 in cell 42 described above is also one of those can be used as logic design units sophisticated in logic design of the pass transistor logic.

【0065】つぎに「請求項6」に対応するもう一つの実施例について,図53から図59を用いて説明する。 [0065] Next, another embodiment corresponding to "claim 6" will be described with reference to FIG. 59 from FIG. 53.
本実施例は,「請求項6」に対応する第一の実施例の拡張となっている。 This embodiment has an extension of the first embodiment corresponding to "claim 6". 図53には複数のセルのレイアウト図が併記してある。 Layout diagram of a plurality of cells in FIG. 53 are also shown. セル40からセル46はいずれも, Both cell 46 from the cell 40,
「請求項1〜4」のいずれかに対応する小面積伝送ゲートセルである。 Is a small area transmission gate cells corresponding to one of "claims 1 to 4". セル40は「請求項4」に対応し,セル41からセル46はいずれも「請求項2」に対応した小面積伝送ゲートセルであるが,セル41からセル46は相互にレイアウトの形態が少しずつ異なっている。 Cell 40 corresponds to "claim 4", from the cell 41 but the cell 46 is a small area transmission gate cells corresponding to both "claim 2", from the cell 41 cell 46 mutually have gradually form layout It is different. つぎに,これらのセルを隣同士の隙間がないように一列に配置する。 Next, place these cells in a row so that no gaps next to each other. このとき,これらのセルを用いてなるべく短い配線で所望の論理機能を実現できるようにセルの配置順序を決めることが望ましい。 In this case, it is desirable to determine the arrangement order of the cell so that it can achieve a desired logic function in as short as possible wiring using these cells. 図54は,図53に示した7個のセルを隙間がないように一列に配置したものである。 Figure 54 is one arranged in a row so that no gap seven cells shown in FIG. 53. これらのセルを用いて構成可能な回路であってかつパストランジスタ論理の論理設計における高機能な論理設計単位として利用できる回路の一つを図59に示す。 One circuit that can be used as a highly functional logic design units in a circuit configurable and pass-transistor logic of the logic design using these cells are shown in Figure 59.
これは2入力1出力セレクタを木状に配置し出力緩衝用CMOSインバータゲートを設けた回路である。 This is a circuit in which a 2-input 1-output selector arranged in a tree-like output buffering CMOS inverter gate. 図59 Figure 59
の回路を実現すべく図54のレイアウトにセル間配線を追加したものが図56である。 Obtained by adding the inter-cell wiring layout of FIG. 54 to realize a circuit is shown in FIG 56. 見易くするため,図56 For clarity, FIG. 56
から拡散領域とゲートポリシリコン配線を抜き出したものを図55に,アルミ第一層配線を抜き出したものを図57に,アルミ第二層配線を抜き出したものを図58に示す。 Figure 55 an extract diffusion region and the gate polysilicon wiring from Figure 57 that extracted aluminum first layer wiring is shown in FIG. 58 those extracted aluminum second layer wiring. ここで本実施例のもう一つの特徴を説明する。 Here will be described a further feature of the present embodiment. 図55における拡散領域90から103の高さ(図面上の上下方向の長さ)に着目すると,セル40の拡散領域9 Focusing on the height of the diffusion region 90 from 103 (the length in the vertical direction in the drawing) in FIG. 55, the diffusion of the cell 40 area 9
0,91の高さが最小であり,セル45,46の拡散領域100から103の高さが最大となっている。 Height of 0,91 is the minimum height from the diffusion region 100 of the cell 45, 46 103 is the largest. 拡散領域の高さが小さいと実現されるMOSトランジスタのゲート幅が小さくなり,拡散領域の高さが大きいと実現されるMOSトランジスタのゲート幅も大きくなる。 The gate width of the MOS transistor to be realized as the height of the diffusion region is small is reduced, the greater the gate width of the MOS transistor to be realized with a large height of the diffusion region. これらの拡散領域90から103は,図1または図3におけるCMOS伝送ゲート21,22を実現するのに用いられている。 These diffusion regions 90 103 is used to implement the CMOS transmission gates 21 and 22 in FIG. 1 or FIG. すなわち本実施例では,CMOS伝送ゲートに用いるMOSトランジスタのゲート幅を変えていて, That is, in this embodiment, though changing the gate width of the MOS transistor used in CMOS transmission gate,
もっとも出力に近いセル40内のCMOS伝送ゲートにおけるMOSトランジスタのゲート幅を最小とし,もっとも出力から遠いセル45および46内のCMOS伝送ゲートにおけるゲート幅を最大とし,それらの中間に位置するセルではゲート幅も中間値をとるようにしている。 The minimum gate width of the MOS transistor in the CMOS transmission gate in most cell 40 close to the output, the gate width is maximum at the CMOS transmission gate in most in distant cells 45 and 46 from the output, the gate in the cell located in their intermediate width have to assume an intermediate value. 以上のように異なるゲート幅を用いると,すべてのセルのCMOS伝送ゲートで同じゲート幅を用いる場合に比べて遅延電力積が改善され,高速動作の可能なセルが得られる。 With different gate widths as described above, the delay power product as compared with the case of using the same gate width CMOS transmission gates of all the cells is improved, it can be cells of the high-speed operation is obtained.

【0066】つぎに「請求項7」の実施例について述べる。 Next described for the embodiment of "claims 7". 「請求項7」に対応する第一の実施例は,「実施の形態」の項で図25から図27を用いて説明したとおりであり,説明は省略する。 First embodiment corresponding to "claim 7" are as described with reference to FIG. 27 from FIG. 25 in the "embodiment", explanation is omitted. つぎに図21におけるセル4 Then the cells 4 in FIG. 21
0を前記第一の実施例におけるセル50,51に置き換えたのち,セルの配置とセル間配線を施すことで,図2 0 After replacing the cells 50, 51 in the first embodiment, by applying the arrangement and wiring between cells of the cell, FIG. 2
4の回路と等価な機能を有するセルであってかつ出力緩衝用CMOSインバータゲートの出力駆動能力を高めたセルが得られる。 A cell having a fourth circuit equivalent functions and cell with increased output drive capability of the output buffer for the CMOS inverter gate is obtained. これも「請求項7」の実施例の一つとなる。 This is also one of the embodiment of "claims 7". また,図53におけるセル40を前記第一の実施例におけるセル50,51に置き換えたのち,セルの配置とセル間配線を施すことで,図59の回路と等価な機能を有するセルであってかつ出力緩衝用CMOSインバータゲートの出力,駆動能力を高めたセルが得られる。 Further, after replacing the cell 40 in Figure 53 to the cell 50, 51 in the first embodiment, by applying the arrangement and wiring between cells of the cell, a cell having a circuit equivalent to the function of FIG. 59 and the output of the output buffer for CMOS inverter gate, the cell having an increased driving ability is obtained.
これも「請求項7」の実施例の一つである。 This is also one embodiment of the "claims 7".

【0067】つぎに「請求項7」のもう一つの実施例について図60から図62を用いて説明する。 Next will be explained with reference to FIG. 62 from FIG. 60 for another embodiment of "claims 7". 本実施例は,「請求項2」に対応するセル56とCMOSのNA This embodiment of the cell 56 corresponding to "claim 2" CMOS NA
NDゲートセル55により,図62に示した出力イネーブル付き反転出力2入力1出力セレクタの回路機能を実現したものである。 The ND gate cell 55 is obtained by realizing the circuit functions of output enable-inverted output two inputs and one output selector shown in FIG. 62. すなわち,図60におけるセル55 That is, the cell 55 in FIG. 60
とセル56を隣同士の隙間がないように一列に配置し, And placing the cells 56 in a row so that no gaps next to each other,
さらにセル間の配線を施すことで図61のレイアウトを得る。 Obtaining a layout of Figure 61 by further performing wiring between cells. 本実施例のように,「請求項1〜4」に記載の小面積伝送ゲートセル1個以上とCMOSゲートセル1個以上を配置しセル間配線を施すことで,より高度な機能を持つ有用なセルを実現することができる。 As in this embodiment, "claims 1-4" in that subjected to a small area transmission gate cells between one or more and the CMOS gate cells 1 or more was placed cell lines described, useful cells with more advanced features it can be realized.

【0068】 [0068]

【発明の効果】本発明によれば,パストランジスタ論理を構成するための最小構成単位となる2入力1出力セレクタのセルをCMOS伝送ゲートを用いて実現する場合に,従来の技術に比べて小面積のセルが実現できる。 According to the present invention, the minimum unit to become two inputs and one cell of the output selector for constituting the pass transistor logic when implemented using CMOS transmission gates, small in comparison with the prior art cell of the area can be realized. 図70の従来の技術に基づくセルと,図10の本発明の実施によるセルを比べると,両者の機能が等しく図面の縮尺も同じであることから,本発明による面積を小さくする効果は明らかである。 A cell according to the prior art of FIG. 70, when comparing the cell according to an embodiment of the present invention in FIG. 10, since both the functions are also the same scale of the same drawing, the effect to reduce the area according to the invention is evident is there. 小面積のセルを用いてLSIを構成することでLSIのチップ面積が減少し,LSI製造コストが低減するとともにLSIの消費電力削減と動作速度向上の効果も期待できる。 It reduces the LSI chip area by configuring the LSI by using a cell having a small area can be expected an effect of reducing power consumption and operating speed increase of the LSI with LSI production cost is reduced.

【0069】別の言葉で説明するならば,低い電源電圧での動作に適ししたがって低消費電力LSIの実現を可能とするCMOS伝送ゲートに基づくパストランジスタ論理を用いる場合に,従来の技術によればセル面積が大きくなり主に製造コスト上昇の問題を抱えていたところが,本発明の実施により小面積のセルが可能となり,製造コスト上昇の問題を解決ないし軽減できる。 [0069] If described in another words, when using a pass transistor logic based on CMOS transmission gates suitable therefore to allow the realization of low power consumption LSI to operate at lower supply voltages, according to the conventional art When cell area had become a problem mainly manufacturing cost increases greatly, it is possible to cells having a small area by the practice of the present invention can solve or alleviate the problem of increase in manufacturing cost.

【0070】また本発明によれば,CMOS伝送ケートによる2入力1出力セレクタを部分構造として含む高機能なセルの構築が容易なことから,パストランジスタ論理の論理設計単位として使える高機能なセルの種類を容易に拡充できる。 [0070] According to the present invention, since the easy to build a highly functional cell comprising two inputs and one output selector by CMOS transmission locate as a partial structure, a highly functional cells that can be used as logic design unit of the pass transistor logic type can be easily expanded. 必要とされる高機能セルの準備が容易となることから,パストランジスタ論理の論理設計における設計効率が向上する。 Since it is easy to prepare highly functional cells required, thereby improving the design efficiency of the logic design of the pass-transistor logic. さらに,本発明によれば,図 Furthermore, according to the present invention, FIG.
21に示すようにセルを横一列に配置するとき,従来例 When placing the cell in a horizontal row as shown in 21, the prior art
の図70のようなセルを横一列に配置する場合に比べて As compared with the case of placing the cells, such as in Figure 70 in a horizontal row
横幅を小さくでき,このためセル間を相互接続するアル The width can be reduced, to interconnect Therefore cell Al
ミ配線長が短くなりアルミ配線部分のコンデンサ分が減 Reduction capacitor worth of aluminum wiring portion actual wiring length becomes shorter
少して,回路動作遅延の短縮に効果がある。 A little, there is an effect on the reduction of circuit operation delay. パストラン Passtran
ジスタ論理では,例えば図64では選択スイッチの出力 The register logic, for example, FIG. 64 the output of the selector switch
点517の配線,すなわちセル間を相互接統する配線の Wiring of the point 517, i.e. the mutual SeMMitsuru wiring between cells
コンデンサ分が大きいと動作遅延の増大が大きくなり, Increase of the operation delay is large capacitor content increases,
特に従来のCMOSに比べて増加の割合は大きい。 In particular rate of increase in comparison with the conventional CMOS is large. この this
ため,本発明によりセル間配線長を削減しコンデンサ分 Therefore, capacitive divider to reduce the inter-cell wiring length by the present invention
を減少させることで,動作遅延の短縮に大きな効果があ By reducing the large effect there a shortening of the operation delay
る。 That.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の小面積伝送ゲートセルの機能を表した回路図である。 1 is a circuit diagram showing the function of the small area transmission gate cell of the present invention.

【図2】本発明の小面積伝送ゲートセルの機能を表した回路図である。 2 is a circuit diagram showing the function of the small area transmission gate cell of the present invention.

【図3】本発明の小面積伝送ゲートセルの機能を表した回路図である。 3 is a circuit diagram showing the function of the small area transmission gate cell of the present invention.

【図4】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施の形態を表す。 [4] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図5】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施の形態を表す。 [5] In some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図6】小面積伝送ゲートセルのレイアウト図であり, 6 is a layout diagram of a small area transmission gate cell,
本発明の実施の形態を表す。 It represents the embodiment of the present invention.

【図7】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施の形態を表す。 [7] In some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図8】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施の形態を表す。 [8] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図9】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [9] In some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図10】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 10] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図11】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [11] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図12】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [12] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図13】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [13] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図14】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 14] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図15】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [15] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図16】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [16] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図17】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 17] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図18】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 18] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図19】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [19] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図20】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [20] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図21】複数の小面積伝送ゲートセルの並びを示し, [Figure 21] shows the arrangement of a plurality of small area transmission gate cell,
本発明の実施の形態を表す。 It represents the embodiment of the present invention.

【図22】複数の小面積伝送ゲートセルの並びを示し, [Figure 22] shows the arrangement of a plurality of small area transmission gate cell,
本発明の実施の形態を表す。 It represents the embodiment of the present invention.

【図23】セルのレイアウト図であり,本発明の実施例を表す。 [Figure 23] is a layout diagram of a cell, representing an embodiment of the present invention.

【図24】複数の小面積伝送ゲートセルから成るセルの機能を表す回路図である。 FIG. 24 is a circuit diagram showing the function of a cell consisting of a plurality of small area transmission gate cells.

【図25】小面積伝送ゲートセルと他セルの並びを示し,本発明の実施の形態を表す。 [Figure 25] shows the arrangement of small area transmission gate cells and other cells, represents an embodiment of the present invention.

【図26】セルのレイアウト図であり,本発明の実施例を表す。 [Figure 26] is a layout diagram of a cell, representing an embodiment of the present invention.

【図27】小面積伝送ゲートセルと他セルから成るセルの機能を表す回路図である。 FIG. 27 is a circuit diagram showing the function of a cell consisting of a small area transmission gate cells and other cells.

【図28】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 28] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図29】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 29] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図30】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 30] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図31】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 31] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図32】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 32] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図33】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [33] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図34】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [34] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図35】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 35] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図36】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 36] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図37】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 37] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図38】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [38] Some of the layout of a small area transmission gate cells, representing an embodiment of the present invention.

【図39】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 39] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図40】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 40] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図41】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 41] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図42】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 42] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図43】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 43] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図44】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 44] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図45】小面積伝送ゲートセルのレイアウト図であり,本発明の実施例を表す。 [Figure 45] is a layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図46】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 46] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図47】小面積伝送ゲートセルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 47] with some layout diagram of a small area transmission gate cells, representing an embodiment of the present invention.

【図48】セルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 48] Some of the layout view of a cell, representing an embodiment of the present invention.

【図49】セルのレイアウト図であり,本発明の実施例を表す。 [Figure 49] is a layout diagram of a cell, representing an embodiment of the present invention.

【図50】セルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 50] Some of the layout view of a cell, representing an embodiment of the present invention.

【図51】セルのレイアウト図の一部で,本発明の実施例を表す。 [Figure 51] Some of the layout view of a cell, representing an embodiment of the present invention.

【図52】本発明によるセルの機能を表す回路図である。 FIG. 52 is a circuit diagram showing the function of the cell according to the present invention.

【図53】複数の小面積伝送ゲートセルの並びを示し, [Figure 53] shows the arrangement of a plurality of small area transmission gate cell,
本発明の実施の形態を表す。 It represents the embodiment of the present invention.

【図54】複数の小面積伝送ゲートセルの並びを示し, [Figure 54] shows the arrangement of a plurality of small area transmission gate cell,
本発明の実施の形態を表す。 It represents the embodiment of the present invention.

【図55】セルのレイアウト図の一部であり,本発明の実施例を表す。 [Figure 55] is a part of a layout diagram of a cell, representing an embodiment of the present invention.

【図56】セルのレイアウト図であり,本発明の実施例を表す。 [Figure 56] is a layout diagram of a cell, representing an embodiment of the present invention.

【図57】セルのレイアウト図の一部であり,本発明の実施例を表す。 [Figure 57] is a part of a layout diagram of a cell, representing an embodiment of the present invention.

【図58】セルのレイアウト図の一部であり,本発明の実施例を表す。 [Figure 58] is a part of a layout diagram of a cell, representing an embodiment of the present invention.

【図59】複数の小面積伝送ゲートセルから成るセルの機能を表す回路図である。 FIG. 59 is a circuit diagram showing the function of a cell consisting of a plurality of small area transmission gate cells.

【図60】小面積伝送ゲートセルと他セルの並びを示し,本発明の実施の形態を表す。 [Figure 60] shows the arrangement of small area transmission gate cells and other cells, represents an embodiment of the present invention.

【図61】セルのレイアウト図であり,本発明の実施例を表す。 [Figure 61] is a layout diagram of a cell, representing an embodiment of the present invention.

【図62】小面積伝送ゲートセルと他セルから成るセルの機能を表す回路図である。 FIG. 62 is a circuit diagram showing the function of a cell consisting of a small area transmission gate cells and other cells.

【図63】従来技術によるパストランジスタ論理の回路図である。 FIG. 63 is a circuit diagram of a pass-transistor logic according to the prior art.

【図64】従来技術によるパストランジスタ論理の回路図である。 FIG. 64 is a circuit diagram of a pass-transistor logic according to the prior art.

【図65】従来技術によるCMOSゲートセルのレイアウト図である。 Figure 65 is a layout view of a CMOS gate cells according to the prior art.

【図66】従来技術によるCMOSゲートセルの機能を表す回路図である。 FIG. 66 is a circuit diagram showing the function of the CMOS gate cells according to the prior art.

【図67】従来技術によるCMOSゲートセルのレイアウト図の一部である。 Figure 67 is a fragmentary layout view of a CMOS gate cells according to the prior art.

【図68】従来技術によるCMOSゲートセルのレイアウト図の一部である。 Figure 68 is a fragmentary layout view of a CMOS gate cells according to the prior art.

【図69】従来技術によるCMOSゲートセルのレイアウト図の一部である。 Figure 69 is a fragmentary layout view of a CMOS gate cells according to the prior art.

【図70】小面積伝送ゲートセルと等価な従来技術によるセルのレイアウト図である。 Figure 70 is a layout diagram of a cell by a small area transmission gate cells equivalent prior art.

【図71】小面積伝送ゲートセルと等価な従来技術によるセルのレイアウト図である。 Figure 71 is a layout diagram of a cell by a small area transmission gate cells equivalent prior art.

【図72】小面積伝送ゲーセルと等価な従来技術によるセルのレイアウト図である。 Figure 72 is a layout diagram of a cell by a small area transmission Geseru equivalent prior art.

【図73】小面積伝送ゲートセルと等価な従来技術によるセルのレイアウト図である。 Figure 73 is a layout diagram of a cell by a small area transmission gate cells equivalent prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,3,5,7,9,80,81,512,514,6 1,3,5,7,9,80,81,512,514,6
00,601 P型MOSトランジスタ 2,4,6,8,10,82,83 N型MOSトランジスタ 500,501,503,504,511,513,6 00,601 P-type MOS transistor 2,4,6,8,10,82,83 N-type MOS transistor 500,501,503,504,511,513,6
02,603 N型MOSトランジスタ 11,12,13,14,90〜103 拡散領域 605,606,611,612,613,614 拡散領域 15,34,63,64,66,73,607,608 02,603 ​​N-type MOS transistor 11,12,13,14,90~103 diffusion region 605,606,611,612,613,614 diffusion region 15,34,63,64,66,73,607,608
ゲートポリシリコン配線 16,604 ウェル 20,23,26,502,505,515 CMOS Gate polysilicon wiring 16,604 wells 20,23,26,502,505,515 CMOS
インバータゲート 24,25,506 出力緩衝用CMOSインバータゲート 21,22 CMOS伝送ゲート 30,31,32,33,35,38 アルミ第一層配線 61,67,68,69,70,71,72,75 アルミ第一層配線 36,37,62,65,74 アルミ第二層配線 40〜46,50〜53,55,56 セル 507,508,517 選択スイッチの出力点 609 拡散領域コンタクト 610 ポリシリコンコンタクト 611 ビアホール Inverter gate 24,25,506 output buffer for the CMOS inverter gate 21, 22 CMOS transmission gate 30,31,32,33,35,38 aluminum first layer wiring 61,67,68,69,70,71,72,75 the output point of the aluminum first layer wiring 36,37,62,65,74 aluminum second layer wiring 40~46,50~53,55,56 cells 507,508,517 selection switch 609 diffusion region contact 610 polysilicon contact 611 a via hole

Claims (8)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 CMOSプロセスによるLSIの構成要素として用いるセルであって,P型MOSトランジスタを形成するためのウェル1個を有するものにおいて, 1. A cell for use as a component of the LSI by a CMOS process, in those having one well for forming a P-type MOS transistor,
    前記ウェルを上方に配置したとき, 前記ウェルの内部に第一の拡散領域及び第二の拡散領域を有しかつ前記第二の拡散領域が前記第一の拡散領域の下方に位置し,さらに前記ウェルの外部でかつ前記ウ<br>ェルの下方に第三の拡散領域及び第四の拡散領域を有しかつ前記第四の拡散領域が前記第三の拡散領域の下方に位置することを構造上の第一の特徴とし, 前記第一の拡散領域上にP型MOSトランジスタ(1) When placing the well upwards, it has a first diffusion region and the second diffusion region in the interior of the well, and located below the second diffusion region is a first diffusion region, further having a third diffusion region and the fourth diffusion region beneath the outer and and the U <br> E Le of the well, and said fourth diffusion region is positioned below the third diffusion region the structural first characterized in that, P-type MOS transistor in said first diffusion region (1)
    を有し, 前記第四の拡散領域上にN型MOSトランジスタ(2)を有し, 前記第二の拡散領域上に互いに隣接する2個のP型MOSトランジスタ(3,5)を有し, The a, has an N-type MOS transistor (2) to said fourth diffusion region has the second of the two P-type MOS transistor which are adjacent to each other in the diffusion region (3,5), Previous
    第三の拡散領域上に互いに隣接する2個のN型MOS Two N-type MOS adjacent to each other in serial third diffusion region
    トランジスタ(4,6)を有し, 前記第一の拡散領域上のP型MOSトランジスタ(1) Transistors (4,6) has a said first P-type MOS transistor on the diffusion region (1)
    及び前記第四の拡散領域上のN型MOSトランジスタ(2)がCMOSインバータゲートを構成し, 前記第二の拡散領域上のP型MOSトランジスタ(3) 及び前記 And said fourth N-type MOS transistor on the diffusion region (2) constitute a CMOS inverter gate, said second P-type MOS transistor on the diffusion region (3) and the
    第三の拡散領域上のN型MOSトランジスタ(4)が第一のCMOS伝送ゲートを構成し, 前記第二の拡散領域上のP型MOSトランジスタ(5) 及び前記第三の拡散領域上のN型MOSトランジスタ(6)が第二のCMO The third N-type MOS transistor on the diffusion region (4) constitute a first CMOS transmission gate, said second P-type MOS transistor on the diffusion region (5) and N on the third diffusion region type MOS transistor (6) is the second of the CMO
    S伝送ゲートを構成し,かつ前記 CMOSインバータゲート,前記第一のCMOS伝送ゲート及び前記第二のC Configure the S transmission gate, and the CMOS inverter gates, said first CMOS transmission gate and the second C
    MOS伝送ゲートにより2入力1出力セレクタを構成するものであって, 前記第一の拡散領域上のP型MOSトランジスタ(1) ,前記第四の拡散領域上のN型MOSトランジスタ(2) ,前記第二の拡散領域上のP型MOSトランジスタ(3) 及び前記第三の拡散領域上のN型MOSトランジスタ(6)の合計4個のMOSトランジスタが1本のゲートポリシリコン配線を共有することを構造上の第二の特徴とする小面積伝送ゲートセル。 A constitute a two-input one-output selector by MOS transmission gate, said first P-type MOS transistor on the diffusion region (1), said fourth N-type MOS transistor on the diffusion region (2), wherein that total of four MOS transistors of a second P-type MOS transistor (3) over the diffusion region and of said third N-type MOS transistor on the diffusion region (6) share one gate polysilicon wiring small area transmission gate cells to a second feature on the structure.
  2. 【請求項2】 前記第一の拡散領域上に唯1個のP型MOSトランジスタ(1)を有し, 前記第二の拡散領域上に唯2個のP型MOSトランジスタ(3,5)を有し, 前記第三の拡散領域上に唯2個のN型MOSトランジスタ(4,6)を有し, 前記第四の拡散領域上に唯1 Wherein having said only one P-type MOS transistor to the first diffusion region (1), the second only two P-type MOS transistor in the diffusion region of the (3,5) a has the third only two N-type MOS transistor in the diffusion region of the (4,6), only the fourth diffusion region 1
    個のN型MOSトランジスタ(2)を有し, 前記 P型MOSトランジスタ(1) 及び N型MOSトランジスタ(2)の間に前記 CMOSインバータゲートを構成するための結線を有し, 前記 P型MOSトランジスタ(3) 及び N型MOSトランジスタ(4)の間に前記 Has a number of N-type MOS transistor (2), it has a connection for configuring the CMOS inverter gate between the P-type MOS transistor (1) and N-type MOS transistor (2), the P-type MOS wherein during the transistor (3) and the N-type MOS transistor (4)
    第一のCMOS伝送ゲートを構成するための結線を有し, 前記 P型MOSトランジスタ(5) 及び N型MOS Has a connection for configuring a first CMOS transmission gate, said P-type MOS transistor (5) and the N-type MOS
    トランジスタ(6)の間に前記第二のCMOS伝送ゲートを構成するための結線を有し,さらに前記 CMOSインバータゲートの出力が前記 N型MOSトランジスタ(4)のゲート及び前記 P型MOSトランジスタ(5) Has a connection for constituting the second CMOS transfer gate between the transistor (6), further wherein the gate and the P-type MOS transistor of the output of the CMOS inverter gate the N-type MOS transistor (4) (5 )
    のゲートへの結線を有することで2入力1出力セレクタを構成した請求項1に記載の小面積伝送ゲートセル。 Small area transmission gate cell of claim 1 which constitute the two inputs and one output selector by having a connection to the gate.
  3. 【請求項3】 前記第二の拡散領域上にさらに1個のP型MOSトランジスタ(7)を有し, 前記第三の拡散領域上にもさらに1個のN型MOSトランジスタ(8) Wherein said second diffusion region on the further having one P-type MOS transistor (7), said third diffusion region on a further one also N-type MOS transistor (8)
    を有し, 前記 P型MOSトランジスタ(7) 及び N型MOSトランジスタ(8)が前記第二のCMOSインバータゲートを構成しかつ前記第二のCMOSインバータゲートの出力が2入力1出力セレクタの一方の入力に接続することで2入力1出力セレクタの一方の入力を反転入力とした請求項1に記載の小面積伝送ゲートセル。 It has the P-type MOS transistor (7) and the N-type MOS transistor (8) constitutes the second CMOS inverter gate, and one of the second output two inputs and one output selector of the CMOS inverter gate small area transmission gate cell of claim 1 in which the one input of a two input one output selector by connecting the inverting input to the input of.
  4. 【請求項4】 前記第一の拡散領域上にさらに1個のP型MOSトランジスタ(9)を有し, 前記第四の拡散領域上にもさらに1個のN型MOSトランジスタ(1 Wherein said first have one diffusion region on a further one P-type MOS transistor (9), the fourth one more to the diffusion region of the N-type MOS transistor (1
    0)を有し, 前記 P型MOSトランジスタ(9) 及び Has 0), the P-type MOS transistor (9) and N
    型MOSトランジスタ(10)が出力緩衝用CMOSインバータゲートを構成し,2入力1出力セレクタの出力が前記 P型MOSトランジスタ(9)のゲート及び前記 Type MOS transistor (10) constitutes the output buffer for the CMOS inverter gates, gate and the output of the two inputs and one output selector the P-type MOS transistor (9)
    N型MOSトランジスタ(10)のゲートへの結線を有することで,出力緩衝用CMOSインバータゲート付き2入力1出力セレクタを構成した請求項1に記載の小面積伝送ゲートセル。 By having a connection to the gate of the N-type MOS transistor (10), small area transmission gate cell of claim 1 which constitute the two inputs and one output selector with an output buffer for CMOS inverter gate.
  5. 【請求項5】 請求項1,請求項2,請求項3,請求 5. The method of claim 1, claim 2, claim 3, wherein
    項4に記載の小面積伝送ゲートセルのいずれか1種類以上を部分構造として含んでいることを特徴と するセル。 Cells, wherein are Nde containing as any one or more partial structures of the small area transmission gate cell as claimed in claim 4.
  6. 【請求項6】 請求項1,請求項2,請求項3,請求 6. The method of claim 1, claim 2, claim 3, wherein
    項4に記載の小面積伝送ゲートセルの少なくとも2個をセル間の隙間がないよう一列に配置し,セル間配線を施すことで得られる請求項5に記載のセル。 At least two are arranged in a row so that there is no gap between the cells, the cell of claim 5 obtained by performing inter-cell wiring having a small area transmission gate cell as claimed in claim 4.
  7. 【請求項7】 請求項1,請求項2,請求項3,請求 7. The method of claim 1, claim 2, claim 3, wherein
    項4に記載の小面積伝送ゲートセルの少なくとも1個と At least one and small area transmission gate cell as claimed in claim 4
    1個以上のCMOSゲートセルをセル間の隙間がないように一列に配置し,セル間配線を施すことで得られる And one or more CMOS gate cells arranged in a row so that there is no gap between the cells, obtained by performing inter-cell wiring
    請求項5に記載のセル。 Cell of claim 5.
  8. 【請求項8】 請求項1〜7に記載のセルの少なくと 8. When fewer cells according to claims 1-7
    も1種を構成要素に含んでいることを特徴とするスタン<br>ダードセル方式LSI。 Stan <br> Dadoseru system LSI, characterized in that also Nde contains the components of one.
JP09284223A 1997-09-09 1997-09-09 Small-area transmission gate cells Expired - Fee Related JP3100568B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09284223A JP3100568B2 (en) 1997-09-09 1997-09-09 Small-area transmission gate cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09284223A JP3100568B2 (en) 1997-09-09 1997-09-09 Small-area transmission gate cells

Publications (2)

Publication Number Publication Date
JPH1187667A JPH1187667A (en) 1999-03-30
JP3100568B2 true JP3100568B2 (en) 2000-10-16

Family

ID=17675779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09284223A Expired - Fee Related JP3100568B2 (en) 1997-09-09 1997-09-09 Small-area transmission gate cells

Country Status (1)

Country Link
JP (1) JP3100568B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101836329B1 (en) * 2015-10-30 2018-03-08 이종민 Ventilator

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3110422B2 (en) * 1998-06-18 2000-11-20 エイ・アイ・エル株式会社 Logic gate cell
JP5552775B2 (en) 2009-08-28 2014-07-16 ソニー株式会社 The semiconductor integrated circuit
JP6146437B2 (en) * 2015-04-27 2017-06-14 ソニー株式会社 The semiconductor integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101836329B1 (en) * 2015-10-30 2018-03-08 이종민 Ventilator

Also Published As

Publication number Publication date
JPH1187667A (en) 1999-03-30

Similar Documents

Publication Publication Date Title
US5811863A (en) Transistors having dynamically adjustable characteristics
US6828824B2 (en) Heterogeneous interconnection architecture for programmable logic devices
US5889329A (en) Tri-directional interconnect architecture for SRAM
US5872380A (en) Hexagonal sense cell architecture
US5742086A (en) Hexagonal DRAM array
EP0528956B1 (en) BASIC CELL FOR BiCMOS GATE ARRAY
US5420447A (en) Double buffer base gate array cell
KR100434233B1 (en) Logical 3D interconnections between two-dimensional multi-chip module, an integrated circuit chip using a package
US5132571A (en) Programmable interconnect architecture having interconnects disposed above function modules
US4745084A (en) Method of making a customized semiconductor integrated device
JP3680594B2 (en) The semiconductor integrated circuit
US6469540B2 (en) Reconfigurable device having programmable interconnect network suitable for implementing data paths
US5191241A (en) Programmable interconnect architecture
KR910000155B1 (en) Semiconductor integrated circuit device and a method of manufacture thereof
JP3158017B2 (en) A method of forming a conductor for mutual connection sequence and interconnects sequences
JP4036688B2 (en) Standard for automatic placement and routing cell library and a semiconductor integrated device
EP1294098A2 (en) Scalable multiple level interconnect architecture
US5923188A (en) Clock signal distribution circuit of tree structure with minimized skew
US6858928B1 (en) Multi-directional wiring on a single metal layer
CN101826515B (en) The semiconductor integrated circuit device
US6838713B1 (en) Dual-height cell with variable width power rail architecture
US6765245B2 (en) Gate array core cell for VLSI ASIC devices
US6198649B1 (en) Semiconductor memory device
US4161662A (en) Standardized digital logic chip
JP3486725B2 (en) Variable logic integrated circuit

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080818

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees