JP3097680B2 - ATM switch and control method thereof - Google Patents
ATM switch and control method thereofInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、情報をセル単位に
スイッチングするATM交換機、又は、ATMクロスコ
ネクトにおけるATMスイッチとその制御方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ATM switch for switching information in units of cells or an ATM switch in an ATM cross-connect and a control method therefor.
【0002】[0002]
【従来の技術】ATMスイッチでは、ATMセルに付与
されたルーチングタグに基づいてATMセルをルーチン
グする。ATMセルは国際電信電話諮問委員会勧告I.
432に規定されているように、53バイトの大きさで
あり、スイッチ内部では、これにルーチングタグを付与
して54から64バイト程度の大きさの装置内ATMセ
ルに変換する。ATMセルの繰返し周期は150Mb/
s当り125μsに約44セルである。例えば、125
μsに約2800セル(150Mb/s×64本相当)
を処理するATMスイッチのスイッチング容量は約10
Gb/sとなる。従来、このような大容量のスイッチを
構成する場合には、1チップのLSIに実現可能な単位
スイッチを2次元状に組み合わせる。例えば、「鴨井、
他:広帯域ISDN用ATMスイッチLSIの開発、1
990年電子情報通信学会春季全国大会、B−443、
(平成2年3月18日)」にあるように、1チップのL
SIに150Mb/s換算で8×8の規模のスイッチを
構成し、これを64チップ2次元状に組み合わせること
によって、150Mb/s換算で64×64の規模のス
イッチを構成する。2. Description of the Related Art In an ATM switch, an ATM cell is routed based on a routing tag assigned to the ATM cell. ATM cells are recommended by International Telegraph and Telephone Consultative Committee Recommendation I.
As specified in 432, the size is 53 bytes, and inside the switch, a routing tag is added to convert the size into an in-device ATM cell having a size of 54 to 64 bytes. The repetition period of the ATM cell is 150 Mb /
Approximately 44 cells per 125 μs per second. For example, 125
Approximately 2800 cells per μs (equivalent to 150 Mb / s x 64 cells)
The switching capacity of an ATM switch that processes
Gb / s. Conventionally, when configuring such a large-capacity switch, unit switches achievable in a one-chip LSI are two-dimensionally combined. For example, "Kaoi,
Other: Development of ATM switch LSI for broadband ISDN, 1
990 IEICE Spring National Convention, B-443,
(March 18, 1990) ", one chip of L
A switch having a size of 8 × 8 in terms of 150 Mb / s is configured in the SI, and a switch having a size of 64 × 64 in terms of 150 Mb / s is configured by combining the switches in a two-dimensional form with 64 chips.
【0003】[0003]
【発明が解決しようとする課題】前記従来の技術のAT
Mスイッチでは、ATMセルに付与されたルーチングタ
グに基づいてセルをルーチングするため、ルーチングタ
グを含むATMセルは常に一体となってスイッチングさ
れる。このため、単位ATMスイッチのスイッチング容
量は1チップのLSIに実装可能なスイッチハードウェ
アの規模と、1チップのLSIに入出力可能な信号の容
量によって制限され、より大規模化するためには、前記
のように単位スイッチを2次元状に組み合わせなければ
ならない。このため、ハードウェア規模がスイッチ容量
の2乗に比例し増大するという問題がある。SUMMARY OF THE INVENTION The prior art AT
In the M-switch, the cells are routed based on the routing tag given to the ATM cell, so that the ATM cells including the routing tag are always switched integrally. For this reason, the switching capacity of a unit ATM switch is limited by the scale of switch hardware that can be mounted on a one-chip LSI and the capacity of signals that can be input and output to and from a one-chip LSI. As described above, the unit switches must be two-dimensionally combined. For this reason, there is a problem that the hardware scale increases in proportion to the square of the switch capacity.
【0004】本発明の目的は、スイッチ容量が大きい場
合においてもハード規模の小さいATMスイッチを提供
することにある。An object of the present invention is to provide an ATM switch having a small hardware scale even when the switch capacity is large.
【0005】[0005]
【課題を解決するための手段】前記問題点を解決するた
め、本発明では、ATMスイッチを、ATMセルをN個
(Nは2以上の整数)の部分セルに分割し各部分セルに
同一のルーチングタグを付与するセル分割回路と、該N
個の部分セルを前記ルーチングタグに基づき各々独立に
ルーチングするN個の部分セルスイッチとから構成す
る。In order to solve the above-mentioned problems, according to the present invention, an ATM switch is divided into N (N is an integer of 2 or more) partial cells of an ATM cell. A cell dividing circuit for providing a routing tag;
And N partial cell switches that independently route each of the partial cells based on the routing tag.
【0006】[0006]
【作用】セル分割回路では、ATMセルをN個の部分セ
ルに分割し、各部分セルをN個の部分セルスイッチにそ
れぞれ送出する。各部分セルスイッチでは、複数のセル
分割回路からの部分セルをルーチングする。即ち、第1
の部分セルスイッチでは、各セル分割回路からの第1の
部分セルをルーチングし、第2の部分セルスイッチで
は、各セル分割回路からの第2の部分セルをルーチング
し、以下同様に、各部分セルスイッチでは、対応する部
分セルをルーチングする。The cell dividing circuit divides an ATM cell into N partial cells and sends each partial cell to N partial cell switches. Each partial cell switch routes partial cells from a plurality of cell division circuits. That is, the first
, The first partial cell from each cell dividing circuit is routed, the second partial cell switch routes the second partial cell from each cell dividing circuit, and so on. In the cell switch, the corresponding partial cell is routed.
【0007】ルーチングは部分セル単位に独立に行なわ
れるため、1チップのLSIに実装可能なスイッチハー
ドウェアの規模と、1チップのLSIに入出力可能な信
号の容量によって制限されるのは、単位ATMスイッチ
のスイッチング容量ではなく、単位部分セルスイッチの
容量となる。従って、ATMスイッチの全スイッチング
容量は、単位部分セルスイッチの容量にセル分割数を乗
じた値となるため、セル分割数を増すことによって、極
めて大容量の単位ATMスイッチの構成が可能となる。[0007] Since routing is performed independently for each partial cell, the size of the switch hardware that can be mounted on a one-chip LSI and the capacity of signals that can be input and output to and from a one-chip LSI are limited by the unit. It is not the switching capacity of the ATM switch but the capacity of the unit partial cell switch. Therefore, the total switching capacity of the ATM switch is a value obtained by multiplying the capacity of the unit partial cell switch by the number of cell divisions. By increasing the number of cell divisions, it becomes possible to configure a very large capacity unit ATM switch.
【0008】[0008]
【発明の実施の形態】以下では、第1の実施例を図1を
用いて説明する。図1に示すATMスイッチは、2.4
Gb/s入ハイウェイ1〜8、セル分割回路21〜2
8、部分セルスイッチ30〜37、2.4Gb/s出ハ
イウェイ71〜78とから構成される。セル分割回路2
1、22、…、28は、それぞれ、ルーチングタグ付与
回路210〜217、220〜227、…、280〜2
87から構成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment will be described below with reference to FIG. The ATM switch shown in FIG.
Gb / s input highways 1-8, cell division circuits 21-2
8, partial cell switches 30 to 37, and 2.4 Gb / s output highways 71 to 78. Cell division circuit 2
, 28, respectively, are routing tag assigning circuits 210-217, 220-227,.
87.
【0009】次に、第1の実施例の動作を説明する。
2.4Gb/s入ハイウェイ1〜8からは、図2に示す
ような56バイト長のATMセルが、40Mb/s×6
4ビット並列×7行の形式で入力される。ATMセル
は、8バイトのセルヘッダと48バイトのセル情報部と
から構成されている。セル分割回路21〜28では、4
0Mb/s×64ビット並列×7行のセルを8ビット並
列毎に分割し、それぞれに同一のルーチングタグを付与
し、図3に示すような形式の8個の部分セル150〜1
57に変換する。各部分セルはそれぞれ異なる部分セル
スイッチに送られる。例えば、セル分割回路21におけ
るルーチング付与回路210の出力の第0部分セル15
0は部分セルスイッチ30に、ルーチング付与回路21
1の出力の第1部分セル151は部分セルスイッチ31
に送られる。部分セルスイッチ30では、セル分割回路
21〜28からそれぞれ第0部分セルを入力し、各第0
部分セルのルーチングタグに基づき、第0部分セルのス
イッチングを実行する。同様の方法で、部分セルスイッ
チ31〜37では、それぞれ、第1部分セル〜第7部分
セルのスイッチングを行なう。一つのセルから分割され
た各部分セルには同一のルーチングタグが付与されてい
るため、回路が正常に動作しているかぎり、各部分セル
スイッチはすべて同様のスイッチング動作をする。従っ
て、2.4Gb/s出ハイウェイには、一つのセルから
分割された各部分セルが同時に出力される。Next, the operation of the first embodiment will be described.
From the 2.4 Gb / s incoming highways 1 to 8, an ATM cell having a length of 56 bytes as shown in FIG.
It is input in the form of 4-bit parallel × 7 rows. The ATM cell is composed of an 8-byte cell header and a 48-byte cell information section. In the cell division circuits 21 to 28, 4
The cells of 0 Mb / s × 64 bits parallel × 7 rows are divided for every 8 bits parallel, and the same routing tag is assigned to each of them, and the eight partial cells 150 to 1 of the format as shown in FIG.
Convert to 57. Each partial cell is sent to a different partial cell switch. For example, the 0th partial cell 15 of the output of the routing applying circuit 210 in the cell dividing circuit 21
0 indicates that the partial cell switch 30 is connected to the routing application circuit 21.
1 of the first partial cell 151 is the partial cell switch 31
Sent to The partial cell switch 30 receives the 0th partial cell from each of the cell division circuits 21 to 28 and
The switching of the zeroth partial cell is executed based on the routing tag of the partial cell. In the same manner, the partial cell switches 31 to 37 perform switching of the first partial cell to the seventh partial cell, respectively. Since the same routing tag is assigned to each partial cell divided from one cell, all the partial cell switches perform the same switching operation as long as the circuit operates normally. Therefore, each partial cell divided from one cell is simultaneously output to the 2.4 Gb / s output highway.
【0010】次に、第2の実施例を図4を用いて説明す
る。図4に示すATMスイッチは、2.4Gb/s入ハ
イウェイ1〜8、エラー訂正符号符号化回路11〜1
8、セル分割回路21〜28、部分セルスイッチ30〜
39、エラー訂正符号復号回路51〜58、エラーカウ
ンタ61〜68、2.4Gb/s出ハイウェイ71〜7
8とから構成される。セル分割回路21、22、…、2
8は、それぞれ、ルーチングタグ付与回路210〜21
9、220〜229、…、280〜289から構成され
る。Next, a second embodiment will be described with reference to FIG. The ATM switch shown in FIG. 4 includes 2.4 Gb / s input highways 1 to 8 and error correction code encoders 11 to 1.
8, cell division circuits 21 to 28, partial cell switch 30 to
39, error correction code decoding circuits 51 to 58, error counters 61 to 68, 2.4 Gb / s output highways 71 to 7
And 8. Cell dividing circuits 21, 22, ..., 2
8 are routing tag assigning circuits 210 to 21 respectively.
9, 220 to 229,..., 280 to 289.
【0011】次に、第2の実施例の動作を説明する。
2.4Gb/s入ハイウェイ1〜8からは、図2に示す
56バイト長のATMセルが、40Mb/s×64ビッ
ト並列×7行の形式で入力される。エラー訂正符号符号
化回路51〜58では、同時に到着する64ビットを、
ガロア体GF(28)の上の1バイトエラー訂正リード
ソロモン符号を用いてエラー訂正符号化する。エラー訂
正符号は、生成多項式、 G(X)=(X+α)(X+α2) で生成される短縮化リードソロモン符号であり、符号長
は10バイト、情報記号数は8バイト、検査記号数は2
バイト、最小距離は3バイトである。ここで、αはGF
(28)の原始元である。エラー訂正符号符号化回路5
1〜58では、この生成多項式に基づき2バイトの検査
記号を発生させ、ハイウェイのセルを40Mb/s×8
0ビット並列×7行の形式にし、セル分割回路21〜2
8に送る。セル分割回路21〜28では、40Mb/s
×80ビット並列×7行のセルを8ビット並列毎に分割
し、それぞれに同一のルーチングタグを付与し、図5に
示すような形式の10個の部分セル160〜169に変
換する。第0部分セル160〜第7部分セル167は、
ATMセルを分割したものにルーチングタグを付加した
ものであり、第8部分セル168〜第9部分セル169
はエラー訂正符号の検査記号にルーチングタグを付加し
たものである。各部分セルはそれぞれ異なる部分セルス
イッチに送られる。例えば、セル分割回路21における
ルーチング付与回路210の出力の第0部分セル160
は部分セルスイッチ30に、ルーチング付与回路211
の出力の第1部分セル161は部分セルスイッチ31に
送られる。部分セルスイッチ30では、セル分割回路2
1〜28からそれぞれ第0部分セルを入力し、各第0部
分セルのルーチングタグに基づき、第0部分セルのスイ
ッチングを実行し、出力先のハイウェイに対応するエラ
ー訂正符号復号回路に第0部分セルを送出する。同様の
方法で、部分セルスイッチ31〜39では、それぞれ、
第1部分セル〜第9部分セルのスイッチングを行なう。
一つのセルから分割された各部分セルには同一のルーチ
ングタグが付与されているため、回路が正常に動作して
いるかぎり、各部分セルスイッチはすべて同様のスイッ
チング動作をする。従って、エラー訂正符号復号回路に
は、一つのセルから分割された各部分セルが同時に到着
する。エラー訂正符号復号回路51では、部分セルスイ
ッチ30〜39からそれぞれ第0部分セル〜第9部分セ
ルを入力し、40Mb/s×80ビット並列×7行の形
式のセルを再生し、各行毎にリードソロモン符号の1バ
イトエラー訂正復号を行なう。全ての部分セルスイッチ
が正常に動作しているかぎりは、一つのセルから分割さ
れた各部分セルが同時に入力され、エラーも発生しない
ため、実際にはエラー訂正は行なわれない。しかし、例
えば、一つのセルから分割された10個の部分セルのい
ずれか1個のルーチングタグにエラーが生じた場合、他
の9個の部分セルが正しくエラー訂正符号復号回路51
に到着しているにもかかわらず、エラーが生じた部分セ
ルのみ正しくルーチングされずに正しいエラー訂正符号
復号回路に正しい時刻に到着しない可能性がある。本実
施例のエラー訂正符号は1バイトエラーを訂正する能力
を持っているため、この場合、エラー訂正符号の復号に
より、9個の正しい部分セルから到着しなかった1個の
部分セルの内容が復元される。部分セルスイッチ30〜
39は、部分セル衝突時に部分セルを一時蓄積するため
にファーストイン・ファーストアウト・バッファを持っ
ている。このため、一旦、ルーチングタグのエラーに伴
う誤動作が起きると、誤動作を起こした部分セルスイッ
チのファーストイン・ファーストアウト・バッファ内の
待ち行列の部分セルの順序が他の部分セルスイッチの待
ち行列の部分セルの順序と異なることがある。待ち行列
の部分セルの順序が他と異なると、その後連続して、該
当の部分セルのエラー訂正符号復号回路51への到着時
刻が他の部分セルの到着時刻と異なるようになる。エラ
ー訂正復号回路51は、正しく到着する9個の部分セル
を利用して正しく到着しない1個の部分セルの内容を1
バイトエラー訂正によって復元し続ける。部分セルスイ
ッチのファーストイン・ファーストアウト・バッファ内
の待ち行列の部分セルの順序の相違は、ファーストイン
・ファーストアウト・バッファ内の待ち行列の長さが0
になったときに解消する。しかし、待ち行列の長さが0
にならずに待ち行列の部分セルの順序の相違が長時間続
いた場合のことを想定して、エラーカウンタ61では、
単位時間当りのエラー訂正回数を計数し、これが特定値
以上になる状態が特定時間連続する場合には部分セルス
イッチの待ち行列をリセットする。部分セルスイッチが
出ハイウェイ対応にバッファを持つ形式のものであれば
対応する出ハイウェイのバッファのみをリセットする。
エラー訂正復号回路52〜58及びエラーカウンタ62
〜68の動作も、以上説明したエラー訂正復号回路51
及びエラーカウンタ61の動作と同様である。Next, the operation of the second embodiment will be described.
The ATM cells having a length of 56 bytes shown in FIG. 2 are input from the 2.4 Gb / s input highways 1 to 8 in a format of 40 Mb / s × 64 bits parallel × 7 rows. In the error correction code encoding circuits 51 to 58, 64 bits arriving at the same time are
Error correction coding is performed using a 1-byte error correction Reed-Solomon code on the Galois field GF (2 8 ). The error correction code is a shortened Reed-Solomon code generated by a generator polynomial, G (X) = (X + α) (X + α 2 ). The code length is 10 bytes, the number of information symbols is 8 bytes, and the number of check symbols is 2
Bytes, minimum distance is 3 bytes. Where α is GF
It is a primitive element of (2 8). Error correction code encoding circuit 5
In steps 1 to 58, a 2-byte check symbol is generated based on the generator polynomial, and a highway cell is converted to 40 Mb / s × 8.
0-bit parallel × 7 rows format, cell dividing circuits 21 to 2
Send to 8. In the cell division circuits 21 to 28, 40 Mb / s
The cells of × 80 bits parallel × 7 rows are divided for every 8 bits parallel, and the same routing tag is assigned to each of them to convert them into ten partial cells 160 to 169 in the format as shown in FIG. The 0th partial cell 160 to the 7th partial cell 167
An ATM cell is obtained by adding a routing tag to a divided ATM cell, and includes an eighth partial cell 168 to a ninth partial cell 169.
Is obtained by adding a routing tag to the check symbol of the error correction code. Each partial cell is sent to a different partial cell switch. For example, the 0th partial cell 160 of the output of the routing applying circuit 210 in the cell dividing circuit 21
Is a routing cell providing circuit 211 for the partial cell switch 30.
Is output to the partial cell switch 31. In the partial cell switch 30, the cell division circuit 2
The 0th partial cell is input from each of the first to 28th cells, the 0th partial cell is switched based on the routing tag of each 0th partial cell, and the 0th partial cell is sent to the error correction code decoding circuit corresponding to the output highway. Send the cell. In a similar manner, in the partial cell switches 31 to 39,
Switching of the first to ninth partial cells is performed.
Since the same routing tag is assigned to each partial cell divided from one cell, all the partial cell switches perform the same switching operation as long as the circuit operates normally. Therefore, each partial cell divided from one cell arrives at the error correction code decoding circuit at the same time. In the error correction code decoding circuit 51, the 0th to 9th partial cells are input from the partial cell switches 30 to 39, respectively, and cells of 40 Mb / s × 80 bits parallel × 7 rows are reproduced. 1-byte error correction decoding of Reed-Solomon code is performed. As long as all the partial cell switches are operating normally, each partial cell divided from one cell is input at the same time, and no error occurs, so that no error correction is actually performed. However, for example, if an error occurs in any one of the 10 partial cells divided from one cell, the other 9 partial cells are correctly corrected by the error correction code decoding circuit 51.
However, there is a possibility that only the partial cell in which an error has occurred is not correctly routed and does not arrive at the correct error correction code decoding circuit at the correct time. Since the error correction code of the present embodiment has the ability to correct a one-byte error, in this case, by decoding the error correction code, the contents of one partial cell that did not arrive from nine correct partial cells are changed. Will be restored. Partial cell switch 30 ~
39 has a first-in first-out buffer for temporarily storing partial cells when a partial cell collision occurs. For this reason, once a malfunction due to a routing tag error occurs, the order of the partial cells in the queue in the first-in first-out buffer of the partial cell switch in which the malfunction has occurred becomes the order of the queues of the other partial cell switches. The order of the partial cells may be different. If the order of the partial cells in the queue is different from the others, the arrival times of the relevant partial cells to the error correction code decoding circuit 51 will be different from the arrival times of the other partial cells continuously. The error correction decoding circuit 51 uses the nine arriving partial cells to correctly read the contents of one partial cell that does not arrive correctly.
Continue to restore by byte error correction. The difference in the order of the partial cells of the queue in the first-in first-out buffer of the partial cell switch is that the queue length in the first-in first-out buffer is 0.
It is resolved when it becomes. However, if the queue length is 0
Assuming that the difference in the order of the partial cells in the queue continues for a long time, the error counter 61
The number of error corrections per unit time is counted, and when the state where the number of error corrections exceeds a specific value continues for a specific time, the queue of the partial cell switch is reset. If the partial cell switch has a buffer corresponding to the output highway, only the buffer of the corresponding output highway is reset.
Error correction decoding circuits 52 to 58 and error counter 62
The operations of .about.68 are also performed by the error correction decoding circuit 51 described above.
And the operation of the error counter 61.
【0012】第2の実施例では、エラー訂正符号を用い
て部分セルスイッチの誤動作に伴うエラーの伝搬を防い
でいるため、部分セルスイッチの誤動作時にもATMセ
ルの廃棄が起こりにくいという効果がある。In the second embodiment, an error correction code is used to prevent the propagation of an error caused by a malfunction of a partial cell switch. Therefore, there is an effect that ATM cells are not easily discarded even when a malfunction of a partial cell switch occurs. .
【0013】次に、第3の実施例を図6を用いて説明す
る。図6に示すATMスイッチは、2.4Gb/s入ハ
イウェイ1〜8、パリティ付加回路81〜88、セル分
割回路21〜28、部分セルスイッチ30〜38、パリ
ティチェック回路101〜108、エラーカウンタ61
〜68、2.4Gb/s出ハイウェイ71〜78とから
構成される。セル分割回路21、22、…、28は、そ
れぞれ、ルーチングタグ付与回路210〜218、22
0〜228、…、280〜288から構成される。 次に、第3の実施例の動作を説明する。2.4Gb/
s入ハイウェイ1〜8からは、図2に示す56バイト長
のATMセルが、40Mb/s×64ビット並列×7行
の形式で入力される。パリティ付加回路81〜88で
は、同時に到着する64ビットに対し、8ビットのパリ
ティビットを並列方向に付加する。パリティバイトの第
nビット(n=1〜8)は、ATMセルの対応する行の
各バイトの第nビットに対する奇パリティである。セル
分割回路21〜28では、奇パリティを付加した40M
b/s×72ビット並列×7行のセルを8ビット並列毎
に分割し、それぞれに同一のルーチングタグを付与し、図
7に示すような形式の9個の部分セル170〜178に
変換する。第0部分セル170〜第7部分セル177
は、ATMセルを分割したものにルーチングタグを付加
したものであり、第8部分セル178はパリティバイト
にルーチングタグを付加したものである。第1、第2の
実施例と同様に、各部分セルはそれぞれ異なる部分セル
スイッチに送られ、部分セルスイッチ30〜38では、
それぞれ、第0部分セル〜第8部分セルのスイッチング
を行ない、部分セルをパリティチェック回路101〜1
08に送る。一つのセルから分割された各部分セルには
同一のルーチングタグが付与されているため、全ての部
分セルスイッチが正常に動作しているかぎりは、一つの
セルから分割された各部分セルが同時にパリティチェッ
ク回路101に入力される。しかし、第2の実施例で述
べたように、部分セルスイッチの誤動作を想定して、エ
ラーカウンタ61では、パリティチェック回路101で
の単位時間当りのエラー検出回数を計数し、これが特定
値以上になる状態が特定時間連続する場合には部分セル
スイッチの待ち行列をリセットする。部分セルスイッチ
が出ハイウェイ対応にバッファを持つ形式のものであれ
ば対応する出ハイウェイのバッファのみをリセットす
る。パリティチェック回路102〜108及びエラーカ
ウンタ62〜68の動作も、以上説明したパリティチェ
ック回路101及びエラーカウンタ61の動作と同様で
ある。Next, a third embodiment will be described with reference to FIG. The ATM switch shown in FIG. 6 includes 2.4 Gb / s input highways 1 to 8, parity addition circuits 81 to 88, cell division circuits 21 to 28, partial cell switches 30 to 38, parity check circuits 101 to 108, and an error counter 61.
-68, 2.4 Gb / s output highways 71-78. The cell dividing circuits 21, 22,..., 28 are routing tag assigning circuits 210 to 218, 22 respectively.
.., 280-288. Next, the operation of the third embodiment will be described. 2.4 Gb /
ATM cells having a length of 56 bytes shown in FIG. 2 are input from the s-input highways 1 to 8 in a format of 40 Mb / s × 64 bits parallel × 7 rows. The parity adding circuits 81 to 88 add 8 parity bits in parallel to 64 bits that arrive at the same time. The n-th bit (n = 1 to 8) of the parity byte is an odd parity for the n-th bit of each byte of the corresponding row of the ATM cell. In the cell division circuits 21 to 28, 40M with an odd parity is added.
The cells of b / s × 72 bits parallel × 7 rows are divided every 8 bits parallel, the same routing tag is assigned to each, and the cells are converted into nine partial cells 170 to 178 in the format as shown in FIG. . 0th partial cell 170 to seventh partial cell 177
Is obtained by adding a routing tag to a divided ATM cell, and the eighth partial cell 178 is obtained by adding a routing tag to a parity byte. As in the first and second embodiments, each partial cell is sent to a different partial cell switch.
Switching of the 0th partial cell to the 8th partial cell is performed, and the partial cells are switched to the parity check circuits 101 to 1 respectively.
Send to 08. Since the same routing tag is assigned to each partial cell divided from one cell, as long as all partial cell switches are operating normally, each partial cell divided from one cell is simultaneously processed. The data is input to the parity check circuit 101. However, as described in the second embodiment, assuming a malfunction of the partial cell switch, the error counter 61 counts the number of error detections per unit time in the parity check circuit 101, and this count is equal to or larger than a specific value. If this state continues for a specific time, the queue of the partial cell switch is reset. If the partial cell switch has a buffer corresponding to the output highway, only the buffer of the corresponding output highway is reset. The operations of the parity check circuits 102 to 108 and the error counters 62 to 68 are the same as the operations of the parity check circuit 101 and the error counter 61 described above.
【0014】第3の実施例では、パリティを用いて部分
セルスイッチの誤動作を検出しているため、部分セルス
イッチの誤動作時にも速やかな復帰が可能である。In the third embodiment, since the erroneous operation of the partial cell switch is detected by using the parity, it is possible to quickly return to the erroneous operation of the partial cell switch.
【0015】次に、第4の実施例を図8を用いて説明す
る。図8に示すATMスイッチは、2.4Gb/s入ハ
イウェイ1〜8、セル分割回路41〜48、部分セルス
イッチ30〜37、順序番号チェック回路131〜13
8、エラーカウンタ61〜68、2.4Gb/s出ハイ
ウェイ71〜78とから構成される。セル分割回路2
1、22、…、28は、それぞれ、ルーチングタグ/順
序番号付与回路310〜318、320〜328、…、3
80〜388から構成される。次に、第4の実施例の動
作を説明する。2.4Gb/s入ハイウェイ1〜8から
は、図2に示す56バイト長のATMセルが、40Mb
/s×64ビット並列×7行の形式で入力される。セル
分割回路41〜48では、40Mb/s×64ビット並
列×7行のセルを8ビット並列毎に分割し、それぞれに
同一のルーチングタグ及び順序番号を付与し、図9に示
すような形式の8個の部分セル180〜187に変換す
る。順序番号は送出セル毎に、0から255まで、25
6セル周期でサイクリックに増加するように付与する。
第1〜第3の実施例と同様に、各部分セルはそれぞれ異
なる部分セルスイッチに送られ、部分セルスイッチ30
〜37では、それぞれ、第0部分セル〜第7部分セルの
スイッチングを行ない、順序番号チェック回路131〜
138に送る。順序番号チェック回路131では、同時
に到着した各部分セルの順序番号が等しいか否かをチェ
ックする。一つのセルから分割された各部分セルには同
一のルーチングタグが付与されているため、全ての部分
セルスイッチが正常に動作しているかぎりは、一つのセ
ルから分割された各部分セルが同時に順序番号チェック
回路131に入力され、順序番号は互いに等しい。しか
し、第2の実施例で述べたように、部分セルスイッチの
誤動作を想定して、エラーカウンタ61では、順序番号
チェック回路131での単位時間当りの順序番号の不一
致回数を計数し、これが特定値以上になる状態が特定時
間連続する場合には部分セルスイッチの待ち行列をリセ
ットする。部分セルスイッチが出ハイウェイ対応にバッ
ファを持つ形式のものであれば対応する出ハイウェイの
バッファのみをリセットする。順序番号チェック回路1
32〜138及びエラーカウンタ62〜68の動作も、
以上説明した順序番号チェック回路131及びエラーカ
ウンタ61の動作と同様である。Next, a fourth embodiment will be described with reference to FIG. The ATM switch shown in FIG. 8 includes 2.4 Gb / s input highways 1 to 8, cell division circuits 41 to 48, partial cell switches 30 to 37, and sequence number check circuits 131 to 13.
8, error counters 61 to 68, and 2.4 Gb / s output highways 71 to 78. Cell division circuit 2
,..., 28 are routing tag / sequence number assigning circuits 310 to 318, 320 to 328,.
80 to 388. Next, the operation of the fourth embodiment will be described. From the 2.4 Gb / s incoming highways 1 to 8, the 56-byte ATM cell shown in FIG.
/ S × 64 bits parallel × 7 rows. The cell dividing circuits 41 to 48 divide the cells of 40 Mb / s × 64 bits parallel × 7 rows for every 8 bits parallel, assign the same routing tag and the same sequence number to each of them, and apply the format shown in FIG. This is converted into eight partial cells 180 to 187. The sequence number is from 0 to 255, 25
It is provided so as to increase cyclically in a cycle of 6 cells.
As in the first to third embodiments, each partial cell is sent to a different partial cell switch, and
37, the switching of the 0th partial cell to the 7th partial cell is performed, respectively.
138. The sequence number check circuit 131 checks whether or not the sequence numbers of the partial cells arriving at the same time are equal. Since the same routing tag is assigned to each partial cell divided from one cell, as long as all partial cell switches are operating normally, each partial cell divided from one cell is simultaneously processed. The sequence numbers are input to the sequence number check circuit 131, and the sequence numbers are equal to each other. However, as described in the second embodiment, assuming a malfunction of the partial cell switch, the error counter 61 counts the number of inconsistencies of the sequence numbers per unit time in the sequence number check circuit 131, and this is specified. If the state of exceeding the value continues for a specific time, the queue of the partial cell switch is reset. If the partial cell switch has a buffer corresponding to the output highway, only the buffer of the corresponding output highway is reset. Sequence number check circuit 1
The operations of 32-138 and error counters 62-68 are also
The operation is the same as that of the sequence number check circuit 131 and the error counter 61 described above.
【0016】第4の実施例では、順序番号を用いて部分
セルスイッチの誤動作を検出しているため、部分セルス
イッチの誤動作時にも速やかな復帰が可能である。In the fourth embodiment, since the malfunction of the partial cell switch is detected by using the sequence number, quick recovery is possible even when the partial cell switch malfunctions.
【0017】[0017]
【発明の効果】一般に、大容量スイッチのハードウェア
規模は信号転送容量の2乗に比例して増大する。本発明
のATMスイッチでは、セルを部分セルに分割して独立
にルーチングするようにしているため、部分セルをルー
チングする個々のスイッチの信号転送容量は全スイッチ
容量をセルの分割数で割った値となる。従って、1個の
部分セルスイッチのハードウェア規模は、セル分割を行
なわないスイッチのハードウェア規模の約(1/分割数
2)倍となるため、本発明のATMスイッチの全ハード
ウェア規模は、セル分割を行なわないスイッチのハード
ウェア規模の約(1/分割数)倍となる。このように、
本発明によれば、スイッチ容量が大きい場合において
も、小さいハードウェア規模でATMスイッチを構成す
ることができる。In general, the hardware scale of a large capacity switch increases in proportion to the square of the signal transfer capacity. In the ATM switch of the present invention, the cells are divided into partial cells and independently routed. Therefore, the signal transfer capacity of each switch for routing the partial cells is a value obtained by dividing the total switch capacity by the number of divided cells. Becomes Therefore, the hardware scale of one partial cell switch is about (1 / division number) of the hardware scale of a switch that does not perform cell division.
2 ) Therefore, the total hardware scale of the ATM switch according to the present invention is about (1 / the number of divisions) times the hardware scale of the switch that does not perform cell division. in this way,
According to the present invention, even when the switch capacity is large, the ATM switch can be configured with a small hardware scale.
【図1】本発明の第1の実施例のブロック構成図。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図2】本発明の実施例で用いるATMセルの構成図。FIG. 2 is a configuration diagram of an ATM cell used in an embodiment of the present invention.
【図3】本発明の第1の実施例で用いる部分セルの構成
図。FIG. 3 is a configuration diagram of a partial cell used in the first embodiment of the present invention.
【図4】本発明の第2の実施例のブロック構成図。FIG. 4 is a block diagram of a second embodiment of the present invention.
【図5】本発明の第2の実施例で用いる部分セルの構成
図。FIG. 5 is a configuration diagram of a partial cell used in a second embodiment of the present invention.
【図6】本発明の第3の実施例のブロック構成図。FIG. 6 is a block diagram of a third embodiment of the present invention.
【図7】本発明の第3の実施例で用いる部分セルの構成
図。FIG. 7 is a configuration diagram of a partial cell used in a third embodiment of the present invention.
【図8】本発明の第4の実施例のブロック構成図。FIG. 8 is a block diagram of a fourth embodiment of the present invention.
【図9】本発明の第4の実施例で用いる部分セルの構成
図。FIG. 9 is a configuration diagram of a partial cell used in a fourth embodiment of the present invention.
1〜8…2.4Gb/s入ハイウェイ、 21〜28…セル分割回路、 30〜39…部分セルスイッチ、 71〜78…2.4Gb/s出ハイウェイ、 210〜289…ルーチングタグ付与回路、 11〜18…エラー訂正符号符号化回路、 51〜58…エラー訂正符号復号回路、 61〜68…エラーカウンタ、 81〜88…パリティ付加回路、 101〜108…パリティチェック回路、 41〜48…セル分割回路、 131〜138…順序番号チェック回路、 310〜388…ルーチングタグ/順序番号付与回路。 1-8: 2.4 Gb / s input highway, 21-28: cell dividing circuit, 30-39: partial cell switch, 71-78: 2.4 Gb / s output highway, 210-289: routing tag adding circuit, 11 ... 18: Error correction code encoding circuit, 51-58 ... Error correction code decoding circuit, 61-68 ... Error counter, 81-88 ... Parity addition circuit, 101-108 ... Parity check circuit, 41-48 ... Cell division circuit 131 to 138: sequence number check circuit; 310 to 388: routing tag / sequence number assignment circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芦 賢浩 神奈川県横浜市戸塚区戸塚町216番地株 式会社日立製作所 戸塚工場内 (56)参考文献 特開 平2−67045(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Akihiro Hiroshi 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Hitachi, Ltd. Totsuka Plant (56) References JP-A-2-67045 (JP, A) (58) ) Surveyed field (Int.Cl. 7 , DB name) H04L 12/28 H04L 12/56
Claims (10)
セルを複数の出力回線の1つに転送するATMスイッチ
において、 前記ATMセルに該ATMセルを情報記号とするエラー
訂正符号の検査記号を付加するエラー訂正符号の符号化
回路と、該検査記号を付加したATMセルの情報部をN
個の部分セルに分割し検査記号部をM個の部分セルに分
割し各部分セルに同一のルーチングタグを付与するセル
分割回路と、該(N+M)個の部分セルを前記ルーチン
グタグに基づき各々独立にルーチングする(N+M)個
の部分セルスイッチと、ルーチング後の該(N+M)個
の部分セルを受信しエラー訂正を行なうエラー訂正符号
の復号回路とを備えたことを特徴とするATMスイッ
チ。An ATM input from one of a plurality of input lines.
An ATM switch for transferring a cell to one of a plurality of output lines, comprising: an error correction code encoding circuit for adding a check symbol of an error correction code using the ATM cell as an information symbol to the ATM cell; The information part of the added ATM cell is N
A cell dividing circuit for dividing the check symbol part into M partial cells and assigning the same routing tag to each partial cell, and dividing the (N + M) partial cells based on the routing tag An ATM switch comprising: (N + M) partial cell switches that are independently routed; and an error correction code decoding circuit that receives the (N + M) partial cells after routing and performs error correction.
合に、エラー訂正符号はj=(b/m)ビット(mはb
の約数)を1シンボルとしてシンボル単位のエラー訂正
を行う符号であることを特徴とする特許請求の範囲第1
項に記載のATMスイッチ。2. When the partial cell has a size of b bits, the error correction code is j = (b / m) bits (m is b
(1) is a code for performing error correction in a symbol unit with one symbol as a symbol.
The ATM switch according to the item.
単位のエラー訂正を行う符号は、ガロア体GF(2**
j)の上の符号であることを特徴とする特許請求の範囲
第2項に記載のATMスイッチ。3. A code for performing error correction in a symbol unit using the j bits as one symbol is a Galois field GF (2 **).
3. The ATM switch according to claim 2, wherein the ATM switch has a code above j).
はリード・ソロモン符号であることを特徴とする特許請
求の範囲第3項に記載のATMスイッチ。4. The ATM switch according to claim 3, wherein the code on the Galois field GF (2 ** j) is a Reed-Solomon code.
セルを複数の出力回線の1つに転送するATMスイッチ
において、 前記ATMセルに該ATMセルを情報記号とするエラー
検出符号の検査記号を付加するエラー検出符号の符号化
回路と、該検査記号を付加したATMセルの情報部をN
個の部分セルに分割し検査記号部をM個の部分セルに分
割し各部分セルに同一のルーチングタグを付与するセル
分割回路と、該(N+M)個の部分セルを前記ルーチン
グタグに基づき各々独立にルーチングする(N+M)個
の部分セルスイッチと、ルーチング後の該(N+M)個
の部分セルを受信しエラー検出を行なうエラー検出回路
とを備えたことを特徴とするATMスイッチ。5. An ATM input from one of a plurality of input lines.
An ATM switch for transferring a cell to one of a plurality of output lines, comprising: an error detection code encoding circuit for adding a check symbol of an error detection code using the ATM cell as an information symbol to the ATM cell; The information part of the added ATM cell is N
A cell dividing circuit for dividing the check symbol part into M partial cells and assigning the same routing tag to each partial cell, and dividing the (N + M) partial cells based on the routing tag An ATM switch comprising: (N + M) partial cell switches that are independently routed; and an error detection circuit that receives the (N + M) partial cells after routing and detects an error.
号であることを特徴とする特許請求の範囲第5項に記載
のATMスイッチ。.6. The ATM switch according to claim 5, wherein said error detection code is a parity check code. .
セルを複数の出力回線の1つに転送するATMスイッチ
において、 前記ATMセルをN個の部分セルに分割し各部分セルに
同一のルーチングタグを付与するセル分割回路と、該N
個の部分セルに同一の符号を付与する回路と、該N個の
部分セルを前記ルーチングタグに基づき各々独立にルー
チングするN個のスイッチと、ルーチング後の該N個の
部分セルを受信し前記符号の一致を検出する一致検出回
路とを備えたことを特徴とするATMスイッチ。7. An ATM input from one of a plurality of input lines.
An ATM switch for transferring a cell to one of a plurality of output lines, comprising: a cell dividing circuit for dividing the ATM cell into N partial cells and assigning the same routing tag to each partial cell;
A circuit for assigning the same code to the partial cells, N switches for independently routing the N partial cells based on the routing tag, and receiving the N partial cells after routing, An ATM switch comprising: a coincidence detecting circuit for detecting coincidence of codes.
セルを複数の出力回線の1つに転送するATMスイッチ
の制御方法であって、 前記ATMセルに該ATMセルを情報記号とするエラー
訂正符号の検査記号を付加するエラー訂正符号の符号化
回路と、該検査記号を付加したATMセルの情報部をN
個の部分セルに分割し検査記号部をM個の部分セルに分
割し各部分セルに同一のルーチングタグを付与するセル
分割回路と、該(N+M)個の部分セルを前記ルーチン
グタグに基づき各々独立にルーチングする(N+M)個
の部分セルスイッチと、ルーチング後の該(N+M)個
の部分セルを受信しエラー訂正を行なうエラー訂正符号
の復号回路とを備え、 前記エラー訂正符号の復号回路が特定頻度以上の頻度で
エラーの訂正または検出を行うと前記(N+M)個の部
分セルスイッチをリセットすることを特徴とするATM
スイッチの制御方法。8. An ATM input from one of a plurality of input lines.
An ATM switch control method for transferring a cell to one of a plurality of output lines, comprising: an error correction code encoding circuit for adding a check symbol of an error correction code using the ATM cell as an information symbol to the ATM cell; , The information part of the ATM cell to which the check symbol is added is N
A cell dividing circuit for dividing the check symbol part into M partial cells and assigning the same routing tag to each partial cell, and dividing the (N + M) partial cells based on the routing tag (N + M) partial cell switches that are independently routed, and an error correction code decoding circuit that receives the (N + M) partial cells after the routing and performs error correction. An ATM characterized by resetting the (N + M) partial cell switches when an error is corrected or detected at a frequency higher than a specific frequency.
How to control the switch.
セルを複数の出力回線の1つに転送するATMスイッチ
の制御方法であって、 前記ATMセルに該ATMセルを情報記号とするエラー
検出符号の検査記号を付加するエラー検出符号の符号化
回路と、該検査記号を付加したATMセルの情報部をN
個の部分セルに分割し検査記号部をM個の部分セルに分
割し各部分セルに同一のルーチングタグを付与するセル
分割回路と、該(N+M)個の部分セルを前記ルーチン
グタグに基づき各々独立にルーチングする(N+M)個
の部分セルスイッチと、ルーチング後の該(N+M)個
の部分セルを受信しエラー検出を行なうエラー検出回路
とを備え、 前記エラー検出回路が特定頻度以上の頻度でエラーを検
出すると前記(N+M)個の部分セルスイッチをリセッ
トすることを特徴とするATMスイッチの制御方法。9. An ATM input from one of a plurality of input lines.
A method for controlling an ATM switch for transferring a cell to one of a plurality of output lines, comprising: an error detection code encoding circuit for adding a check symbol of an error detection code using the ATM cell as an information symbol to the ATM cell; , The information part of the ATM cell to which the check symbol is added is N
A cell dividing circuit for dividing the check symbol part into M partial cells and assigning the same routing tag to each partial cell, and dividing the (N + M) partial cells based on the routing tag (N + M) partial cell switches that are independently routed, and an error detection circuit that receives the (N + M) partial cells after the routing and performs error detection, wherein the error detection circuit has a frequency equal to or higher than a specific frequency. A method for controlling an ATM switch, comprising resetting the (N + M) partial cell switches upon detecting an error.
Mセルを複数の出力回線の1つに転送するATMスイッ
チの制御方法であって、 前記ATMセルをN個の部分セルに分割し各部分セルに
同一のルーチングタグを付与するセル分割回路と、該N
個の部分セルに同一の符号を付与する回路と、該N個の
部分セルを前記ルーチングタグに基づき各々独立にルー
チングするN個のスイッチと、ルーチング後の該N個の
部分セルを受信し前記符号の一致を検出する一致検出回
路とを備え、 前記一致検出回路が特定頻度以上の頻度で符号の不一致
を検出すると前記N個の部分セルスイッチをリセットす
ることを特徴とするATMスイッチの制御方法。10. An AT input from one of a plurality of input lines.
A method of controlling an ATM switch for transferring an M cell to one of a plurality of output lines, comprising: a cell division circuit that divides the ATM cell into N partial cells and assigns the same routing tag to each partial cell; The N
A circuit for assigning the same code to the partial cells, N switches for independently routing the N partial cells based on the routing tag, and receiving the N partial cells after routing, A coincidence detection circuit for detecting code coincidence, wherein the coincidence detection circuit resets the N partial cell switches when detecting a code mismatch at a frequency equal to or higher than a specific frequency. .
Priority Applications (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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KR101636109B1 (en) * | 2010-04-16 | 2016-07-04 | 런웨이 블루, 엘엘씨 | Bottle closure with integrated flip top handle |
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