JP3085280B2 - Multi-level DRAM semiconductor device - Google Patents
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は１セルに複数ビット
を記憶させるようにした多値ＤＲＡＭ半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilevel DRAM semiconductor device in which a plurality of bits are stored in one cell.
【０００２】[0002]
【従来の技術】ＤＲＡＭの記憶容量はこの３年間で４倍
という急激な勢いで増加してきた。現在では、６４ｂｉ
ｔＤＲＡＭが量産され始めた。このような記憶容量の増
大は、素子寸法を微細にし、素子の密度を増加させるこ
と及びチップ面積を増大させることにより実現されてき
た。しかし、６４ＭｂｉｔＤＲＡＭのチップ面積は１０
０ｍｍ2を超え、コスト上昇が問題となってきた。チッ
プ面積を縮小するには素子寸法をさらに縮小する必要が
あるが、微細加工技術を中心とした製造技術を向上させ
ることは容易ではない。2. Description of the Related Art The storage capacity of DRAMs has increased at a rapid rate of four times in the last three years. At present, 64bi
Mass production of tDRAM has begun. Such an increase in storage capacity has been realized by reducing the element size, increasing the element density, and increasing the chip area. However, the chip area of a 64 Mbit DRAM is 10
Since it exceeds 0 mm 2 , cost increase has become a problem. In order to reduce the chip area, it is necessary to further reduce the element size, but it is not easy to improve the manufacturing technology, mainly the fine processing technology.
【０００３】素子寸法を縮小せずにチップ面積を縮小す
る方法として、情報を記憶するメモリセルに通常の２値
（１ビット）より多くの情報である、例えば、４値（２
ビット）の情報を書込み読み出しする多値記憶ＤＲＡＭ
が提案されている（特開平９−２８２８９１号公報）。
図５はこの公報に記載された従来の多値ＤＲＡＭ半導体
装置（第１従来技術）の回路図である。ビット線対Ｂ
Ｌ，ＢＬＢはトランスファゲートＴＧによって２組の分
割ビット線対ＢＬ１，ＢＬ１Ｂと分割ビット線対ＢＬ
２，ＢＬ２Ｂとに分けられ、各分割ビット線対はセンス
アンプＳＡ１とＳＡ２を持っており、本来のビット線対
ＢＬ，ＢＬＢとワード線ＷＬｉ（ｉ＝０−２５５）との
交点にあるメモリセルは分割ビット線対ＢＬ１，ＢＬ１
Ｂと分割ビット線対ＢＬ２，ＢＬ２Ｂとに振り分けられ
ている。メモリセルの配分は、分割ビット線の浮遊容量
ＣＢ１とＣＢ２の比が１：２となるように分配されてい
る。図中、Ｃｓはメモリセルのセル容量素子である。As a method of reducing the chip area without reducing the element size, a memory cell for storing information is more than ordinary binary (1 bit) information, for example, quaternary (2 bits).
Multi-valued storage DRAM for writing and reading bit information
(Japanese Patent Application Laid-Open No. 9-282891).
FIG. 5 is a circuit diagram of a conventional multilevel DRAM semiconductor device (first prior art) described in this publication. Bit line pair B
L and BLB are divided into two pairs of divided bit lines BL1 and BL1B and divided bit line pair BL by transfer gate TG.
2 and BL2B, each divided bit line pair has sense amplifiers SA1 and SA2, and a memory cell at the intersection of the original bit line pair BL and BLB and the word line WLi (i = 0-255). Is a divided bit line pair BL1, BL1
B and the divided bit line pair BL2, BL2B. The memory cells are distributed such that the ratio between the floating capacitances CB1 and CB2 of the divided bit lines is 1: 2. In the figure, Cs is a cell capacitance element of a memory cell.
【０００４】また、分割ビット線ＢＬ１と分割ビット線
ＢＬ２Ｂとの間及び分割ビット線ＢＬ２と分割ビット線
ＢＬ１Ｂとの間に夫々カップリング容量素子Ｃｃ（な
お、（Ｃｃ）はこのカップリング容量素子Ｃｃの容量値
を示す。）が接続されている。メモリセルのセル容量素
子Ｃｓ（なお、（Ｃｓ）はこのセル容量素子Ｃｓの容量
値を示す。）の一端にはプレート電位と呼ばれる一定電
位ＶＰ（＝１／２ＶＣＣ）が印加される。また、分割ビ
ット線ＢＬ１とＢＬ２Ｂ及びＢＬ２とＢＬ１Ｂは、夫々
カラム選択線ＣＳＬの信号によって制御されるトランジ
スタを介して入出力線Ｉ／Ｏ１とＩ／Ｏ２に接続されて
いる。A coupling capacitance element Cc (here, (Cc) is the coupling capacitance element Cc) between the divided bit line BL1 and the divided bit line BL2B and between the divided bit line BL2 and the divided bit line BL1B. Are connected.) Is connected. A constant potential VP (= １ ／ VCC) called a plate potential is applied to one end of the cell capacitor Cs ((Cs) indicates the capacitance value of the cell capacitor Cs) of the memory cell. The divided bit lines BL1 and BL2B and BL2 and BL1B are connected to input / output lines I / O1 and I / O2 via transistors controlled by signals on a column selection line CSL, respectively.
【０００５】この多値記憶ＤＲＡＭは図５に示すよう
に、センス回路において対になるビット線に容量値（Ｃ
ｃ）を有するカップリング容量素子をたすきがけで形成
する必要がある。多値記憶動作を行うためには、カップ
リング容量値（Ｃｃ）はメモリセル容量値（Ｃｓ）に対
して適当な値があり、例えばビット線容量（Ｃｂ）≫
（Ｃｓ）の条件である場合には（Ｃｃ）＝（Ｃｓ）／９
が適当であることが示された。As shown in FIG. 5, this multi-valued storage DRAM has a capacitance value (C
It is necessary to form the coupling capacitance element having c) by crossing. In order to perform the multi-value storage operation, the coupling capacitance value (Cc) has an appropriate value with respect to the memory cell capacitance value (Cs). For example, the bit line capacitance (Cb) ≫
When the condition of (Cs) is satisfied, (Cc) = (Cs) / 9
Was shown to be suitable.
【０００６】そこで、そのような条件を満たすカップリ
ング容量素子としてメモリセルのキャパシタと形状等が
等しいキャパシタを直列接続するカップリング容量素子
が提案された（特開平９−２３２５３１号公報）。図６
はこの公報に記載された従来の多値ＤＲＡＭ半導体装置
（第２従来技術）のカップリング容量素子の回路図、図
７はその断面図である。ビット線対ＢＬ，ＢＬＢはトラ
ンスファゲートＴＧによって２組の分割ビット線対ＢＬ
１，ＢＬ１Ｂと分割ビット線対ＢＬ２，ＢＬ２Ｂとに分
けられ、各分割ビット線対はセンスアンプＳＡ１とＳＡ
２を持っており、本来のビット線対ＢＬ，ＢＬＢとワー
ド線ＷＬｉ（ｉ＝０−２５５）との交点にあるメモリセ
ルは分割ビット線対ＢＬ１，ＢＬ１Ｂと分割ビット線対
ＢＬ２，ＢＬ２Ｂとに振り分けられている。メモリセル
の配分は、分割ビット線の浮遊容量ＣＢ１とＣＢ２の比
が１：２となるように分配されている。Therefore, as a coupling capacitance element satisfying such a condition, there has been proposed a coupling capacitance element in which a capacitor having the same shape and the like as that of a memory cell is connected in series (Japanese Patent Laid-Open No. 9-232531). FIG.
Is a circuit diagram of a coupling capacitance element of a conventional multi-level DRAM semiconductor device (second prior art) described in this publication, and FIG. 7 is a sectional view thereof. The bit line pair BL, BLB is divided into two sets of divided bit line pairs BL by a transfer gate TG.
1, BL1B and a pair of divided bit lines BL2, BL2B. Each pair of divided bit lines is connected to a sense amplifier SA1 and SA.
2, the memory cell at the intersection of the original bit line pair BL, BLB and the word line WLi (i = 0-255) is divided into the divided bit line pair BL1, BL1B and the divided bit line pair BL2, BL2B. Has been sorted. The memory cells are distributed such that the ratio between the floating capacitances CB1 and CB2 of the divided bit lines is 1: 2.
【０００７】また、分割ビット線ＢＬ１と分割ビット線
ＢＬ２Ｂとの間及び分割ビット線ＢＬ２と分割ビット線
ＢＬ１Ｂとの間に夫々カップリング容量素子Ｃｃが接続
されている。このカップリング容量素子Ｃｃはメモリセ
ル容量素子Ｃｓと同一の層構造を有する単位容量素子を
複数個直列に接続して構成されている。メモリセルには
セル容量素子Ｃｓが備えられており、Ｃｓの一端にはプ
レート電位と呼ばれる一定電位ＶＰ（＝１／２ＶＣＣ）
が印加される。また、分割ビット線ＢＬ１とＢＬ２Ｂ及
びＢＬ２とＢＬ１Ｂは、夫々カラム選択線ＣＳＬの信号
によって制御されるトランジスタを介して入出力線Ｉ／
Ｏ１とＩ／Ｏ２に接続されている。このような構造を使
用すれば、製造中にメモリセルの蓄積容量値（Ｃｓ）が
所望の値と異なった場合でもメモリセル容量値（Ｃｓ）
とカップリング容量値（Ｃｃ）との比は一定になるため
に、製造バラツキに対しても安定した多値動作を保証す
るＤＲＡＭが得られる。A coupling capacitance element Cc is connected between the divided bit line BL1 and the divided bit line BL2B and between the divided bit line BL2 and the divided bit line BL1B. The coupling capacitance element Cc is configured by connecting a plurality of unit capacitance elements having the same layer structure as the memory cell capacitance element Cs in series. The memory cell includes a cell capacitance element Cs. One end of Cs has a constant potential VP (= 1/2 VCC) called a plate potential.
Is applied. The divided bit lines BL1 and BL2B and BL2 and BL1B are connected to the input / output lines I / I via transistors controlled by signals on the column selection lines CSL, respectively.
It is connected to O1 and I / O2. By using such a structure, even when the storage capacitance value (Cs) of the memory cell differs from a desired value during manufacturing, the memory cell capacitance value (Cs)
And the coupling capacitance value (Cc) are constant, so that a DRAM that guarantees stable multi-level operation even with manufacturing variations can be obtained.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述の
従来の多値ＤＲＡＭ半導体装置は、実際に（Ｃｂ）≫
（Ｃｓ）の条件を与えた場合、情報を読み出すこと自体
が困難となるために、（Ｃｓ）は（Ｃｂ）の１／１０程
度の値となる。即ち、実際のＤＲＡＭでは、カップリン
グ容量値（Ｃｃ）＝（Ｃｓ）／ｎ（ｎは整数）とはなら
ない。しかも、メモリセルの容量が所望の値とならなか
った場合には、ビット線容量とメモリセル容量の比が変
化するために、メモリセル容量素子Ｃｓの製造のバラツ
キが問題となる。However, the above-mentioned conventional multi-level DRAM semiconductor device is actually (Cb) ≫
When the condition of (Cs) is given, it becomes difficult to read information itself, so that (Cs) is about 1/10 of (Cb). That is, in an actual DRAM, the coupling capacitance value (Cc) = (Cs) / n (n is an integer) is not satisfied. In addition, when the capacity of the memory cell does not reach a desired value, the ratio of the bit line capacity to the memory cell capacity changes, and therefore, the manufacturing variation of the memory cell capacitor Cs becomes a problem.
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、チップ面積を大幅に増加することなくカッ
プリング容量値（Ｃｃ）とメモリセル容量値（Ｃｓ）と
の比を一定にすることができると共に、メモリセル容量
素子Ｃｓを製造する際にバラツキを低減できる多値ＤＲ
ＡＭ半導体装置を提供することを目的とする。The present invention has been made in view of such a problem, and makes the ratio between the coupling capacitance value (Cc) and the memory cell capacitance value (Cs) constant without greatly increasing the chip area. Multi-level DR that can reduce variations when manufacturing the memory cell capacitive element Cs.
An object is to provide an AM semiconductor device.
【００１０】[0010]
【課題を解決するための手段】本発明に係る多値ＤＲＡ
Ｍ半導体装置は、ビット線対をトランスファゲートで複
数に分割して構成された分割ビット線対と、隣接する分
割ビット線対間でたすきがけの関係にある分割ビット線
同士を夫々接続する１対のカップリング容量素子とを有
する多値ＤＲＡＭ半導体装置において、前記カップリン
グ容量素子は、直列に接続された同一容量の複数の第１
群のキャパシタと、この第１群のキャパシタに直列に接
続され相互に異なる容量を有して相互に並列に接続され
た複数の第２群のキャパシタと、前記第２群のキャパシ
タに夫々直列に接続された選択ゲートとにより構成され
ていることを特徴とする。なお、前記選択ゲートは、半
導体基板上において前記第１群のキャパシタの直下に形
成されていることが好ましい。SUMMARY OF THE INVENTION A multi-value DRA according to the present invention
An M semiconductor device includes a pair of divided bit lines formed by dividing a bit line pair into a plurality of parts by transfer gates, and a pair of divided bit lines that are adjacent to each other and have a crossing relationship. In the multi-level DRAM semiconductor device having the coupling capacitance element, the coupling capacitance element includes a plurality of first capacitors of the same capacitance connected in series.
A second group of capacitors connected in series to the first group of capacitors and having mutually different capacitances and connected in parallel with each other; and a second group of capacitors connected in series to the second group of capacitors. And a connected select gate. Preferably, the select gate is formed directly below the first group of capacitors on the semiconductor substrate.
【００１１】本発明に係る多値ＤＲＡＭ半導体装置は、
ビット線対をトランスファゲートで複数に分割して構成
された分割ビット線対と、隣接する分割ビット線対間で
たすきがけの関係にある分割ビット線同士を夫々接続す
る１対のカップリング容量素子とを有する多値ＤＲＡＭ
半導体装置において、前記カップリング容量素子は、直
列に接続された同一容量の複数の第１群のキャパシタ
と、この第１群のキャパシタに並列に接続され相互に異
なる容量を有する複数の第２群のキャパシタと、前記第
１群のキャパシタ及び前記第２群のキャパシタに夫々直
列に接続された選択ゲートとにより構成されていること
を特徴とする。なお、前記選択ゲートは、半導体基板上
において前記第１群のキャパシタの直下に形成されてい
ることが好ましい。[0011] A multi-level DRAM semiconductor device according to the present invention comprises:
A pair of coupling capacitance elements for connecting a divided bit line pair formed by dividing a bit line pair into a plurality of parts by transfer gates, and divided bit lines having a crossing relationship between adjacent divided bit line pairs. -Valued DRAM having
In the semiconductor device, the coupling capacitance element may include a plurality of first group capacitors connected in series and having the same capacitance, and a plurality of second groups connected in parallel to the first group capacitors and having mutually different capacitances. And a select gate connected in series to each of the first group of capacitors and the second group of capacitors. Preferably, the select gate is formed directly below the first group of capacitors on the semiconductor substrate.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施例に係る多値
ＤＲＡＭ半導体装置について、添付の図面を参照して具
体的に説明する。図１は本発明の第１の実施例に係る多
値ＤＲＡＭ半導体装置のカップリング容量素子Ｃｃの回
路図である。カップリング容量素子Ｃｃの容量値（Ｃ
ｃ）はメモリセル容量素子Ｃｓの容量値（Ｃｓ）と等し
いキャパシタ１００を８個直列に接続し、更に、このキ
ャパシタ１００に並列にキャパシタ１０１，１０２，１
０３（第２群のキャパシタ）の並列接続体が並列に接続
されている。この並列に接続されたキャパシタ１０１，
１０２，１０３の容量値は０．８（Ｃｓ），１．０（Ｃ
ｓ）及び１．２（Ｃｓ）と相互に異なる。これらのキャ
パシタ１０１，１０２，１０３には、夫々選択ゲートＧ
１、Ｇ２及びＧ３が直列に接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A multi-level DRAM semiconductor device according to an embodiment of the present invention will be specifically described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram of a coupling capacitance element Cc of a multilevel DRAM semiconductor device according to a first embodiment of the present invention. The capacitance value of the coupling capacitance element Cc (C
In (c), eight capacitors 100 having the same capacitance value (Cs) as the memory cell capacitor Cs are connected in series, and capacitors 101, 102, and 1 are connected in parallel with the capacitor 100.
03 (second group of capacitors) are connected in parallel. The capacitors 101 connected in parallel,
The capacitance values of 102 and 103 are 0.8 (Cs), 1.0 (C
s) and 1.2 (Cs). Each of these capacitors 101, 102, 103 has a selection gate G
1, G2 and G3 are connected in series.
【００１３】この実施例では、選択ゲートＧ１が直列に
接続されたキャパシタ１０１，１０２，１０３の容量値
は、例えば、メモリセル容量値（Ｃｓ）の０．８倍、１
倍、１．２倍である。In this embodiment, the capacitance values of the capacitors 101, 102 and 103 to which the selection gate G1 is connected in series are, for example, 0.8 times the capacitance value (Cs) of the memory cell, 1
Times, 1.2 times.
【００１４】図２は図１に示した選択ゲートＧ２とそれ
に接続される９個のキャパシタの構造を示す断面図であ
る。本実施例の多値ＤＲＡＭ半導体装置においては、膜
厚３００ｎｍのシリコン酸化膜からなる素子分離絶縁膜
２によって区画されたＰ型半導体基板１の表面に膜厚１
０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介し
て、膜厚１００ｎｍのＮ型多結晶シリコン膜及び膜厚１
５０ｎｍのタングステンシリサイド膜の積層膜からなる
ゲート電極４が形成されている。素子分離絶縁膜２及び
ゲート電極４によって自己整合的にＰ型半導体基板１の
表面にＮ型拡散層５が形成されている。これにより選択
ゲートとしてのＭＯＳ−ＦＥＴが構成される。Ｎ型拡散
層５の表面には膜厚３００ｎｍのシリコン酸化膜からな
る第１の層間絶縁膜６が堆積されている。また、Ｎ型拡
散層５は層間絶縁膜６に形成されたＮ型多結晶シリコン
膜からなる第１のコンタクト７を介して、膜厚１２０ｎ
ｍのタングステンシリサイド膜からなるビット線８に接
続されている。ビット線８の表面には膜厚３００ｎｍの
シリコン酸化膜からなる第２の層間絶縁膜９が堆積され
ている。また、ビット線８は第２の層間絶縁膜９に形成
されたＮ型多結晶シリコン膜からなる第２のコンタクト
１０を介して膜厚５００ｎｍのＮ型多結晶シリコン膜か
ら直下なる容量下部電極１１に接続されている。容量下
部電極１１の表面には膜厚７ｎｍの窒化酸化シリコン膜
からなる容量絶縁膜１２が形成され、その表面に膜厚２
００ｎｍのＮ型多結晶シリコン膜からなる容量上部電極
１３が形成されることによりキャパシタが形成されてい
る。このキャパシタはメモリセルのキャパシタと同じ構
造を有する。容量上部電極１３の表面には膜厚３００ｎ
ｍのシリコン酸化膜からなる第３の層間絶縁膜１４が形
成されている。第３の層間絶縁膜１４にはタングステン
からなる第３のコンタクト１５ａが形成され、それを介
して容量上部電極１３が膜厚４００ｎｍのアルミニウム
合金からなる金属配線１６と接続されている。FIG. 2 is a sectional view showing the structure of the selection gate G2 shown in FIG. 1 and nine capacitors connected to the selection gate G2. In the multi-level DRAM semiconductor device of the present embodiment, a film thickness of 1
An N-type polycrystalline silicon film having a thickness of 100 nm and a thickness of 1
A gate electrode 4 made of a laminated film of a 50 nm tungsten silicide film is formed. An N-type diffusion layer 5 is formed on the surface of the P-type semiconductor substrate 1 in a self-aligned manner by the element isolation insulating film 2 and the gate electrode 4. Thus, a MOS-FET as a selection gate is formed. On the surface of the N-type diffusion layer 5, a first interlayer insulating film 6 made of a silicon oxide film having a thickness of 300 nm is deposited. The N-type diffusion layer 5 has a thickness of 120 nm through a first contact 7 made of an N-type polycrystalline silicon film formed on the interlayer insulating film 6.
m of a tungsten silicide film. On the surface of the bit line 8, a second interlayer insulating film 9 made of a silicon oxide film having a thickness of 300 nm is deposited. In addition, the bit line 8 is connected via a second contact 10 made of an N-type polycrystalline silicon film formed on the second interlayer insulating film 9 to a capacitor lower electrode 11 directly below the 500-nm-thick N-type polycrystalline silicon film. It is connected to the. A capacitor insulating film 12 made of a 7-nm-thick silicon nitride oxide film is formed on the surface of
A capacitor is formed by forming a capacitor upper electrode 13 made of a 00 nm N-type polycrystalline silicon film. This capacitor has the same structure as the capacitor of the memory cell. 300 n film thickness on the surface of the capacitor upper electrode 13
A third interlayer insulating film 14 made of m silicon oxide film is formed. A third contact 15a made of tungsten is formed in the third interlayer insulating film 14, through which the capacitor upper electrode 13 is connected to a metal wiring 16 made of an aluminum alloy having a thickness of 400 nm.
【００１５】このように構成された半導体装置において
は、選択ゲートＧ１を選んだ場合には、カップリング容
量値はメモリセル容量値（Ｃｓ）の０．１０８倍の値と
なり、選択ゲートＧ２を選んだ場合には、カップリング
容量値はメモリセル容量値（Ｃｓ）の０．１１１倍の値
となり、選択ゲートＧ３を選んだ場合には、カップリン
グ容量値はメモリセル容量値（Ｃｓ）の０．１１３倍の
値となる。In the semiconductor device thus configured, when the selection gate G1 is selected, the coupling capacitance value is 0.108 times the memory cell capacitance value (Cs), and the selection gate G2 is selected. In this case, the coupling capacitance value is 0.111 times the memory cell capacitance value (Cs). When the selection gate G3 is selected, the coupling capacitance value is 0% of the memory cell capacitance value (Cs). .113 times.
【００１６】本実施例において、選択ゲートは３個所に
限定するものではなく複数箇所であればよい。また、選
択ゲートを介して接続されたキャパシタの容量の値も
０．８倍、１．０倍、１．２倍に限定するものではな
い。また、直列接続されたキャパシタの数を９個に限定
するものではなく、複数であればよい。In the present embodiment, the number of selection gates is not limited to three, but may be a plurality of selection gates. Further, the value of the capacitance of the capacitor connected via the selection gate is not limited to 0.8 times, 1.0 times, or 1.2 times. Further, the number of capacitors connected in series is not limited to nine, but may be plural.
【００１７】このように、選択ゲート及び容量値の異な
るキャパシタを設けることにより、製造されたＤＲＡＭ
のセル容量値（Ｃｓ）が所望の値からずれた場合でも、
製造後に最適な容量値となるカップリング容量値を選択
することが可能となり、製造マージンの大きな多値記憶
ＤＲＡＭを得ることができる。また、選択ゲートを構成
するＭＯＳ−ＦＥＴは直列に接続された同一容量値のキ
ャパシタの直下に形成することが可能であり、余分な面
積を必要とすることがなく、チップ面積の増加を防ぐこ
とができる。As described above, by providing the select gate and the capacitors having different capacitance values, the manufactured DRAM is provided.
Even if the cell capacitance value (Cs) of the cell deviates from a desired value,
It becomes possible to select a coupling capacitance value which becomes an optimum capacitance value after manufacturing, and it is possible to obtain a multi-valued storage DRAM having a large manufacturing margin. Further, the MOS-FETs constituting the selection gate can be formed directly under the capacitors having the same capacitance value connected in series, so that no extra area is required and an increase in chip area can be prevented. Can be.
【００１８】図３は本発明の第２の実施例に係る多値Ｄ
ＲＡＭ半導体装置のカップリング容量素子Ｃｃの回路図
である。カップリング容量素子Ｃｓはメモリセル容量の
容量値Ｃｓと等しいキャパシタ１００を９個直列に接続
され、これと並列に接続された容量値の異なる２種類の
ＭＯＳキャパシタＣｍｏｓ１、Ｃｍｏｓ２が形成されて
いる。なお、ＭＯＳキャパシタＣｍｏｓ１及びＣｍｏｓ
２の容量値を夫々（Ｃｍｏｓ１）及び（Ｃｍｏｓ２）と
する。そして、各キャパシタＣｍｏｓ１、直列に接続さ
れた９個のキャパシタ１００群及びＣｍｏｓ２には夫々
選択ゲートＧ１、Ｇ２及びＧ３が夫々接続されている。
本実施例では選択ゲートＧ２のみを選んだ場合には、カ
ップリング容量値は（Ｃｓ）／９の値となり、選択ゲー
トＧ１及びＧ２を選んだ場合には、カップリング容量値
は（Ｃｍｏｓ１）＋（Ｃｓ）／９となり、選択ゲートＧ
２及びＧ３を選んだ場合には、カップリング容量値は
（Ｃｍｏｓ２）＋（Ｃｓ）／９となり、選択ゲートＧ
１、選択ゲートＧ２及びＧ３を選んだ場合には、カップ
リング容量値は（Ｃｍｏｓ１）＋（Ｃｍｏｓ２）＋（Ｃ
ｓ）／９となる。FIG. 3 shows a multi-level D according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of a coupling capacitance element Cc of the RAM semiconductor device. As the coupling capacitance element Cs, nine capacitors 100 each having a capacitance value equal to the capacitance value Cs of the memory cell capacitance are connected in series, and two types of MOS capacitors Cmos1 and Cmos2 which are connected in parallel and have different capacitance values are formed. The MOS capacitors Cmos1 and Cmos1
The capacitance values of No. 2 are (Cmos1) and (Cmos2), respectively. Select gates G1, G2, and G3 are connected to each capacitor Cmos1, a group of nine capacitors 100 connected in series, and Cmos2, respectively.
In this embodiment, when only the selection gate G2 is selected, the coupling capacitance value is (Cs) / 9, and when the selection gates G1 and G2 are selected, the coupling capacitance value is (Cmos1) + (Cs) / 9 and the selection gate G
2 and G3, the coupling capacitance value is (Cmos2) + (Cs) / 9, and the selection gate G
1. When the selection gates G2 and G3 are selected, the coupling capacitance value is (Cmos1) + (Cmos2) + (Cmos1).
s) / 9.
【００１９】図４は、図３に示した選択ゲート１に接続
されたＭＯＳキャパシタＣｍｏｓ１及び選択ゲートＧ２
に接続された９個のキャパシタ１００とが並列に接続さ
れた断面構造を示す図である。本実施例が第１の実施例
と異なる点は、ゲート電極４、ゲート絶縁膜３、及びＮ
型拡散層５からなるＭＯＳキャパシタが形成され、この
ＭＯＳキャパシタのゲート電極が第１のコンタクト７を
介してビット線８に接続されていることである。FIG. 4 shows a MOS capacitor Cmos1 and a selection gate G2 connected to the selection gate 1 shown in FIG.
FIG. 10 is a diagram showing a cross-sectional structure in which nine capacitors 100 connected to the first capacitor are connected in parallel. This embodiment is different from the first embodiment in that the gate electrode 4, the gate insulating film 3, and the N
That is, a MOS capacitor including the type diffusion layer 5 is formed, and the gate electrode of the MOS capacitor is connected to the bit line 8 via the first contact 7.
【００２０】このように構成された半導体装置において
は、選択ゲート及び容量値の異なるキャパシタの存在に
よって、製造されたＤＲＡＭのセル容量値（Ｃｓ）が所
望の値からずれた場合でも、製造後に最適な容量値とな
るカップリング容量を選択することが可能となり、製造
マージンの大きな多値記憶ＤＲＡＭを得ることができ
る。また、選択ゲートを構成するＭＯＳ−ＦＥＴは直列
に接続された同一容量値のキャパシタの直下に形成する
ことが可能であり、余分な面積を必要とすることがな
く、チップ面積の増加を防ぐことができる。In the semiconductor device configured as described above, even if the cell capacitance value (Cs) of the manufactured DRAM deviates from a desired value due to the presence of the selection gate and the capacitors having different capacitance values, the semiconductor device is optimal after the manufacturing. It is possible to select a coupling capacitor having a large capacitance value, and it is possible to obtain a multi-value storage DRAM having a large manufacturing margin. Further, the MOS-FETs constituting the selection gate can be formed directly under the capacitors having the same capacitance value connected in series, so that no extra area is required and an increase in chip area can be prevented. Can be.
【００２１】[0021]
【発明の効果】以上詳述したように、本発明に係る多値
ＤＲＡＭ半導体装置は、書込み読み出し特性が最適と考
えられるカップリング容量値前後の容量値のキャパシタ
を複数準備しておき、テストした後に最適なカップリン
グ容量値を選択ゲートによって選択するので、仮に容量
素子を形成する際のプロセスの変動、例えば容量絶縁膜
厚又は電極高さなどにバラツキが生じても、メモリセル
の容量とカップリング容量の比は一定に保持されるため
に、製造マージンの大きな多値記憶ＤＲＡＭを得ること
ができる。As described in detail above, in the multilevel DRAM semiconductor device according to the present invention, a plurality of capacitors having capacitance values before and after the coupling capacitance value at which the write / read characteristics are considered to be optimum are prepared and tested. Since the optimum coupling capacitance value is selected later by the selection gate, even if process variations in forming the capacitive element, for example, variations occur in the capacitance insulating film thickness or the electrode height, the capacitance of the memory cell and the coupling are reduced. Since the ratio of the ring capacities is kept constant, a multi-value storage DRAM with a large manufacturing margin can be obtained.
【００２２】また、従来直列に接続されていた複数個の
キャパシタのうちの１個を相互に並列に接続された複数
個のキャパシタに変更するだけで上述の効果を得ること
ができ、全体としてキャパシタの数を抑えることができ
る。The above effect can be obtained only by changing one of a plurality of capacitors connected in series conventionally to a plurality of capacitors connected in parallel with each other. Can be reduced.
【００２３】更に、半導体基板上において選択ゲートを
カップリング容量素子の直下に形成することによりチッ
プ面積の増加を防ぐことができる。Further, by forming the selection gate directly below the coupling capacitance element on the semiconductor substrate, an increase in chip area can be prevented.
【図１】本発明の第１の実施例に係る多値ＤＲＡＭ半導
体装置の回路図である。FIG. 1 is a circuit diagram of a multilevel DRAM semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係る多値ＤＲＡＭ半導
体装置の断面図である。FIG. 2 is a sectional view of the multi-level DRAM semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第２の実施例に係る多値ＤＲＡＭ半導
体装置の回路図である。FIG. 3 is a circuit diagram of a multilevel DRAM semiconductor device according to a second embodiment of the present invention.
【図４】本発明の第２の実施例に係る多値ＤＲＡＭ半導
体装置の断面図である。FIG. 4 is a sectional view of a multi-level DRAM semiconductor device according to a second embodiment of the present invention.
【図５】第１の従来例に係る多値ＤＲＡＭ半導体装置の
回路図である。FIG. 5 is a circuit diagram of a multi-level DRAM semiconductor device according to a first conventional example.
【図６】第２の従来例に係る多値ＤＲＡＭ半導体装置の
回路図である。FIG. 6 is a circuit diagram of a multi-level DRAM semiconductor device according to a second conventional example.
【図７】第２の従来例に係る多値ＤＲＡＭ半導体装置の
断面図である。FIG. 7 is a sectional view of a multi-level DRAM semiconductor device according to a second conventional example.
１；Ｐ型半導体基盤 ２；素子分離絶縁膜 ３；ゲート絶縁膜 ４；ゲート電極 ５；Ｎ型拡散層 ６；第１の層間絶縁膜 ７；第１のコンタクト ８；ビット線 ９；第２の層間絶縁膜 １０；第２のコンタクト １１；容量下部電極 １２；容量絶縁膜 １３；容量上部電極 １４；第３の層間絶縁膜 １５，１５ａ，１５ｂ；第３のコンタクト １６；金属配線 １００，１０１，１０２，１０３；キャパシタ DESCRIPTION OF SYMBOLS 1: P-type semiconductor substrate 2: Element isolation insulating film 3: Gate insulating film 4: Gate electrode 5; N-type diffusion layer 6; First interlayer insulating film 7; First contact 8; Bit line 9; Inter-layer insulating film 10; second contact 11; capacitor lower electrode 12; capacitor insulating film 13; capacitor upper electrode 14; third interlayer insulating film 15, 15a, 15b; third contact 16; 102, 103; capacitors
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 G11C 11/56 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/108 H01L 21/8242 G11C 11/56
Claims (4)
に分割して構成された分割ビット線対と、隣接する分割
ビット線対間でたすきがけの関係にある分割ビット線同
士を夫々接続する１対のカップリング容量素子とを有す
る多値ＤＲＡＭ半導体装置において、前記カップリング
容量素子は、直列に接続された同一容量の複数の第１群
のキャパシタと、この第１群のキャパシタに直列に接続
され相互に異なる容量を有して相互に並列に接続された
複数の第２群のキャパシタと、前記第２群のキャパシタ
に夫々直列に接続された選択ゲートとにより構成されて
いることを特徴とする多値ＤＲＡＭ半導体装置。1. A pair connecting a divided bit line pair formed by dividing a bit line pair into a plurality of parts by a transfer gate and a divided bit line having a cross-connection between adjacent divided bit line pairs. In the multi-level DRAM semiconductor device having the coupling capacitance element, the coupling capacitance element is connected in series with a plurality of first-group capacitors of the same capacitance and connected in series to the first group of capacitors. It is characterized by comprising a plurality of second group capacitors having mutually different capacitances and connected in parallel with each other, and select gates respectively connected in series to the second group capacitors. Multi-level DRAM semiconductor device.
て前記第１群のキャパシタの直下に形成されていること
を特徴とする請求項１に記載の多値ＤＲＡＭ半導体装
置。2. The multi-value DRAM semiconductor device according to claim 1, wherein said select gate is formed immediately below said first group of capacitors on a semiconductor substrate.
に分割して構成された分割ビット線対と、隣接する分割
ビット線対間でたすきがけの関係にある分割ビット線同
士を夫々接続する１対のカップリング容量素子とを有す
る多値ＤＲＡＭ半導体装置において、前記カップリング
容量素子は、直列に接続された同一容量の複数の第１群
のキャパシタと、この第１群のキャパシタに並列に接続
され相互に異なる容量を有する複数の第２群のキャパシ
タと、前記第１群のキャパシタ及び前記第２群のキャパ
シタに夫々直列に接続された選択ゲートとにより構成さ
れていることを特徴とする多値ＤＲＡＭ半導体装置。3. A pair for connecting a divided bit line pair formed by dividing a bit line pair into a plurality of parts by a transfer gate and a divided bit line having a crossing relationship between adjacent divided bit line pairs. In the multi-level DRAM semiconductor device having the coupling capacitance element, the coupling capacitance element is connected in series with a plurality of first-group capacitors of the same capacitance connected in series, and connected in parallel to the first group of capacitors. A multi-valued capacitor comprising a plurality of second group capacitors having mutually different capacitances, and select gates respectively connected in series to the first group capacitor and the second group capacitor; DRAM semiconductor device.
て前記第１群のキャパシタの直下に形成されていること
を特徴とする請求項３に記載の多値ＤＲＡＭ半導体装
置。4. The multi-value DRAM semiconductor device according to claim 3, wherein said select gate is formed immediately below said first group of capacitors on a semiconductor substrate.
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| JP10134048A JP3085280B2 (en) | 1998-05-15 | 1998-05-15 | Multi-level DRAM semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101924231B1 (en) | 2010-10-29 | 2018-11-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor memory device |
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1998
- 1998-05-15 JP JP10134048A patent/JP3085280B2/en not_active Expired - Fee Related
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