JP3083126B2

JP3083126B2 - プログラマブル論理チップおよびマルチチップシステム

Info

Publication number: JP3083126B2
Application number: JP05016326A
Authority: JP
Inventors: 一久山田; 広中田; 章博筒井; 直久太田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-02-03
Filing date: 1993-02-03
Publication date: 2000-09-04
Anticipated expiration: 2015-09-04
Also published as: JPH06231283A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブル論理チ
ップ、特にマルチチップシステムを構成する場合の遅延
量の増加や、チップ間配線のために使われる配線要素の
増加を抑えるようにしたプログラマブル論理チップの構
成に関するものである。

【０００２】

【従来の技術】従来のプログラマブル論理チップの構成
例を図１０に示す。図１０において、１はプログラマブ
ル論理ブロック、２はプログラマブル配線領域、３は入
出力回路、１０１は論理・配線ブロックである。この従
来のプログラマブル論理チップは、プログラマブル論理
ブロック１に所定の論理をプログラミングし、プログラ
マブル配線領域２を用いて、論理・配線ブロック１０１
内のプログラマブル論理ブロック１間を配線することに
よって必要とする機能を実現している。さらに、プログ
ラマブル配線領域２で入出力回路３と内部の配線とを接
続するようにプログラミングすることによってチップ外
部との信号の入出力を行うものである。このようなプロ
グラマブル論理チップは、例えば、ザイリンクス社「プ
ログラマブルゲートアレイデータブック」(大倉商事株
式会社 1991.3)に記載されている。

【０００３】このようなプログラマブル論理チップを用
いて大規模なシステムを構築するためには、１つのプロ
グラマブル論理チップ内に構成できる論理回路の規模が
限られるため、複数のプログラマブル論理チップを用い
てマルチチップシステムを構成していた。

【０００４】図１５にマルチチップシステムの例を示
す。図１５において、１１はプログラマブル論理チッ
プ、１２はチップ間配線、１３はマルチチップシステム
の入出力である。次に、このマルチチップシステム上に
おける回路の構成方法について説明する。今、図１５に
示したマルチチップシステム上に図１１（ａ）のブロッ
ク図に示すような回路を構成する場合を考える。この回
路の各ブロックをそれぞれマルチチップシステム上のプ
ログラマブル論理チップに対応させ、図１１（ｂ）のよ
うにマルチチップシステム上にマッピングする。このと
き、チップＡからチップＣへ信号を直接渡すことができ
ないため、チップＢの内部を通して信号を渡すことにな
る。

【０００５】図１２にチップＢ内のプログラミング例を
示す。図１２において、１−１、１−２はプログラマブ
ル論理ブロック、３−１〜３−４は入出力回路、７−１
〜７−４は入出力ライン、８−１〜８−１２はライン接
続スイッチ、９−１〜９−８は内部接続ラインである。
ここで入出力回路３−１および３−３はチップＡへ、入
出力回路３−２および３−４はチップＣへそれぞれ接続
されているとする。

【０００６】まず、チップＡからチップＣへの直接の接
続信号について説明する。入出力回路３−１から入力し
た信号は入出力ライン７−１を通ってライン接続スイッ
チ８−１へ到達する。ここでライン接続スイッチ８−
１、８−１１、８−１２、８−２を予め接続状態にプロ
グラミングしておくと、入力信号はライン接続スイッチ
８−１、内部接続ライン９−６、ライン接続スイッチ８
−１１、内部接続ライン９−７、ライン接続スイッチ８
−１２、内部接続ライン９−８、ライン接続スイッチ８
−２および入出力ライン７−２を通って入出力回路３−
２に到達し、そこからチップＣに出力される。

【０００７】次に、チップＢ内で信号が処理される場合
について説明する。入出力回路３−３から入力された信
号は入出力ライン７−３を通ってライン接続スイッチ８
−３に到達する。ライン接続スイッチ８−３ないし８−
１０を予め接続状態にプログラミングしておくと、入力
信号はライン接続スイッチ８−３、内部接続ライン９−
１、ライン接続スイッチ８−４を通ってプログラマブル
論理ブロック１−１に到達する。プログラマブル論理ブ
ロック１−１で予めプログラミングされている処理が行
われた入力信号は、ライン接続スイッチ８−５、内部接
続ライン９−２、ライン接続スイッチ８−６、内部接続
ライン９−３、ライン接続スイッチ８−７、内部接続ラ
イン９−４、ライン接続スイッチ８−８を通ってプログ
ラマブル論理ブロック１−２に到達する。再びプログラ
マブル論理ブロック１−２で予めプログラミングされて
いる処理が行われた入力信号はライン接続スイッチ８−
９、内部接続ライン９−５、ライン接続スイッチ８−１
０、入出力ライン７−４を通って入出力回路３−４に到
達し、そこからチップＣに出力される。

【０００８】次に、ライン接続スイッチの構成を説明す
る。図１３にライン接続スイッチの構成を示す。図１３
において、５０−１、５０−２は配線ライン、５１はパ
ストランジスタ、５２はコントロールメモリである。コ
ントロールメモリ５２に予め１または０のデータを設定
しておくことにより、パストランジスタ５１のオン、オ
フを制御するようにしている。パストランジスタ５１が
オンの場合、配線ライン５０−１と配線ライン５０−２
は同電位となり接続される。この場合、信号はパストラ
ンジスタ５１内を通過することになり遅延が生じる。一
方、パストランジスタ５１がオフの場合、配線ライン５
０−１と配線ライン５０−２は接続されない。

【０００９】次に、従来のプログラマブル論理チップに
おける入出力回路の構成について説明する。従来のプロ
グラマブル論理チップにおいては、内部処理の遅延の影
響を吸収するため、入出力回路にラッチ機能を持たせる
ことができるような構成を採用している。従来のプログ
ラマブル論理チップにおける入出力回路の構成例を図１
４に示す。図１４において、１０７は入出力回路、１０
１は論理・配線ブロック、２１は入出力端子、２２は入
力バッファ、２３は出力バッファ、２６はＤ型フリップ
フロップ、２７はデータセレクタ、２８および２９はス
リーステートバッファ、３１は制御メモリである。

【００１０】図１４に示された入出力回路１０７の動作
を説明する。先ず、この回路を入力回路として使用する
場合について説明する。入出力端子２１から入力された
データは入力バッファ２２を通ってＤ型フリップフロッ
プ２６およびデータセレクタ２７に入力される。ここ
で、予め、データセレクタ２７の動作を制御するための
制御メモリ３１の内容を、データを遅延させない場合に
は入力バッファ２２からのデータを選択するように、ま
たデータを遅延させる場合にはＤ型フリップフロップ２
６からの信号を選択するようにプログラミングしてお
く。データセレクタ２７によって選択されたデータはス
リーステートバッファ２９を通って論理・配線ブロック
１０１に入力される。

【００１１】次に、この回路を出力回路として使用する
場合について説明する。論理・配線ブロック１０１から
の出力信号はスリーステートバッファ２８を通ってＤ型
フリップフロップ２６およびデータセレクタ２７に入力
される。ここで、予め、データセレクタ２７の動作を制
御するための制御メモリ３１の内容を、データを遅延さ
せない場合にはスリーステートバッファ２８からのデー
タを選択するように、またデータを遅延させる場合には
Ｄ型フリップフロップ２６からの信号を選択するように
プログラミングしておく。データセレクタ２７によって
選択されたデータは出力バッファ２３を通って入出力端
子２１からチップ外へ出力される。

【００１２】このような構成になっているので、遅延さ
せない場合にも入出力回路１０７内での遅延量は、入力
回路として使用する場合には入力バッファ２２の遅延量
とデータセレクタ２７の遅延量とスリーステートバッフ
ァ２９の遅延量の総和になり、出力回路として使用する
場合にはスリーステートバッファ２８とデータセレクタ
２７の遅延量と出力バッファ２３の遅延量の総和にな
る。

【００１３】このように、マルチチップシステムを構成
するためには、プログラマブル論理チップを、本来の処
理のための論理回路構成として使用する以外にプログラ
マブル論理チップ間の配線要素として使用する必要があ
る。従来のプログラマブル論理チップにおいては、チッ
プ内部の論理・配線ブロック内の配線要素はもともと論
理・配線ブロック内のプログラマブル論理ブロック相互
間の接続のために用意されているので、長距離の信号の
伝播のためには、内部接続ラインとライン接続スイッチ
を多段に組み合わせて実現したり、長距離の信号の伝播
のために別個に用意されたロングラインを用いる。しか
し、ロングラインはマルチファンアウトに対応するため
のバッファを含んでいたり、多数のスイッチを負荷とし
ているため遅延が大きくなる。

【００１４】

【発明が解決しようとする課題】したがって、従来のプ
ログラマブル論理チップはマルチチップシステムを構成
した場合に、通過するライン接続スイッチが多くなった
り、遅延が大きい配線を使用したりして遅延量が増加す
るという問題があった。またチップ間配線のために論理
・配線ブロック内の配線要素が使われてしまい内部の論
理を構成するために使える配線要素が減少してしまうこ
とや、さらにチップ間配線を考慮しながら論理・配線ブ
ロック内の配置・配線を行わなければならないので設計
の際にＣＡＤ（コンピュータ支援による設計）の負担が
大きくなるという問題があった。

【００１５】さらに、従来のプログラマブル論理チップ
においては、入出力回路内にデータ保持機構（Ｄ型フリ
ップフロップ）とそれを選択するためのセレクタが含ま
れているため、マルチチップシステムを構成する場合、
チップ間の配線もこの入出力回路内部のセレクタを通過
することになり、遅延量が大きくなるという問題があっ
た。

【００１６】本発明においては、従来のプログラマブル
論理チップの問題点であるマルチチップシステムを構成
する場合の遅延量の増加や、チップ間配線のために使わ
れる配線要素の増加を抑えたプログラマブル論理チップ
を提供することを目的としている。

【００１７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、内部の配線をプログラミングすることに
よって所望の機能を持たせるプログラマブル論理チップ
において、外部に対して信号を入出力する複数の入出力
回路と、信号の論理演算機能やデータの保持機能を有し
ていて、これらの複数の機能の相互間の接続を行う論理
・配線ブロックと、入出力回路と論理・配線ブロック
間、または入出力回路相互間を１対１または１対ｎに接
続するプログラマブル配線領域とを有したものである。
また、複数のデータ保持回路を、従来のように入出力回
路には持たせず、プログラマブル配線領域と論理・配線
ブロックとの間に設けている。さらに、上記複数のデー
タ保持回路間を相互に接続する接続回路を設けている。

【００１８】

【作用】本発明は、内部の配線をプログラミングするこ
とによって所望の機能を持たせるプログラマブル論理チ
ップにおいて、外部に対して信号を入出力する複数の入
出力回路と、信号の論理演算機能やデータの保持機能を
有していて、これらの複数の機能の相互間の接続を行う
論理・配線ブロックと、入出力回路と論理・配線ブロッ
ク間、または入出力回路相互間を１対１または１対ｎに
接続するプログラマブル配線領域とを有することによ
り、マルチチップシステムを構成した場合の遅延量の増
加や、チップ間配線のために使われる配線要素の増加を
抑えることが可能となる。さらに、入出力回路内のデー
タ保持機構を入出力回路から分離して構成することによ
り、チップ間配線が通過する入出力回路の遅延を低く抑
えることができ、マルチチップシステムを構成した場合
のチップ間配線の遅延量を小さく抑えることが可能とな
る。

【００１９】

【実施例】本発明の第１の実施例を図１に示す。図１に
おいて、１はプログラマブル論理ブロック、２はプログ
ラマブル配線領域、３は入出力回路、４はチップ間接続
ライン、５および６はライン接続スイッチ、１０１は論
理・配線ブロック、１０２はチップ間プログラマブル配
線領域である。

【００２０】次に、図１の構成を説明する。従来のプロ
グラマブル論理チップと同様にプログラマブル論理ブロ
ック１に所定の論理をプログラミングし、プログラマブ
ル配線領域２を用いて、論理・配線ブロック１０１内の
プログラマブル論理ブロック間を配線することによって
チップ内部で必要とする機能を実現する。さらに、入出
力回路３と内部の配線とをプログラマブル配線領域２で
適当に接続するようにプログラミングすることによって
チップ外部の信号の入出力が可能である。一方、チップ
間のプログラマブル配線領域１０２を用いて入出力回路
間を接続する。

【００２１】次に、本実施例でマルチチップシステムを
構成する場合について説明する。今、図１５に示すマル
チチップシステム上で、図１１（ａ）のブロック図に示
すような回路を構成するとする。この回路の各ブロック
をそれぞれマルチチップシステム上のプログラマブル論
理チップに対応させ、図１１（ｂ）のようにマルチチッ
プシステム上にマッピングする。このとき、チップＡか
らチップＣへは信号を直接渡すことができないのでチッ
プＢの内部を通して信号を渡すことになる。図２に本実
施例のチップＢ内のプログラミング例を示す。図２にお
いて、１−１、１−２はプログラマブル論理ブロック、
３−１ないし３−４は入出力回路、４−１、４−２はチ
ップ間接続ライン、６−１ないし６−４、および、８−
１ないし８−１０はライン接続スイッチ、７−１ないし
７−４は入出力ライン、９−１ないし９−５は内部接続
ラインである。ここで入出力回路３−１および３−３は
チップＡへ、入出力回路３−２および３−４はチップＣ
へ接続されているとする。

【００２２】先ず、チップＡからチップＣへの直接の接
続信号について説明する。入出力回路３−１から入力さ
れた信号は入出力ライン７−１を通ってライン接続スイ
ッチ６−１へ到達する。ここで、予めライン接続スイッ
チ６−１および６−２を接続状態にプログラミングして
おくと、入出力ライン７−１とチップ間接続ライン４−
１、およびチップ間接続ライン４−１と入出力ライン７
−２とが接続され、入力信号はライン接続スイッチ６−
１、チップ間接続ライン４−１、ライン接続スイッチ６
−２、入出力ライン７−２を通って入出力回路３−２か
ら出力される。この場合、入力信号は入出力回路とライ
ン接続スイッチを２段だけ通過すればよく、遅延量を小
さく抑えられる。

【００２３】次に、チップＢ内で処理される信号につい
て説明する。入出力回路３−３から入力した信号は入出
力ライン７−３を通ってライン接続スイッチ６−３に到
達する。。このとき、ライン接続スイッチ６−３は非接
続状態にしておき、入力信号がチップ間接続ライン４−
２にいくことを阻止する。ライン接続スイッチ８−３、
８−４を接続状態にプログラミングしておくと、入力信
号はライン接続スイッチ８−３、内部接続ライン９−
１、ライン接続スイッチ８−４を通ってプログラマブル
論理ブロック１−１に到達する。プログラマブル論理ブ
ロック１−１に到達した入力信号はそこで予めプログラ
ミングされている処理が行われる。

【００２４】ここで、ライン接続スイッチ８−５、８−
６、８−７、８−８を接続状態にプログラミングしてお
くと、プログラマブル論理ブロック１−１で処理された
入力信号はライン接続スイッチ８−５、内部接続ライン
９−２、ライン接続スイッチ８−６、内部接続ライン９
−３、ライン接続スイッチ８−７、内部接続ライン９−
４、ライン接続スイッチ８ー８を通ってプログラマブル
論理ブロック１−２に到達し、そこで予めプログラミン
グされている処理が行われる。同様に、ライン接続スイ
ッチ８−９および８−１０が接続状態、ライン接続スイ
ッチ６−４が非接続状態にプログラミングされている
と、プログラマブル論理ブロック１−２で処理された信
号はライン接続スイッチ８−９、内部接続ライン９−
５、ライン接続スイッチ８−１０、入出力ライン７−４
を通って入出力回路３−４から出力される。この場合、
内部での処理に関しては遅延量は従来例と同等に実現可
能である。

【００２５】次に、信号の分配について考える。図３
（ａ）のブロック図に示すような回路を図３（ｂ）のよ
うにマルチチップシステム上に構成する。このときチッ
プＡからチップＢおよびチップＣへの信号の分配はチッ
プＢ内で実現することになる。図４に、このときのチッ
プＢ内のプログラミング例を示す。図４において、１−
３および１−４はプログラマブル論理ブロック、３−１
〜３−４は入出力回路、４−１〜４−３はチップ間接続
ライン、６−１〜６−４および８−１〜８−１０はライ
ン接続スイッチ、７−１〜７−４は入出力ライン、９−
１〜９−５は内部接続ラインである。

【００２６】先ず、チップＡからチップＣへ分配される
信号について説明する。入出力回路３−１はチップＡ
に、入出力回路３−４はチップＣに接続されているとす
る。入出力回路３−１から入力された信号は入出力ライ
ン７−１を通ってライン接続スイッチ６−１に到達す
る。ライン接続スイッチ６−１を接続状態にプログラミ
ングしておくと、入力信号はチップ間接続ライン４−１
を通ってライン接続スイッチ１０−１に到達する。ライ
ン接続スイッチ１０−１を接続状態にプログラミングし
ておくと、入力信号はチップ間接続ライン４−３、ライ
ン接続スイッチ６−４、入出力ライン７−４を通って入
出力回路３−４から出力される。この場合、入力信号は
入出力回路とライン接続スイッチを３段だけ通過すれば
よく、遅延量を小さく抑えることができる。

【００２７】次に、チップＢ内で処理される信号につい
て説明する。入出力回路３−１から入力された信号は入
出力ライン７−１を通ってライン接続スイッチ８−１に
到達する。ライン接続スイッチ８−１〜８−８を予め接
続状態にプログラミングしておくと、入力信号は内部接
続ライン９−１、ライン接続スイッチ８−２を通ってプ
ログラマブル論理ブロック１−３に到達する。プログラ
マブル論理ブロック１−３において予めプログラミング
されている処理をされた入力信号はライン接続スイッチ
８−３、チップ内接続ライン９−２、ライン接続スイッ
チ８−４、チップ内接続ライン９−３、ライン接続スイ
ッチ８−５、チップ内接続ライン９−４、ライン接続ス
イッチ８−６を通って、プログラマブル論理ブロック１
−４に到達する。プログラマブル論理ブロック１−４に
おいて予めプログラミングされている処理をされた入力
信号はライン接続スイッチ８−７、チップ内接続ライン
９−５、ライン接続スイッチ８−８、入出力ライン７−
２に到達する。このとき。ライン接続スイッチ６−２を
非接続状態に予めプログラミングしておくと、入出力ラ
イン７ー２に到達した信号は入出力回路３−２から出力
される。

【００２８】このような構成となっているため、マルチ
チップシステムを構成した場合に、チップ間の配線とな
る入出力端子から他の入出力端子への接続は、入出力回
路およびライン接続スイッチを必要最小限の段数だけ通
過すればよく、チップ間配線の遅延量を小さく抑えるこ
とができる。また、チップ間配線接続ラインはチップ間
の接続専用ラインであり、論理・配線ブロック内のロン
グラインのようにマルチファンアウトに対応するための
バッファを含んだり、多数のスイッチが負荷となること
がないので遅延量を小さく抑えることが可能である。ま
た、論理・配線ブロック内の配線要素を使わずにチップ
間配線を実現することが可能であるので、論理・配線ブ
ロック内の配線要素を有効に利用することができる。さ
らに、チップ間の配線を考慮せずに論理・配線ブロック
内の配置配線ができるので設計の際のＣＡＤの負担を少
なくすることができる。

【００２９】次に、本発明の第２の実施例を図５を用い
て説明する。図５において、１はプログラマブル論理ブ
ロック、２はプログラマブル配線領域、４はチップ間接
続ライン、５および６はライン接続スイッチ、１４は入
出力回路、１５はデータ保持回路、１０１は論理・配線
ブロック、１０２はチップ間プログラマブル配線領域、
１０３はデータ保持ブロックである。次に、本回路の構
成を説明する。先ず、本実施例の特徴である入出力回路
１４とデータ保持回路１５についての構成と動作を図６
で詳細に説明する。図６において、２１は入出力端子、
２２は入力バッファ、２３は出力バッファ、２４、２
５、２８および２９はスリーステートバッファ、２６は
Ｄ型フリップフロップ、２７はデータセレクタ、３０お
よび３１は制御メモリ、３２はチップ間接続ライン、３
３はライン接続スイッチ、１０１は論理・配線ブロッ
ク、１０２はチップ間プログラマブル配線領域、１０４
は入出力回路、１０５はデータ保持回路である。

【００３０】本実施例において、入出力端子２１を論理
・配線ブロック１０１に接続する場合について説明す
る。先ず、入力として使用する場合を説明する。入出力
端子２１から入力された信号は入力バッファ２２を通っ
てライン接続スイッチ３３に到達する。ここで、ライン
接続スイッチ３３を非接続状態に予めプログラミングし
ておくと、入力信号はスリーステートバッファ２５に到
達する。スリーステートバッファ２５の出力信号はデー
タセレクタ２７とＤ型フリップフロップ２６へ入力され
る。データの保持を行わない場合には、データセレクタ
２７の出力としてスリーステートバッファ２５の出力信
号を選択するように予め制御メモリ３１をプログラミン
グしておく。また、データの保持が必要な場合には、デ
ータセレクタ２７の出力としてＤ型フリップフロップ２
６の出力信号を選択するように予め制御メモリ３１をプ
ログラミングしておく。データセレクタ２７の出力はス
リーステートバッファ２９を通って、論理・配線ブロッ
ク１０１に入力される。

【００３１】次に、出力として使用する場合について説
明する。論理・配線ブロック１０１からの信号は、スリ
ーステートバッファ２８を通ってデータセレクタ２７お
よびＤ型フリップフロップ２６に入力される。ここで、
データの保持を行わない場合には、データセレクタ２７
の出力としてスリーステートバッファ２８の出力信号を
選択するように予め制御メモリ３１をプログラミングし
ておく。また、データの保持が必要な場合には、データ
セレクタ２７の出力としてＤ型フリップフロップ２６の
出力信号を選択するように予め制御メモリ３１をプログ
ラミングしておく。データセレクタ２７の出力はスリー
ステートバッファ２４を通ってライン接続スイッチ３３
に到達する。ここで、ライン接続スイッチ３３を非接続
状態にプログラミングしておくと、この出力信号は出力
バッファ２３に到達する。出力バッファ２３を通った信
号は入出力端子２１からチップ外部へ出力される。この
ように、入出力端子を論理・配線ブロックに接続する場
合には従来のプログラマブル論理チップの入出力回路と
同じ機能を実現できる。

【００３２】次に、入出力端子をチップ間接続ライン３
２を用いて他の入出力端子と接続する場合について説明
する。先ず、入力として使用する場合について説明す
る。入出力端子２１から入力したデータは、入力バッフ
ァ２２を通ってライン接続スイッチ３３に到達する。こ
こで、ライン接続スイッチ３３を接続状態にしておく
と、入力信号はチップ間接続ライン３２を通って他の入
出力回路へ送られる。

【００３３】次に、出力として使用する場合について説
明する。ライン接続スイッチ３３を接続状態にプログラ
ミングしておくと、チップ間接続ライン３２からの信号
は、ライン接続スイッチ３３を通って出力バッファ２３
に入力される。出力バッファ２３を通った信号は、入出
力端子２１からチップ外部に出力される。このような構
成になっているので入出力回路内の遅延量は、入力とし
て使用する場合には入力バッファ２２の遅延量のみであ
り、出力として使用する場合には出力バッファ２３の遅
延量のみである。

【００３４】次に、本実施例において、第１の実施例と
同様に図１１（ａ）のブロック図に示すような回路を図
１１（ｂ）のようにマルチチップシステム上に構成する
ことを考える。このとき、チップＡからチップＣへは信
号を直接渡すことができないのでチップＢの内部を通し
て信号を渡すことになる。図７に本実施例のチップＢに
おける詳細なプログラミング例を示す。図７において、
１−１および１−２はプログラマブル論理ブロック、４
−１および４−２はチップ間接続ライン、６−１〜６−
４および８−１〜８−１０はライン接続スイッチ、７−
１〜７−４は入出力ライン、９−１〜９−５は内部接続
ライン、１４−１〜１４−４は入出力回路、１５−１〜
１５−４はデータ保持回路である。ここで、入出力回路
１４−１および１４−３はチップＡへ、入出力回路１４
−２および１４−４はチップＣへ接続されているとす
る。

【００３５】先ず、チップＡからチップＣへの直接の接
続信号について説明する。入出力回路１４−１から入力
した信号は入出力ライン７−１を通ってライン接続スイ
ッチ６−１へ到達する。ここでライン接続スイッチ６−
１を予め接続状態にプログラミングしておくと、入出力
ライン７−１とチップ間接続ライン４−１が接続され、
入力信号はチップ間接続ライン４−１を通ってライン接
続スイッチ６−２に到達する。ここでライン接続スイッ
チ６−２を接続状態にプログラミングしておくと、チッ
プ間接続ライン４−１と入出力ライン７−２が接続さ
れ、入力信号は入出力ライン７−２を通って入出力回路
１４−２に到達し、そこから出力される。この場合、入
力信号は入出力回路とライン接続スイッチを２段だけ通
過すればよく、遅延量を小さく抑えることができる。

【００３６】次に、チップＢ内で信号が処理される場合
について詳細に説明する。入出力回路１４−３から入力
された信号は入出力ライン７−３を通ってデータ保持回
路１５−３に入力される。このとき、ライン接続スイッ
チ６−３は非接続状態にプログラミングしておき、入力
信号がチップ間接続ライン４−２へ行くのを阻止する。
ここで、入力信号に対して遅延が必要な場合には、デー
タ保持回路１５−３内のＤ型フリップフロップでデータ
を保持する。データ保持回路１５−３の出力はライン接
続スイッチ８−３に到達する。ここで、ライン接続スイ
ッチ８−３、８−４を接続状態に予めプログラミングし
ておくと、入力信号はライン接続スイッチ８−３、内部
接続ライン９−１、ライン接続スイッチ８−４を通って
プログラマブル論理ブロック１−１に到達し、そこでプ
ログラミングされている所定の処理が行われる。

【００３７】ここで、ライン接続スイッチ８−５、８−
６、８−７、８−８を接続状態に予めプログラミングし
ておくと、プログラマブル論理ブロック１−１で予めプ
ログラミングされている処理を行われた入力信号は、ラ
イン接続スイッチ８−５、内部接続ライン９−２、ライ
ン接続スイッチ８−６、内部接続ライン９−３、ライン
接続スイッチ８−７、内部接続ライン９−４、ライン接
続スイッチ８−８を通ってプログラマブル論理ブロック
１−２に到達する。ライン接続スイッチ８−９、８−１
０を予め接続状態にしておくと、プログラマブル論理ブ
ロック１−２で予めプログラミングされている処理が行
われた信号は、ライン接続スイッチ８−９、内部接続ラ
イン９−５、ライン接続スイッチ８−１０を通ってデー
タ保持回路１５−４に到達する。ここで、出力信号に対
して遅延が必要な場合には、データ保持回路１５−４内
のＤ型フリップフロップでデータを一旦保持する。デー
タ保持回路の出力は入出力ライン７−４を通って入出力
回路１４−４から出力される。

【００３８】このような構成になっているため、マルチ
チップシステムを構成した場合に、チップ間の配線とな
る入出力回路から他の入出力回路への接続は、第１の実
施例と同様に入出力回路およびライン接続スイッチを必
要最小限の段数だけ通過すればよく、また、チップ間接
続ラインはチップ間の接続専用ラインであり、論理・配
線ブロック内のロングラインのようにマルチファンアウ
トに対応するためのバッファを含んだり、多数のスイッ
チが負荷となることがないので遅延を小さく抑えること
が可能である。さらに従来は入出力回路内にあったデー
タ保持機構を入出力回路と分離して設けることにより、
入出力回路内の遅延を従来の入出力回路よりも小さく抑
えられるので、従来の構成や第１の実施例よりもチップ
間配線の遅延量を小さく抑えられる。また、第１の実施
例と同様に論理・配線ブロック内の配線要素を使わずに
チップ間配線を実現することが可能であるので、論理・
配線ブロック内の配線要素を有効に利用することができ
る。さらに、チップ間の配線を考慮せず論理・配線ブロ
ック内の配置配線ができるので設計の際ＣＡＤの負担を
少なくすることができる。

【００３９】本発明の第３の実施例を図８を使って説明
する。図８において、１はプログラマブル論理ブロッ
ク、２はプログラマブル配線領域、４はチップ間接続ラ
イン、５および６はライン接続スイッチ、１４は入出力
回路、１６はデータ保持回路、１０１は論理・配線ブロ
ック、１０２はチップ間プログラマブル配線領域、１０
３はデータ保持ブロックである。

【００４０】次に、本実施例の特徴である入出力回路１
４とデータ保持回路１６の構成を図９を使って詳細に説
明する。図９において、２１−１および２１−２は入出
力端子、２２−１および２２−２は入力バッファ、２３
−１および２３−２は出力バッファ、２４−１、２４−
２、２５−１、２５−２、２８−１、２８−２、２９−
１および２９−２はスリーステートバッファ、２６−
１、２６−２はＤ型フリップフロップ、２７−１、２７
−２はデータセレクタ、３０−１、３０−２、３１−１
および３１−２は制御メモリ、３２−１および３２−２
はチップ間接続ライン、３３−１および３３−２はライ
ン接続スイッチ、３４−１および３４−２はデータセレ
クタ、１０１は論理・配線ブロック、１０２はチップ間
プログラマブル配線領域、１０３はデータ保持ブロッ
ク、１０４−１および１４−２は入出力回路、１０５−
１および１０５−２はデータ保持回路である。

【００４１】本実施例において、入出力端子から他の入
出力端子への接続は上記第２の実施例と同じ構成である
ので説明を省略する。また、図９において、データセレ
クタ３４−１をスリーステートバッファ２５−１または
２８−１からの信号を選択するようにプログラミングし
た場合には先に説明した第２の実施例と同じ構成にな
る。したがって、この場合には上記第２の実施例と同じ
動作をするので説明を省略する。

【００４２】次に、データ保持回路１０５−２内のデー
タセレクタ３４−２が他のデータ保持回路１０５−１内
のＤ型フリップフロップからの出力を選択するようにプ
ログラミングした場合について説明する。本実施例にお
いて、入出力端子２１−１、２１−２を論理・配線ブロ
ック１０１に接続する場合について説明する。

【００４３】先ず、入力として使用する場合を説明す
る。入出力端子２１−１から入力された信号は入力バッ
ファ２２−１を通り、データ保持回路１０５−１内のス
リーステートバッファ２５−１を介してデータセレクタ
３４−１に入力される。データセレクタ３４−１がスリ
ーステートバッファ２５−１からの信号を選択するよう
に予めプログラミングしておくと、データセレクタ３４
−１を通った信号はＤ型フリップフロップ２６−１に入
力される。Ｄ型フリップフロップ２６−１の出力はデー
タセレクタ２７−１およびデータ保持回路１０５−２内
のデータセレクタ３４−２に入力される。

【００４４】ここで、データセレクタ３４−２を、デー
タ保持回路１０５−１内のＤ型フリップフロップ２６−
１からの信号を選択するように予めプログラミングして
おくと、データセレクタ３４−２を通った信号はＤ型フ
リップフロップ２６−２に入力される。Ｄ型フリップフ
ロップ２６−２の出力はデータセレクタ２７−２に入力
される。ここで、データセレクタ２７−２がＤ型フリッ
プフロップ２６−２からの信号を選択するように予めプ
ログラミングしておくと、データセレクタ２７−２を通
った信号はスリーステートバッファ２９−２を通って論
理・配線ブロック１０１に入力される。すなわち、Ｄ型
フリップフロップを２回通ることになり、外部からのク
ロックに対してデータを２クロック分蓄積することがで
きる。

【００４５】次に、出力として使用する場合について説
明する。論理・配線ブロック１０１からの信号は、スリ
ーステートバッファ２８−１を通ってデータセレクタ３
４−１に入力される。ここで、データセレクタ３４−１
がスリーステートバッファ２８−１からの信号を選択す
るように予めプログラミングしておくと、データセレク
タ３４−１を通った信号はＤ型フリップフロップ２６−
１に入力される。Ｄ型フリップフロップ２６−１の出力
はデータセレクタ２７−１およびデータ保持回路１０５
−２内のデータセレクタ３４−２に入力される。ここで
データセレクタ３４−２はＤ型フリップフロップ２６−
１からの信号を選択するように予めプログラミングして
おくと、データセレクタ３４−２を通った信号はＤ型フ
リップフロップ２６−２に入力される。Ｄ型フリップフ
ロップ２６−２の出力はデータセレクタ２７−２に入力
される。

【００４６】ここでデータセレクタ２７−２がＤ型フリ
ップフロップ２６−２からの信号を選択するように予め
プログラミングしておくと、データセレクタ２７−２を
通った信号はスリーステートバッファ２４−２、入出回
路１０４−２内の出力バッファ２３−２、入出力端子２
１−２を通ってチップ外部に出力される。すなわち、Ｄ
型フリップフロップを２回通ることになり、外部からの
クロックに対してデータを２クロック分蓄積することが
できる。本実施例の構成においてはＤ型フリップフロッ
プを任意の数だけ接続することが可能なので、任意のク
ロック数のデータを蓄積することが可能である。したが
って、本実施例においては遅延量を小さく抑えることに
関しては、先に説明した第２の実施例と同一の効果があ
り、さらに、任意のクロック数のデータ蓄積が可能であ
る。

【００４７】

【発明の効果】以上説明したように、プログラマブル論
理チップの内部に入出力端子相互間または入出力端子と
内部論理ブロックとを接続することを可能とするプログ
ラマブル配線領域をもつことにより、マルチチップシス
テムを構成する場合の遅延量の増加や、チップ間配線の
ために使われる配線要素の増加を抑えることができる。
さらに、入出力回路内にあったデータ保持機構を入出力
回路から分離させてデータ保持回路として構成すること
により、マルチチップシステムを構成する場合のチップ
間配線の遅延量を小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のプログラマブル論理チ
ップを示す図である。

【図２】本発明の第１の実施例を用いたマルチチップシ
ステムでの回路構成例である。

【図３】本発明の第１の実施例を用いたマルチチップシ
ステムでの接続図である。

【図４】本発明の第１の実施例を用いたマルチチップシ
ステムでの回路構成例である。

【図５】本発明の第２の実施例のプログラマブル論理チ
ップを示す図である。

【図６】本発明の第２の実施例における入出回路とデー
タ保持回路を説明するための図である。

【図７】本発明の第２の実施例を用いたマルチチップシ
ステムでの回路構成例である。

【図８】本発明の第３の実施例のプログラマブル論理チ
ップを示す図である。

【図９】本発明の第３の実施例における入出回路とデー
タ保持回路を説明するための図である。

【図１０】従来のプログラマブル論理チップを示す図で
ある。

【図１１】プログラマブル論理チップを用いたマルチチ
ップシステムの構成図である。

【図１２】マルチチップシステムを構成図した場合のプ
ログラマブル論理チップの従来のプログラミング例であ
る。

【図１３】ライン接続スイッチの構成図である。

【図１４】従来のプログラマブル論理チップの入出力回
路の構成図である。

【図１５】マルチチップシステムの構成図である。

【符号の説明】

１プログラマブル論理ブロック２プログラマブル配線領域３、１４、１０４入出力回路４、１２チップ間配線要素４−１〜４−２チップ間接続ライン５、６、８−１〜８−１０、１０−１、３３ライン接
続スイッチ７−１〜７−４入出力ライン９−１〜９−５内部接続ライン１１プログラマブル論理チップ１３システム入出力１２チップ間配線１５、１６、１０５、１０６−１、１０６−２データ
保持回路２４、２５、２８、２９スリーステートバッファ２６Ｄ型フリップフロップ２７、３４−１、３４−２データセレクタ３０、３１制御メモリ５１パストランジスタ１０１論理・配線ブロック１０２チップ間プログラマブル配線領域１０３データ保持ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者筒井章博東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (72)発明者太田直久東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開平２−82814（ＪＰ，Ａ) 特開平１−80127（ＪＰ，Ａ) 特開昭63−150936（ＪＰ，Ａ) 特開平４−159752（ＪＰ，Ａ) 実開昭63−110043（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のプログラマブル論理素子と、外部
との信号の入出力を行なう複数の入出力回路と、上記プ
ログラマブル論理素子相互間および上記入出力回路と上
記プログラマブル論理素子間をプログラム可能なライン
接続スイッチにより接続するプログラマブル配線領域と
からなり、上記プログラマブル論理素子に所定の論理を
プログラミングすると共に、上記ライン接続スイッチを
プログラミングして上記プログラマブル論理素子相互間
および上記入出力回路と上記プログラマブル論理素子
間、上記入出力回路相互間を配線することによって所望
の機能を持たせるプログラマブル論理チップであって、上記入出力回路相互間を上記プログラマブル配線領域を
介さず１対１で接続するチップ間配線と、プログラミングにより上記入出力回路を上記プログラム
配線領域か上記チップ間配線のいずれか一方もしくは双
方に接続する第１のスイッチ手段と、予め決められた２つの上記チップ間配線からなる組を、
プログラミングにより接続する第２のスイッチ手段とを
有し、上記複数の入出力回路は、上記チップ間配線の外周に配
置され、外周の１辺にある該入出力回路とこれと対向する１辺に
ある該入出力回路とを１組の第１のスイッチ手段で接続
する構成と、外周の1辺にある該入出力回路とこれと交差する１辺に
ある該入出力回路とを１組の第１のスイッチ手段と１個
の第２のスイッチ手段で接続する構成とを有することを
特徴とするプログラマブル論理チップ。
【請求項２】請求項１に記載のプログラマブル論理チ
ップにおいて、上記第１のスイッチ手段と上記プログラ
マブル配線領域間に、上記入出力回路で用いるデータの
記憶保持を行うデータ保持回路を設け、上記入出力回路
内にデータ保持機能を持たせないことを特徴とするプロ
グラマブル論理チップ。
【請求項３】請求項２に記載のプログラマブル論理チ
ップにおいて、隣合う上記データ保持回路間をプログラ
マブルに接続する接続回路を設けることを特徴とするプ
ログラマブル論理チップ。
【請求項４】請求項１から請求項３のいずれかに記載
のプログラマブル論理チップ複数個のそれぞれの上記入
出力回路を接続してなることを特徴とするマルチチップ
システム。