JP3082196B2 - Error access processing method - Google Patents

Error access processing method

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【発明の詳細な説明】 ［概要］ 本発明は中央処理装置（以下CPUという。）からのア
クセスエラーに対して応答する誤アクセス処理方法に関
するものであり、 アクセスエラー応答時間を短縮してCPUによる処理の
効率化を図ることを目的とし、 中央処理装置からのアクセスに対し処理が完了すると
該中央処理装置へ応答を返す被アクセス装置を具備する
システムにおいて、 中央処理装置からのアクセス信号をデコードする手段
をけ、該アクセス信号に対応するアクセス対象が前記被
アクセス装置内に存在しない場合であっても前記中央処
理装置へ応答を返すことを特徴とする。 ［産業上の利用分野］ 本発明はCPUからの誤アクセスに対する処理方法に関
し、更に詳しく言えばCPUからの誤アクセスに対しても
適正に応答することのできる処理方法に関するものであ
る。 ［従来の技術］ 従来より、CPUからのアクセス（読出し／書込み等）
に対して処理が終了すると、被アクセス装置（レジスタ
やメモリ等）から応答を返すことが行われている。そし
て、これによりCPUは次の処理に適正に進むことができ
る。 しかし、CPUからのアクセスに対して応答がない場
合、CPUは待状態のままとなって次の処理に進むことが
できない。応答がない場合としては、例えばCPUからの
アクセスが、実際には存在しない周辺装置のレジスタ番
号に対して行われる場合がある。このようなとき、当然
ながら応答は返って来ない。 そこで、これを解決するものとして、アクセス後、一
定時間内に応答がないと、タイムアウトエラーとして処
理する方法がとられている。 第６図はこれを説明する図であり、１はCPU,2はCPU1
のアドレスA0〜Anをデコードするアドレスデコーダ,3は
CPU1によってアクセスされる入出力回路,4はタイマであ
る。 また第７図は第６図の回路の動作を説明するタイミン
グチャートである。 いまCPU1により入出力回路３がアクセスされる（▲
▼がアサート）と、タイマ４がイネーブルになり、該
タイマはカウントを開始する。 入出力回路３による所定の処理が完了すると、該入出
力回路は▲▼（転送動作完了信号）をアサートし
て、CPU1にその旨を伝達するとともに、タイマ４のカウ
ント動作を停止させる。このようにしてCPU1の入出力回
路３に対するアクセスが行われる。 もし、入出力回路３から▲▼が返されないときタ
イマ４のカウントはオーバーフローし、CPU1に対して割
込み（▲▼）をアサートしアクセスエラーを知ら
せる。 ［発明が解決しようとする問題点］ ところで、タイマ４によってアクセスエラーを知らせ
る方法によれば、入出力回路やその他の回路の処理時間
に対応してタイマのオーバーフロー時間を設定する必要
があるので、一般に設定時間を長目に設定する。このた
め、アクセスエラーの応答時間が長く、CPUによる処理
効率が低下するという問題がある。 本発明はかかる従来の問題に鑑みて創作されたもので
あり、アクセスエラー応答時間を短縮してCPUによる処
理効率の向上を可能とする該アクセスに対する誤アクセ
ス処理方法の提供を目的とする。 ［問題点を解決するための手段］ 本発明の誤アクセス処理方法は、中央処理装置からの
アクセスに対し処理が完了すると該中央処理装置へ応答
を返す被アクセス装置を具備するシステムにおいて、該
アクセス信号に対応するアクセス対象が前記被アクセス
処理装置内に存在しない場合に、存在しない旨を表す転
送完了信号を前記中央処理装置へ応答として返し、前記
アクセス信号に対応するアクセス対象が前記被アクセス
処理装置内に存在する場合に、存在する旨を表す前記転
送完了信号をデータ転送に要する時間に対応して設定さ
れた遅延回路を介して前記中央処理装置へ応答として返
すことを特徴とする。 ［作用］ 本発明によれば、第１図に例示するように、アクセス
対象が存在しない場合に存在しない旨を表す転送完了信
号を中央処理装置（CPU）１へ返し、アクセス対象が存
在する場合に存在する旨を表す転送完了信号を遅延回路
７を介して中央処理装置１へ返している。すなわち、ア
クセス対象が存在する場合にも、存在しない場合にも必
ず転送完了信号を中央処理装置１に返しているので、誤
アクセス時にタイムアウトするまで待ち続けることがな
くなる。 また、アクセス対象が存在する場合には、遅延回路７
を介して転送完了信号を中央処理装置１に返しているの
で、中央処理装置１は実際のデータ転送動作の完了時間
に合わせて転送完了信号を受け取ることができる。これ
により、中央処理装置１は、データ転送がまだ完了して
いないのに、次のデータ転送を行う等の誤った処理に進
むことを防止することができる。 一方、アクセス対象が存在しない場合には、遅延回路
７を介さないで転送完了信号を中央処理装置１に返して
いるので、異常アクセスの場合には正常アクセスより短
い時間に信号を伝えることができる。このため、異常ア
クセスの場合、時間の無駄なく次の適正な処理に移るこ
とができる。 さらに、正常アクセスと異常アクセスとで、中央処理
装置１に返す転送完了信号の信号伝達時間が異なるの
で、中央処理装置１はその伝達時間差により正常か異常
かを判断することができる。このため正常アクセスと異
常アクセスを示す転送完了信号の信号線は共用でき、異
常アクセス用の特別の信号線を不要とする。 ［実施例］ 次に図を参照しながら本発明の実施例について説明す
る、第１図は本発明の実施例に係る誤アクセス処理方法
を説明する図であり、１はCPU,2はアドレスデータA0〜A
nを入力して▲▼信号を出力するアドレスデコーダ,
3は入出力回路である。５はアドレスデータA0〜A2を解
読するデコーダである。６はオア回路,7は遅延回路,8は
ノア回路であり,9はデコーダ５から出力される異常なア
クセスを検出する信号である。また10はCPU1によってア
クセスされる入出力回路３内のレジスタであり、７個
（０〜６番）の格納部分を有している。 第２図は第１図の回路の動作を説明する動作波形図で
ある。 いま、CPU1から入出力回路３内のレジスタ10の最初の
格納部分（０番）のデータをアクセスする場合について
考える。CPU1からアドレスデータA0＝0,A1＝0,A2＝０が
出力されると、アドレスデコーダ２から▲▼信号が
出力される。また、デコーダ５はアドレスデータA0〜A2
を解読して‘0'出力から信号を出力する。これによりレ
ジスタ10はアクセスされて、例えば格納データの転送を
行なう。一方デコーダ５の‘0'出力はオア回路６を介し
て遅延回路７に入力し、一定の時間後に出力する。そし
てノアを介して▲▼信号として出力し、CPU1にデー
タ転送が完了した旨の応答を行なう。この遅延回路７に
よる遅延時間は、レジスタ10のデータ転送に要する時間
に対応して設定されている。 次に、プログラム等の誤りにより、アドレスデータが
A0＝1,A1＝1,A2＝１であったとする。このときもアドレ
スデコーダ２から▲▼信号が出力され、またデコー
ダ５によってアドレスデータA0＝1,A1＝1,A2＝１が解読
されて‘7'出力から信号が出力される。ところで‘7'出
力については、アクセスすべきレジスタ10の格納部分が
ないが、このときも‘7'出力から異常なアクセス検出信
号９が出力され、ノア回路８を介して▲▼信号が出
力されてCPU1に対し応答する。 このように、本発明の実施例によれば誤アクセスに対
しても応答信号を短時間に受取ることができるので、CP
U1は次の処理に直ちに移ることができ、処理の効率化を
図ることができる。 第３図は本発明の別の実施例に係る誤アクセス処理方
法を説明する図である。11はアドレスデータA0〜A1を解
読するデコーダ,12はオア回路,13は遅延回路である。こ
の場合には、デコーダ11の‘7'出力から出力される異常
なアクセス検出信号14は遅延回路13を介して出力される
ので、誤アクセス応答時間は他の正常なアクセス応答信
号の応答時間と同じとなる（第４図参照）。 第５図はアクセス開始を示す▲▼信号が被アクセ
ス装置に入力してから誤アクセス応答信号▲▼
（第１の実施例）、▲▼（第２の実施例）、▲
▼（従来例）が戻ってくるまでの時間を比較する図
である。 このように、本発明の実施例によれば誤アクセスに対
する応答時間を短縮することが可能となる。 なお、誤アクセスの際の応答は、正常アクセスと同じ
信号線へ応答をしても良いし、誤アクセスのときに、エ
ラーをCPUに知らせる信号線へ応答しても良い。 ［発明の効果］ 以上説明したように、本発明によれば、アクセス対象
が存在しない場合に存在しない場合にも必ず転送完了信
号を中央処理装置に返しているので、誤アクセス時にタ
イムアウトするまで待つ続けることがなくなる。 また、アクセス対象が存在する場合には、遅延回路を
介して転送完了信号を中央処理装置に返しているので、
データ転送動作が完了する時間に合わせて該信号を伝え
ることができる。一方、アクセス対象が存在しない場合
には、遅延回路を介さないで転送完了信号を中央処理装
置に返しているので、異常アクセスの場合には正常アク
セスより短い時間に信号を伝えることができる。このた
め、異常アクセスの場合、時間の無駄なく次の適正な処
理移ることができる。 さらに、正常アクセスと異常アクセスとで、中央処理
装置に返す転送完了信号の信号伝達時間が異なるので、
中央処理装置はその伝達時間差により正常か異常かを判
断することができる。このため正常アクセスと異常アク
セスを示す転送完了信号の信号線は共用でき、異常アク
セス要の特別の信号線を不要とする。DETAILED DESCRIPTION OF THE INVENTION [Overview] The present invention relates to an erroneous access processing method for responding to an access error from a central processing unit (hereinafter referred to as a CPU). The purpose of the present invention is to improve the efficiency of processing, and decode an access signal from the central processing unit in a system having an accessed device that returns a response to the central processing unit when the processing from the access from the central processing unit is completed. Means for returning a response to the central processing unit even when an access target corresponding to the access signal does not exist in the accessed device. The present invention relates to a processing method for an erroneous access from a CPU, and more particularly to a processing method capable of appropriately responding to an erroneous access from a CPU. [Prior art] Conventionally, access from CPU (read / write, etc.)
When the processing ends, a response is returned from the accessed device (register, memory, etc.). Thus, the CPU can appropriately proceed to the next processing. However, if there is no response to the access from the CPU, the CPU remains in the waiting state and cannot proceed to the next processing. As a case where there is no response, for example, an access from the CPU may be made to a register number of a peripheral device that does not actually exist. In such a case, of course, no response is returned. In order to solve this problem, a method has been adopted in which if there is no response within a predetermined time after access, a timeout error is processed. FIG. 6 is a diagram for explaining this, where 1 is a CPU and 2 is a CPU1.
Address decoder for decoding the address A 0 ~A n, 3 is
The input / output circuit 4 accessed by the CPU 1 is a timer. FIG. 7 is a timing chart for explaining the operation of the circuit of FIG. Now, the input / output circuit 3 is accessed by the CPU 1 (▲
When ▼ is asserted), the timer 4 is enabled, and the timer starts counting. When the predetermined processing by the input / output circuit 3 is completed, the input / output circuit asserts ▲ (transfer operation completion signal), transmits the fact to the CPU 1, and stops the counting operation of the timer 4. Thus, the access to the input / output circuit 3 of the CPU 1 is performed. If 入 出力 is not returned from the input / output circuit 3, the count of the timer 4 overflows, and an interrupt (▲) is asserted to the CPU 1 to notify an access error. [Problems to be Solved by the Invention] According to the method of notifying an access error by the timer 4, it is necessary to set the overflow time of the timer in accordance with the processing time of the input / output circuit and other circuits. Generally, the set time is set longer. Therefore, there is a problem that the response time of the access error is long and the processing efficiency of the CPU is reduced. The present invention has been made in view of such a conventional problem, and an object of the present invention is to provide an erroneous access processing method for the access that shortens an access error response time and improves processing efficiency by the CPU. [Means for Solving the Problems] The erroneous access processing method according to the present invention relates to a system including an accessed device that returns a response to the central processing unit when the processing from the central processing unit is completed. When the access target corresponding to the signal does not exist in the accessed processing device, a transfer completion signal indicating that the access target does not exist is returned to the central processing device as a response, and the access target corresponding to the access signal is the access target process. When the data is present in the device, the transfer completion signal indicating that the data is present is returned to the central processing unit as a response via a delay circuit set in accordance with the time required for data transfer. [Operation] According to the present invention, as illustrated in FIG. 1, when there is no access target, a transfer completion signal indicating that the access target does not exist is returned to the central processing unit (CPU) 1 and the access target exists. Is returned to the central processing unit 1 via the delay circuit 7. That is, the transfer completion signal is always returned to the central processing unit 1 regardless of whether the access target exists or does not exist, so that there is no need to wait until a timeout occurs at the time of erroneous access. If there is an access target, the delay circuit 7
, The transfer completion signal is returned to the central processing unit 1, so that the central processing unit 1 can receive the transfer completion signal in accordance with the completion time of the actual data transfer operation. As a result, the central processing unit 1 can prevent an erroneous process such as performing the next data transfer even though the data transfer has not been completed yet. On the other hand, when the access target does not exist, the transfer completion signal is returned to the central processing unit 1 without passing through the delay circuit 7, so that in the case of the abnormal access, the signal can be transmitted in a shorter time than the normal access. . Therefore, in the case of an abnormal access, the process can proceed to the next appropriate process without wasting time. Furthermore, since the signal transmission time of the transfer completion signal returned to the central processing unit 1 differs between the normal access and the abnormal access, the central processing unit 1 can determine whether the transmission is normal or abnormal based on the transmission time difference. Therefore, the signal line of the transfer completion signal indicating normal access and abnormal access can be shared, and a special signal line for abnormal access is not required. [Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram for explaining an erroneous access processing method according to an embodiment of the present invention, where 1 is a CPU and 2 is address data. A 0 -A
An address decoder that inputs n and outputs a ▲ ▼ signal,
3 is an input / output circuit. 5 is a decoder for decoding the address data A 0 to A 2. Reference numeral 6 denotes an OR circuit, 7 denotes a delay circuit, 8 denotes a NOR circuit, and 9 denotes a signal output from the decoder 5 for detecting an abnormal access. Reference numeral 10 denotes a register in the input / output circuit 3 accessed by the CPU 1, and has seven (0 to 6) storage portions. FIG. 2 is an operation waveform diagram for explaining the operation of the circuit of FIG. Now, consider a case in which the CPU 1 accesses data in the first storage portion (No. 0) of the register 10 in the input / output circuit 3. When the address data A 0 = 0, A 1 = 0, A 2 = 0 is output from the CPU 1, the signal ▲ is output from the address decoder 2. In addition, the decoder 5 stores the address data A 0 to A 2
And outputs a signal from the '0' output. As a result, the register 10 is accessed, for example, to transfer stored data. On the other hand, the "0" output of the decoder 5 is input to the delay circuit 7 via the OR circuit 6, and is output after a predetermined time. Then, the signal is output as a signal via the NOR, and a response to the effect that the data transfer is completed is sent to the CPU 1. The delay time of the delay circuit 7 is set corresponding to the time required for data transfer of the register 10. Next, the address data is
It is assumed that A 0 = 1, A 1 = 1, and A 2 = 1. Also at this time, a signal is output from the address decoder 2, and the decoder 5 decodes the address data A 0 = 1, A 1 = 1, A 2 = 1, and outputs a signal from the '7' output. By the way, as for the '7' output, there is no storage portion of the register 10 to be accessed, but also at this time, an abnormal access detection signal 9 is output from the '7' output, and a ▲ ▼ signal is output via the NOR circuit 8. To CPU1. As described above, according to the embodiment of the present invention, a response signal can be received in a short time even for an erroneous access.
U1 can immediately move on to the next process, and the efficiency of the process can be improved. FIG. 3 is a diagram for explaining an erroneous access processing method according to another embodiment of the present invention. 11 decoder for decoding the address data A 0 to A 1, 12 is an OR circuit, 13 is a delay circuit. In this case, since the abnormal access detection signal 14 output from the '7' output of the decoder 11 is output via the delay circuit 13, the erroneous access response time is different from the response time of other normal access response signals. It is the same (see FIG. 4). FIG. 5 shows an erroneous access response signal ▲ ▼ after the ▲ ▼ signal indicating the start of access is input to the accessed device.
(First embodiment), ▲ ▼ (second embodiment), ▲
It is a figure which compares the time until (background example) returns. As described above, according to the embodiment of the present invention, it is possible to reduce the response time to an erroneous access. In response to an erroneous access, a response may be made to the same signal line as for a normal access, or to an erroneous access to a signal line informing the CPU of an error. [Effects of the Invention] As described above, according to the present invention, when the access target does not exist, the transfer completion signal is always returned to the central processing unit even when the access target does not exist. You will not continue. When the access target exists, the transfer completion signal is returned to the central processing unit via the delay circuit.
The signal can be transmitted according to the time when the data transfer operation is completed. On the other hand, when the access target does not exist, the transfer completion signal is returned to the central processing unit without passing through the delay circuit. Therefore, in the case of the abnormal access, the signal can be transmitted in a shorter time than the normal access. Therefore, in the case of an abnormal access, the next appropriate processing can be performed without wasting time. Furthermore, since the signal transmission time of the transfer completion signal returned to the central processing unit differs between normal access and abnormal access,
The central processing unit can determine whether it is normal or abnormal based on the transmission time difference. Therefore, the signal line of the transfer completion signal indicating the normal access and the abnormal access can be shared, and a special signal line requiring the abnormal access is not required.

【図面の簡単な説明】 第１図は本発明の実施例に係る誤アクセス処理方法を説
明する図、 第２図は第１図の動作を説明するための動作波形図、 第３図は本発明の別の実施例に係る誤アクセス処理方法
を説明する図、 第４図は第３図の動作を説明するための動作波形図、 第５図は本発明と従来例の応答時間を比較する説明図、 第６図は従来例の誤アクセス処理方法を説明する図、 第７図は第６図の動作を説明するための動作波形図であ
る。 （符号の説明） １……CPU、 ２……アドレスデコーダ、 ３……入出力回路、 ４……タイマ、 5,11……デコーダ、 6,12……オア回路、 7,13……遅延回路、 ８……ノア回路、 9,14……異常なアクセス検出信号、 10……レジスタ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining an erroneous access processing method according to an embodiment of the present invention, FIG. 2 is an operation waveform diagram for explaining the operation of FIG. 1, and FIG. FIG. 4 is a diagram for explaining an erroneous access processing method according to another embodiment of the invention, FIG. 4 is an operation waveform diagram for explaining the operation of FIG. 3, and FIG. 5 compares response times of the present invention and a conventional example. FIG. 6 is a diagram for explaining an erroneous access processing method of a conventional example, and FIG. 7 is an operation waveform diagram for explaining the operation of FIG. (Explanation of symbols) 1 ... CPU, 2 ... Address decoder, 3 ... I / O circuit, 4 ... Timer, 5,11 ... Decoder, 6,12 ... OR circuit, 7,13 ... Delay circuit , 8 ... NOR circuit, 9, 14 ... abnormal access detection signal, 10 ... register.

フロントページの続き (72)発明者 藤山 博之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 黒岩 功一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 志村 英年 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (72)発明者 小山田 信次 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (56)参考文献 特開 昭61−95455（ＪＰ，Ａ) 特開 昭57−134754（ＪＰ，Ａ) 特開 昭60−201452（ＪＰ，Ａ) 特開 昭61−145784（ＪＰ，Ａ) 特開 昭50−31763（ＪＰ，Ａ)Continuation of front page    (72) Inventor Hiroyuki Fujiyama               1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa                 Fujitsu Limited (72) Inventor Koichi Kuroiwa               1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa                 Fujitsu Limited (72) Inventor Hidetoshi Shimura               1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa                 Fujitsu Microcomputer Systems Co., Ltd. (72) Inventor Shinji Koyamada               1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa                 Fujitsu Microcomputer Systems Co., Ltd.                (56) References JP-A-61-95455 (JP, A)                 JP-A-57-134754 (JP, A)                 JP-A-60-201452 (JP, A)                 JP-A-61-145784 (JP, A)                 JP-A-50-31763 (JP, A)

Claims (1)

(57)【特許請求の範囲】 １．中央処理装置からのアクセスに対し処理が完了する
と該中央処理装置へ応答を返す被アクセス装置を具備す
るシステムにおいて、 該アクセス信号に対応するアクセス対象が前記被アクセ
ス処理装置内に存在しない場合に、存在しない旨を表す
転送完了信号を前記中央処理装置へ応答として返し、 前記アクセス信号に対応するアクセス対象が前記被アク
セス処理装置内に存在する場合に、存在する旨を表す前
記転送完了信号をデータ転送に要する時間に対応して設
定された遅延回路を介して前記中央処理装置へ応答とし
て返すことが特徴とする誤アクセス処理装置。(57) [Claims] In a system including an accessed device that returns a response to the central processing device when processing for an access from the central processing device is completed, when an access target corresponding to the access signal does not exist in the accessed processing device, A transfer completion signal indicating that the access signal does not exist is returned to the central processing unit as a response. When an access target corresponding to the access signal exists in the access target device, the transfer completion signal indicating that the data exists is transmitted to the central processing unit. An erroneous access processing device characterized by returning a response to the central processing unit via a delay circuit set corresponding to a time required for transfer.
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