JP3075614B2 - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
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- JP3075614B2 JP3075614B2 JP03335927A JP33592791A JP3075614B2 JP 3075614 B2 JP3075614 B2 JP 3075614B2 JP 03335927 A JP03335927 A JP 03335927A JP 33592791 A JP33592791 A JP 33592791A JP 3075614 B2 JP3075614 B2 JP 3075614B2
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- Japan
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- memory cell
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Description
【０００１】
【産業上の利用分野】本発明は記憶部の誘電体として、
強誘電体薄膜を用いた不揮発性メモリセルの構造に関す
るものである。
強誘電体薄膜を用いた不揮発性メモリセルの構造に関す
るものである。
【０００２】
【従来の技術】半導体メモリは、記憶状態からＲＡＭ
（Random Access Memory）とＳＡＭ（Sequential Acces
s Memory）とに大きく分類され、これらは原理的に記憶
動作からＲＷＭ（Read Write Memory）及びＲＯＭ（Rea
d Only Memory）に分けられ、記憶内容の維持に電力を
要せず、電源を切っても記憶内容を失わないものを不揮
発性メモリ、記憶内容の維持に電力を要し、電源を切る
と記憶内容を失うものを揮発性メモリと呼んでいる。
（Random Access Memory）とＳＡＭ（Sequential Acces
s Memory）とに大きく分類され、これらは原理的に記憶
動作からＲＷＭ（Read Write Memory）及びＲＯＭ（Rea
d Only Memory）に分けられ、記憶内容の維持に電力を
要せず、電源を切っても記憶内容を失わないものを不揮
発性メモリ、記憶内容の維持に電力を要し、電源を切る
と記憶内容を失うものを揮発性メモリと呼んでいる。
【０００３】このうち、ＲＷＭであるＲＡＭを一般に
「ＲＡＭ」と呼んでおり、この「ＲＡＭ」は、駆動手段
からさらにスタティックＲＡＭ（ＳＲＡＭ）とダイナミ
ックＲＡＭ（ＤＲＡＭ）に分けられる。ＳＲＡＭはフリ
ップ・フロップ回路によって構成されており、構造が複
雑なため集積度を大きくすることが困難な反面、記憶状
態の保持を小電力で行うことができるので消費電力が小
さいと共に書き込み／読み出し動作が速いという特長が
ある。
「ＲＡＭ」と呼んでおり、この「ＲＡＭ」は、駆動手段
からさらにスタティックＲＡＭ（ＳＲＡＭ）とダイナミ
ックＲＡＭ（ＤＲＡＭ）に分けられる。ＳＲＡＭはフリ
ップ・フロップ回路によって構成されており、構造が複
雑なため集積度を大きくすることが困難な反面、記憶状
態の保持を小電力で行うことができるので消費電力が小
さいと共に書き込み／読み出し動作が速いという特長が
ある。
【０００４】これに対して、ＤＲＡＭは記憶部であるキ
ャパシタとこの記憶部を制御する能動部であるトランジ
スタによって構成されており、キャパシタに蓄えられた
電荷を維持するためにリフレッシュと呼ばれる更新動作
が必要であるため、消費電力が比較的大きいという欠点
がある反面、メモリセルの構造が単純なため、集積度を
大きくすることができるという特長があり、コンピュー
タの主記憶装置として広く用いられている。
ャパシタとこの記憶部を制御する能動部であるトランジ
スタによって構成されており、キャパシタに蓄えられた
電荷を維持するためにリフレッシュと呼ばれる更新動作
が必要であるため、消費電力が比較的大きいという欠点
がある反面、メモリセルの構造が単純なため、集積度を
大きくすることができるという特長があり、コンピュー
タの主記憶装置として広く用いられている。
【０００５】一方、記憶維持に電力を必要としない不揮
発性メモリであるＲＯＭには製造段階で情報が書き込ま
れるマスクＲＯＭと使用者が後から情報を書き込むこと
ができるＰＲＯＭ（Programable ROM ）がある。このＰ
ＲＯＭには、書き込みは電気的に行い、消去は紫外線を
照射して一括して消去するＥＰＲＯＭ（UV-Erasable PR
OM）及び電気的に書き込み／消去を行うＥＥＰＲＯＭ
（Eletrically-Erasable PROM）がある。
発性メモリであるＲＯＭには製造段階で情報が書き込ま
れるマスクＲＯＭと使用者が後から情報を書き込むこと
ができるＰＲＯＭ（Programable ROM ）がある。このＰ
ＲＯＭには、書き込みは電気的に行い、消去は紫外線を
照射して一括して消去するＥＰＲＯＭ（UV-Erasable PR
OM）及び電気的に書き込み／消去を行うＥＥＰＲＯＭ
（Eletrically-Erasable PROM）がある。
【０００６】ところで、近年国際固体回路会議（ＩＳＳ
ＣＣ ８８）において紹介された、ＤＲＡＭ中でＭＯＳ
電界効果トランジスタ（ＭＯＳＦＥＴ）と組み合わせて
記憶部に用いられるキャパシタの誘電体に強誘電体薄膜
を用いたＲＡＭは、ＦＲＡＭ（Ferroelectric ＲＡＭ）
と呼ばれ、ＲＡＭでありながら記憶維持に電力を要しな
いため不揮発性であること、構造が単純なため集積化に
適していること、広い温度範囲で低電圧駆動が可能であ
ること、α線ソフトエラーに強いこと等の理由により注
目されている。
ＣＣ ８８）において紹介された、ＤＲＡＭ中でＭＯＳ
電界効果トランジスタ（ＭＯＳＦＥＴ）と組み合わせて
記憶部に用いられるキャパシタの誘電体に強誘電体薄膜
を用いたＲＡＭは、ＦＲＡＭ（Ferroelectric ＲＡＭ）
と呼ばれ、ＲＡＭでありながら記憶維持に電力を要しな
いため不揮発性であること、構造が単純なため集積化に
適していること、広い温度範囲で低電圧駆動が可能であ
ること、α線ソフトエラーに強いこと等の理由により注
目されている。
【０００７】このＦＲＡＭは、特開平２−９４５７１号
公報、特開平２−９４５５３号公報、特開平２−２９０
０７９号公報に開示されているように、単結晶ウェハ上
のソース領域上あるいはゲート絶縁膜上に強誘電体薄膜
を形成することにより構成されている。
公報、特開平２−９４５５３号公報、特開平２−２９０
０７９号公報に開示されているように、単結晶ウェハ上
のソース領域上あるいはゲート絶縁膜上に強誘電体薄膜
を形成することにより構成されている。
【０００８】しかし、単結晶シリコンウェハの面積には
限界があるため、従来の単結晶を用いたＦＲＡＭでより
大容量のものを得るためには高集積化をはかる必要があ
り、そのためには、サブミクロン加工技術などの高度な
微細加工技術が必要である。したがって、従来の単結晶
シリコンウェハを用いるＦＲＡＭによっては大容量のメ
モリを得ることができないという問題があった。
限界があるため、従来の単結晶を用いたＦＲＡＭでより
大容量のものを得るためには高集積化をはかる必要があ
り、そのためには、サブミクロン加工技術などの高度な
微細加工技術が必要である。したがって、従来の単結晶
シリコンウェハを用いるＦＲＡＭによっては大容量のメ
モリを得ることができないという問題があった。
【０００９】また、半導体層と強誘電体層とを直接に接
触させると、半導体表面の電荷により強誘電体の分極電
荷が完全に相殺されないことから、自発分極と反対方向
の電界が強誘電体薄膜内に発生するため、自発分極が熱
力学的に不安定になることがある。
触させると、半導体表面の電荷により強誘電体の分極電
荷が完全に相殺されないことから、自発分極と反対方向
の電界が強誘電体薄膜内に発生するため、自発分極が熱
力学的に不安定になることがある。
【００１０】一方、特開平３−２２４８３号公報に、ガ
ラス基板上に形成された記憶電極、記憶電極を覆って形
成された強誘電体薄膜、強誘電体薄膜上に形成された非
晶質半導体層、非晶質半導体層表面に離間して各々形成
されたコンタクト層、各々のコンタクト層上に形成され
たソース電極及びドレイン電極から構成されたＦＲＡＭ
が記載されている。
ラス基板上に形成された記憶電極、記憶電極を覆って形
成された強誘電体薄膜、強誘電体薄膜上に形成された非
晶質半導体層、非晶質半導体層表面に離間して各々形成
されたコンタクト層、各々のコンタクト層上に形成され
たソース電極及びドレイン電極から構成されたＦＲＡＭ
が記載されている。
【００１１】このＦＲＡＭは、基板として大きさに制限
のある単結晶シリコンウェハではなく、大面積のものを
容易に得ることができる耐熱ガラス絶縁基板を用いてい
るので、高度な微細加工技術を用いなくても大容量のメ
モリを得ることが可能である反面、動作半導体層が非晶
質であるため、キャリアの移動度が低く、書き込み／読
み出し動作を速くすることができないという問題点を有
している。
のある単結晶シリコンウェハではなく、大面積のものを
容易に得ることができる耐熱ガラス絶縁基板を用いてい
るので、高度な微細加工技術を用いなくても大容量のメ
モリを得ることが可能である反面、動作半導体層が非晶
質であるため、キャリアの移動度が低く、書き込み／読
み出し動作を速くすることができないという問題点を有
している。
【００１２】
【発明が解決しようとする課題】本願発明は、上記問題
点すなわち、キャリアの移動度が高く書き込み／読み出
し動作が速い反面大容量のメモリを得ることができない
という、単結晶シリコンウェハを用いるＦＲＡＭの有す
る問題点及び、キャリアの移動度が低いため書き込み／
読み出し動作を速くすることができないという、非晶質
半導体を用いるＦＲＡＭの有する問題点を同時に解決す
ることのできる新規な構成のＦＲＡＭを得ることを課題
とする。
点すなわち、キャリアの移動度が高く書き込み／読み出
し動作が速い反面大容量のメモリを得ることができない
という、単結晶シリコンウェハを用いるＦＲＡＭの有す
る問題点及び、キャリアの移動度が低いため書き込み／
読み出し動作を速くすることができないという、非晶質
半導体を用いるＦＲＡＭの有する問題点を同時に解決す
ることのできる新規な構成のＦＲＡＭを得ることを課題
とする。
【００１３】
【課題を解決するための手段】本願においては、上記課
題を解決することを目的として「絶縁基板上に形成され
た記憶電極、記憶電極を覆って形成された強誘電体薄
膜、強誘電体薄膜上に形成されたゲート電極、ゲート電
極上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成
された半導体層、半導体層表面に離間して形成されたソ
−ス領域及びドレイン領域、ソース領域及びドレイン領
域上に各々形成されたコンタクト層、各々のコンタクト
層上に形成されたソース電極及びドレイン電極からなる
ことを特徴とする不揮発性メモリセル」との構成を有す
る発明を提供する。
題を解決することを目的として「絶縁基板上に形成され
た記憶電極、記憶電極を覆って形成された強誘電体薄
膜、強誘電体薄膜上に形成されたゲート電極、ゲート電
極上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成
された半導体層、半導体層表面に離間して形成されたソ
−ス領域及びドレイン領域、ソース領域及びドレイン領
域上に各々形成されたコンタクト層、各々のコンタクト
層上に形成されたソース電極及びドレイン電極からなる
ことを特徴とする不揮発性メモリセル」との構成を有す
る発明を提供する。
【００１４】
【作用】上記構成を有する本願発明においては、絶縁基
板上に形成された記憶電極を覆って自発分極を有する強
誘電体薄膜を形成し、この強誘電体薄膜上に強誘電体薄
膜を覆うゲート電極を形成し、さらにその上にゲート絶
縁層を形成している。このように構成すると、記憶電極
に印加される電圧により強誘電体に誘起される自発分極
値が変化し、ＳｉＮx ゲート絶縁膜に印加される電圧が
変化して、記憶が行われる。
板上に形成された記憶電極を覆って自発分極を有する強
誘電体薄膜を形成し、この強誘電体薄膜上に強誘電体薄
膜を覆うゲート電極を形成し、さらにその上にゲート絶
縁層を形成している。このように構成すると、記憶電極
に印加される電圧により強誘電体に誘起される自発分極
値が変化し、ＳｉＮx ゲート絶縁膜に印加される電圧が
変化して、記憶が行われる。
【００１５】そして、本願発明の不揮発性メモリセルは
大面積のものを容易に得ることができる絶縁基板の上に
形成されているから、従来のものと異なり高度な微細加
工技術を用いることなく大容量のメモリを得ることがで
きるとともに、大きなキャリア移動度を得ることができ
るから、充分な書き込み／読み出し速度を得ることがで
きる。
大面積のものを容易に得ることができる絶縁基板の上に
形成されているから、従来のものと異なり高度な微細加
工技術を用いることなく大容量のメモリを得ることがで
きるとともに、大きなキャリア移動度を得ることができ
るから、充分な書き込み／読み出し速度を得ることがで
きる。
【００１６】
【実施例】図面を参照して本発明の実施例を説明する。
図１（ａ）に示すのは、本願発明を１トランジスタ＋１
キャパシタＤＲＡＭ型メモリセルに適用した実施例の模
式図である。この不揮発性メモリセルは耐熱ガラス等の
絶縁材料である基板１上に形成されている。この耐熱ガ
ラス絶縁基板１は大きな面積を有しており、その上に多
数の不揮発性メモリセルが形成されている。
図１（ａ）に示すのは、本願発明を１トランジスタ＋１
キャパシタＤＲＡＭ型メモリセルに適用した実施例の模
式図である。この不揮発性メモリセルは耐熱ガラス等の
絶縁材料である基板１上に形成されている。この耐熱ガ
ラス絶縁基板１は大きな面積を有しており、その上に多
数の不揮発性メモリセルが形成されている。
【００１７】この耐熱ガラス絶縁基板１上に白金（Ｐ
ｔ）等の金属からなる電極（記憶電極）２が形成され、
記憶電極２を覆って膜厚０．６〜０．８μｍのチタン酸
鉛（ＰｂＴｉＯ3 ）からなる強誘電体薄膜３が形成され
ている。この強誘電体薄膜３は酸化鉛（ＰｂＯ）及び酸
化チタン（ＴｉＯ2 ）を原料として、基板温度６００
℃，約１ＰａのＡｒ／Ｏ2 雰囲気においてマグネトロン
スパッタリング法によって形成され、形成される膜組成
が化学量論的組成比になるように調製される。
ｔ）等の金属からなる電極（記憶電極）２が形成され、
記憶電極２を覆って膜厚０．６〜０．８μｍのチタン酸
鉛（ＰｂＴｉＯ3 ）からなる強誘電体薄膜３が形成され
ている。この強誘電体薄膜３は酸化鉛（ＰｂＯ）及び酸
化チタン（ＴｉＯ2 ）を原料として、基板温度６００
℃，約１ＰａのＡｒ／Ｏ2 雰囲気においてマグネトロン
スパッタリング法によって形成され、形成される膜組成
が化学量論的組成比になるように調製される。
【００１８】この強誘電体薄膜上に白金（Ｐｔ）等の金
属からなるゲート電極４が形成され、このゲート電極４
上にＣＶＤ法によりＳｉＮx からなるゲート絶縁膜５が
形成されている。
属からなるゲート電極４が形成され、このゲート電極４
上にＣＶＤ法によりＳｉＮx からなるゲート絶縁膜５が
形成されている。
【００１９】このような構成を採ることにより、シリコ
ン半導体層に対して有害である強誘電体薄膜中のＰｂ原
子あるいはＯ原子が、シリコン半導体中に入り込むこと
を防止することができる。
ン半導体層に対して有害である強誘電体薄膜中のＰｂ原
子あるいはＯ原子が、シリコン半導体中に入り込むこと
を防止することができる。
【００２０】このゲート絶縁膜５上には、厚さ０．１５
〜０．２μｍのシリコン多結晶半導体層６が形成されて
いる。このシリコン多結晶半導体層６はシラン（ＳｉＨ
4 ）ガスを原料として基板温度５５０℃で低圧化学蒸着
法（ＬＰＣＶＤ）によって基板上に非晶質シリコン層を
形成し、形成された非晶質シリコン層を６００℃のＮ 2
雰囲気で２４時間固相成長させることにより、シリコン
多結晶半導体層６を形成する。
〜０．２μｍのシリコン多結晶半導体層６が形成されて
いる。このシリコン多結晶半導体層６はシラン（ＳｉＨ
4 ）ガスを原料として基板温度５５０℃で低圧化学蒸着
法（ＬＰＣＶＤ）によって基板上に非晶質シリコン層を
形成し、形成された非晶質シリコン層を６００℃のＮ 2
雰囲気で２４時間固相成長させることにより、シリコン
多結晶半導体層６を形成する。
【００２１】次いで、形成された多結晶半導体層表面に
イオンドーピング法によりイオン注入量５×１０15／ｃ
ｍ2 の燐（Ｐ）を注入することにより、ソース領域７及
びドレイン領域８が離間して形成され、これらのソース
領域７及びドレイン領域８上に各々コンタクト層９及び
１０が形成され、各々のコンタクト層９及び１０上にＡ
ｌからなるソース電極１１及びドレイン電極１２が形成
されている。
イオンドーピング法によりイオン注入量５×１０15／ｃ
ｍ2 の燐（Ｐ）を注入することにより、ソース領域７及
びドレイン領域８が離間して形成され、これらのソース
領域７及びドレイン領域８上に各々コンタクト層９及び
１０が形成され、各々のコンタクト層９及び１０上にＡ
ｌからなるソース電極１１及びドレイン電極１２が形成
されている。
【００２２】本発明のメモリセルは、半導体層として多
結晶シリコンに代えて、単結晶半導体層で構成すること
もできる。その場合における単結晶半導体層は絶縁基板
上に形成された多結晶半導体層を電子ビーム、レーザー
ビーム等の加熱手段により加熱して再結晶化することに
より形成される。
結晶シリコンに代えて、単結晶半導体層で構成すること
もできる。その場合における単結晶半導体層は絶縁基板
上に形成された多結晶半導体層を電子ビーム、レーザー
ビーム等の加熱手段により加熱して再結晶化することに
より形成される。
【００２３】また、半導体層がキャリア移動度の低い非
晶質半導体層でないことを前提にして説明したが、移動
度が低いことを問題としない場合には、本発明の構成を
非晶質半導体を用いた不揮発性メモリセルに対して適用
することも可能である。
晶質半導体層でないことを前提にして説明したが、移動
度が低いことを問題としない場合には、本発明の構成を
非晶質半導体を用いた不揮発性メモリセルに対して適用
することも可能である。
【００２４】以上の説明においては、単一のメモリセル
を形成する場合について説明したが、通常使用されてい
るメモリは単一のメモリセルで構成されているのではな
く、基板上に複数のメモリが形成されている。この通常
のメモリにおいては電極及び／又はセル同士間を電気的
に分離する必要がある。その場合、このようなメモリを
構成するためには電極間及び／又はセル同士間を電気的
に分離するための層間絶縁膜及び／又はパッシベーショ
ン膜等を形成する必要があることはいうまでもない。
を形成する場合について説明したが、通常使用されてい
るメモリは単一のメモリセルで構成されているのではな
く、基板上に複数のメモリが形成されている。この通常
のメモリにおいては電極及び／又はセル同士間を電気的
に分離する必要がある。その場合、このようなメモリを
構成するためには電極間及び／又はセル同士間を電気的
に分離するための層間絶縁膜及び／又はパッシベーショ
ン膜等を形成する必要があることはいうまでもない。
【００２５】また、ＳＲＡＭと同様に多結晶シリコン薄
膜を用いてＣＭＯＳのフリップ・フロップを形成し、そ
のキャパシタの誘電体として強誘電体薄膜を用いること
により、書き込み／読み出し時間の向上及び書換回数の
向上を図ることも可能である。
膜を用いてＣＭＯＳのフリップ・フロップを形成し、そ
のキャパシタの誘電体として強誘電体薄膜を用いること
により、書き込み／読み出し時間の向上及び書換回数の
向上を図ることも可能である。
【００２６】図２に本願発明の他の実施例を示す。この
実施例に示す１トランジスタ＋１キャパシタＤＲＡＭ型
メモリセルは半導体層６表面にソース領域７及びドレイ
ン領域８が離間して形成された図１（ａ）に示した実施
例と異なり、ソース領域７及びドレイン領域８が半導体
層６の厚さの全体に亘り形成されている。
実施例に示す１トランジスタ＋１キャパシタＤＲＡＭ型
メモリセルは半導体層６表面にソース領域７及びドレイ
ン領域８が離間して形成された図１（ａ）に示した実施
例と異なり、ソース領域７及びドレイン領域８が半導体
層６の厚さの全体に亘り形成されている。
【００２７】このような構成を採ることにより、ソース
領域７とドレイン領域８との間に形成される電界が平等
電界になるため、ゲート電極４によるチャネルの制御が
より効果的に行われる。また、ゲート電極４を省略し
て、記憶電極２によってチャネルを制御することも可能
である。
領域７とドレイン領域８との間に形成される電界が平等
電界になるため、ゲート電極４によるチャネルの制御が
より効果的に行われる。また、ゲート電極４を省略し
て、記憶電極２によってチャネルを制御することも可能
である。
【００２８】なお、本願発明は実施例において説明した
単純な形状のメモリセルだけではなく、一般的に用いら
れているトレンチキャパシタあるいはスタックドキャパ
シタに対して適用することが可能である。
単純な形状のメモリセルだけではなく、一般的に用いら
れているトレンチキャパシタあるいはスタックドキャパ
シタに対して適用することが可能である。
【００２９】
【発明の効果】以上の説明から明らかなように、本願発
明の不揮発性メモリセルは大面積のものを容易に得るこ
とができるから、従来のものと異なり高度な微細加工技
術を用いることなく大容量のメモリを得ることができる
と共に、大きなキャリア移動度を得ることができるか
ら、充分な書き込み／読み出し速度を得ることができ
る。
明の不揮発性メモリセルは大面積のものを容易に得るこ
とができるから、従来のものと異なり高度な微細加工技
術を用いることなく大容量のメモリを得ることができる
と共に、大きなキャリア移動度を得ることができるか
ら、充分な書き込み／読み出し速度を得ることができ
る。
【００３０】また、金属電極の存在により自発分極が熱
力学的に安定し、シリコン半導体に対して有害である強
誘電体薄膜中のＰｂ原子あるいはＯ原子が、シリコン半
導体中に入り込むことがないとともにメモリ製造時にお
いて形成された強誘電体薄膜を加熱しないから、強誘電
体薄膜及び／又は半導体層の界面近傍に歪みあるいはク
ラックが入ることがない。
力学的に安定し、シリコン半導体に対して有害である強
誘電体薄膜中のＰｂ原子あるいはＯ原子が、シリコン半
導体中に入り込むことがないとともにメモリ製造時にお
いて形成された強誘電体薄膜を加熱しないから、強誘電
体薄膜及び／又は半導体層の界面近傍に歪みあるいはク
ラックが入ることがない。
【図面の簡単な説明】
【図１】本願発明を１トランジスタ＋１キャパシタＤＲ
ＡＭ型メモリセルに適用した実施例の構成模式図及び等
価回路図。
ＡＭ型メモリセルに適用した実施例の構成模式図及び等
価回路図。
【図２】本願発明を１トランジスタ＋１キャパシタＤＲ
ＡＭ型メモリセルに適用した他の実施例の構成模式図。
ＡＭ型メモリセルに適用した他の実施例の構成模式図。
１ 絶縁基板 ２ 記憶電極 ３ 強誘電体薄膜 ４ ゲート電極 ５ ゲート絶縁膜 ６ 半導体層 ７ ソース領域 ８ ドレイン領域 ９，１０ コンタクト層 １１ ソース電極 １２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 店村 悠爾 東京都中央区日本橋一丁目13番１号ティ ーディーケイ株式会社内 (72)発明者 長野 克人 東京都中央区日本橋一丁目13番１号ティ ーディーケイ株式会社内 (56)参考文献 特開 平２−94571（ＪＰ，Ａ) 特開 平２−94553（ＪＰ，Ａ) 特開 平２−290079（ＪＰ，Ａ) 特開 平３−22483（ＪＰ，Ａ) 特開 平２−266570（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/822 H01L 27/04 H01L 27/10 451 H01L 27/12 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 絶縁基板上に形成された記憶電極、 該記憶電極を覆って形成された強誘電体薄膜、 該強誘電体薄膜上に形成されたゲート電極、 該ゲート電極上に形成されたゲート絶縁膜、 該ゲート絶縁膜上に形成された半導体層、 該半導体層表面に離間して形成されたソ−ス領域及びド
レイン領域、 前記ソース領域及び前記ドレイン領域上に各々形成され
たソース電極及びドレイン電極からなることを特徴とす
る不揮発性メモリセル。 - 【請求項２】 半導体層が多結晶半導体層であることを
特徴とする請求項１記載の不揮発性メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335927A JP3075614B2 (ja) | 1991-11-27 | 1991-11-27 | 不揮発性メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335927A JP3075614B2 (ja) | 1991-11-27 | 1991-11-27 | 不揮発性メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621474A JPH0621474A (ja) | 1994-01-28 |
| JP3075614B2 true JP3075614B2 (ja) | 2000-08-14 |
Family
ID=18293909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03335927A Expired - Fee Related JP3075614B2 (ja) | 1991-11-27 | 1991-11-27 | 不揮発性メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808676A (en) * | 1995-01-03 | 1998-09-15 | Xerox Corporation | Pixel cells having integrated analog memories and arrays thereof |
-
1991
- 1991-11-27 JP JP03335927A patent/JP3075614B2/ja not_active Expired - Fee Related
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| JPH0621474A (ja) | 1994-01-28 |
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