JP3063090B2 - Differential amplifier circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明の差動増幅回路に係り、特に同相入力範囲を拡
大した差動増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a differential amplifier circuit of the present invention, and more particularly, to a differential amplifier circuit having an expanded common mode input range.
従来、差動増幅回路は第４図あるいは第５図の様な回
路で構成されていた。第４図においては、ＮチャネルMO
Sトランジスタ27,28、ＰチャネルMOSトランジスタ29,30
で入力差動増幅段を構成し、ＰチャネルMOSトランジス
タ31、ＮチャネルMOSトランジスタ26とで第２段駆動段
を構成する。Conventionally, a differential amplifier circuit has been constituted by a circuit as shown in FIG. 4 or FIG. In FIG. 4, the N-channel MO
S transistors 27 and 28, P-channel MOS transistors 29 and 30
Constitute an input differential amplifier stage, and the P-channel MOS transistor 31 and the N-channel MOS transistor 26 constitute a second driving stage.
ＮチャネルMOSトランジスタ25,24,26のゲートは共通
接続され、トランジスタ24の一方の電極に接続され、定
電流源32とトランジスタ24とを直列接続して、VDD電源
端子36とVSS電源端子37との間に介在させ、トランジス
タ31のゲートは、トランジスタ30の一方の電極に、トラ
ンジスタ31の一方の電極はVO出力端子35に接続され、ト
ランジスタ27,28のゲートを各々VI,VN入力端子33,34に
接続し、トランジスタ29の一方の電極とゲートとを接続
している。VI,VN入力端子33,34に印加される差動入力信
号電圧（VN−VI）に応じて、出力電圧VOは振れる。しか
しながら、同相入力電圧〔（VN＋VI）/2〕が低く、電源
端子37の電圧VSSに近い電位をとるとき、MOSトランジス
タのドレイン電流は で表わされる事からも分かるように、トランジスタ27,2
8の片方又は両方のトランジスタが導通しなくなり、差
動増幅器としての機能を果さなくなる。The gates of the N-channel MOS transistors 25, 24, and 26 are connected in common, connected to one electrode of the transistor 24, and connected in series with the constant current source 32 and the transistor 24 to form a VDD power terminal 36 and a VSS power terminal. 37 is interposed between the gate of transistor 31, to one electrode of the transistor 30, one electrode of the transistor 31 is connected to V O output terminal 35, respectively V I the gates of the transistors 27, 28, V Connected to N input terminals 33 and 34, one electrode of transistor 29 is connected to the gate. V I, in accordance with the differential input signal voltage applied to V N input terminals 33,34 (V N -V I), the output voltage V O swings. However, when the common-mode input voltage [(V N + V I ) / 2] is low and takes a potential close to the voltage V SS of the power supply terminal 37, the drain current of the MOS transistor becomes As can be seen from the expression, transistors 27 and 2
Either or both of the eight transistors do not conduct, and do not function as a differential amplifier.
第５図は従来の他の差動増幅器を示す回路図である。
第５図において、第４図のMOSトランジスタを逆のチャ
ンネルのもので構成すると、本回路が得られる。Ｐチャ
ネルMOSトランジスタ41,42、ＮチャネルMOSトランジス
タ43,44とで入力差動増幅器を構成し、ＰチャネルMOSト
ランジスタ40とＮチャネルMOSトランジスタ45とで第２
駆動段を構成する。ここで、同相入力電圧〔（VN＋VI）
/2〕が電源端子36の電圧VDDに近い値になると、同様に
トランジスタ41,42の片方又は両方のトランジスタが導
通しなくなり、差動増幅器としての機能を果さなくな
る。FIG. 5 is a circuit diagram showing another conventional differential amplifier.
In FIG. 5, this circuit is obtained if the MOS transistors of FIG. The P-channel MOS transistors 41 and 42 and the N-channel MOS transistors 43 and 44 constitute an input differential amplifier, and the P-channel MOS transistor 40 and the N-channel MOS transistor 45 form a second input differential amplifier.
Configure the drive stage. Here, the common-mode input voltage [(V N + V I )
/ 2] becomes a value close to the voltage V DD of the power supply terminal 36, similarly, one or both of the transistors 41 and 42 do not conduct, and do not function as a differential amplifier.
これらの現象を回避する回路として第３図の回路があ
る。第３図において、第４図の回路に、一対のＰチャネ
ルMOSトランジスタ46,47、一対のＮチャネルMOSトラン
ジスタ17,18、一対のＮチャネルMOSトランジスタ19,2
0、一対のＰチャネルMOSトランジスタ50,51とが付加さ
れている。トランジスタ22のゲートは、トランジスタ50
のゲートと共に、VI入力端子33に接続され、トランジス
タ23のゲートは、トランジスタ51のゲートと共に、VN入
力端子34に接続され、トランジスタ17,18のゲートを共
通接続して、トランジスタ18,50の直列接続点に接続さ
れ、トランジスタ19,20のゲートを共通接続して、トラ
ンジスタ51,19の直列接続点に接続し、トランジスタ50,
51の一方の電極同士を共通接続して、トランジスタ47の
一方の電極に接続し、トランジスタ46,47の他方の電極
同士、ゲート同士を共通接続している。FIG. 3 shows a circuit for avoiding these phenomena. 3, the circuit of FIG. 4 includes a pair of P-channel MOS transistors 46 and 47, a pair of N-channel MOS transistors 17 and 18, and a pair of N-channel MOS transistors 19 and 2.
0, a pair of P-channel MOS transistors 50 and 51 are added. The gate of transistor 22 is connected to transistor 50
With a gate connected to V I input terminal 33, the gate of transistor 23, together with the gate of transistor 51 is connected to V N input terminals 34, connected in common gate of transistors 17 and 18, the transistor 18, 50 Connected in series, the gates of the transistors 19 and 20 are commonly connected, and connected to the series connection point of the transistors 51 and 19, and the transistors 50 and
One electrode of the transistor 51 is commonly connected to one electrode of the transistor 47, and the other electrodes of the transistors 46 and 47 and the gates are commonly connected.
ここで、同相入力電圧が電源端子36,37の電圧VSS又は
VDDに近い値をとっても差動対のＮチャネルMOSトランジ
スタ22,23、又はＰチャネルMOSトランジスタ50,51の少
くなくとも一方が導通し、差動増幅器として機能する。
しかしながらこの第３図の回路には以下に示す欠点があ
る。即ち、ＮチャネルMOSトランジスタ21が定電流源で
あるため、トランジスタ22,23、トランジスタ50,51のす
べてが導通しているときに、全体のバランスが取れるよ
うにすると、トランジスタ22,23、又はトランジスタ50,
51の対の一方が導通しなくなった時には、入力オフセッ
ト電圧を生じる。この入力オフセット電圧は、差動増幅
器の増幅精度を表す重要なパラメタの一つであり、好ま
しくない。Here, the common mode input voltage is the voltage V SS of the power supply terminals 36 and 37 or
Even if the value is close to V DD , at least one of the N-channel MOS transistors 22 and 23 or the P-channel MOS transistors 50 and 51 of the differential pair conducts and functions as a differential amplifier.
However, the circuit of FIG. 3 has the following disadvantages. That is, since the N-channel MOS transistor 21 is a constant current source, when all of the transistors 22 and 23 and the transistors 50 and 51 are conducting, if the overall balance is obtained, the transistors 22 and 23 or the transistors 50,
When one of the 51 pairs stops conducting, an input offset voltage is created. This input offset voltage is one of the important parameters representing the amplification accuracy of the differential amplifier, and is not preferable.
前述した従来の差動増幅回路は、既に述べたように同
相入力電圧が電源電圧VDD又はVSSに近くなると動作しな
くなるか、あるいは入力オフセット電圧が大きくなると
いう欠点がある。As described above, the above-described conventional differential amplifier circuit has a drawback that when the common-mode input voltage approaches the power supply voltage V DD or V SS , it does not operate or the input offset voltage increases.
本発明の目的は、前記問題点が解決され、同相入力信
号電圧が大きくなっても、トランジスタが正常に動作
し、大きな入力オフセット電圧が発生しないようにした
差動増幅回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a differential amplifier circuit in which the above-mentioned problems are solved and a transistor operates normally and a large input offset voltage is not generated even when an in-phase input signal voltage increases. .
本発明の差動増幅回路の第１の構成は、第１の入力端
子にゲートが接続された第１のトランジスタと、第２の
入力端子にゲートが接続され前記第１のトランジスタの
ソースにソースが接続された第２のトランジスタと、第
１の電源と前記第１のトランジスタのソースとの間に接
続された第１の電流源とからなる第１の差動回路と、前
記第１の入力端子にゲートが接続された第３のトランジ
スタと、前記第２の入力端子にゲートが接続され前記第
３のトランジスタのソースにソースが接続された第４の
トランジスタと、第２の電源と前記第３のトランジスタ
のソースとの間に接続された第２の電流源とからなる第
２の差動回路と、前記第１の入力端子にゲートが接続さ
れた第５のトランジスタと、前記第２の入力端子にゲー
トが接続され前記第５のトランジスタのソースにソース
が接続され前記第５のトランジスタのドレインにドレイ
ンが接続された第６のトランジスタと、前記第１の電源
と前記第５のトランジスタのソースとの間に接続された
第３の電流源とからなる同相入力電圧検出回路と、前記
第１又は第２のトランジスタの何れか一方のドレインに
ゲートが接続され前記第２の電源にソースが接続され出
力端子にドレインが接続された第７のトランジスタと、
前記第２の電源と前記第１及び第２のトランジスタの２
つのドレインとの間に接続されたカレントミラー回路か
らなる能動負荷回路と、前記第３のトランジスタのドレ
インに入力端が接続され第１及び第２の出力端を有し前
記第２のトランジスタのドレインに前記第１の出力端が
接続され前記第７のトランジスタのドレインに前記第２
の出力端が接続され前記第１の電源から電流を折返す第
１のカレントミラー回路と、前記第４のトランジスタの
ドレインに入力端が接続され第３及び第４の出力端を有
し前記第１のトランジスタのドレインに前記第３の出力
端が接続され前記第７のトランジスタのドレインに前記
第４の出力端が接続され前記第１の電源から電流を折返
す第２のカレントミラー回路と、前記第５のトランジス
タのドレインに入力端が接続され出力端に前記第２の電
源から電流を折返す第３のカレントミラー回路と、前記
第３のカレントミラー回路の出力端に入力端が接続され
前記第７のトランジスタのドレインに出力端が接続され
前記第１の電源から電流を折返す第４のカレントミラー
回路とを備えたことを特徴とする。A first configuration of a differential amplifier circuit according to the present invention includes a first transistor having a gate connected to a first input terminal, and a source connected to a gate to a second input terminal and having a source connected to a source of the first transistor. , A first differential circuit including a second transistor connected to the first input terminal, a first current source connected between a first power supply and a source of the first transistor, and the first input terminal. A third transistor having a gate connected to a terminal, a fourth transistor having a gate connected to the second input terminal and a source connected to the source of the third transistor, a second power supply and the second transistor. A second current source connected to the source of the third transistor; a fifth transistor having a gate connected to the first input terminal; The gate is connected to the input terminal and the A sixth transistor having a source connected to the source of the fifth transistor and a drain connected to the drain of the fifth transistor; and a third transistor connected between the first power supply and the source of the fifth transistor. A common-mode input voltage detection circuit comprising: a current source; a gate connected to one of the drains of the first and second transistors; a source connected to the second power supply; and a drain connected to the output terminal. A seventh transistor;
The second power supply and the first and second transistors 2
An active load circuit comprising a current mirror circuit connected between the first and second drains; a drain of the second transistor having an input terminal connected to the drain of the third transistor and having first and second output terminals; Is connected to the first output terminal, and the drain of the seventh transistor is connected to the second output terminal.
A first current mirror circuit connected to an output terminal of the first power supply and returning a current from the first power supply; and an input terminal connected to a drain of the fourth transistor and having third and fourth output terminals. A second current mirror circuit, wherein the third output terminal is connected to the drain of one transistor, the fourth output terminal is connected to the drain of the seventh transistor, and current is returned from the first power supply; An input terminal is connected to a drain of the fifth transistor, an output terminal is connected to a third current mirror circuit that returns current from the second power supply, and an input terminal is connected to an output terminal of the third current mirror circuit. A fourth current mirror circuit having an output terminal connected to the drain of the seventh transistor and returning current from the first power supply.
また、本発明の差動増幅回路の第２の構成は、第１の
入力端子にゲートが接続された第１のトランジスタと、
第２の入力端子にゲートが接続され前記第１のトランジ
スタのソースにソースが接続された第２のトランジスタ
と、第１の電源と前記第１のトランジスタのソースとの
間に接続された第１の電流源とからなる第１の差動回路
と、前記第１の入力端子にゲートが接続された第３のト
ランジスタと、前記第２の入力端子にゲートが接続され
前記第３のトランジスタのソースにソースが接続された
第４のトランジスタと、第２の電源と前記第３のトラン
ジスタのソースとの間に接続された第２の電流源とから
なる第２の差動回路と、前記第１の入力端子にゲートが
接続された第５のトランジスタと、前記第２の入力端子
にゲートが接続され前記第５のトランジスタのソースに
ソースが接続され前記第５のトランジスタのドレインに
ドレインが接続された第６のトランジスタと、前記第１
の電源と前記第５のトランジスタのソースとの間に接続
された第３の電流源とからなる第１の同相入力電圧検出
回路と、前記第１の入力端子にゲートが接続された第７
のトランジスタと、前記第２の入力端子にゲートが接続
され前記第７のトランジスタのソースにソースが接続さ
れ前記第７のトランジスタのドレインにドレインが接続
された第８のトランジスタと、前記第２の電源と前記第
７のトランジスタのソースとの間に接続された第４の電
流源とからなる第２の同相入力電圧検出回路と、前記第
１又は第２のトランジスタの何れか一方のドレインにゲ
ートが接続され前記第２の電源にソースが接続され出力
端子にドレインが接続された第９のトランジスタと、前
記第２の電源と前記第１及び第２のトランジスタの２つ
のドレインとの間に接続されたカレントミラー回路から
なる能動負荷回路と、前記第３のトランジスタのドレイ
ンに入力端が接続され前記第２のトランジスタのドレイ
ンに出力端が接続され前記第１の電源から電流を折返す
第１のカレントミラー回路と、前記第４のトランジスタ
のドレインに入力端が接続され前記第１のトランジスタ
のドレインに出力端が接続され前記第１の電源から電流
を折返す第２のカレントミラー回路と、前記第５のトラ
ンジスタのドレインに入力端が接続され前記第７のトラ
ンジスタのドレインに出力端が接続され前記第２の電源
から電流を折返す第３のカレントミラー回路と、前記第
３のカレントミラー回路の出力端に入力端が接続され前
記第９のトランジスタのドレインに出力端が接続され前
記第１の電源から電流を折返す第４のカレントミラー回
路とを備えたことを特徴とする。A second configuration of the differential amplifier circuit according to the present invention includes a first transistor having a gate connected to the first input terminal;
A second transistor having a gate connected to a second input terminal and a source connected to a source of the first transistor; and a first transistor connected between a first power supply and a source of the first transistor. A first differential circuit comprising a current source, a third transistor having a gate connected to the first input terminal, and a source connected to the gate of the third transistor having a gate connected to the second input terminal. A second transistor having a source connected to the second transistor; a second current source connected between a second power supply and a source of the third transistor; A fifth transistor having a gate connected to an input terminal of the fifth transistor, a gate connected to the second input terminal, a source connected to a source of the fifth transistor, and a drain connected to a drain of the fifth transistor; A sixth transistor, the first
A first common-mode input voltage detection circuit comprising a third current source connected between the power supply of the fifth transistor and the source of the fifth transistor; and a seventh common-mode input voltage detection circuit having a gate connected to the first input terminal.
An eighth transistor having a gate connected to the second input terminal, a source connected to the source of the seventh transistor, and a drain connected to the drain of the seventh transistor; A second common-mode input voltage detection circuit including a power supply and a fourth current source connected between the source of the seventh transistor, and a gate connected to the drain of one of the first and second transistors And a ninth transistor having a source connected to the second power supply and a drain connected to the output terminal; and a ninth transistor connected between the second power supply and two drains of the first and second transistors. And an input terminal connected to the drain of the third transistor and an output terminal connected to the drain of the second transistor. A first current mirror circuit for returning a current from the first power supply, an input terminal connected to a drain of the fourth transistor, and an output terminal connected to a drain of the first transistor; A second current mirror circuit for returning current from the second transistor; and an input terminal connected to the drain of the fifth transistor, and an output terminal connected to the drain of the seventh transistor, for returning current from the second power supply. A third current mirror circuit, an input terminal connected to an output terminal of the third current mirror circuit, an output terminal connected to the drain of the ninth transistor, and a fourth current that returns current from the first power supply. And a mirror circuit.
第１図は本発明の一実施例の差動増幅回路の回路図で
ある。第１図において、本実施例の差動増幅回路は、第
３の回路に、一対のＮチャネルMOSトランジスタ13,14、
一対のＮチャネルMOSトランジスタ4,7、一対のＰチャネ
ルMOSトランジスタ58,59、ＮチャネルMOSトランジスタ
６、ＮチャネルMOSトランジスタ10が付加された形とな
っている。その他の部分は第３図と同様である。FIG. 1 is a circuit diagram of a differential amplifier circuit according to one embodiment of the present invention. In FIG. 1, a differential amplifier circuit according to the present embodiment includes a pair of N-channel MOS transistors 13 and 14 in a third circuit.
A pair of N-channel MOS transistors 4 and 7, a pair of P-channel MOS transistors 58 and 59, an N-channel MOS transistor 6, and an N-channel MOS transistor 10 are added. The other parts are the same as in FIG.
ここで、入力部分は差動ＮチャネルMOSトランジスタ1
2,15、ＰチャネルMOSトランジスタ61,62からなる。トラ
ンジスタ61,62の差動対の電流は、ＮチャネルMOSトラン
ジスタ3,8,2,9を経由して、ＮチャネルMOSトランジスタ
12,15を経由する信号に加算される。トランジスタ12,15
を流れる電流は、ＮチャネルMOSトランジスタ6,13,14、
ＰチャネルMOSトランジスタ58,59、ＮチャネルMOSトラ
ンジスタ10からなる電流検出回路により、能動負荷Ｎチ
ャネルMOSトランジスタ11に接続される。トランジスタ1
3,14には、トランジスタ12,15に比例した電流が流れ、
同相入力電圧が電圧VSSに接続し、トランジスタ12,15が
非導通状態になった時、トランジスタ13,14も同時に非
導通になる。トランジスタ61,62に流れる電流は、トラ
ンジスタ4,7からなる電流検出回路により検出される。
トランジスタ4,7はトランジスタ11とともに信号増幅素
子ＰチャネルMOSトランジスタ60に対する能動負荷でも
ある。Here, the input portion is a differential N-channel MOS transistor 1
2, 15 and P-channel MOS transistors 61 and 62. The current of the differential pair of transistors 61 and 62 passes through N-channel MOS transistors 3, 8, 2, and 9
It is added to the signal passing through 12,15. Transistors 12, 15
Are flowing through N-channel MOS transistors 6, 13, 14,
It is connected to an active load N-channel MOS transistor 11 by a current detection circuit including P-channel MOS transistors 58 and 59 and an N-channel MOS transistor 10. Transistor 1
A current proportional to transistors 12, 15 flows through 3, 14,
When the common mode input voltage is connected to the voltage V SS and the transistors 12 and 15 are turned off, the transistors 13 and 14 are turned off at the same time. The current flowing through the transistors 61 and 62 is detected by a current detection circuit including the transistors 4 and 7.
The transistors 4 and 7 are active loads for the P-channel MOS transistor 60 as well as the transistor 11.
本実施例においては、トランジスタ12,15又はトラン
ジスタ61,62の一方の対が非導通状態になる時には、駆
動段の増幅素子トランジスタ60の電流が変化するが、そ
の能動負荷トランジスタ4,7,11の電流も同時に変化する
ため、全体としてのバランスが保たれオフセット電圧を
生じる事はない。In the present embodiment, when one of the pair of transistors 12 and 15 or the pair of transistors 61 and 62 is turned off, the current of the amplifying element transistor 60 in the driving stage changes, but the active load transistors 4, 7, 11 Current also changes at the same time, so that the overall balance is maintained and no offset voltage is generated.
第２図は本発明の他の実施例の差動増幅回路を示す回
路図である。第２図において、本実施例の差動増幅回路
は、第１図の回路のうちトランジスタ4,7がなく、一対
のＰチャネルMOSトランジスタ63,64とＰチャネルMOSト
ランジスタ55とが付加されている。FIG. 2 is a circuit diagram showing a differential amplifier circuit according to another embodiment of the present invention. In FIG. 2, the differential amplifier circuit of the present embodiment does not include the transistors 4 and 7 of the circuit of FIG. 1, but includes a pair of P-channel MOS transistors 63 and 64 and a P-channel MOS transistor 55. .
本実施例において、トランジスタ61,62の電流は電流
検出回路を構成するトランジスタ55,63,64、トランジス
タ10により検出され、トランジスタ12,13に比例した電
流と加算されて、駆動段における増幅素子トランジスタ
60に対する能動負荷トランジスタ11の電流値が決定され
る。本回路においても、トランジスタ61,62、又はトラ
ンジスタ12,15の一方が非導通状態になったとき、トラ
ンジスタ60の定常バイアス電流が減少するが、同時に対
応する負荷であるトランジスタ11の電流値も減少するた
め、全体としてのバランスが保たれ、オフセット電圧が
生ずる事はない。In the present embodiment, the currents of the transistors 61 and 62 are detected by the transistors 55, 63 and 64 constituting the current detection circuit and the transistor 10, and added to the current proportional to the transistors 12 and 13, so that the amplifying element transistors in the driving stage
The current value of the active load transistor 11 for 60 is determined. In this circuit also, when one of the transistors 61 and 62 or the transistors 12 and 15 is turned off, the steady-state bias current of the transistor 60 decreases, but the current value of the corresponding load transistor 11 also decreases. Therefore, the balance as a whole is maintained, and no offset voltage is generated.
以上説明したように、本発明は、広い同相入力範囲を
もつ差動入力増幅回路を構成する事が出来る効果があ
る。As described above, the present invention has an effect that a differential input amplifier circuit having a wide common mode input range can be configured.
第１図は本発明の一実施例の差動増幅回路を示す回路
図、第２図は本発明の他の実施例の差動増幅回路を示す
回路図、第３図、第４図、第５図はいずれも従来の差動
増幅回路を示す回路図である。 VDD……正電源、VSS……負電源、VO……出力、VI、VN…
…入力、32……定電流源、１乃至23,24,25,26,27,28,4
3,44,45,66……ＮチャネルMOSトランジスタ、29乃至31,
38乃至40,46乃至52,53乃至62……ＰチャネルMOSトラン
ジスタ、36,37……電源端子、35……出力端子。FIG. 1 is a circuit diagram showing a differential amplifier circuit according to one embodiment of the present invention, FIG. 2 is a circuit diagram showing a differential amplifier circuit according to another embodiment of the present invention, FIG. 3, FIG. FIG. 5 is a circuit diagram showing a conventional differential amplifier circuit. V DD … Positive power supply, V SS … Negative power supply, V O … Output, V I , V N …
... Input, 32 ... Constant current source, 1 to 23,24,25,26,27,28,4
3,44,45,66 …… N-channel MOS transistors, 29 to 31,
38 to 40, 46 to 52, 53 to 62 ... P-channel MOS transistors, 36, 37 ... power supply terminals, 35 ... output terminals.
Claims (2)
のトランジスタと、第２の入力端子にゲートが接続され
前記第１のトランジスタのソースにソースが接続された
第２のトランジスタと、第１の電源と前記第１のトラン
ジスタのソースとの間に接続された第１の電流源とから
なる第１の差動回路と、前記第１の入力端子にゲートが
接続された第３のトランジスタと、前記第２の入力端子
にゲートが接続され前記第３のトランジスタのソースに
ソースが接続された第４のトランジスタと、第２の電源
と前記第３のトランジスタのソースとの間に接続された
第２の電流源とからなる第２の差動回路と、前記第１の
入力端子にゲートが接続された第５のトランジスタと、
前記第２の入力端子にゲートが接続され前記第５のトラ
ンジスタのソースにソースが接続され前記第５のトラン
ジスタのドレインにドレインが接続された第６のトラン
ジスタと、前記第１の電源と前記第５のトランジスタの
ソースとの間に接続された第３の電流源とからなる同相
入力電圧検出回路と、前記第１又は第２のトランジスタ
の何れか一方のドレインにゲートが接続され前記第２の
電源にソースが接続され出力端子にドレインが接続され
た第７のトランジスタと、前記第２の電源と前記第１及
び第２のトランジスタの２つのドレインとの間に接続さ
れたカレントミラー回路からなる能動負荷回路と、前記
第３のトランジスタのドレインに入力端が接続され第１
及び第２の出力端を有し前記第２のトランジスタのドレ
インに前記第１の出力端が接続され前記第７のトランジ
スタのドレインに前記第２の出力端が接続され前記第１
の電源から電流を折返す第１のカレントミラー回路と、
前記第４のトランジスタのドレインに入力端が接続され
第３及び第４の出力端を有し前記第１のトランジスタの
ドレインに前記第３の出力端が接続され前記第７のトラ
ンジスタのドレインに前記第４の出力端が接続され前記
第１の電源から電流を折返す第２のカレントミラー回路
と、前記第５のトランジスタのドレインに入力端が接続
され出力端に前記第２の電源から電流を折返す第３のカ
レントミラー回路と、前記第３のカレントミラー回路の
出力端に入力端が接続され前記第７のトランジスタのド
レインに出力端が接続され前記第１の電源から電流を折
返す第４のカレントミラー回路とを備えたことを特徴と
する差動増幅回路。A first input terminal having a gate connected to the first input terminal;
, A second transistor having a gate connected to the second input terminal and a source connected to the source of the first transistor, and a second transistor connected between a first power supply and the source of the first transistor. A first differential circuit including a first current source, a third transistor having a gate connected to the first input terminal, and a third transistor having a gate connected to the second input terminal. A second transistor including a fourth transistor having a source connected to the source of the third transistor, and a second current source connected between a second power supply and the source of the third transistor; A fifth transistor having a gate connected to the first input terminal;
A sixth transistor having a gate connected to the second input terminal, a source connected to the source of the fifth transistor, and a drain connected to the drain of the fifth transistor; the first power supply; And a third current source connected between the source of the first transistor and the fifth transistor, and a gate connected to one of the drains of the first and second transistors, and A seventh transistor having a source connected to the power supply and a drain connected to the output terminal; and a current mirror circuit connected between the second power supply and two drains of the first and second transistors. An active load circuit, an input terminal connected to the drain of the third transistor,
And a second output terminal, wherein the first output terminal is connected to the drain of the second transistor, and the second output terminal is connected to the drain of the seventh transistor.
A first current mirror circuit that returns current from the power supply of
The input terminal is connected to the drain of the fourth transistor, and the third transistor has third and fourth output terminals. The third output terminal is connected to the drain of the first transistor, and the drain of the seventh transistor is connected to the drain of the seventh transistor. A second current mirror circuit having a fourth output terminal connected thereto and returning current from the first power supply; and an input terminal connected to a drain of the fifth transistor and having an output terminal receiving current from the second power supply. A third current mirror circuit that is turned back, an input terminal connected to an output terminal of the third current mirror circuit, an output terminal connected to the drain of the seventh transistor, and a current that is turned back from the first power supply. And a current mirror circuit.
のトランジスタと、第２の入力端子にゲートが接続され
前記第１のトランジスタのソースにソースが接続された
第２のトランジスタと、第１の電源と前記第１のトラン
ジスタのソースとの間に接続された第１の電流源とから
なる第１の差動回路と、前記第１の入力端子にゲートが
接続された第３のトランジスタと、前記第２の入力端子
にゲートが接続され前記第３のトランジスタのソースに
ソースが接続された第４のトランジスタと、第２の電源
と前記第３のトランジスタのソースとの間に接続された
第２の電流源とからなる第２の差動回路と、前記第１の
入力端子にゲートが接続された第５のトランジスタと、
前記第２の入力端子にゲートが接続され前記第５のトラ
ンジスタのソースにソースが接続され前記第５のトラン
ジスタのドレインにドレインが接続された第６のトラン
ジスタと、前記第１の電源と前記第５のトランジスタの
ソースとの間に接続された第３の電流源とからなる第１
の同相入力電圧検出回路と、前記第１の入力端子にゲー
トが接続された第７のトランジスタと、前記第２の入力
端子にゲートが接続され前記第７のトランジスタのソー
スにソースが接続され前記第７のトランジスタのドレイ
ンにドレインが接続された第８のトランジスタと、前記
第２の電源と前記第７のトランジスタのソースとの間に
接続された第４の電流源とからなる第２の同相入力電圧
検出回路と、前記第１又は第２のトランジスタの何れか
一方のドレインにゲートが接続され前記第２の電源にソ
ースが接続され出力端子にドレインが接続された第９の
トランジスタと、前記第２の電源と前記第１及び第２の
トランジスタの２つのドレインとの間に接続されたカレ
ントミラー回路からなる能動負荷回路と、前記第３のト
ランジスタのドレインに入力端が接続され前記第２のト
ランジスタのドレインに出力端が接続され前記第１の電
源から電流を折返す第１のカレントミラー回路と、前記
第４のトランジスタのドレインに入力端が接続され前記
第１のトランジスタのドレインに出力端が接続され前記
第１の電源から電流を折返す第２のカレントミラー回路
と、前記第５のトランジスタのドレインに入力端が接続
され前記第７のトランジスタのドレインに出力端が接続
され前記第２の電源から電流を折返す第３のカレントミ
ラー回路と、前記第３のカレントミラー回路の出力端に
入力端が接続され前記第９のトランジスタのドレインに
出力端が接続され前記第１の電源から電流を折返す第４
のカレントミラー回路とを備えたことを特徴とする差動
増幅回路。A first input terminal having a gate connected to the first input terminal;
, A second transistor having a gate connected to the second input terminal and a source connected to the source of the first transistor, and a second transistor connected between a first power supply and the source of the first transistor. A first differential circuit including a first current source, a third transistor having a gate connected to the first input terminal, and a third transistor having a gate connected to the second input terminal. A second transistor including a fourth transistor having a source connected to the source of the third transistor, and a second current source connected between a second power supply and the source of the third transistor; A fifth transistor having a gate connected to the first input terminal;
A sixth transistor having a gate connected to the second input terminal, a source connected to the source of the fifth transistor, and a drain connected to the drain of the fifth transistor; the first power supply; And a third current source connected between the first current source and the third transistor.
A common-mode input voltage detection circuit, a seventh transistor having a gate connected to the first input terminal, a gate connected to the second input terminal, a source connected to a source of the seventh transistor, A second in-phase comprising an eighth transistor having a drain connected to the drain of the seventh transistor, and a fourth current source connected between the second power supply and the source of the seventh transistor. An input voltage detection circuit, a ninth transistor having a gate connected to the drain of one of the first and second transistors, a source connected to the second power supply, and a drain connected to the output terminal; An active load circuit comprising a current mirror circuit connected between a second power supply and two drains of the first and second transistors; and a drain of the third transistor. A first current mirror circuit that has an input terminal connected to the drain of the second transistor and has an output terminal connected to the drain of the second transistor to return current from the first power supply; and an input terminal connected to the drain of the fourth transistor. A second current mirror circuit having an output terminal connected to a drain of the first transistor and returning current from the first power supply; and a seventh transistor having an input terminal connected to a drain of the fifth transistor. A third current mirror circuit having an output terminal connected to the drain of the third current mirror and returning the current from the second power supply; and an input terminal connected to the output terminal of the third current mirror circuit and connected to the drain of the ninth transistor. An output terminal connected to return current from the first power source;
And a current mirror circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072522A JP3063090B2 (en) | 1989-03-24 | 1989-03-24 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072522A JP3063090B2 (en) | 1989-03-24 | 1989-03-24 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250512A JPH02250512A (en) | 1990-10-08 |
| JP3063090B2 true JP3063090B2 (en) | 2000-07-12 |
Family
ID=13491748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072522A Expired - Lifetime JP3063090B2 (en) | 1989-03-24 | 1989-03-24 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063090B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714906A (en) * | 1995-08-14 | 1998-02-03 | Motamed; Ali | Constant transductance input stage and integrated circuit implementations thereof |
-
1989
- 1989-03-24 JP JP1072522A patent/JP3063090B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250512A (en) | 1990-10-08 |
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