JP3049127B2 - Calibration method for variable delay circuit, timing signal generator, and semiconductor test apparatus - Google Patents
Calibration method for variable delay circuit, timing signal generator, and semiconductor test apparatusInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体試験装置等の電
子計測装置に好適なタイミング発生器に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing generator suitable for an electronic measuring device such as a semiconductor test device.
【0002】[0002]
【従来の技術】半導体試験装置においては、近年の半導
体集積回路の高速化にともない、時間精度の向上が要求
されている。そして、半導体試験装置の時間精度向上に
は、搭載する可変遅延回路の校正が必須となる。2. Description of the Related Art In a semiconductor test apparatus, improvement in time accuracy is required with the recent increase in speed of a semiconductor integrated circuit. In order to improve the time accuracy of the semiconductor test device, it is necessary to calibrate a variable delay circuit to be mounted.
【0003】このような可変遅延回路の校正法としては
「プロシーディングオブアイ・イー・イー・イーインタ
ーナショナルテストコンファレンス(1988年9月)
第108頁から第113頁(Proc.IEEE In
tl.,p108−113,Sep.1988)」に記
載されている技術が知られている。[0003] As a method of calibrating such a variable delay circuit, "Proceeding of IEE International Test Conference (September 1988)"
Pages 108 to 113 (Proc. IEEE In
tl. , P108-113, Sep. 1988)] is known.
【0004】以下、この技術を説明する。[0004] This technique will be described below.
【0005】図11に、この従来技術に係る半導体試験
装置の構成を示す。FIG. 11 shows the configuration of a semiconductor test apparatus according to the prior art.
【0006】図示するように、従来の半導体試験装置
は、試験周期発生回路(PG)50、校正の対象となる
可変遅延回路を搭載したタイミング発生器(TG)5
1、波形生成回路(FMT)8、ドライバ(DRV)3
0、アナログコンパレータ(CMP)31、コントロー
ラ(PC)52、基準タイミング発生器(REF.T
G)53、標準比較器(S)54、カウンタ(COUN
T)55、および広帯域選択器(SW)56よりなる。As shown in the figure, a conventional semiconductor test apparatus includes a test cycle generation circuit (PG) 50 and a timing generator (TG) 5 having a variable delay circuit to be calibrated.
1, waveform generation circuit (FMT) 8, driver (DRV) 3
0, analog comparator (CMP) 31, controller (PC) 52, reference timing generator (REF.T)
G) 53, standard comparator (S) 54, counter (COUN)
T) 55, and a broadband selector (SW) 56.
【0007】試験周期発生回路50は、試験を行なう周
期を発生するとともに、タイミング発生器51の内部の
可変遅延回路によって所望の遅延時間を発生し、波形生
成回路8とドライバ30とを介して試験波形130が生
成される。試験波形130は、アナログコンパレータ3
1を介してコントローラ52において被試験素子32か
らの応答結果を検証する。The test cycle generation circuit 50 generates a test cycle, generates a desired delay time by a variable delay circuit inside the timing generator 51, and performs the test through the waveform generation circuit 8 and the driver 30. A waveform 130 is generated. The test waveform 130 is the analog comparator 3
The response result from the device under test 32 is verified in the controller 52 via the device 1.
【0008】タイミング発生器51内部の可変遅延回路
の校正は、タイミング発生器51によってタイミングを
制御した試験波形130と、基準タイミング発生器53
からの基準タイミング信号153とを、標準比較器54
において比較し、カウンタ55を用いてその比較結果を
処理することによって行なわれる。試験波形130は、
広帯域選択器56を介して標準比較器54に供給され
る。可変遅延回路の時間分解能の校正の基準となるの
は、基準タイミング発生器53内部に用いられる高精度
エアラインである。The calibration of the variable delay circuit in the timing generator 51 is performed by using a test waveform 130 whose timing is controlled by the timing generator 51 and a reference timing generator 53.
And the reference timing signal 153 from the standard comparator 54.
And the counter 55 is used to process the comparison result. The test waveform 130 is
The signal is supplied to the standard comparator 54 via the wideband selector 56. The reference for calibration of the time resolution of the variable delay circuit is a high-precision airline used inside the reference timing generator 53.
【0009】[0009]
【発明が解決しようとする課題】可変遅延回路を構成す
る半導体素子は、製造バラツキ、周囲温度、電源電圧等
の影響を受けやすく、可変遅延回路の時間分解能の校正
は、必須である。しかし、近年の半導体集積回路の多ピ
ン化を考えた場合、前記従来技術に係る半導体試験装置
によれば可変遅延回路の校正に要する時間の増加は避け
られない。The semiconductor elements constituting the variable delay circuit are easily affected by manufacturing variations, ambient temperature, power supply voltage, and the like, and it is essential to calibrate the time resolution of the variable delay circuit. However, when the number of pins of a semiconductor integrated circuit is increased in recent years, an increase in the time required for calibrating a variable delay circuit is unavoidable in the semiconductor test apparatus according to the related art.
【0010】また、校正の時間基準に高精度エアライン
などを用いると、装置の大型化を招き、制御に時間がか
かるため校正に要する時間の増大を招く。If a high-precision air line or the like is used as a time reference for calibration, the size of the apparatus is increased, and the time required for the control is increased because the control takes time.
【0011】この傾向は、半導体試験装置の高速化に伴
って顕著となり、高速化を妨げる要因となる。This tendency becomes conspicuous as the speed of the semiconductor test apparatus increases, and becomes a factor that hinders the increase in speed.
【0012】そこで、本発明は、可変遅延回路を高い時
間精度で、小規模の追加回路のみで、高速な校正を可能
にすることにより、半導体試験装置を高速・高精度化、
小形化することを目的とする。Accordingly, the present invention provides a variable delay circuit with high time accuracy and high-speed calibration with only a small-scale additional circuit.
The purpose is to reduce the size.
【0013】[0013]
【問題を解決するための手段】前記目的を達成するため
に、本発明は、出力信号の周期を高精度に制御可能な基
準クロック発生器と、所定の繰り返し周期、および粗遅
延時間を、入力する基準クロックより生成する粗タイミ
ング信号生成回路と、タイミング信号の微細な遅延時間
を指定する精遅延レジスタと、前記精遅延レジスタによ
って設定された時間データに従ってタイミング信号を微
細に遅延制御する可変遅延回路と、複数の可変遅延回路
の出力の位相を比較する位相比較器と校正データを格納
するメモリを有することを特徴とするタイミング発生器
を提供する。In order to achieve the above object, the present invention provides a reference clock generator capable of controlling the cycle of an output signal with high precision, a predetermined repetition cycle and a coarse delay time. A coarse timing signal generation circuit for generating a fine delay time of the timing signal, and a variable delay circuit for finely controlling the timing signal in accordance with the time data set by the fine delay register. And a timing generator comprising: a phase comparator for comparing the phases of the outputs of the plurality of variable delay circuits; and a memory for storing calibration data.
【0014】[0014]
【作用】本発明に係る可変遅延回路の校正法によれば、
時間基準は、基準クロックの周期である。基準クロック
は、その周期が水晶発振器と同程度まで高精度に制御可
能な周波数シンセサイザなどで構成可能なため、高い精
度で校正を行なうことができる。According to the method of calibrating a variable delay circuit according to the present invention,
The time reference is the period of the reference clock. Since the reference clock can be constituted by a frequency synthesizer or the like whose cycle can be controlled with high accuracy to the same level as a crystal oscillator, calibration can be performed with high accuracy.
【0015】また、本発明に係る可変遅延回路の校正法
に必要な位相比較器は、位相の遅れ・進みを判定するだ
けの単純な構成で良いので、小規模回路の追加で良く、
可変遅延回路を搭載する半導体集積回路内部に設けるこ
とが容易となる。これにより、校正対象となる可変遅延
回路の近傍で動作するため、配線による外乱の影響を受
ける事なく校正を行なうことができる。Further, the phase comparator required for the method of calibrating the variable delay circuit according to the present invention may have a simple configuration for judging the delay / lead of the phase.
It can be easily provided inside a semiconductor integrated circuit on which a variable delay circuit is mounted. As a result, since the circuit operates near the variable delay circuit to be calibrated, calibration can be performed without being affected by disturbance due to wiring.
【0016】さらに前記位相比較器を可変遅延回路を搭
載する半導体集積回路内部に設ける事により装置の小形
化が可能となる。Further, by providing the phase comparator inside a semiconductor integrated circuit on which a variable delay circuit is mounted, the size of the device can be reduced.
【0017】[0017]
【実施例】まず、本発明に係る可変遅延回路の校正法を
示す第1の実施例を図1、図2を用いて説明する。図1
に本実施例に係る校正法を適応したタイミング発生器の
構成を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a first embodiment showing a method of calibrating a variable delay circuit according to the present invention will be described with reference to FIGS. FIG.
FIG. 9 shows a configuration of a timing generator to which the calibration method according to the present embodiment is applied.
【0018】図示するように、本実施例におけるタイミ
ング発生器は、校正の対象となる可変遅延回路12を含
む校正対象タイミング発生器3と、校正時に補助的に動
作するタイミング発生器4に分かれている。このタイミ
ング発生器3,4は、基準クロック101を発生する基
準クロック発生器1、タイミング信号の繰り返し周期を
制御する周期カウンタ2、粗遅延レジスタ11,21、
粗遅延カウンタ10,20、校正対象の可変遅延回路1
2、可変遅延回路22、精遅延レジスタ13、23、位
相比較回路5、タイミング発生器を制御するコントロー
ラ6および校正データを格納するメモリ7よりなる。As shown, the timing generator in the present embodiment is divided into a calibration target timing generator 3 including a variable delay circuit 12 to be calibrated and a timing generator 4 that operates auxiliary during calibration. I have. The timing generators 3 and 4 include a reference clock generator 1 for generating a reference clock 101, a cycle counter 2 for controlling a repetition cycle of a timing signal, coarse delay registers 11 and 21,
Coarse delay counters 10 and 20, variable delay circuit 1 to be calibrated
2, a variable delay circuit 22, fine delay registers 13 and 23, a phase comparison circuit 5, a controller 6 for controlling a timing generator, and a memory 7 for storing calibration data.
【0019】まず、タイミング発生器3の内部動作を説
明する。周期カウンタ2は、基準クロック101を計数
し、基準クロック周期tcの整数倍の周期の周期信号1
02を発生する。粗遅延カウンタ10は、周期信号10
2によって基準クロック101を計数開始し、粗遅延レ
ジスタ11で指定する回数だけ計数した後、粗遅延信号
110を出力し、精遅延回路である可変遅延回路12を
通過した後、タイミング信号112となり、出力され
る。可変遅延回路12では、精遅延レジスタ13で指定
される微小な時間だけ遅延時間を制御する。First, the internal operation of the timing generator 3 will be described. The period counter 2 counts the reference clock 101 and generates a period signal 1 having a period that is an integral multiple of the reference clock period tc.
02 is generated. The coarse delay counter 10 outputs the periodic signal 10
2, the reference clock 101 is counted, and after counting the number of times specified by the coarse delay register 11, the coarse delay signal 110 is output. After passing through the variable delay circuit 12 which is a fine delay circuit, the timing signal 112 is obtained. Is output. The variable delay circuit 12 controls the delay time by a minute time specified by the fine delay register 13.
【0020】タイミング発生器4の動作も同様に、粗遅
延カウンタ20は、周期信号102によって基準クロッ
ク101を計数開始し、粗遅延レジスタ21で指定する
回数だけ計数した後、粗遅延信号120を出力し、精遅
延回路22を通過した後、タイミング信号122とな
り、出力される。精遅延回路である可変遅延回路22で
は、精遅延レジスタ23で指定される微小な時間だけ遅
延時間を制御する。Similarly, the operation of the timing generator 4 is such that the coarse delay counter 20 starts counting the reference clock 101 by the periodic signal 102, counts the number of times specified by the coarse delay register 21, and then outputs the coarse delay signal 120. Then, after passing through the fine delay circuit 22, it becomes a timing signal 122 and is output. The variable delay circuit 22, which is a fine delay circuit, controls the delay time by a minute time specified by the fine delay register 23.
【0021】図2を用いて、可変遅延回路12におい
て、分解能をΔtとするための校正の例を説明する。校
正は、可変遅延回路12の遅延時間をΔtきざみに変化
させるための遅延設定値113を探索することで行なわ
れる。With reference to FIG. 2, an example of calibration for setting the resolution to Δt in the variable delay circuit 12 will be described. The calibration is performed by searching for a delay setting value 113 for changing the delay time of the variable delay circuit 12 in increments of Δt.
【0022】まず、校正対象タイミング発生器3の内部
の粗遅延レジスタ11には、設定値Nを書き込み、もう
一方のタイミング発生器4内のレジスタ21には、N−
1を書き込んでおく。また、精遅延レジスタ13の設定
値は遅延量0を設定する。図2の例では、周期trat
e=4×tc、N=3である。そして、位相比較器5の
出力105を観測しつつ、タイミング信号112とタイ
ミング信号122の位相が一致するように精遅延レジス
タ23の設定データを増加させる。図2(a)は、タイ
ミング信号112とタイミング信号122の位相が一致
した状態を示しており、可変遅延回路22は、td(=
tc)だけ遅延している。First, the set value N is written in the coarse delay register 11 inside the calibration target timing generator 3, and N− is stored in the register 21 in the other timing generator 4.
Write 1 in advance. Further, the set value of the fine delay register 13 sets the delay amount 0. In the example of FIG.
e = 4 × tc, N = 3. Then, while observing the output 105 of the phase comparator 5, the setting data of the fine delay register 23 is increased so that the phases of the timing signal 112 and the timing signal 122 match. FIG. 2A shows a state in which the phases of the timing signal 112 and the timing signal 122 match, and the variable delay circuit 22 outputs td (=
tc).
【0023】次に、基準クロック周期をΔtだけ減ずる
と、タイミング信号112は、タイミング信号122の
位相に対し、Δtだけ進む。ここで、再び位相比較器5
の出力105を観測しつつ、タイミング信号112とタ
イミング信号122の位相が一致するように精遅延レジ
スタ13の設定値を増加させる。図2(b)に、タイミ
ング信号112とタイミング信号122の位相が一致し
た状態(破線で示す)を示す。ここで遅延設定値113
は、可変遅延回路12の遅延時間をΔtだけ増加させる
ための設定値である。Next, when the reference clock period is reduced by Δt, the timing signal 112 advances by Δt with respect to the phase of the timing signal 122. Here, the phase comparator 5
While observing the output 105, the set value of the fine delay register 13 is increased so that the phases of the timing signal 112 and the timing signal 122 match. FIG. 2B shows a state where the phases of the timing signal 112 and the timing signal 122 match (shown by a broken line) . Here, the delay setting value 113
Is a set value for increasing the delay time of the variable delay circuit 12 by Δt.
【0024】以下、再び基準クロック101の周期をΔ
tだけ増加させて元に戻す。このとき、遅延設定値11
3は直前に設定した値となっているので、タイミング信
号122の位相はタイミング信号112の位相より進
む。そこで、タイミング信号112とタイミング信号1
22の位相が一致するように精遅延レジスタ23の設定
値を再び増加させる。続いて、基準クロック101の周
期をΔtだけ減じ、これにより生じた位相差を精遅延レ
ジスタ13の設定値の再度の増加により0とする。この
ような動作を繰り返せば、順次可変遅延回路12の遅延
時間をΔtきざみに変化させる遅延設定値113を探索
することができる。この遅延設定値をメモリ7に格納
し、遅延回路12を制御する際には、メモリ7のデータ
を変換テーブルとして用い、所定の遅延量に応じた遅延
設定を行なうことにより可変遅延回路12の校正が可能
となる。Hereinafter, the cycle of the reference clock 101 is again denoted by Δ
Increase by t and restore. At this time, the delay setting value 11
3 is the value set immediately before, the phase of the timing signal 122 is advanced from the phase of the timing signal 112.
No. Therefore, the timing signal 112 and the timing signal 1
The set value of the fine delay register 23 is increased again so that the phases of the pulses 22 coincide. Subsequently, the period of the reference clock 101 is reduced by Δt, and the resulting phase difference is set to 0 by increasing the set value of the fine delay register 13 again. By repeating such an operation, it is possible to search for the delay setting value 113 that sequentially changes the delay time of the variable delay circuit 12 in increments of Δt. When the delay set value is stored in the memory 7 and the delay circuit 12 is controlled, the data in the memory 7 is used as a conversion table, and the delay is set in accordance with a predetermined delay amount so that the calibration of the variable delay circuit 12 is performed. Becomes possible.
【0025】また、図1において校正対象タイミング発
生器3と、校正時に補助的に動作するタイミング発生器
4は、全く同一の回路構成であるため、可変遅延回路1
2と可変遅延回路22との役割を置き換えても同様の校
正を行なうことができる。すなわち、可変遅延回路12
を補助遅延回路として用い、可変遅延回路22を校正す
ることができる。さらに、タイミング発生器が、3つ以
上ある場合でも、位相比較器の入力に選択器を設けるこ
とにより同様の校正を行なうことができる。In FIG. 1, the timing generator 3 to be calibrated and the timing generator 4 which operates auxiliary during calibration have exactly the same circuit configuration.
The same calibration can be performed even if the roles of the variable delay circuit 22 and the variable delay circuit 22 are replaced. That is, the variable delay circuit 12
Can be used as an auxiliary delay circuit to calibrate the variable delay circuit 22. Further, even when there are three or more timing generators, similar calibration can be performed by providing a selector at the input of the phase comparator.
【0026】以下、本発明に係る可変遅延回路の校正法
を示す第2の実施例を図3を用いて説明する。A second embodiment showing a method of calibrating a variable delay circuit according to the present invention will be described below with reference to FIG.
【0027】図示するように、本実施例に係る校正法を
適応した可変遅延回路は、基準クロック101を発生す
る基準クロック発生器1、タイミング信号の繰り返し周
期を制御する周期カウンタ2、粗遅延レジスタ11,2
1、粗遅延制御用コンパレータ14,24、校正対象の
可変遅延回路12、可変遅延回路22、精遅延レジスタ
13,23、位相比較回路5、タイミング発生器を制御
するコントローラ6および校正データを格納するメモリ
7よりなる。As shown in the figure, a variable delay circuit to which the calibration method according to the present embodiment is applied includes a reference clock generator 1 for generating a reference clock 101, a cycle counter 2 for controlling a repetition cycle of a timing signal, and a coarse delay register. 11,2
1. Coarse delay control comparators 14 and 24, variable delay circuit 12 to be calibrated, variable delay circuit 22, fine delay registers 13 and 23, phase comparison circuit 5, controller 6 for controlling timing generator, and calibration data are stored. It comprises a memory 7.
【0028】タイミング発生器3の内部動作は、第1の
実施例とほぼ同様である。まず、周期カウンタ2は、基
準クロック101を計数し、基準クロック周期tcの整
数倍の周期の周期信号102を発生する。粗遅延制御用
コンパレータ14は、周期信号102と、粗遅延レジス
タ11の出力する粗遅延データ111とを比較し、一致
したタイミングで、粗遅延信号110を出力する。粗遅
延制御用コンパレータ24も同様に、周期信号102
と、粗遅延レジスタ21の出力する粗遅延データ121
とを比較し、一致したタイミングで、粗遅延信号120
を出力する。校正対象の可変遅延回路12、可変遅延回
路22、精遅延レジスタ13,23、位相比較回路5、
コントローラ6およびメモリ7の動作は、第1の実施例
と同一である。The internal operation of the timing generator 3 is almost the same as in the first embodiment. First, the cycle counter 2 counts the reference clock 101 and generates a cycle signal 102 having a cycle that is an integral multiple of the reference clock cycle tc. The coarse delay control comparator 14 compares the periodic signal 102 with the coarse delay data 111 output from the coarse delay register 11, and outputs a coarse delay signal 110 at the same timing. Similarly, the coarse delay control comparator 24
And coarse delay data 121 output from the coarse delay register 21
Are compared with each other.
Is output. The variable delay circuit 12 to be calibrated, the variable delay circuit 22, the fine delay registers 13 and 23, the phase comparison circuit 5,
The operations of the controller 6 and the memory 7 are the same as in the first embodiment.
【0029】本実施例による校正の手順は、第1の実施
例と同様であるため、説明を省略する。The procedure of calibration according to the present embodiment is the same as that of the first embodiment, and a description thereof will be omitted.
【0030】第1および第2の実施例で示した本発明に
よる可変遅延回路の校正方法は、図4に示す構成で一括
して示すことができる。図4の例を構成する要素は、基
準クロック発生器1、周期カウンタ2、粗遅延制御回路
15、校正対象の可変遅延回路12、可変遅延回路2
2、精遅延レジスタ13,23、位相比較回路5、コン
トローラ6、および校正データを格納するメモリ7であ
る。動作原理および構成手順は、上記の説明と同一であ
るため省略するが、本発明による可変遅延回路の校正方
法は、粗遅延制御回路において基準クロック1周期分の
遅延時間差を発生する機能と、基準クロック1周期分の
遅延時間を発生する可変遅延回路によって実現される。The method of calibrating the variable delay circuit according to the present invention shown in the first and second embodiments can be collectively shown by the configuration shown in FIG. 4 are a reference clock generator 1, a period counter 2, a coarse delay control circuit 15, a variable delay circuit 12 to be calibrated, and a variable delay circuit 2.
2. Fine delay registers 13 and 23, phase comparison circuit 5, controller 6, and memory 7 for storing calibration data. Although the operation principle and the configuration procedure are the same as those described above, the description thereof will be omitted. However, the method of calibrating the variable delay circuit according to the present invention has a function of generating a delay time difference of one cycle of the reference clock in the coarse delay control circuit, This is realized by a variable delay circuit that generates a delay time for one clock cycle.
【0031】以下、本発明に係る半導体試験装置内部の
可変遅延回路の校正法を示す第3の実施例を図5,図6
を用いて説明する。FIGS. 5 and 6 show a third embodiment showing a method of calibrating a variable delay circuit inside a semiconductor test apparatus according to the present invention.
This will be described with reference to FIG.
【0032】図示するように、本実施例に係る校正法を
適応した半導体試験装置は、基準クロック101を発生
する基準クロック発生器1、タイミング信号の繰り返し
周期を制御する周期カウンタ2、粗遅延レジスタ11,
21、粗遅延制御用コンパレータ14,24、校正対象
の可変遅延回路12、可変遅延回路22、精遅延レジス
タ13,23、試験波形を生成するパターン発生器9、
波形生成回路8、試験波形130を被試験素子32に供
給するドライバ30、アナログコンパレータ31、タイ
ミング発生器を制御するコントローラ6および校正デー
タを格納するメモリ7よりなる。As shown in the figure, a semiconductor test apparatus to which the calibration method according to the present embodiment is applied includes a reference clock generator 1 for generating a reference clock 101, a cycle counter 2 for controlling a repetition cycle of a timing signal, and a coarse delay register. 11,
21, coarse delay control comparators 14 and 24, variable delay circuit 12 to be calibrated, variable delay circuit 22, fine delay registers 13 and 23, pattern generator 9 for generating test waveforms,
It comprises a waveform generating circuit 8, a driver 30 for supplying a test waveform 130 to the device under test 32, an analog comparator 31, a controller 6 for controlling a timing generator, and a memory 7 for storing calibration data.
【0033】タイミング信号112およびタイミング信
号122を生成する基準クロック発生器1、周期カウン
タ2、粗遅延レジスタ11,21、粗遅延制御用コンパ
レータ14,24、校正対象の可変遅延回路12、可変
遅延回路22、精遅延レジスタ13,23の動作は、第
2の実施例と同一であるため省略する。試験波形を生成
する波形生成回路8は、パターン発生器9から出力され
た波形パターンデータ109に応じた波形を、タイミン
グ信号112で決定されるタイミングで、発生する。ド
ライバ30は、波形生成回路8の出力信号を、試験波形
130として出力する。試験波形130は、アナログコ
ンパレータ31に印加され、タイミング信号122で指
定するタイミングで比較信号131を出力する。Reference clock generator 1 for generating timing signal 112 and timing signal 122, cycle counter 2, coarse delay registers 11 and 21, coarse delay control comparators 14 and 24, variable delay circuit 12 to be calibrated, variable delay circuit 22 and the operations of the fine delay registers 13 and 23 are the same as in the second embodiment, and will not be described. The waveform generation circuit 8 that generates a test waveform generates a waveform corresponding to the waveform pattern data 109 output from the pattern generator 9 at a timing determined by the timing signal 112. The driver 30 outputs an output signal of the waveform generation circuit 8 as a test waveform 130. The test waveform 130 is applied to the analog comparator 31 and outputs a comparison signal 131 at a timing specified by the timing signal 122.
【0034】以下、図6を用いて本実施例によって可変
遅延回路12の分解能をΔtとするための校正方法を説
明する。Hereinafter, a calibration method for setting the resolution of the variable delay circuit 12 to Δt according to the present embodiment will be described with reference to FIG.
【0035】まず、タイミング信号112のタイミング
でドライバ30から正パルスが発生する様にパターン発
生器9を設定しておく。そして、校正対象タイミング発
生器3の内部の粗遅延レジスタ11には、設定値Nを書
き込み、もう一方のタイミング発生器4には、N−1を
書き込んでおく。図6の例では、周期trate=4×
tc、N=3である。そして、アナログコンパレータ3
1の出力131を観測しつつ、精遅延レジスタ23の設
定データ123を増加させ、アナログコンパレータ31
の出力レベルが、0から1に変化する時点の設定データ
123を保持する。First, the pattern generator 9 is set so that a positive pulse is generated from the driver 30 at the timing of the timing signal 112. Then, the set value N is written in the coarse delay register 11 inside the calibration target timing generator 3, and N−1 is written in the other timing generator 4. In the example of FIG. 6, the period rate = 4 ×
tc, N = 3. And the analog comparator 3
1 while increasing the setting data 123 of the fine delay register 23 while observing the output 131 of the analog comparator 31.
Hold the setting data 123 at the point in time when the output level changes from 0 to 1.
【0036】このとき、試験波形130とタイミング信
号122の位相は、一致した状態となる。図6(a)
は、初期状態を示し同図(b)は、試験波形130とタ
イミング信号122の位相が、一致した状態を示してい
る。At this time, the phase of the test waveform 130 and the phase of the timing signal 122 match. FIG. 6 (a)
FIG. 3B shows an initial state, and FIG. 3B shows a state in which the phases of the test waveform 130 and the timing signal 122 match.
【0037】次に、基準クロック周期をΔtだけ減ずる
と、タイミング信号112は、タイミング信号122の
位相に対してΔtだけ進む。すると試験波形130もタ
イミング信号122の位相に対してΔtだけ進むため、
アナログコンパレータ31の出力131は0となる。こ
こで再び、試験波形130とタイミング信号122の位
相が一致するように、精遅延レジスタ13の設定値を増
加させる。そして、アナログコンパレータ31の出力レ
ベルが0から1に変化する時点の設定データ113を保
持する。この遅延設定値113は、可変遅延回路12の
遅延時間をΔtだけ増加させるための設定値となる。Next, when the reference clock cycle is reduced by Δt, the timing signal 112 advances by Δt with respect to the phase of the timing signal 122. Then, since the test waveform 130 also advances by Δt with respect to the phase of the timing signal 122,
The output 131 of the analog comparator 31 becomes 0. Here, the set value of the fine delay register 13 is increased again so that the phase of the test waveform 130 matches the phase of the timing signal 122. Then, the setting data 113 at the time when the output level of the analog comparator 31 changes from 0 to 1 is held. The delay set value 113 is a set value for increasing the delay time of the variable delay circuit 12 by Δt.
【0038】以下、再度基準クロック101の周期をΔ
tだけ増加させて元に戻し、上記の手順を繰り返せば、
順次可変遅延回路12の遅延時間をΔtきざみに変化さ
せる遅延設定値113を探索することができる。この遅
延設定値をメモリ7に格納し、遅延回路12を制御する
際に、メモリ7のデータを変換テーブルとして用い、所
定の遅延量に応じた遅延設定を行なうことにより可変遅
延回路12の校正が可能となる。Hereinafter, the cycle of the reference clock 101 is again denoted by Δ
If it is increased by t and returned, and the above procedure is repeated,
It is possible to search for a delay set value 113 that sequentially changes the delay time of the variable delay circuit 12 by Δt. When the delay set value is stored in the memory 7 and the delay circuit 12 is controlled, the data in the memory 7 is used as a conversion table and the delay is set in accordance with a predetermined delay amount. It becomes possible.
【0039】以下、本発明に係る可変遅延回路の校正法
を示す第4の実施例を図7、図8を用いて説明する。A fourth embodiment showing a method of calibrating a variable delay circuit according to the present invention will be described below with reference to FIGS.
【0040】図示するように、本実施例におけるタイミ
ング発生器は、校正の対象となる可変遅延回路12を含
む校正対象のタイミング発生器3と、校正時に補助的に
動作するタイミング発生器4とに分かれており、基準ク
ロック101を発生する基準クロック発生器1、タイミ
ング信号の繰り返し周期を制御する周期カウンタ2、粗
遅延レジスタ11,21、粗遅延制御用コンパレータ1
4,24、校正対象の可変遅延回路12、可変遅延回路
22、精遅延レジスタ13,23、および位相比較回路
5、アップダウンカウンタ40,47、計数するカウン
タを選択するカウンタセレクタ48、データ選択器4
1、タイミング発生器を制御するコントローラ6および
校正データを格納するメモリ7よりなる。As shown in the figure, the timing generator in the present embodiment includes a timing generator 3 to be calibrated including a variable delay circuit 12 to be calibrated, and a timing generator 4 which operates auxiliary during calibration. A reference clock generator 1 for generating a reference clock 101, a period counter 2 for controlling a repetition period of a timing signal, coarse delay registers 11 and 21, a coarse delay control comparator 1
4, 24, the variable delay circuit 12, the variable delay circuit 22, the fine delay registers 13 and 23, the phase comparison circuit 5, the up / down counters 40 and 47, the counter selector 48 for selecting the counter to be counted, the data selector, 4
1. Consists of a controller 6 for controlling the timing generator and a memory 7 for storing calibration data.
【0041】タイミング信号112およびタイミング信
号122を生成するための、基準クロック発生器1、周
期カウンタ2、粗遅延レジスタ11,21、粗遅延制御
用コンパレータ14,24、校正対象の可変遅延回路1
2、可変遅延回路22、精遅延レジスタ13,23の動
作は、第2の実施例と同一であるため省略する。Reference clock generator 1, period counter 2, coarse delay registers 11 and 21, coarse delay control comparators 14 and 24, and variable delay circuit 1 to be calibrated for generating timing signal 112 and timing signal 122.
2. The operations of the variable delay circuit 22 and the fine delay registers 13 and 23 are the same as those in the second embodiment, and therefore will not be described.
【0042】図8を用いて、可変遅延回路12におい
て、分解能をΔtとするための校正の例を説明する。ア
ップダウンカウンタ40および47は、位相比較器5に
より、それぞれ自側が“進み”と判定したときには、ア
ップカウントし、“遅れ”と判定したときには、ダウン
カウントする。校正前の準備として、校正対象タイミン
グ発生器3の内部の粗遅延レジスタ11には、設定値N
を書き込み、もう一方のタイミング発生器4には、N−
1を書き込んでおき、データ選択器41および49は、
b側を選択しておく。アップダウンカウンタ40および
47はリセットし、カウンタセレクタ48はX側を選択
しておく。図8の例では、周期trate=4×tc、
N=3である。Referring to FIG. 8, an example of calibration for setting the resolution to Δt in the variable delay circuit 12 will be described. The up / down counters 40 and 47 count up by the phase comparator 5 when they determine that they are “ advanced ”, and count down when they are determined to be “ lagged ”. As a preparation before calibration, the coarse delay register 11 inside the calibration target timing generator 3 stores the set value N
And the other timing generator 4 has N-
1 is written, and the data selectors 41 and 49
Select the b side. The up / down counters 40 and 47 are reset, and the counter selector 48 selects the X side. In the example of FIG. 8, the cycle rate = 4 × tc,
N = 3.
【0043】まず、位相比較器5の出力105を観測し
つつ、タイミング信号112とタイミング信号122の
位相が一致するように、カウンタ47にデータをプリセ
ットする。図8(a)は、タイミング信号112とタイ
ミング信号122の位相が一致した状態を示しており、
可変遅延回路22は、td(=tc)だけ遅延してい
る。First, while observing the output 105 of the phase comparator 5, data is preset in the counter 47 so that the phases of the timing signal 112 and the timing signal 122 match. FIG. 8A shows a state where the phases of the timing signal 112 and the timing signal 122 match.
The variable delay circuit 22 is delayed by td (= tc).
【0044】そこで、第1段階として、カウンタセレク
タ48でX側を選択するように切り換え、基準クロック
周期tcをΔtだけ減ずる。するとタイミング信号11
2は、タイミング信号122の位相に対してΔtだけ進
むため、位相比較器5により、タイミング信号112側
の“進み”と判定され、アップダウンカウンタ40は、
アップカウントを開始する。アップダウンカウンタ40
の出力は、データ選択器41を介して可変遅延回路12
に接続されているので、可変遅延回路12は、遅延時間
を増加させ続ける。そして、タイミング信号112とタ
イミング信号122の位相が等しくなると、位相比較器
5は同位相と判定し、アップダウンカウンタ40の動作
を停止する。この時点で、アップダウンカウンタ40に
保持されているデータは、可変遅延回路12の遅延時間
をΔtだけ増加させるための設定値である。このときの
アップダウンカウンタ40のデータをメモリ7に格納す
る。Therefore, as a first step, the counter selector 48 is switched to select the X side, and the reference clock cycle tc is reduced by Δt. Then the timing signal 11
2 advances by Δt with respect to the phase of the timing signal 122
No reason, the phase comparator 5, it is determined that "advances" of the timing signal 112 side, the up-down counter 40,
Start counting up. Up / down counter 40
Is output to the variable delay circuit 12 via the data selector 41.
, The variable delay circuit 12 keeps increasing the delay time. When the phases of the timing signal 112 and the timing signal 122 become equal, the phase comparator 5 determines that the phases are the same, and stops the operation of the up / down counter 40. At this time, the data held in the up / down counter 40 is a set value for increasing the delay time of the variable delay circuit 12 by Δt. The data of the up / down counter 40 at this time is stored in the memory 7.
【0045】図8(b)は、可変遅延回路12の遅延時
間をΔtだけ増加させるための設定値が、“4”であっ
た場合の例である。FIG. 8B shows an example in which the set value for increasing the delay time of the variable delay circuit 12 by Δt is “4”.
【0046】第2段階は、カウンタ40のデータを保持
したまま、カウンタセレクタ48をY側に切り換え、基
準クロック周期をΔt増加させて、tcに戻す。する
と、タイミング信号112は、タイミング信号122の
位相に対してΔtだけ遅れるため、位相比較器5はタイ
ミング信号112の“遅れ”と判定し、アップダウンカ
ウンタ47はアップカウントを開始する。アップダウン
カウンタ47の出力は、データ選択器49を介して可変
遅延回路22に接続されているので、可変遅延回路22
は遅延時間を増加させ続ける。そして、タイミング信号
122とタイミング信号112の位相が等しくなると、
位相比較器5は同位相と判定し、アップダウンカウンタ
47の計数動作を停止する。In the second stage, while the data of the counter 40 is held, the counter selector 48 is switched to the Y side, the reference clock cycle is increased by Δt, and returned to tc. Then, since the timing signal 112 is delayed by Δt from the phase of the timing signal 122, the phase comparator 5 determines that the timing signal 112 is “delayed”, and the up / down counter 47 starts counting up. Since the output of the up / down counter 47 is connected to the variable delay circuit 22 via the data selector 49, the variable delay circuit 22
Keeps increasing the delay time. Then, when the phases of the timing signal 122 and the timing signal 112 become equal,
The phase comparator 5 determines that the phases are the same, and stops the counting operation of the up / down counter 47.
【0047】以上のようにして、第1段階では、可変遅
延回路12の遅延時間をΔtだけ増加させるための設定
値の探索を行い、第2段階では可変遅延回路22もΔt
増加させてタイミング信号112とタイミング信号12
2の位相が一致するように制御する。As described above, in the first stage, a search for a set value for increasing the delay time of the variable delay circuit 12 by Δt is performed, and in the second stage, the variable delay circuit 22 also searches for Δt.
The timing signal 112 and the timing signal 12
Control is performed so that the two phases coincide.
【0048】次のステップとして再度基準クロック10
1の周期をΔtだけ減じて、第1段階および第2段階の
手順を繰り返せば、順次可変遅延回路12の遅延時間を
Δtきざみに変化させる遅延設定値113を探索し、メ
モリ7に格納することができる。そして、メモリ7に記
憶した設定データを変換テーブルとして用い、所定の遅
延量に応じた遅延設定を行なうことにより可変遅延回路
12の校正が可能となる。本実施例では、タイミング信
号の位相合わせの動作をカウンタによって自動的に行え
るので、校正に要する時間を短縮することができる。As the next step, the reference clock 10
If the period of 1 is reduced by Δt and the procedures of the first and second stages are repeated, the delay set value 113 for sequentially changing the delay time of the variable delay circuit 12 in increments of Δt is searched for and stored in the memory 7. Can be. Then, using the setting data stored in the memory 7 as a conversion table and performing a delay setting according to a predetermined delay amount, the variable delay circuit 12 can be calibrated. In this embodiment, the operation of adjusting the phase of the timing signal can be automatically performed by the counter, so that the time required for calibration can be reduced.
【0049】図9は、図7における位相比較器5の周辺
を詳細に示した補足図であり、便宜上、アップダウンカ
ウンタ40および47のうち40についてのみ示してい
る。実際には、図7のカウンタセレクタ48は図8にお
いてもアップダウンカウンタ40および47の前段に配
置し、カウンタ42,43,44および比較器45は両
アップダウンカウンタに共用することができる。位相比
較器5は、タイミング信号122を基準としたタイミン
グ信号112の位相比較結果を出力する。位相比較結果
が、“進み”であった場合カウンタ42がカウントアッ
プし、“遅れ”であった場合には、カウンタ43がカウ
ントアップする。比較器45は、カウンタ42とカウン
タ43の計数結果を比較することにより位相比較器5
が、“進み”と“遅れ”のどちらを多く出力したか、を
判定する。この判定結果に基づき、アップダウンカウン
タ40が設定データを増減する。このようにして、タイ
ミング信号112とタイミング信号122の位相が近づ
いてくると、位相比較器は、さらに外乱の影響を受けや
すくなり、カウンタ42とカウンタ43の計数値も近づ
いてくる。この位相が近づいた状態をカウンタ44で計
数して所定の値以上になった(すなわち、一致パルスが
連続して所定数計数された)ところで、位相比較結果
は、雑音レベル以下であると判断し、校正終了信号14
4を出力する。外乱によって位相比較器が判定誤動作を
する可能性がある使用環境では、以上のような構成によ
って雑音余裕のある動作が可能となる。さらにカウンタ
の設定値を制御することにより、装置を使用する雑音環
境に応じた雑音対策を行なうことが可能である。FIG. 9 is a supplementary diagram showing the periphery of the phase comparator 5 in FIG. 7 in detail. For convenience, only 40 of the up / down counters 40 and 47 are shown. Actually, the counter selector 48 shown in FIG. 7 is also arranged before the up-down counters 40 and 47 in FIG. 8, and the counters 42, 43, 44 and the comparator 45 can be shared by both up-down counters. The phase comparator 5 outputs a phase comparison result of the timing signal 112 based on the timing signal 122. When the phase comparison result is "advance", the counter 42 counts up, and when the phase comparison result is "lag", the counter 43 counts up. The comparator 45 compares the count results of the counter 42 and the counter 43 to thereby obtain the phase comparator 5.
Determines which of “lead” and “delay” has been output more. Based on this determination result, the up / down counter 40 increases or decreases the set data. As described above, when the phases of the timing signal 112 and the timing signal 122 approach, the phase comparator becomes more susceptible to disturbance, and the count values of the counter 42 and the counter 43 also approach. The counter 44 counts the state in which the phases are approaching each other, and when the number reaches a predetermined value or more (that is, when a predetermined number of coincidence pulses are continuously counted), it is determined that the phase comparison result is equal to or lower than the noise level. , Calibration end signal 14
4 is output. In a usage environment in which the phase comparator may malfunction due to a disturbance due to disturbance, the operation as described above enables operation with noise margin. Further, by controlling the set value of the counter, it is possible to take noise countermeasures according to the noise environment in which the device is used.
【0050】また、図7において校正対象タイミング発
生器3と、校正時に補助的に動作するタイミング発生器
4とは、全く同一の回路構成であるため、可変遅延回路
12と可変遅延回路22の役割を置き換えても同様の校
正を行うことができる。すなわち、可変遅延回路12を
を補助遅延回路として用い、可変遅延回路22を校正す
ることができる。さらに、タイミング発生器が、3つ以
上ある場合でも、位相比較器5の入力に選択器を設ける
ことにより同様の校正を行なうことができる。In FIG. 7, the timing generator 3 to be calibrated and the timing generator 4 which operates auxiliary during calibration have exactly the same circuit configuration. The same calibration can be performed by replacing. That is, the variable delay circuit 22 can be calibrated using the variable delay circuit 12 as an auxiliary delay circuit. Further, even when there are three or more timing generators, the same calibration can be performed by providing a selector at the input of the phase comparator 5.
【0051】以下、本発明に係る半導体試験装置である
第5の実施例を図10を用いて説明する。Hereinafter, a fifth embodiment of the semiconductor test apparatus according to the present invention will be described with reference to FIG.
【0052】図示するように、本発明に係る半導体試験
装置は、複数の入出力ピンを持つ被試験素子32に試験
波形を供給する複数の試験波形生成ユニット33と基準
クロック発生器1、およびコントローラ6からなる。As shown, the semiconductor test apparatus according to the present invention comprises a plurality of test waveform generating units 33 for supplying a test waveform to a device under test 32 having a plurality of input / output pins, a reference clock generator 1, and a controller. Consists of six.
【0053】試験波形生成ユニット33は、試験の繰り
返し周期を制御する周期カウンタ2、粗遅延レジスタ1
1,21、粗遅延制御用コンパレータ14,24、校正
対象の可変遅延回路12、可変遅延回路22、精遅延レ
ジスタ13,23、波形生成回路8、パターン発生器
9、ドライバ30、アナログコンパレータ31、位相比
較回路5、アップダウンカウンタ40、データ選択器4
1および校正データを格納するメモリ7よりなる。The test waveform generation unit 33 includes a cycle counter 2 for controlling a test repetition cycle, a coarse delay register 1
1, 21; coarse delay control comparators 14 and 24; variable delay circuit 12 to be calibrated; variable delay circuit 22; fine delay registers 13 and 23; waveform generation circuit 8; pattern generator 9; driver 30; Phase comparison circuit 5, up / down counter 40, data selector 4
1 and a memory 7 for storing calibration data.
【0054】各部の動作および校正の手順は、第4の実
施例と同一である。本実施例において特徴的なのは、被
試験素子32のピンに接続される複数の試験波形生成ユ
ニット33は独立であるため、各試験波形生成ユニット
33に搭載された可変遅延回路12の校正を全ユニット
同時に行なうことが可能な点である。この特徴により校
正に要する時間を短縮することができる。The operation of each part and the procedure of calibration are the same as in the fourth embodiment. The feature of this embodiment is that the plurality of test waveform generation units 33 connected to the pins of the device under test 32 are independent, so that the calibration of the variable delay circuit 12 mounted on each test waveform generation unit 33 is performed by all units. It is possible to do it at the same time. With this feature, the time required for calibration can be reduced.
【0055】また、本実施例において位相比較器5の代
わりにアナログコンパレータ31の出力を用いて位相比
較を行なっても同様の結果が得られる。さらに可変遅延
回路12と可変遅延回路22の役割を交替しても同様で
ある。本実施例は、位相比較器5の入力に信号選択器を
設けることにより、試験波形生成ユニット33内部に3
個以上の可変遅延回路が存在する場合まで拡張が可能で
ある。Further, in this embodiment, a similar result can be obtained by performing a phase comparison using the output of the analog comparator 31 instead of the phase comparator 5. The same is true even if the roles of the variable delay circuit 12 and the variable delay circuit 22 are switched. In the present embodiment, a signal selector is provided at the input of the phase comparator 5 so that 3
Extension is possible up to the case where there are more than two variable delay circuits.
【0056】[0056]
【発明の効果】以上の様に本発明によれば、タイミング
発生器に搭載して遅延時間を高分解能で可変する可変遅
延回路の遅延時間分解能を、高精度な基準クロックの発
振周期を基準として校正することにより半導体試験装置
などの高精度化を実現することができる。As described above, according to the present invention, the delay time resolution of the variable delay circuit mounted on the timing generator and varying the delay time with high resolution is determined with reference to the high-precision reference clock oscillation cycle. By performing the calibration, it is possible to realize high accuracy of a semiconductor test device or the like.
【図1】本発明の第1の実施例に係る可変遅延回路の校
正法の説明図である。FIG. 1 is an explanatory diagram of a method of calibrating a variable delay circuit according to a first embodiment of the present invention.
【図2】図1の実施例の動作を示すタイミングチャート
である。FIG. 2 is a timing chart showing the operation of the embodiment of FIG.
【図3】本発明の第2の実施例に係る可変遅延回路の校
正法の説明図である。FIG. 3 is an explanatory diagram of a method of calibrating a variable delay circuit according to a second embodiment of the present invention.
【図4】本発明の第1および第2の実施例を総括して示
す可変遅延回路の校正法の説明図である。FIG. 4 is an explanatory diagram of a method of calibrating a variable delay circuit, showing the first and second embodiments of the present invention as a whole.
【図5】本発明の第3の実施例に係る半導体試験装置の
ブロック図である。FIG. 5 is a block diagram of a semiconductor test apparatus according to a third embodiment of the present invention.
【図6】図5の実施例の動作を示すタイミングチャート
である。FIG. 6 is a timing chart showing the operation of the embodiment of FIG.
【図7】本発明の第4の実施例に係る可変遅延回路の校
正法の説明図である。FIG. 7 is an explanatory diagram of a method of calibrating a variable delay circuit according to a fourth embodiment of the present invention.
【図8】図7の実施例の動作を示すタイミングチャート
である。FIG. 8 is a timing chart showing the operation of the embodiment of FIG.
【図9】図7の実施例の補足説明図である。FIG. 9 is a supplementary explanatory diagram of the embodiment in FIG. 7;
【図10】本発明の第5の実施例に係る半導体試験装置
のブロック図である。FIG. 10 is a block diagram of a semiconductor test apparatus according to a fifth embodiment of the present invention.
【図11】従来の半導体試験装置の構成図である。FIG. 11 is a configuration diagram of a conventional semiconductor test apparatus.
1…基準クロック発生器、2…周期カウンタ、3,51
…校正対象タイング発生器、4…タイミング発生器、5
…位相比較器、6,52…コントローラ、7…メモリ、
8…波形生成回路、9…パターン発生器、10,20…
粗遅延カウンタ、11,21…粗遅延レジスタ、12,2
2…可変遅延回路、13,23…精遅延レジスタ、14,
24…粗遅延制御用コンパレータ、15…粗遅延制御回
路、30…ドライバ、31…アナログコンパレータ、3
2…被試験素子、33…試験波形生成ユニット、40,
47…アップダウンカウンタ、41,46…データ選択
器、42,43,44…カウンタ、45…比較器、48…
カウンタセレクタ、50…試験周期発生回路、53…基
準タイミング発生器、54…標準比較器、55…カウン
タ、56…広帯域選択器。1: Reference clock generator, 2: Period counter, 3, 51
… Calibration target generator, 4… Timing generator, 5
... Phase comparator, 6,52 ... Controller, 7 ... Memory,
8 ... waveform generation circuit, 9 ... pattern generator, 10,20 ...
Coarse delay counter, 11,21 ... Coarse delay register, 12,2
2 ... variable delay circuit, 13,23 ... fine delay register, 14,
24: coarse delay control comparator, 15: coarse delay control circuit, 30: driver, 31: analog comparator, 3
2: Device under test, 33: Test waveform generation unit, 40,
47 ... Up / down counter, 41,46 ... Data selector, 42,43,44 ... Counter, 45 ... Comparator, 48 ...
Counter selector, 50: Test cycle generation circuit, 53: Reference timing generator, 54: Standard comparator, 55: Counter, 56: Broadband selector.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−47573(JP,A) 特開 昭62−12880(JP,A) 特開 平3−94181(JP,A) 特開 平3−130678(JP,A) 特開 平5−34412(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 G01R 35/00 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-47573 (JP, A) JP-A-62-12880 (JP, A) JP-A-3-94181 (JP, A) JP-A-3-3 130678 (JP, A) JP-A-5-34412 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G01R 31/28 G01R 35/00
Claims (7)
タイミング信号を生成するタイミング信号発生器内の、
制御データにより遅延量を制御することができる可変遅
延回路を校正する方法であって、 (a)前記基準クロックに基づいて単位周期分の位相差
を有する第1および第2の粗遅延信号を生成し、 (b)この第1及び第2の粗遅延信号を、それぞれ、遅
延量0に設定した前記校正対象の可変遅延回路とこの可
変遅延回路と同様構成の補助用可変遅延回路に入力し、 (c)両可変遅延回路から出力される第1および第2の
精遅延信号の位相差が0となるように前記補助用可変遅
延回路の遅延量を設定し、 (d)次に、前記基準クロックの周期をこの周期より小
さい時間Δtだけ変化させ、 (e)これにより生じる前記第1および第2の精遅延信
号の位相差を一致させるように前記校正対象の可変遅延
回路の遅延量を制御するとともに、この遅延量に対応す
る制御データを記憶し、 (f)次に、両可変遅延回路の遅延量を変えることな
く、前記基準クロックの周期を元の周期に戻すことによ
り新たに前記第1および第2の精遅延信号の位相差を生
じさせ、 (g)所望数の前記制御データが記憶されるまで、前記
ステップ(c)〜(f)を繰り返すことを特徴とする可
変遅延回路の構成方法。 A predetermined period of time from a reference clock having a predetermined period;
A timing signal generator for generating a timing signal,
Variable delay that can control delay amount by control data
A method for calibrating an extension circuit, comprising : (a) a phase difference of a unit cycle based on the reference clock;
(B) generating a first and a second coarse delay signal, respectively,
The variable delay circuit to be calibrated and the delay set to zero
And (c) first and second output from both variable delay circuits.
The auxiliary variable delay so that the phase difference of the fine delay signal becomes zero.
(D) Next, the period of the reference clock is set smaller than this period.
Only again time Δt is varied, (e) the first and second fine delay signal thereby caused
Variable delay of the calibration target so that the phase difference of
Controls the amount of delay in the circuit and
Storing that control data, then (f), possible to change the delay amount for both the variable delay circuits
By returning the cycle of the reference clock to the original cycle,
Newly generating a phase difference between the first and second fine delay signals.
Allowed time difference, until the stored (g) a desired number of the control data, the
Repeating steps (c) to (f)
How to configure a variable delay circuit.
あって、それぞれ前記校正対象の可変遅延回路と前記補
助用可変遅延回路に対応する第1および第2のアップダ
ウンカウンタを用い、いずれかの可変遅延回路の遅延量
の制御の際、前記第1および第2の精遅延信号の位相差
が0となるように当該アップダウンカウンタを制御する
ことを特徴とする可変遅延回路の校正方法。 2. A method for calibrating a variable delay circuit according to claim 1, wherein
And the variable delay circuit to be calibrated and the
First and second uploaders corresponding to the auxiliary variable delay circuit
Delay amount of one of the variable delay circuits
The phase difference between the first and second fine delay signals
Control the up / down counter so that the value becomes 0
A method for calibrating a variable delay circuit, characterized in that:
体試験装置において、前記複数のタイミング発生器の各
々において並行して請求項1記載の可変遅延回路の校正
方法を実行することを特徴とする可変遅延回路の校正方
法。 3. A semiconductor having a plurality of timing generators.
In the body test apparatus, each of the plurality of timing generators
2. A method for calibrating a variable delay circuit according to claim 1, further comprising:
Method for calibrating a variable delay circuit, characterized by performing the method
Law.
クロック発生器と、 該基準クロックの単位周期分の位相差を有する第1およ
び第2の粗遅延信号を発生する粗遅延手段と、 該粗遅延手段の第1および第2の粗遅延信号をそれぞれ
微小可変遅延量だけ遅延する第1および第2の可変遅延
回路と、 両可変遅延回路の出力信号の位相を比較する位相比較手
段と、 該位相比較手段の出力に応じて増減動作を行い、前記第
1の可変遅延回路の制御データを発生する第1のアップ
ダウンカウンタと、 前記位相比較手段の出力に応じて増減動作を行い、前記
第2の可変遅延回路の制御データを発生する第2のアッ
プダウンカウンタと、 前記位相比較手段の出力を前記第1または第2のアップ
ダウンカウンタに切り換え入力する切り換え手段と、 前記第1のアップダウンカウンタの出力を校正データと
して記憶する記憶手段と、 を備えたことを特徴とするタイミング発生器。4. A reference clock generator for generating a frequency-variable reference clock; coarse delay means for generating first and second coarse delay signals having a phase difference of a unit period of the reference clock; First and second variable delay circuits for respectively delaying the first and second coarse delay signals of the delay means by a minute variable delay amount, and a phase comparison for comparing phases of output signals of both variable delay circuits Means, a first up / down counter for performing an increase / decrease operation in accordance with an output of the phase comparison means, and generating control data of the first variable delay circuit, and an increase / decrease operation in accordance with an output of the phase comparison means. performed, the second up-down counter for generating control data of the second variable delay circuit, the first or second up the output of said phase comparing means
A timing generator comprising: switching means for switching and inputting to a down counter; and storage means for storing an output of the first up / down counter as calibration data.
路として構成されたことを特徴とする請求項4記載のタ
イミング発生器。5. The timing generator according to claim 4, wherein the timing generator is configured as a semiconductor circuit in a one-chip semiconductor integrated circuit device.
クロック発生器と、 ピン対応に試験素子に対して試験波形を供給する複数の
試験波形生成ユニットとを備え、 該試験波形生成ユニットは、 該基準クロックの単位周期分の位相差を有する第1およ
び第2の粗遅延信号を発生する粗遅延手段と、 該粗遅延手段の第1および第2の粗遅延信号をそれぞれ
微小可変遅延量だけ遅延する第1および第2の可変遅延
回路と、 両可変遅延回路の出力信号の位相を比較する位相比較手
段と、 該位相比較手段の出力に応じて増減動作を行い、前記第
1の可変遅延回路の制御データを発生する第1のアップ
ダウンカウンタと、 前記位相比較手段の出力に応じて増減動作を行い、前記
第2の可変遅延回路の制御データを発生する第2のアッ
プダウンカウンタと、 前記位相比較手段の出力を前記第1または第2のアップ
ダウンカウンタに切り換え入力する切り換え手段と、 前記第1のアップダウンカウンタの出力を校正データと
して記憶する記憶手段とを有し、 該試験波形生成ユニットを被試験素子のピン対応に複数
個有することを特徴とする半導体試験装置。6. A test clock generator for generating a frequency-variable reference clock, and a plurality of test waveform generating units for supplying a test waveform to a test element in correspondence with a pin, wherein the test waveform generating unit comprises: Coarse delay means for generating first and second coarse delay signals having a phase difference of a unit cycle of the reference clock; and finely variable first and second coarse delay signals of the coarse delay means, respectively. First and second variable delay circuits that delay by the delay amount, phase comparison means for comparing the phases of the output signals of both variable delay circuits, and an increase / decrease operation according to the output of the phase comparison means, A first up / down counter for generating control data for the variable delay circuit, and a second up / down counter for performing an increase / decrease operation in accordance with an output of the phase comparison means to generate control data for the second variable delay circuit. Mosquito Printers and the first or second up the output of said phase comparing means
Switching means for switching and inputting to the down counter; and storage means for storing the output of the first up / down counter as calibration data, wherein a plurality of the test waveform generation units are provided corresponding to the pins of the device under test. Characteristic semiconductor test equipment.
クロック発生器と、 該基準クロックの単位周期分の位相差を有する第1およ
び第2の粗遅延信号を発生する粗遅延手段と、 該粗遅延手段の第1および第2の粗遅延信号をそれぞれ
微小可変遅延量だけ遅延する第1および第2の可変遅延
回路と、 両可変遅延回路の出力信号の位相を比較する位相比較手
段と、 前記基準クロックの周期を予め定めた周期としたとき前
記位相比較手段の出力が位相差0を示すように前記第2
の可変遅延回路の制御データを設定する手段と、 前記基準クロックの周期を前記予め定めた周期より時間
Δtだけずらしたとしたとき前記位相比較手段の出力が
位相差0を示すように前記第1の可変遅延回路の制御デ
ータを設定する手段と、 前記第1の可変遅延回路の制御データを校正データとし
て記憶する記憶手段と、 を備えたことを特徴とするタイミング発生器。 7. A reference for generating a variable frequency reference clock.
A first and a second clock generator having a phase difference corresponding to a unit period of the reference clock;
Coarse delay means for generating a first and a second coarse delay signal, and first and second coarse delay signals of the coarse delay means, respectively.
First and second variable delays delayed by a minute variable delay amount
Phase comparison hand comparing the circuit, the phase of the output signals of both the variable delay circuits
And when the cycle of the reference clock is a predetermined cycle,
The second signal is output so that the output of the phase comparing means indicates a phase difference of zero.
Means for setting the control data of the variable delay circuit, and setting the cycle of the reference clock to be longer than the predetermined cycle.
If the output of the phase comparison means is shifted by Δt,
The control data of the first variable delay circuit is set to indicate a phase difference of 0.
Means for setting data, and control data of the first variable delay circuit as calibration data.
And a storage unit for storing the timing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3239989A JP3049127B2 (en) | 1991-09-19 | 1991-09-19 | Calibration method for variable delay circuit, timing signal generator, and semiconductor test apparatus |
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JP3239989A JP3049127B2 (en) | 1991-09-19 | 1991-09-19 | Calibration method for variable delay circuit, timing signal generator, and semiconductor test apparatus |
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JPH0580126A JPH0580126A (en) | 1993-04-02 |
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