JP3044607B2 - 浮動小数点型アナログレジスタ装置 - Google Patents
浮動小数点型アナログレジスタ装置Info
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- JP3044607B2 JP3044607B2 JP9088955A JP8895597A JP3044607B2 JP 3044607 B2 JP3044607 B2 JP 3044607B2 JP 9088955 A JP9088955 A JP 9088955A JP 8895597 A JP8895597 A JP 8895597A JP 3044607 B2 JP3044607 B2 JP 3044607B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Analogue/Digital Conversion (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【0001】
【発明が属する技術分野】本発明は、アナログ信号検出
装置、撮像装置などに用いることのできる浮動小数点型
アナログレジスタ装置に関するものである。
装置、撮像装置などに用いることのできる浮動小数点型
アナログレジスタ装置に関するものである。
【0002】
【従来の技術】一般に、アナログ信号のセンサーが有効
に検出できる信号レベル範囲は、ダイナミックレンジと
して知られ、センサーの性能を評価するためのひとつの
重要な要素となっているが、近年進められつつあるアナ
ログ回路の小型化や電力消費の削減はこのダイナミック
レンジの確保とトレードオフの関係を伴い、回路構成に
大きな制約を生じるようになってきた。
に検出できる信号レベル範囲は、ダイナミックレンジと
して知られ、センサーの性能を評価するためのひとつの
重要な要素となっているが、近年進められつつあるアナ
ログ回路の小型化や電力消費の削減はこのダイナミック
レンジの確保とトレードオフの関係を伴い、回路構成に
大きな制約を生じるようになってきた。
【0003】特に、撮像素子などにおいては映像を構成
する各ピクセルの輝度範囲が極めて大きい場合があり、
正確な映像データを得るにはダイナミックレンジの広い
デバイスの出現が強く望まれている。
する各ピクセルの輝度範囲が極めて大きい場合があり、
正確な映像データを得るにはダイナミックレンジの広い
デバイスの出現が強く望まれている。
【0004】このための手法のひとつとして、図8に示
されているように、長短2種類の露光時間で、順次取得
した映像データをそれぞれ出力して状況に応じてそれら
の一方を選択する手法や、各受光素子に対数変換器を配
置して、対数化された信号を出力するなどの方法が試み
られているが、出力信号のS/N比などの見地からは未
だに改善の余地が大きく、対数変換の精度を維持するた
めには素子の製造精度などに十分な考慮をする必要があ
り、装置の小型化は困難である。(T.Kuroda et.al. "
A 1/4inch 330k Square Pixel Progressive-Scan IT-CC
DImage Sensor with Sub-Micrometer Channel Width "
DIGEST OF TECHNICAL PAPERS, ISSCC96, pp.184-185を
参照)
されているように、長短2種類の露光時間で、順次取得
した映像データをそれぞれ出力して状況に応じてそれら
の一方を選択する手法や、各受光素子に対数変換器を配
置して、対数化された信号を出力するなどの方法が試み
られているが、出力信号のS/N比などの見地からは未
だに改善の余地が大きく、対数変換の精度を維持するた
めには素子の製造精度などに十分な考慮をする必要があ
り、装置の小型化は困難である。(T.Kuroda et.al. "
A 1/4inch 330k Square Pixel Progressive-Scan IT-CC
DImage Sensor with Sub-Micrometer Channel Width "
DIGEST OF TECHNICAL PAPERS, ISSCC96, pp.184-185を
参照)
【0005】他方、ディジタル信号処理においては、従
来から浮動小数点の概念が広く採用されてきたこともあ
って、既に理論的には無制限に近いダイナミックレンジ
での信号処理が行える状況にある。
来から浮動小数点の概念が広く採用されてきたこともあ
って、既に理論的には無制限に近いダイナミックレンジ
での信号処理が行える状況にある。
【0006】
【発明が解決しようとする課題】本願は、ディジタル信
号処理における浮動小数点の概念をアナログ信号の検出
に拡大的に応用し、計測のダイナミックレンジを拡大す
る従来とは異なった手法を開示するものであり、AD変
換器の併用によって検出信号を直接的に浮動小数点ディ
ジタルデータに変換する構成を可能とする浮動小数点型
アナログレジスタ装置を提案しようとするものである。
号処理における浮動小数点の概念をアナログ信号の検出
に拡大的に応用し、計測のダイナミックレンジを拡大す
る従来とは異なった手法を開示するものであり、AD変
換器の併用によって検出信号を直接的に浮動小数点ディ
ジタルデータに変換する構成を可能とする浮動小数点型
アナログレジスタ装置を提案しようとするものである。
【0007】
【課題を解決するための手段】本発明は上記の如き観点
に鑑みてなされたものであって、その主たる構成は、所
定の限界量までの電荷入力を受容し、限界量を越す余剰
電荷をオーバーフローさせる構成の第1ゲート手段と、
前記第1ゲート手段からオーバーフローする電荷信号を
受容し、オーバーフローの有無を検出する電荷検出手段
を有する第2ゲート手段と、所定の時系列と、入力信号
レベルに比例した時系列電荷信号を順次電荷入力として
供給する入力供給手段と、所定のタイミングでオーバー
フローの発生を判定して電荷入力の供給を停止する電荷
入力制御手段と、前記電荷入力制御手段の作動時点をデ
ィジタルに記憶する記憶手段とから構成され、前記記憶
手段が保持するディジタルデータと、前記第2ゲート手
段又は第1ゲート手段が保持するアナログ出力電荷信号
とを一組の出力データとする構成を有する浮動小数点型
アナログレジスタ装置を提供しようとするものである。
に鑑みてなされたものであって、その主たる構成は、所
定の限界量までの電荷入力を受容し、限界量を越す余剰
電荷をオーバーフローさせる構成の第1ゲート手段と、
前記第1ゲート手段からオーバーフローする電荷信号を
受容し、オーバーフローの有無を検出する電荷検出手段
を有する第2ゲート手段と、所定の時系列と、入力信号
レベルに比例した時系列電荷信号を順次電荷入力として
供給する入力供給手段と、所定のタイミングでオーバー
フローの発生を判定して電荷入力の供給を停止する電荷
入力制御手段と、前記電荷入力制御手段の作動時点をデ
ィジタルに記憶する記憶手段とから構成され、前記記憶
手段が保持するディジタルデータと、前記第2ゲート手
段又は第1ゲート手段が保持するアナログ出力電荷信号
とを一組の出力データとする構成を有する浮動小数点型
アナログレジスタ装置を提供しようとするものである。
【0008】
【発明の実施の形態】以下、本発明の一実施例の構成を
図面を参照しながら説明する。図1は本願の一実施例の
基本構成を示す説明図である。図1において、例えば、
フォトダイオードなどで構成された電荷信号発生源Pは
入力供給手段Zを介してゲート手段Xに入力電荷信号を
供給する。
図面を参照しながら説明する。図1は本願の一実施例の
基本構成を示す説明図である。図1において、例えば、
フォトダイオードなどで構成された電荷信号発生源Pは
入力供給手段Zを介してゲート手段Xに入力電荷信号を
供給する。
【0009】第1ゲート手段Xは第2ゲート手段Yとポ
テンシャルバリアBを介して接続されており、第1ゲー
ト手段Xが蓄積可能な電荷容量を超過して供給された電
荷信号はバリアーBからオーバーフローして第2ゲート
手段Yに移動する。
テンシャルバリアBを介して接続されており、第1ゲー
ト手段Xが蓄積可能な電荷容量を超過して供給された電
荷信号はバリアーBからオーバーフローして第2ゲート
手段Yに移動する。
【0010】この入力供給手段Z,第1ゲート手段X,
ポテンシャルバリアB,第2ゲート手段Yからなる構成
は、フィックストオーバーフローゲートと呼ばれ、電荷
転送素子を用いた多値論理回路の代表的な構成のひとつ
である。(H.G.Kerkhoff et.al."Multiple-Valued Logi
c Charge-Coupled Devices"IEEETrans. C-30,No.9,Sept
1981を参照)
ポテンシャルバリアB,第2ゲート手段Yからなる構成
は、フィックストオーバーフローゲートと呼ばれ、電荷
転送素子を用いた多値論理回路の代表的な構成のひとつ
である。(H.G.Kerkhoff et.al."Multiple-Valued Logi
c Charge-Coupled Devices"IEEETrans. C-30,No.9,Sept
1981を参照)
【0011】他方、入力供給手段Zは電荷入力制御手段
Cによって電荷信号発生源Pから第1ゲート手段Xへの
電荷信号の供給を制御する。
Cによって電荷信号発生源Pから第1ゲート手段Xへの
電荷信号の供給を制御する。
【0012】電荷入力制御手段Cは第2ゲート手段Yが
蓄積している電荷信号の量を所定のタイミング 間隔τ
(i)で監視し、第1ゲート手段Xから第2ゲート手段Y
への電荷信号のオーバーフローが発生したと判定すると
同時に電荷信号発生源Pからの電荷供給を停止する。
蓄積している電荷信号の量を所定のタイミング 間隔τ
(i)で監視し、第1ゲート手段Xから第2ゲート手段Y
への電荷信号のオーバーフローが発生したと判定すると
同時に電荷信号発生源Pからの電荷供給を停止する。
【0013】この間、電荷入力制御手段に付設されたデ
ィジタル記憶手段Mは、検出の開始から停止までの監視
タイミング間隔 τ(i)の回数、即ち、iの値をカウント
し、ディジタルデータmとして記憶する。
ィジタル記憶手段Mは、検出の開始から停止までの監視
タイミング間隔 τ(i)の回数、即ち、iの値をカウント
し、ディジタルデータmとして記憶する。
【0014】ここで監視タイミング間隔 τ(i) を τ
(i)=(1,1,2,4,8,16,・・・)とすると、検出開始後の各監視
タイミング時点はT(i)=(1,2,4,8,16,32,・・・)=2i-1と
なるため、電荷信号発生源Pが一定の電流Lで出力を供
給している場合、各監視タイミングまでに電荷信号発生
源Pから供給された電荷信号の総量は電流LとT(i)と
に比例したものとなる。
(i)=(1,1,2,4,8,16,・・・)とすると、検出開始後の各監視
タイミング時点はT(i)=(1,2,4,8,16,32,・・・)=2i-1と
なるため、電荷信号発生源Pが一定の電流Lで出力を供
給している場合、各監視タイミングまでに電荷信号発生
源Pから供給された電荷信号の総量は電流LとT(i)と
に比例したものとなる。
【0015】即ち、第1ゲート手段Xに蓄積可能な電荷
量をQxmaxとすると、 Qxmax<L・2i-1 の条件が最初に満たされた時点のiがディジタル記憶手
段Mに保持され、同時に入力供給手段Zの作動によって
入力電荷信号の供給が停止されるため、第1及び第2の
ゲート手段X,Yが保持する電荷量Qx,Qyはその状
態で維持されることとなる。
量をQxmaxとすると、 Qxmax<L・2i-1 の条件が最初に満たされた時点のiがディジタル記憶手
段Mに保持され、同時に入力供給手段Zの作動によって
入力電荷信号の供給が停止されるため、第1及び第2の
ゲート手段X,Yが保持する電荷量Qx,Qyはその状
態で維持されることとなる。
【0016】図2は、上記の作動例を経時的に表現した
チャート図である。図2において、横軸は時間を表し、
m=1,2,・・・で示す縦線は、それぞれのオーバー
フローのチェックタイミングを表しているが、この例の
場合、第1ゲート手段Xからの最初のオーバーフローが
i=6のタイミングで検出されるので、ディジタル記憶
手段Mの値は6で停止し、同時にPから第1及び第2の
ゲート手段X,Yへの電荷信号の供給も入力信号供給手
段Zによって阻止されるため電荷信号Qx+Qyはm=
6となった時点以後一定値となる。
チャート図である。図2において、横軸は時間を表し、
m=1,2,・・・で示す縦線は、それぞれのオーバー
フローのチェックタイミングを表しているが、この例の
場合、第1ゲート手段Xからの最初のオーバーフローが
i=6のタイミングで検出されるので、ディジタル記憶
手段Mの値は6で停止し、同時にPから第1及び第2の
ゲート手段X,Yへの電荷信号の供給も入力信号供給手
段Zによって阻止されるため電荷信号Qx+Qyはm=
6となった時点以後一定値となる。
【0017】Q=Qx+Qyとすれば、検出された信号
Lの値VL は、VL=Q・21-mとして表現されているの
で、これがアナログ信号の浮動小数点表示となっている
ことがわかる。
Lの値VL は、VL=Q・21-mとして表現されているの
で、これがアナログ信号の浮動小数点表示となっている
ことがわかる。
【0018】これは別の表現をすれば、2進レンジデー
タを表すディジタルデータmを伴ったアナログ信号とい
うこともできる。
タを表すディジタルデータmを伴ったアナログ信号とい
うこともできる。
【0019】当然ながら、QがAD変換されれば、この
表現はそのまま浮動小数点型のディジタル数値となる。
表現はそのまま浮動小数点型のディジタル数値となる。
【0020】上記の場合、Qを第1及び第2のゲート手
段X,Yに蓄積された電荷の和QX+QY としたが、第
1ゲート手段Xの電荷蓄積容量は一定であるので、QX
は一定値となるため、オーバーフローが発生するかぎり
有効な情報は QY にすべて含まれる。
段X,Yに蓄積された電荷の和QX+QY としたが、第
1ゲート手段Xの電荷蓄積容量は一定であるので、QX
は一定値となるため、オーバーフローが発生するかぎり
有効な情報は QY にすべて含まれる。
【0021】従って、図1の装置の出力電荷信号は QY
のみでも基本的には十分であることは自明である。
のみでも基本的には十分であることは自明である。
【0022】図3は図1の構成Uを複数配置し、出力電
荷信号をCCDシフトレジスタS、S’で転送する形式
として1次元フォトセンサーに応用した例の構成を示し
ている。
荷信号をCCDシフトレジスタS、S’で転送する形式
として1次元フォトセンサーに応用した例の構成を示し
ている。
【0023】この例では、ディジタル記憶手段Mとし
て、電荷結合素子CCDによる多値シフトレジスタを用
いた場合を示すが、この記憶手段は通常のバイナリー素
子を用いたディジタルシフトレジスターに置き換えられ
ることは当然であり、またデータバスを用いた出力方式
とすることも当然可能である。
て、電荷結合素子CCDによる多値シフトレジスタを用
いた場合を示すが、この記憶手段は通常のバイナリー素
子を用いたディジタルシフトレジスターに置き換えられ
ることは当然であり、またデータバスを用いた出力方式
とすることも当然可能である。
【0024】図4は、図3を構成する細部の構造例を示
している。この例では電荷入力制御手段Cに別途外部か
ら供給されるクロックパルスによって監視タイミング
T(i) が外部から伝達され、このタイミングに合わせて
第2ゲート手段Yに存在する電荷の量が計測される。
している。この例では電荷入力制御手段Cに別途外部か
ら供給されるクロックパルスによって監視タイミング
T(i) が外部から伝達され、このタイミングに合わせて
第2ゲート手段Yに存在する電荷の量が計測される。
【0025】もし電荷が検出されなければ、単位電荷発
生機構CGは単位電荷を発生し、ディジタル記憶手段M
に加算していく。
生機構CGは単位電荷を発生し、ディジタル記憶手段M
に加算していく。
【0026】逆に電荷が検出されたら、この加算操作は
実行されず、また入力制御手段Zの操作によって電荷信
号発生源Pからの電荷信号の供給は停止され、その時点
で信号の計測は終了する。
実行されず、また入力制御手段Zの操作によって電荷信
号発生源Pからの電荷信号の供給は停止され、その時点
で信号の計測は終了する。
【0027】尚、電荷信号発生源Pから第1ゲート手段
Xへの電荷の転送は、図2に示す例の如く、計測の開始
から終了まで連続的に行われてもよいし、または各T
(i) の時点で間欠的に実行されてもよく、この転送の形
態は設計的な事項であって、本質的な問題ではない。
Xへの電荷の転送は、図2に示す例の如く、計測の開始
から終了まで連続的に行われてもよいし、または各T
(i) の時点で間欠的に実行されてもよく、この転送の形
態は設計的な事項であって、本質的な問題ではない。
【0028】計測の終了後、第2ゲート手段Yに蓄積さ
れた電荷信号はシフトレジスターSに、ディジタル記憶
手段Mに蓄積された電荷信号は別のシフトレジスター
S’にそれぞれ転送され、S,S’のシフトによって順
次外部に排出される。
れた電荷信号はシフトレジスターSに、ディジタル記憶
手段Mに蓄積された電荷信号は別のシフトレジスター
S’にそれぞれ転送され、S,S’のシフトによって順
次外部に排出される。
【0029】図4の例では、ディジタル記憶手段Mをシ
フトレジスターS’を構成するゲートで兼ねる構成をと
っているが、同様に第1ゲート手段X,ポテンシャルバ
リアB,第2ゲート手段Yの一部または全部をシフトレ
ジスターSを構成するゲートで兼用することも特に図示
はしないが、同じCCDゲートで構成されるため当然な
がら可能である。
フトレジスターS’を構成するゲートで兼ねる構成をと
っているが、同様に第1ゲート手段X,ポテンシャルバ
リアB,第2ゲート手段Yの一部または全部をシフトレ
ジスターSを構成するゲートで兼用することも特に図示
はしないが、同じCCDゲートで構成されるため当然な
がら可能である。
【0030】図5は図1の構成に更にAD変換器を設置
し、センサーチップ上で直接浮動小数点出力を生成する
構成とした例を示している。この例ではディジタル記憶
手段Mに内蔵された通常のディジタル型のバイナリーカ
ウンターに記憶された2進レンジデータの値と、AD変
換出力データが、バス形式でパラレルに外部に出力され
る構成となっており、それぞれのAD変換器出力と2進
レンジデータの出力は、アドレスバスによって選択され
た時点でデータバスにより外部に出力される。
し、センサーチップ上で直接浮動小数点出力を生成する
構成とした例を示している。この例ではディジタル記憶
手段Mに内蔵された通常のディジタル型のバイナリーカ
ウンターに記憶された2進レンジデータの値と、AD変
換出力データが、バス形式でパラレルに外部に出力され
る構成となっており、それぞれのAD変換器出力と2進
レンジデータの出力は、アドレスバスによって選択され
た時点でデータバスにより外部に出力される。
【0031】尚、特に図示はしないが、図3、図5の例
を複数配置することで、2次元フォトセンサーアレイを
形成できることは極めて当然である。
を複数配置することで、2次元フォトセンサーアレイを
形成できることは極めて当然である。
【0032】図6は本発明の他の実施例の構成を示す説
明図である。図6において、第1ゲート手段Xの電荷蓄
積の限界量を決定するひとつの要素であるポテンシャル
バリアBは、調整装置Aによって電気的にレベル調整が
可能な構成を有している。
明図である。図6において、第1ゲート手段Xの電荷蓄
積の限界量を決定するひとつの要素であるポテンシャル
バリアBは、調整装置Aによって電気的にレベル調整が
可能な構成を有している。
【0033】この例では、調整装置Aには、出力信号の
転送に用いるためのシフトレジスターSによって、変換
の初期に予めレベル調整用の電荷信号が供給されてお
り、この電荷量にしたがってポテンシャルバリアBのレ
ベルが調整される。
転送に用いるためのシフトレジスターSによって、変換
の初期に予めレベル調整用の電荷信号が供給されてお
り、この電荷量にしたがってポテンシャルバリアBのレ
ベルが調整される。
【0034】この構成は、回路の製造に伴う不均一性を
製造後に補正することを可能にし、製品品質の維持に有
効である。
製造後に補正することを可能にし、製品品質の維持に有
効である。
【0035】図7は、本発明の更に他の実施例の構成を
示す説明図である。この例では、オーバーフローの検出
タイミングと、電荷蓄積時間を決定する時系列τ(i) を
生成するタイミングジェネレータTGとが併設されてお
り、TGがτ(i) を生成する際の基準時間単位は、調整
装置Aからの信号にしたがって調整されるため、電荷発
生源Pからの電荷供給量は、積分時間の増減によって制
御される構成となる。
示す説明図である。この例では、オーバーフローの検出
タイミングと、電荷蓄積時間を決定する時系列τ(i) を
生成するタイミングジェネレータTGとが併設されてお
り、TGがτ(i) を生成する際の基準時間単位は、調整
装置Aからの信号にしたがって調整されるため、電荷発
生源Pからの電荷供給量は、積分時間の増減によって制
御される構成となる。
【0036】これは別の見方をすれば、電荷発生源の感
度調整を回路の製造後に行うことと結果的には等価であ
る。
度調整を回路の製造後に行うことと結果的には等価であ
る。
【0037】この例についても、図6の例と同様に、回
路の製造に伴う不均一性を製造後に補正することを可能
にし、製品品質の維持に有効である。
路の製造に伴う不均一性を製造後に補正することを可能
にし、製品品質の維持に有効である。
【0038】以上の図6、図7の例では、調整装置Aの
入力信号として、共にシフトレジスターSを介して供給
されるアナログ電荷信号を利用する場合を示したが、当
然ながら、この調整信号はアナログ信号に限定されるも
のではなく、例えば、Aをディジタルメモリーとしてバ
スラインなどから供給された調整用のディジタルデータ
を記憶する形式もあり、その方法は設計的な事項であ
る。
入力信号として、共にシフトレジスターSを介して供給
されるアナログ電荷信号を利用する場合を示したが、当
然ながら、この調整信号はアナログ信号に限定されるも
のではなく、例えば、Aをディジタルメモリーとしてバ
スラインなどから供給された調整用のディジタルデータ
を記憶する形式もあり、その方法は設計的な事項であ
る。
【0039】
【発明の効果】以上の説明により明らかなように、本発
明によれば、アナログデータを浮動小数点型で表現でき
るようになり、保持するデータのダイナミックレンジを
大幅に拡大することができ、フォトセンサーなどに用い
ることによって、同一画面上に存在する相互に極めて大
きな輝度差を有する対象物を同時に観測できるようにな
る。
明によれば、アナログデータを浮動小数点型で表現でき
るようになり、保持するデータのダイナミックレンジを
大幅に拡大することができ、フォトセンサーなどに用い
ることによって、同一画面上に存在する相互に極めて大
きな輝度差を有する対象物を同時に観測できるようにな
る。
【0040】また、AD変換装置の併用によって、浮動
小数点方式のディジタルデータが容易に得られるため、
ディジタルプロセサーなどを用いた演算の処理精度を改
善するために効果的に利用できる。
小数点方式のディジタルデータが容易に得られるため、
ディジタルプロセサーなどを用いた演算の処理精度を改
善するために効果的に利用できる。
【図1】本発明の一実施例の基本構成を示す説明図であ
る。
る。
【図2】本発明の一実施例の作動例を経時的に表現した
チャート図である。
チャート図である。
【図3】本発明の一実施例の構成を複数配置し、出力電
荷信号をCCDシフトレジスタS、S’で転送する形式
として1次元フォトセンサーに応用した例の構成図であ
る。
荷信号をCCDシフトレジスタS、S’で転送する形式
として1次元フォトセンサーに応用した例の構成図であ
る。
【図4】図3に示された構造の細部の構成を示す説明図
である。
である。
【図5】本発明の一実施例を基本構成に更にAD変換器
を設置し、センサーチップ上で直接浮動小数点出力を生
成する構成とした一例の説明図である。
を設置し、センサーチップ上で直接浮動小数点出力を生
成する構成とした一例の説明図である。
【図6】本発明の他の実施例の構成を示す説明図であ
る。
る。
【図7】本発明の更に他の実施例の構成を示す説明図で
ある。
ある。
【図8】従来の一例における長短2種類の露光時間で、
順次取得した映像データをそれぞれ出力して状況に応じ
てそれらの一方を選択する手法を示す説明図である。
順次取得した映像データをそれぞれ出力して状況に応じ
てそれらの一方を選択する手法を示す説明図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 27/00 101 G11C 27/04 H03M 1/12 H04N 1/19 H04N 5/335 実用ファイル(PATOLIS) 特許ファイル(PATOLIS)
Claims (9)
- 【請求項1】 所定の限界量までの電荷入力を受容し、
限界量を越す余剰電荷をオーバーフローさせる構成の第
1ゲート手段Xと;前記第1ゲート手段Xからオーバー
フローする電荷信号を受容し、オーバーフローの有無を
検出する電荷検出手段を有する第2ゲート手段Yと;所
定の時系列τ(i)と、入力信号レベルLに比例した時系
列電荷信号q(i)を順次電荷入力として供給する入力供
給手段Zと;所定のタイミングでオーバーフローの発生
を判定して電荷入力の供給を停止する電荷入力制御手段
Cと;前記電荷入力制御手段の作動時点をディジタルに
記憶する記憶手段Mとから構成し、前記記憶手段Mが保
持するディジタルデータmと、前記第2ゲート手段Y又
は第1ゲート手段Xが保持するアナログ出力電荷信号と
を一組の出力データとする構成を有することを特徴とす
る浮動小数点型アナログレジスタ装置。 - 【請求項2】 前記第1ゲート手段Xの電荷蓄積の限界
量を決定するポテンシャルバリアBの電位を制御可能な
構成とし、この電位を外部からの信号で調整する請求項
1記載の浮動小数点型アナログレジスタ装置。 - 【請求項3】 前記時系列τ(i)を生成するタイミング
ジェネレータTGを更に備え、外部からの信号によって
電荷の蓄積時間を増減して入力レベルに対する感度調整
を行う請求項1記載の浮動小数点型アナログレジスタ装
置。 - 【請求項4】 前記記憶手段Mとして多値ディジタルメ
モリー素子を用いた請求項1記載の浮動小数点型アナロ
グレジスタ装置。 - 【請求項5】 前記アナログ出力電荷信号を第2ゲート
手段Yが保持する電荷信号とする請求項1記載の浮動小
数点型アナログレジスタ装置。 - 【請求項6】 前記アナログ出力電荷信号を第1ゲート
手段Xと第2ゲート手段Yがそれぞれ保持する電荷信号
の総和とする請求項1記載の浮動小数点型アナログレジ
スタ装置。 - 【請求項7】 前記時系列τ(i)として、τ(i)=(1,1,2,
4,8,16・・・)などの単調増加関数を用いた請求項1記載の
浮動小数点型アナログレジスタ装置。 - 【請求項8】 請求項1乃至7のいずれかに記載の浮動
小数点型アナログレジスタ装置に、さらにフォトダイオ
ードなどの光電変換素子を併設した浮動小数点型フォト
センサー。 - 【請求項9】 請求項8に記載の浮動小数点型フォトセ
ンサーを1次元的又は2次元的に配列し、更に、各フォ
トセンサーで生成され第2ゲート手段Y、又は、第1ゲ
ート手段X及び第2ゲート手段Yの両方にそれぞれ蓄積
された電荷信号を転送するアナログシフトレジスターS
を備えた浮動小数点型フォトセンサーアレイ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9088955A JP3044607B2 (ja) | 1997-03-24 | 1997-03-24 | 浮動小数点型アナログレジスタ装置 |
EP98302076A EP0867886A3 (en) | 1997-03-24 | 1998-03-19 | Floating point type analog register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9088955A JP3044607B2 (ja) | 1997-03-24 | 1997-03-24 | 浮動小数点型アナログレジスタ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10269795A JPH10269795A (ja) | 1998-10-09 |
JP3044607B2 true JP3044607B2 (ja) | 2000-05-22 |
Family
ID=13957288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9088955A Expired - Fee Related JP3044607B2 (ja) | 1997-03-24 | 1997-03-24 | 浮動小数点型アナログレジスタ装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0867886A3 (ja) |
JP (1) | JP3044607B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD138457A1 (de) * | 1978-08-16 | 1979-10-31 | Martin Rohde | Verfahren und vorrichtung zur gleitkomma analog-digital-umsetzung |
FR2481543A1 (fr) * | 1980-04-23 | 1981-10-30 | Thomson Csf | Codeur analogique numerique comportant un generateur de tension codee a transfert de charges |
-
1997
- 1997-03-24 JP JP9088955A patent/JP3044607B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-19 EP EP98302076A patent/EP0867886A3/en not_active Withdrawn
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