JP3035358B2

JP3035358B2 - データ変換装置

Info

Publication number: JP3035358B2
Application number: JP9511060A
Authority: JP
Inventors: 充松井; 俊雄時田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-05
Filing date: 1996-07-31
Publication date: 2000-04-24
Anticipated expiration: 2016-07-31

Description

【発明の詳細な説明】技術分野本発明は、情報通信等においてデジタル情報を保護す
る入力データの暗号化と復号化及びデータ拡散等のため
のデータ変換装置に関するものである。

背景技術従来の暗号化のためのデータ変換方法としては、たと
えば宮口らによるFEAL−８のアルゴリズム（宮口、白
石、清水「FEAL−８暗号アリゴリズム」NTT研究実用化
報告第39巻第4/5号,1988）があった。

第29図は、そのFEAL−８暗号アルゴリズムの一部を示
している。

図において、1001及び1002は２系統の入力データ、10
03及び1004は２系統の出力データ、1005,1006,1007,100
8は中間データである。また、1011,1012,1013,1014はそ
れぞれ第１、第２、第３、第４の鍵パラメータ、1021,1
022,1023,1024は各段の副変換処理部であり、その構成
要素として1031,1032,1033,1034の非線形変換回路と104
1,1042,1043,1044の排他的論理和回路がある。

次に、動作について説明する。まず、入力された２系
統の入力データ1001,1002は、第１段の副変換処理部102
1に入力され、この結果新たな２系統の中間データ1005,
1006に変換される。続いてこれら変換後の中間データ
は、第２段の副変換処理部1022に入力され、この結果新
たな２系統の中間データ1007,1008に変換される。この
操作は合計８回行われ、第８段の副変換処理後の２系統
のデータが最終の出力データ1003,1004として出力され
る。

上記副変換処理部の動作を、第１段の副変換処理部10
21を例に説明する。

副変換処理部1021は、２系統の入力データ1001,1002
を入力し２系統の中間データ1005,1006を出力する。第
２の入力データ1002は、上記文献の研究実用化報告に詳
述されているように、非線形変換回路1031内で、バイト
単位に分割され、鍵パラメータと排他的論理和演算が行
われ、続いて算術加算が繰り返され、最後に分割された
データが融合されるという非線形変換がされている。こ
の変換後のデータは、第１の入力データ1001と排他的論
理和演算されて第１段の変換結果が得られ、第２の中間
データ1006として出力される。また、第２の入力データ
1002は、そのまま第１の中間データ1005として出力され
る。

第２段の副変換処理部1022では、上述と同様なプロセ
スで第２段目の中間データが得られ、以降、同様にこの
例では、合計８段の処理をして出力データ1003と1004が
最終結果として得られる。

従来のデータ変換装置は、以上のように構成されてお
り、１段の副変換処理に含まれる非線形変換が完了した
後、データを出力して、次の段の副変換処理のための入
力とできる構成となっていた。即ち、各副変換処理は順
次処理となり、処理が遅くなるという課題があった。

本発明は、上記の課題を解消するためになされたもの
で、複数の副変換処理を並列で行えるように構成して、
暗号化・復号化及びデータ拡散等のデータ変換処理の高
速化を目的とする。

発明の開示本発明に係るデータ変換装置は、任意の２つのＡ入力
データとＢ入力データに対し、このＡ入力データを第１
の鍵パラメータで第１の非線形変換をし、この第１の非
線形変換された出力データとＢ入力データとの排他的論
理和をＢ中間データとして出力し、上記Ｂ入力データを
そのままＡ中間データとして出力する構成と、上記Ａ中
間データを第２の鍵パラメータで第２の非線形変換を
し、この第２の非線形変換された出力データとＢ中間デ
ータとの排他的論理和を次のＢ中間データとして出力
し、上記Ｂ中間データをそのまま次のＡ中間データとし
て出力する構成を備え、上記の構成を縦続接続して、最
終のＡ中間データとＢ中間データを変換後の出力データ
とする。

また更に、基本構成において、第１の非線形変換の入
力側から第２の非線形変換の入力側までに存在する第１
の非線形変換回路と排他的論理和回路を第１の副変換処
理部とし、第２の非線形変換の入力側から次の第１の非
線形変換の入力側までに存在する第２の非線形変換回路
と排他的論理和回路を第２の副変換処理部とするか、或
いは、第１の非線形変換の出力側から第２の非線形変換
の出力側までに存在する排他的論理和回路と第２の非線
形変換回路を第１の副変換処理部とし、第２の非線形変
換の出力側から次の第１の非線形変換の出力側までに存
在する排他的論理和回路と第１の非線形変換回路を第２
の副変換処理部とし、これらの第１の副変換処理部と、
第２の副変換処理部とを交互に必要段数接続し、最終段
は第１又は第２いずれかの副変換処理部から出力される
Ａ中間データとＢ中間データを変換後の出力データとす
る。

また、上記基本構成に加えて更に、各副変換処理部中
の非線形変換回路として、基本構成のデータ変換装置の
構成を入れ子構造として用いる。

また更に、基本構成に加えて、第１の非線形変換の入
力側から第２の非線形変換の入力側までに存在する第１
の非線形変換回路と排他的論理和回路を第１の副変換処
理部とし、第２の非線形変換の入力側から次の第１の非
線形変換の入力側までに存在する第２の非線形変換回路
と排他的論理和回路を第２の副変換処理部とするか、又
は第１の非線形変換の出力側から第２の非線形変換の出
力側までに存在する排他的論理和回路と第２の非線形変
換回路を第１の副変換処理部とし、第２の非線形変換の
出力側から次の第１の非線形変換の出力側までに存在す
る排他的論理和回路と第１の非線形変換回路を第２の副
変換処理部とし、第１の副変換処理部と、第２の副変換
処理部とを交互に必要段数接続し、最初の第１の副変換
処理部の入力側にデータ選択部を付加し、また、最後の
第１と第２のいずれかの副変換処理部の出力側にデータ
保持部を付加し、最初に任意の２つのＡ入力データとＢ
入力データを上記データ選択部で選択入力し、選択入力
が終わると次回以降は、上記データ保持部の出力を選択
入力するよう帰還接続をして変換処理をし、最終回は第
１又は第２いずれかの副変換処理部から出力されてデー
タ保持部に保持されて出力されるＡ中間データとＢ中間
データを変換後の出力データとする。

また更に、基本構成に加えて、任意の２つのＡ入力デ
ータとＢ入力データの桁数を同じとし、また、第１の非
線形変換の入力側から第２の非線形変換の入力側までに
存在する第１の非線形変換回路と排他的論理和回路か又
は第２の非線形変換の出力側から次の第１の非線形変換
の出力側までに存在する第２の非線形変換回路と排他的
論理和回路を副変換処理部とし、副変換処理部を必要段
数接続し、最初の副変換処理部のA,B各入力側にデータ
選択部を付加し、また、最後の副変換処理部のA,B各出
力側にデータ保持部を付加し、最初にＡ入力データとＢ
入力データを上記データ選択部で選択入力し、選択入力
が終わると次回以降は、データ保持部の出力を選択入力
するよう帰還接続をして変換処理をし、最終回はデータ
保持部から出力されるＡ中間データとＢ中間データを変
換後の出力とする。

また更に、第１又は第２の非線形変換に際しては、そ
の副変換処理部へのＡ入力データを任意の桁数で分けて
A1入力データとA2入力データとし、また、鍵パラメータ
も任意の桁数で分けて第１の分割鍵パラメータないし第
ｎの分割鍵パラメータとし、Ａ入力データを分けたA1入
力データを第１の分割鍵パラメータで内部非線形変換
し、内部非線形変換された出力データとA2入力データと
の排他的論理和を第１のA2内部中間データとして出力
し、A2入力データをそのまま第１のA1内部中間データと
して出力する第１の内部副変換処理部と、第１の内部副
変換処理部の第１のA1内部中間データをA1入力データと
して第２の分割鍵パラメータで内部非線形変換し、内部
非線形変換された出力データと第１のA2内部中間データ
をA2入力データとしてA2入力データとの排他的論理和を
第２のA2内部中間データとして出力し、第１のA2内部中
間データをそのまま第２のA1内部中間データとして出力
する第２の内部副変換処理部と、第１の内部副変換処理
部と、第２の内部副変換処理部とを交互にｎ段接続し、
最初の第１の内部副変換処理部の入力側に内部データ選
択部を付加し、また、最後の第１と第２のいずれかの内
部副変換処理部の出力側に内部データ保持部を付加し、
最初にA1入力データとA2入力データを内部データ選択部
で選択入力し、選択入力が終わると次回以降は上記内部
データ保持部の出力を選択入力するよう帰還接続をして
内部変換処理をし、最終回は内部データ保持部から出力
されるA1中間データとA2中間データを合わせて変換後の
Ａ出力データとする非線形変換を行うようにする。

また更に、各副変換処理部中の非線形変換に際して
は、その副変換処理部へのＡ入力データを任意の桁数で
分けてA1入力データとA2入力データとし、また、鍵パラ
メータも任意の桁数で分けて第１の分割鍵パラメータな
いし第ｎの分割鍵パラメータとし、Ａ入力データを分け
たA1入力データを第１の分割鍵パラメータで内部非線形
変換し、内部非線形変換された出力データを第１のA2内
部中間データとして出力し、A1入力データとA2入力デー
タとの排他的論理和を第１のA1内部中間データとして出
力する第１の内部副変換処理部と、第１の内部副変換処
理部の第１のA1内部中間データをA1入力データとして第
２の分割鍵パラメータで内部非線形変換して第２のA2内
部中間データとして出力し、第１のA1内部中間データと
A2内部中間データをA1入力データとA2入力データとして
排他的論理和をとり第２のA1内部中間データとして出力
する第２の内部副変換処理部と、第１の内部副変換処理
部と、第２の内部副変換処理部とを交互にｎ段接続し、
最初の第１の内部副変換処理部の各入力側に内部データ
選択部を付加し、また、最後の第１と第２のいずれかの
内部副変換処理部の出力側に内部データ保持部を付加
し、最初にA1入力データとA2入力データを内部データ選
択部で選択入力し、選択入力が終わると次回以降は、内
部データ保持部の出力を選択入力するよう帰還接続をし
て内部変換処理をし、最終回は内部データ保持部の出力
のA1中間データとA2中間データを合わせて変換後のＡ出
力データとする非線形変換を行う。

また、上記又は上々記の各副変換処理部中の非線形変
換へのＡ入力データの分け方が等しい桁長となる場合、
第１の内部副変換処理部のみを必要段数接続する。

また更に、第１の内部副変換処理部と、第２の内部副
変換処理部とを交互に必要段数接続し、最初の第１の内
部副変換処理部の入力側に内部データ選択部を付加し、
また、最後の第１と第２のいずれかの内部副変換処理部
の出力側に内部データ保持部を付加し、最初にB1入力デ
ータとB2入力データを内部データ選択部で選択入力し、
選択入力が終わると次回以降は、内部データ保持部の出
力を選択入力するよう帰還接続をして内部変換処理を
し、最終回は内部データ保持部から出力されるB1中間デ
ータとB2中間データを合わせて変換後のＢ出力データと
する。

また、上記各副変換処理部中の内部副変換処理部への
Ｂ入力データの分け方が等しい桁長となる場合、第１の
内部副変換処理部のみを必要段数接続する。

また、各鍵パラメータによる副変換処理部を偶数段接
続する構成とし、最初の副変換処理部の入力側にデータ
選択部を付加し、また、最後の副変換処理部の出力側に
データ保持部を付加し、また、鍵パラメータ供給部を付
加する。最初に、任意の２つのＡ入力データとＢ入力デ
ータを上記データ選択部で選択し、該選択入力が終わる
と次回以降は、上記データ保持部の出力を選択入力する
よう帰還接続をして必要な回数だけ繰り返し変換処理を
し、その際、鍵パラメータ供給部は繰り返し変換処理に
対応して各副変換処理部へ鍵パラメータを供給し、最終
回は上記データ保持部から出力されるＡ中間データとＢ
中間データを変換後の出力データとする。

また、非線形変換回路として少なくともそのどれかに
ガロア体上のＸのｎ乗回路を用いる。

また更に、ガロア体上の元Ｘのｎ乗回路を、正規基底
で構成する。

また、非線形変換回路の少なくとも一部にRead Only
Memoryを用いる。

また、非線形変換回路の少なくとも一部にRandom Ac
cess Memoryを用いる。

また、非線形変換回路の少なくとも一部にLogic Cir
ciutを用いる。

また更に、２つの排他的論理和と、論理積又は論理和
からなる２つの論理演算回路を、データ変換部として、
第１の副変換部のＡ入力とＢ入力のいずれか又は各入力
側に付加し、Ａ入力又はＢ入力を更に任意の桁長の２つ
のAAデータとABデータに分け、鍵パラメータを対応する
Ａ変換鍵パラメータとＢ変換鍵パラメータに分け、AAデ
ータとＡ変換鍵パラメータとの第１の論理積又は論理和
をとり、第１の論理積／論理和された出力データと上記
ABデータとの第１の排他的論理和をとり、第１の排他的
論理和出力をABデータ変換後の出力データとし、第１の
排他的論理和出力と、Ｂ変換鍵パラメータとの第２の論
理積又は論理和をとり、該第２の論理積／論理和された
出力データと上記AAデータとの第２の排他的論理和をと
り、第２の排他的論理和出力をAAデータ変換後の出力デ
ータとし、AAデータ変換後の出力データとABデータ変換
後の出力データを合わせてＡ入力データ又はＢ入力デー
タとして後段に出力する。

図面の簡単な説明第１図は実施の形態１のデータ変換装置の構成ブロッ
ク図、第２図は非線形変換回路の例を示す構成図、第３
図は実施の形態２のデータ変換装置の構成ブロック図、
第４図は実施の形態１と２のデータ変換装置の同一性を
示す図、第５図は実施の形態１と２のデータ変換装置と
同一構成の他の例を示す図、第６図は実施の形態３のデ
ータ変換装置の基本構成の一部と副変換処理部中の非線
形変換回路の構成を示す図、第７図は実施の形態３のデ
ータ変換装置の全体の副変換処理部の接続構成図、第８
図は第７図の接続の装置のデータ変換順序を説明する
図、第９図は第７図の接続の装置のデータ変換順序を説
明する図、第10図は第７図の接続の装置のデータ変換順
序を説明する図、第11図は実施の形態４のデータ変換装
置の基本構成の一部と副変換処理部中の非線形変換回路
の構成を示す図、第12図は実施の形態４のデータ変換装
置の一部の副変換処理部の接続と、そのデータ変換順序
を説明する図、第13図は実施の形態５のデータ変換装置
の基本構成と副変換処理部中の非線形変換回路の構成を
示す図、第14図は実施の形態６のデータ変換装置の構成
ブロック図、第15図は実施の形態７のデータ変換装置の
構成ブロック図、第16図は実施の形態８のデータ変換装
置の構成ブロック図、第17図は実施の形態９のデータ変
換装置の構成ブロック図、第18図は実施の形態９のデー
タ変換装置の中の外部非線形変換回路の構成を示す図、
第19図は実施の形態９のデータ変換装置の中の内部非線
形変換回路中の内部非線形変換回路の構成を示す図、第
20図は実施の形態９のデータ変換装置における内部非線
形変換回路中の非線形要素（変換テーブル）の例を示す
図、第21図は実施の形態９のデータ変換装置における内
部非線形変換回路中の非線形要素（変換テーブル）の例
を示す図、第22図は第19図の内部非線形変換回路中の非
線形処理要素をガロア体上のＸのｎ乗回路で正規基底で
構成した例を示す図、第23図は実施の形態10のデータ変
換装置の構成ブロック図、第24図は第24図のデータ変換
部の詳細構成を示す図、第25図は実施の形態11の他のデ
ータ変換装置の構成ブロック図、第26図は実施の形態１
〜11の特徴をまとめた図、第27図はこの発明のデータ変
換装置の応用例を示す図、第28図はこの発明のデータ変
換装置の応用例を示す図、第29図は従来のデータ変換装
置の構成を示す図である。

発明を実施するための最良の形態実施の形態1. 情報処理のデータの秘密性や通信内容の当事者間の秘
密性を保つ目的で、暗号化及びその復号化技術が注目さ
れている。これら暗号化、復号化のデータ変換に際して
は、データ変換の処理の高速性を得ることと、他者に暗
号を解読される危険性を低くすることが重要である。

暗号化には、入力データを鍵パラメータで非線形変換
する技術が知られている。また、暗号の強さを表す尺度
として、いわゆる差分確率という概念があり、この差分
確率の値が小さいほど強い暗号といえる。文献１とし
て、Kaisa Nyberg,Lars Ramkilde Knudsen,Provable Se
curity Against Differential Cryptanalysis,Journal
of Cryptology vol.8 No.1（1995）によると、複数の副
変換処理をつなげて暗号化を行う場合、各副変換処理に
おける非線形変換の差分確率をｐとすれば、以下のこと
が成立することが示されている。

（１）非線形変換を入力データと出力データが１対１に
定まる方式で実行すると、副変換処理が３段以上あれ
ば、全体の差分確率は2p²以下である。

ここで、入力データと出力データが１対１で定まると
いう意味は、例えば、０〜255のいずれかの値をとる入
力データＸに対して、０〜255のいずれかの値をとる出
力データＹが出力される場合、入力データＸのある値と
出力データＹのある値が１対１に対応して対になってい
ることをいう。たとえば、入力データＸの値が８の時、
出力データＹの値として必ず125が出力されるような場
合のことをいう。

第29図に示したタイプのアルゴリズムで、非線形変換
回路1031,1032,1033の３つの非線形変換の差分確率がそ
れぞれｐであるなら、第29図に示したタイプのアルゴリ
ズム全体の差分確率は2p²以下となる。

従来例のFEALアルゴリズムは、第29図に示したタイプ
のアルゴリズムであるが、実はFEALの各副変換処理にお
ける非線形変換の差分確率ｐは１なので、上の論議をあ
てはめてもアルゴリズム全体の差分確率は２以下という
結論が得られるだけで、暗号強度に関する証明は何もで
きない。

ところで、第２図は、従来から知られている非線形変
換回路の例を示す図である。

図において、151は非線形変換回路中の排他的論理和
回路、152は同じくガロア体逆元回路である。ただし、
０入力に対しては０を出力するものである。また、ｎは
入出力ビットサイズを表している。非線形変換回路とし
て第２図の構成を用いた場合は、その構成から差分確率
ｐ＝2/2ⁿ（ｎが奇数の場合）、ｐ＝4/2ⁿ（ｎが偶数の場
合）となることが知られている。

しかし、第２図のガロア体逆元回路152は、入力デー
タのサイズが大きいと規模が大きくなってしまうという
欠点がある。

本発明によれば、以下に述べる構成によっても上記
（１）の記述が成立することが、文献２として、「ブロ
ック暗号の差分解読法と線形解読法にたいする証明可能
安全性について」（松井充、第18回情報理論とその応用
シンポジウム予稿集、1995年10月24日〜27日）により確
かめられている。また、文献２によると、本発明では、
たとえ非線形変換として、第29図記載のものと同じもの
を用いたとしても、（１）の2p²をp²にすることができ
るので、暗号の強さが更に強くなる。

本実施の形態では、差分確率ｐの値が小さいと評価が
できる副変換処理部を使用して、しかもデータ変換が高
速で行えるデータ変換装置を説明する。

第１図は、本実施の形態におけるデータ変換装置の構
成を示す図である。

図において、101,102はそれぞれＡ入力データ、Ｂ入
力データであり、103,104は最終段のＡ出力データ、Ｂ
出力データで、この両者がデータ変換の出力データとな
る。105ないし108は中間データ、111ないし114は暗号化
のための鍵パラメータである。121ないし124は第１段か
ら第ｎ段の副変換処理部、その中に含まれる131ないし1
34は第１段から第ｎ段の非線形変換回路、141ないし144
は排他的論理和回路である。

次に、上記構成のデータ変換装置の動作を説明する。
ここでは、２つの入力データの長さが等しい場合につい
て説明する。なお、データ変換の処理で時間がかかるの
は非線形変換であり、排他的論理和演算の時間はそれに
比較すると無視できる。

第１図において、一方のＡ入力データ101は、第１の
鍵パラメータ111により、第２図に示す排他的論理和回
路151とガロア体逆元回路152とで第１の非線形変換を受
ける。この変換結果109が、他方のＢ入力データ102と排
他的論理和演算を受けて、次段へのＢ中間データ106が
得られる（S2）。一方、Ｂ入力データ102は、そのまま
第１段のＡ中間データ105となり、次段への入力となる
（S1）。Ａ中間データ105は、第２の非線形変換を受
け、Ｂ中間データ106と排他的論理和演算を受ける。そ
の結果、Ｂ中間データ108が得られる（S4）。Ｂ中間デ
ータ106は、そのまま、次段へのＡ中間データ107となる
（S3）。この手順によると、時間的に第１の非線形変換
と並行して第２の非線形変換回路132で演算が行われ
る。

こうして、奇数段と偶数段の副変換処理部において、
ほぼ並行して非線形変換が行われ、高速のデータ変換が
できる。

上記の実施の形態では２つの入力データの長さが等し
い場合を説明したが、Ａ入力データの長さn₁ビットとＢ
入力データの長さn₂ビットが異なる場合（n₁＞n₂）は、
以下のことが成立する。

（２）非線形変換を入力データと出力データが１対１に
定まる方式で行うと、副変換処理が３段以上あれば、全
体の差分確率はp²以下である。

従って、第１図の構成で２つの入力データの長さを変
えた構成をしても、各副変換処理部の差分確率ｐは変わ
らないが、全体の差分確率の値がp²以下であるというこ
とが判ったデータ変換装置を構成することができる。こ
の場合、排他的論理和回路への入力は、Ａ入力データと
Ｂ入力データとの長さが異なるために、長いデータに対
してははみ出た部分（n₁−n₂ビットの部分）に対しては
排他的論理和演算をせずに、短いデータと同じ長さの部
分（n₂ビット）のみを短いデータと排他的論理和演算す
る。又は、短いデータに対しては長いデータに比べて不
足する部分（n₁−n₂ビットの部分）に定数を埋めるなど
して、長いデータと等長にして排他的論理和演算をする
工夫がなされる。また、Ａ入力データとＢ入力データの
長さが異なる場合、鍵パラメータもその長さに対応して
適切な鍵パラメータを供給する。

なお、本実施の形態では、ハードウェア構成を説明し
たが、非線形変換及び排他的論理和演算をソフトウェア
で行っても、奇数段相当の演算と、偶数段相当の演算を
並行して処理でき、同様の効果が得られる。

実施の形態2. 本発明の趣旨である高速非線形変換の他の構成例を説
明する。

本実施の形態では、各副変換処理部中の排他的論理和
の位置を変えている。第３図は、その構成を示すブロッ
ク図であり、図において、161ないし164はそれぞれ第１
ないし第４の副変換処理部である。鍵パラメータ111な
いし114、非線形変換回路132ないし135、排他的論理和
回路141ないし144は実施の形態１における第１図の構成
要素と同等のものである。副変換処理部161ないし164
は、内部接続が第１図の副変換処理部121ないし124とは
異なっている。

この接続によっても、実施の形態１と同様、全体の差
分確率はp²以下とでき、全体の差分確率が（１）で述べ
た2p²より小さな強い暗号を生成することができる。

第１の副変換処理部161では、Ａ入力データ101とＢ入
力データ102に対し、Ａ入力データ101を第１の鍵パラメ
ータ111で非線形変換し、この非線形変換回路132で非線
形変換された出力データを、第１段のＢ中間データ106
として出力する（S12）。また、排他的論理和回路141で
Ａ入力データ101とＢ入力データ102の排他的論理和を
得、これを第１段のＡ中間データ105として出力する（S
11）。

第２の副変換処理部162では、第１の副変換処理部161
から出力されるＡ中間データ105を一方の入力として、
第２の鍵パラメータ112で非線形変換し、この非線形変
換回路133で非線形変換された出力データを、第２段の
Ｂ中間データ108として出力する（S14）。また、第１段
のＡ中間データ105とＢ中間データ106を、それぞれ入力
として排他的論理和回路142で演算を行い、第２段のＡ
中間データ107として出力する（S13）。

以後、上記の第１と第２の副変換処理部が交互に接続
される。最終は、第１又は第２のどちらの副変換処理部
であってもよいことは、実施の形態１と同様である。

この接続による動作も、実施の形態１で述べた文献２
の根拠に基づき、全体の差分確率がp²以下の装置が得ら
れる。また、非線形変換の動作の速さと排他的論理和の
動作の速さとを比べると、排他的論理和の動作ははるか
に速いので、図の接続状況から明らかなように、動作の
遅い第１段と第２段の非線形変換の動作がほぼ並列で行
わることで、装置全体の高速動作を可能にしている。

ここで、第１図に示した構成と第３図に示した構成が
実質的に同一のものであることを、第４図を用いて説明
する。

第４図において、121〜124は第１図に示した副変換処
理部である。161〜164は第３図に示した副変換処理部で
ある。第４図から判るように、第１図と第３図に示した
副変換処理部は、第４図に示した回路をどのような部分
で切り出したかによるものである。即ち、第１図の場合
は、第１の非線形変換回路131の入力側から第２の非線
形変換回路132の入力側までの要素（第１の非線形変換
回路131と排他的論理和回路141）を、第１の副変換処理
部121とし、第２の非線形変換回路132の入力側から次の
第１の非線形変換回路133の入力側までの要素（第２の
非線形変換回路132と排他的論理和回路142）を、第２の
副変換処理部122としている。第３図の場合は、第１の
非線形変換回路131の出力側から第２の非線形変換回路1
32の出力側までの要素（排他的論理和回路141と第２の
非線形変換回路132）を、第１の副変換処理部161とし、
第２の非線形変換回路132の出力側から次の第１の非線
形変換回路133の出力側までの要素（排他的論理和回路1
42と第１の非線形変換回路133）を、第２の副変換処理
部162としている。

第５図は、第１図又は第３図に示す構成と、実質的に
同一の構成を持つ他の例を示す図である。

第５図に示す例は、排他的論理和回路141〜145を縦続
接続したものである。排他的論理和回路の出力データ
が、次の排他的論理和回路への２入力データのうちの１
つの入力データとなるように、縦続接続されている。非
線形変換回路131,133,135は、縦続接続された排他的論
理和回路のうち、奇数番目の排他的論理和回路141,143,
145に接続されている。また、非線形変換回路132,134,1
36は、偶数番目の排他的論理和回路142,144に接続され
ている。

第５図に示す構成を用いても、第１図又は第３図と同
じように、第１と第２の非線形変換回路131と132又は13
3と134又は135と136が並行して実行され、高速処理が可
能である。

実施の形態3. 実施の形態１で述べたように、第２図に示す非線形変
換回路は、入出力データのサイズが大きいと規模が大き
くなってしまう。そこで、この実施の形態では、データ
変換装置に構造を入れ子構造にして、第２図の非線形変
換回路もより小さい非線形変換回路（例えば、逆元回
路）を組み合せたコンパクトな構成を考える。

また、従来例の文献のFEALは、差分確率ｐの値が大き
いので、暗号の強さの評価として不十分である。

本実施の形態では、１つの非線形変換がより小さい規
模で、しかも全体の差分確率を小さくできる非線形変換
回路を説明する。

第６図は、副変換処理部とその非線形変換回路の詳細
を示す図である。

第６図において、ａは第１段の副変換処理部を示し、
221は外部副変換処理部、231はその外部非線形変換回路
である。ｂは外部非線形変換回路231の詳細構成を示
し、351はＡ入力データ101を２分割する内部分割部、30
1,302は２分割されたA1入力データ、A2入力データ、303
ないし308は内部中間データ、311ないし313は鍵パラメ
ータ111を分割した分割鍵パラメータで、352は内部中間
データ303と304を融合する内部融合部、321ないし323は
内部副変換処理部、331ないし333は内部非線形変換回
路、341ないし343は内部排他的論理和回路である。158
は、鍵パラメータ111を分割する鍵パラメータ供給部で
ある。

例えば、第６図のアルゴリズムの場合、内部非線形変
換回路331,332,333として差分確率ｐのものを用いた場
合、外部非線形変換回路231の差分確率はp²以下であ
る。従って、外部副変換処理部221を３段以上重ねたア
ルゴリズムの差分確率は（p²）^２＝p⁴以下となる。

また、第７図は、第６図のａに示す外部副変換処理部
を４段接続し、各外部副変換処理部中の非線形変換回路
として、第６図のｂに示す３段の内部副変換処理部を接
続した場合の全体の副変換処理部の構成を示す図であ
る。

図において、代表的な構成要素である各外部副変換処
理部221ないし224と、各外部非線形変換回路231ないし2
34と外部副変換処理部中の排他的論理和回路141ないし1
44、内部副変換処理部321ないし323と、第１と第２の外
部非線形変換回路231,232中の内部非線形変換回路331な
いし336の番号は記載してあるが、その他の構成要素の
番号は、省略している。

また、第８図ないし第10図は、第７図の構成のデータ
変換装置がデータ変換を行っていく順序を時間を追って
説明する図である。

まず、第６図に示す外部非線形変換回路231の動作に
ついて説明する。

外部副変換処理部221へのＡ入力データ101を内部分割
部351により任意の桁数で２つに分けて、A1入力データ3
01とA2入力データ302とし、また、鍵パラメータ111も鍵
パラメータ供給部158により任意の桁数で分けて、第１
の分割鍵パラメータないし第ｎの分割鍵パラメータ311
〜313として供給する。第１の内部副変換処理部321で
は、上記Ａ入力データ101を分けたA1入力データ301を、
第１の分割鍵パラメータ311で内部非線形変換し、該内
部非線形変換された出力データと上記A2入力データ302
との排他的論理和を、第１のA2内部中間データ306とし
て出力し、上記A2入力をそのまま第１のA1内部中間デー
タ305として出力する。

第２の内部副変換処理部322では、上記第１の内部副
変換処理部321の第１のA1内部中間データ305をA1入力と
して、第２の分割鍵パラメータ312で内部非線形変換す
る。上記第１のA2内部中間データ306をA2入力データと
して該A2入力と内部非線形変換された出力データとの排
他的論理和を、第２のA2内部中間データ308として出力
し、上記第１のA2内部中間データ306をそのまま第２のA
1内部中間データ307として出力する。そして、上記第１
の内部副変換処理部と、上記第２の内部副変換処理部と
を交互にｎ段接続し、最終段のA1内部中間データ303とA
2内部中間データ304を、内部融合部352により合わせて
変換結果109とする。

次に、第７図に示した上記構成のデータ変換装置の動
作を説明する。

まず、最初のサイクルで、Ａ入力データ101、Ｂ入力
データ102に対して、第８図に示す処理が実行される。
即ち、非線形変換が時間がかかるので、最初のサイクル
では、外部副変換処理部221の内部非線形変換回路331,3
32と、外部副変換処理部222の内部非線形変換回路334,3
35でほとんどの時間が使われる。つまり、最初のサイク
ルでは、第８図に示すように、太線で示すデータが伝わ
り内部非線形変換回路331,332,334,335の処理が実行さ
れる。

次のサイクルでは、第９図に示す処理が行われる。即
ち、第１の外部副変換処理部221中の内部非線形変換回
路333と、第２の外部副変換処理部222中の内部非線形変
換回路336と、第３の外部副変換処理部223中の内部非線
形変換回路337と、第４の外部副変換処理部224中の内部
非線形変換回路391の処理に時間が当てられる。太い破
線は、Ａ入力側のデータが伝わったことを示している。

次のサイクルでは、第10図に示す処理が行われる。即
ち、第３と第４の外部副変換処理部223と224の残りの内
部非線形変換回路338,339と392,393に処理時間が当てら
れる。この３サイクルが終わると、全ての変換処理が終
わることになる。これを従来の逐次処理方式のデータ変
換と比較すると、従来方式では前段の内部非線形変換が
終わらないと次段の内部非線形変換が始まらないため、
12サイクルを要していたので、この実施の形態の方式で
は、約４倍の高速処理ができる。

なお、上記実施の形態では、内部副変換処理部中の入
れ子の内部非線形変換回路331ないし393は、実施の形態
１の接続構成のものを示したが、入れ子の非線形変換回
路として実施の形態２の接続構成のものを用いて同様の
動作をし、同様の効果がある。

実施の形態4. この実施の形態では、回路構成が小さな非線形変換回
路を、従来の副変換処理部中の非線形変換回路に適用し
た形態を説明する。

第11図は、副変換処理部とその非線形変換回路の詳細
を示す図である。

第11図において、ａは第１段の副変換処理部を示し、
421は外部副変換処理部、431はその外部非線形変換回路
である。第11図のｂは、外部非線形変換回路431の詳細
構成を示し、551は内部分割部、501ないし508は入力デ
ータ、511ないし513は鍵パラメータ111を分割した分割
鍵パラメータで、552は内部融合部、521ないし523は内
部副変換処理部、531ないし533は内部非線形変換回路、
541ないし543は排他的論理和回路である。

第11図のアルゴリズムの場合、内部非線形変換回路53
1,532,533として差分確率ｐのものを用いた場合、外部
非線形変換回路431の差分確率はp²以下である。従っ
て、外部副変換処理部421を３段以上重ねたアルゴリズ
ムの差分確率は２（p²）^２＝2p⁴以下となる。

また、第12図は、第11図のａに示す外部副変換処理部
を２段接続し、各外部副変換処理部中の非線形変換回路
として、第11図のｂに示す３段の内部副変換処理部を接
続した場合の全体の副変換処理部の構成を示す図と、第
12図のａの構成のデータ変換装置がデータ変換を行って
いく順序を時間を追って説明する図である。

図において、代表的な構成要素である各外部副変換処
理部421,422と、外部副変換処理部中の排他的論理和回
路441,442、内部副変換処理部521,522,523と、第１と第
２の内部副変換処理部中の内部非線形変換回路531ない
し536の番号は記載してあるが、その他の構成要素の番
号は省略してある。。

次に、上記構成のデータ変換装置の動作を説明する。

まず、最初のサイクルでは、第12図のｂに示すよう
に、Ａ入力データ101、Ｂ入力データ102に対しては、外
部副変換処理部421の内部非線形変換回路531,532で時間
がかかる。つまり、最初のサイクルでは、第12図のｂの
太線で示すデータが伝わり、内部非線形変換回路531,53
2の処理が実行される。

次のサイクルでは、第12図のｃに示す処理が行われ
る。即ち、外部副変換処理部421中の内部非線形変換回
路533と、第２の外部副変換処理部422中の内部非線形変
換回路534の処理に時間が当てられる。太い破線は、Ａ
入力側のデータが伝わったことを示している。

次のサイクルでは、第12図のｄに示す処理が行われ
る。即ち、第２の外部副変換処理部422の残りの内部非
線形変換回路535,536に処理時間が当てられる。この３
サイクルが終わると、全ての変換処理が終わることにな
る。これを従来の逐次処理方式と比較すると、従来の方
式では、前段の内部非線形変換の処理が済まないと次段
の内部非線形変換の処理ができないので、この例では、
６サイクルが必要であったのに対し、本実施の形態の方
式では、３サイクルで終わり、演算の高速化が図れると
いう効果がある。

なお、上記実施の形態では、副変換処理部中の入れ子
の非線形変換回路は、実施の形態１の接続構成のものを
示したが、入れ子の非線形変換回路として実施の形態２
の接続構成のものを用いても同様の動作をし、同様の効
果がある。

実施の形態5. 本発明のデータ変換装置の基本構成要素である非線形
変換回路を、従来の副変換処理部中の非線形変換回路に
適用した他の形態を説明する。

第13図は、その構成と副変換処理部中の非線形変換回
路の詳細を示す図である。

第13図において、ａは全体の構成を示し、621ないし6
24は外部副変換処理部、631ないし634はその外部非線形
変換回路、641ないし644、741ないし744は排他的論理和
回路である。また、601,602,701,702はそれぞれA1,B1,A
2,B2入力データ、603,604,703,704は変換後の出力デー
タ、605ないし608、705ないし708は中間データである。
第13図のｂは、外部非線形変換回路631の詳細構成を示
し、651,751は非線形変換後の各データ、775ないし778
は内部中間データ、711ないし713は鍵パラメータ111を
分割した分割鍵パラメータである。721ないし723は内部
副変換処理部、731ないし733は内部非線形変換回路、76
1ないし763は排他的論理和回路である。

第13図に示すデータ変換装置は、任意の４つのA1入力
データ、A2入力データとB1入力データ、B2入力データに
対し、各副変換処理に際して、上記A1入力データとB1入
力データ間、A2入力データとB2入力データ間で非線形変
換と排他的論理和演算を行い、それぞれB1中間データと
B2中間データとし、B1入力データとB2入力データをその
ままA1中間データとA2中間データとする。

上記構成のデータ変換装置のその他の動作は、先の実
施の形態３、実施の形態４の説明で明らかなので、ここ
では詳細な説明は省く。実施の形態３、実施の形態４と
同様演算の高速化が図れる。

実施の形態6. 本実施の形態では、実施の形態１における第１の副変
換処理部121と第２の副変換処理部122が交互に複数接続
されて実行された処理を、基本となる第１の副変換処理
部121と第２の副変換処理部122から構成された処理単位
の繰り返し処理で実現したものを説明する。即ち、演算
処理が重ならない第１の副変換処理部121と第２の副変
換処理部122を１組の処理単位とし、組になった第２の
副変換処理部の出力データを保持して、この出力データ
を第１の副変換処理部の入力データとして供給し、繰り
返し演算を可能にすることで、ハードウェア規模の削減
を図る。

第14図は、その構成を示すブロック図であり、図にお
いて、121,122は第１、第２の副変換処理部である。11
1,112は第１、第２の鍵パラメータである。非線形変換
回路131ないし132、排他的論理和回路141ないし142は、
実施の形態１における第１図の構成要素と同等のもので
ある。153は制御部、154は繰り返し処理部、156a,156b
はデータ選択部、157a,157bはデータ保持部、158は鍵パ
ラメータ供給部である。

次に、上記構成のデータ変換装置の動作を説明する。

任意のＡ入力データ101とＢ入力データ102は、まず、
データ選択部156a,156bを経由して第１の副変換処理部1
21へ入力される。次に、Ａ中間データ105、Ｂ中間デー
タ106は、第２の副変換処理部122へ入力される。ここ
で、第１及び第２の副変換処理部の動作は、実施の形態
１で示したものと同じである。ただし、第１及び第２の
副変換処理部中の非線形変換回路へは、下記の繰り返し
処理に対応して第１の副変換処理部及び第２の副変換処
理部に供給されるべき鍵パラメータが、鍵パラメータ供
給部158により供給される。第２の副変換処理部122から
出力されるＡ中間データ107及びＢ中間データ108は、繰
り返し処理部154により、それぞれデータ保持部157aと
データ選択部156a及びデータ保持部157bとデータ選択部
156bを経由して、それぞれ第１の副変換処理部121へＡ
入力データ及びＢ入力データとして入力される。以降、
上記の繰り返し処理の後、Ａ出力データ103とＢ出力デ
ータ104が出力される。

このように構成することで、実施の形態１と同様の理
由で高速のデータ変換ができ、かつ、副変換処理部の数
を少なくすることができ、装置規模を小さくすることが
できる。

なお、上記の実施の形態では、第１の副変換処理部12
1と第２の副変換処理部122の１段ずつを縦続接続したも
のを基本構成として繰り返し処理の単位としているが、
第１の副変換処理部と第２の副変換処理部を１組にし
て、交互に必要な段数分縦続接続したものを繰り返し処
理の単位にすることでも、同様の効果があることは明ら
かである。

第14図に示す構成は、第１の副変換処理部と第２の副
変換処理部を１組にして縦続接続しているため、必ず偶
数段の副変換処理部により構成される。このように、偶
数段の副変換処理部により構成する理由は、Ａ入力デー
タとＢ入力データのデータの桁数が異なる場合でも、適
切なデータ変換が行えるようにするためである。例え
ば、Ａ入力データが７桁であり、Ｂ入力データが９桁で
あり、鍵パラメータ供給部158が７桁用の鍵パラメータ1
11を非線形変換回路131に供給し、９桁用の鍵パラメー
タ112を非線形変換回路132に供給するものとする。７桁
のＡ入力データ101は、非線形変換回路131において、７
桁用の鍵パラメータ111により非線形変換され、７桁の
Ｂ中間データ106となり、更に、Ａ中間データ107として
出力される。このＡ中間データ107は、データ保持部157
aとデータ選択部156aを経由して、再びＡ入力データと
なる。このように、７桁のＡ入力データが、必ず７桁用
の鍵パラメータ111により、非線形変換を受けるために
は、副変換処理部を偶数段にしておく必要がある。も
し、副変換処理部が奇数段であると、非線形変換回路13
1では、７桁のデータと９桁のデータが交互に非線形変
換されることになってしまう。

なお、図示しないが、鍵パラメータ供給部158が副変
換処理部に対して７桁用と９桁用の鍵パラメータを交互
に供給するように制御できるなら、奇数段の副変換処理
部が縦続接続されていてもよい。

実施の形態7. 本実施の形態では、実施の形態２における第１の副変
換処理部161と第２の副変換処理部162が交互に複数接続
されて実行された処理を、基本となる第１の副変換処理
部と第２の副変換処理部から構成された処理単位の繰り
返し処理で実現したものを説明する。即ち、実施の形態
６で述べた帰還ループを設けてA,B中間データを、入力
側のデータ選択部に戻して繰り返し演算をさせてハード
ウェア規模の削減を図る。

第15図は、その構成を示すブロック図であり、図にお
いて、125,126は第１、第２の副変換処理部である。11
1,112は第１、第２の鍵パラメータである。非線形変換
回路132ないし133、排他的論理和回路141ないし142は、
実施の形態２における第３図の構成要素と同等のもので
ある。制御部153、繰り返し処理部154、データ選択部15
6a,156b、データ保持部157a,157b、鍵パラメータ供給部
158は、実施の形態６における要素と同じものである。

次に、上記構成のデータ変換装置の動作を説明する。

任意のＡ入力データ101とＢ入力データ102は、まず、
データ選択部156a,156bを経由して第１の副変換処理部1
25へ入力される。次に、Ａ中間データ105、Ｂ中間デー
タ106は、第２の副変換処理部126へ入力される。ここ
で、第１及び第２の副変換処理部の動作は、実施の形態
２で示したものと同じである。ただし、第１及び第２の
副変換処理部中の非線形変換回路へは、下記の繰り返し
処理に対応して第１の副変換処理部及び第２の副変換処
理部に供給されるべき鍵パラメータが、鍵パラメータ供
給部158により供給される。第２の副変換処理部126から
出力されるＡ中間データ107及びＢ中間データ108は、繰
り返し処理部154により、それぞれデータ保持部157a,15
7bとデータ選択部156a,156b経由で、第１の副変換処理
部125へＡ入力データ及びＢ入力データとして入力され
る。以降、上記の繰り返し処理の後、Ａ出力データ103
及びＢ出力データ104が出力される。

このように構成することで、実施の形態２と同様の理
由で高速のデータ変換ができ、かつ、副変換処理部の数
を少なくすることができ、装置規模を小さくすることが
できる。

第１の副変換処理部125と第２の副変換処理部126の１
段ずつを縦続接続したものを繰り返し処理の単位として
説明したが、第１の副変換処理部125と第２の副変換処
理部126を１組にして、交互に必要な段数分縦続接続し
て繰り返し処理の単位としてもよいことは、先の実施の
形態６と同様である。なお、詳細な接続構成図と動作の
記述は省くが、実施の形態６又はこの実施の形態７と同
様に、実施の形態４又は実施の形態５における外部副変
換処理部を偶数段接続したものを繰り返し処理の単位に
置き換えたものも、高速演算性を損なわずに、外部副変
換処理部の数を小さくすることができる。ここで外部副
変換処理部を偶数段接続したものを繰り返しの処理単位
とする場合でも、高速演算性が損なわれないのは、実施
の形態４の動作の説明から明らかである。

なお、詳細な接続構成図と動作の記述は省くが、実施
の形態６又は実施の形態７のデータ選択部とデータ保持
部を組にして帰還ループを形成することを、実施の形態
３ないし実施の形態５に示した内部副変換処理部に対し
て適用することもできる。即ち、第６図、第11図の外部
非線形変換回路中の内部分割部351,551内又はその後に
内部データ選択部を設けてデータ入力の切換え選択をさ
せ、内部融合部352,552内又はその前に内部データ保持
部を設けて、内部データ選択部との間に帰還ループを形
成する。また、第13図の外部非線形変換回路の前に、デ
ータ選択部を設けてデータ入力の切換え選択をさせ、外
部非線形変換回路の後に、データ保持部を設けてデータ
選択部との間に帰還ループを形成する。こうすること
で、高速演算性を損なわずに、内部副変換処理部の規模
を少なくできる。

実施の形態8. 本実施の形態では、実施の形態１における複数の副変
換処理部121ないし124による処理を、基本となる繰り返
し処理単位の繰り返し処理に置き換えたものを説明す
る。この実施の形態においては、任意のＡ入力データ10
1とＢ入力データ102とのデータ桁数が等しいものとす
る。Ａ入力データ101とＢ入力データ102とのデータ桁数
が等しい時は、繰り返しのための副変換処理部の数は、
必ずしも偶数である必要がなくなり、任意の段数を縦続
して帰還ループを形成できる。

第16図は、その構成を示すブロック図であり、説明を
簡単にするため副変換処理部が１段だけ存在する帰還ル
ープとしている。

図において、121は副変換処理部である。第１の鍵パ
ラメータ111、非線形変換回路131、排他的論理和回路14
1、繰り返し処理部154、データ選択部156a,156b、デー
タ保持部157a,157b、鍵パラメータ供給部158は、他の実
施の形態と同様の要素である。

次に、上記構成のデータ変換装置の動作を説明する。

任意のＡ入力データ101とＢ入力データ102は、まず、
データ選択部156a,156bを経由して副変換処理部121へ入
力される。ここで、副変換処理部121の動作は、実施の
形態１で示したものと同じである。ただし、副変換処理
部中の非線形変換回路へ供給される鍵パラメータは、鍵
パラメータ供給部158により下記の繰り返し処理に対応
して供給される。副変換処理部121から出力されるＡ中
間データ105及びＢ中間データ106は、繰り返し処理部15
4により、それぞれ副変換処理部121へＡ入力データ及び
Ｂ入力データとして入力される。以降、上記の繰り返し
処理の後、Ａ出力データ103及びＢ出力データ104が出力
される。

このように構成することで、非線形変換回路の数を少
なくすることができ、装置規模を小さくすることができ
る。

なお、上記の実施の形態では、１段の副変換処理部12
1を繰り返し処理の単位として説明したが、複数段縦続
接続してもよいことは明らかである。この場合、高速性
を失うことなく装置規模を小さくすることができる。

また、副変換処理部として、実施の形態２で示した装
置の副変換処理部を用いてもよいことも明らかである。

なお、詳細な接続構成図と動作の記述は省くが、実施
の形態６又は実施の形態７と同様に、上記実施の形態を
実施の形態３ないし実施の形態５の内部副変換処理部に
も適用できることも明らかである。

実施の形態9. 本実施の形態では、回路構成が小さな非線形変換回路
を、従来の副変換処理部中の非線形変換回路に適用した
形態を説明する。

第17図は、本実施の形態のデータ変換装置の構成を示
す図である。

第18図は、第17図における外部非線形変換回路831
（ないし838）の構成を示すブロック図である。

第19図は、第18図における内部非線形変換回路931
（ないし933）の構成を示すブロック図である。

ここで、鍵パラメータ811は、32×３＝96ビットであ
り、鍵パラメータ811a＋鍵パラメータ811b＋鍵パラメー
タ811cの合計長が32ビット、鍵パラメータ811d＋鍵パラ
メータ811e＋鍵パラメータ811fの合計長が32ビット、鍵
パラメータ811g＋鍵パラメータ811h＋鍵パラメータ811i
の合計長が32ビットとなっている。更に、鍵パラメータ
811aは16ビット、鍵パラメータ811bは７ビット、鍵パラ
メータ811cは９ビットである。

第20図及び第21図は、第19図における非線形変換回路
951及び952a,952bをROM（Read Only Memory）又はRAM
（Random Access Memory）で実現する場合の変換テー
ブルS7,S9の例である。たとえば、変換テーブルS7に対
して、入力データＸ＝０が入力されると出力データＹ＝
85が出力される。また、入力データＸ＝１が入力される
と出力データＹ＝95が出力される。また、入力データＸ
＝128が入力されると出力データＹ＝42が出力される。
変換テーブルS9の場合も、入力データＸ＝0,1,...,511
が入力されると出力データＹ＝341,310,...,170が出力
される。

ここで、上記変換テーブルS7は、次のように構成され
ている。

７次の既約多項式、x⁷＋x⁵＋x⁴＋x³＋１＝０の根をα
とした時に、入力の基底を正規基底｛α，α²,α⁴,α⁸,
α¹⁶,α³²,α⁶⁴｝、出力の基底を正規基底｛α³²,α⁴,
α²,α⁶⁴,α¹⁶,α，α^８｝とし、この基底に対してガロ
ア体GF（2⁷）上の元である入力Ｘに対してX¹⁷を表現し
たものに、55h（16進数）をXOR（排他的論理和）したも
のを出力とする。この入出力を、10進数表現したテーブ
ルが第20図である。ここで、入出力は、左側がLSB（最
下位ビット）とする。

また、上記変換テーブルS9は、次のように構成されて
いる。

９次の既約多項式、x⁹＋x⁸＋x⁷＋x⁶＋x⁴＋x³＋１＝０
の根をαとした時に、入力の基底を正規基底｛α，α²,
α⁴,α⁸,α¹⁶,α³²,α⁶⁴,α¹²⁸,α²⁵⁶｝、出力の基底を
正規基底｛α⁶⁴,α，α¹⁶,α⁸,α²⁵⁶,α²,α¹²⁸,α³²,
α^４｝とし、この基底に対してガロア体GF（2⁹）上の元
である入力Ｘに対してX⁵を表現したものに、155h（16進
数）をXOR（排他的論理和）したものを出力とする。こ
の入出力を、10進数表現したテーブルが第21図である。
ここで、入出力は、左側がLSB（最下位ビット）とす
る。

なお、ガロア体を表現するものとして多項式基底、正
規基底などによるベクトル表現がある。

その典型は、多項式基底によるベクトル表現である。
多項式基底によるベクトル表現は、GF（2^m）の原始元を
αとし、GF（2^m）の任意の元を多項式基底｛1,α，α²,
…，α^m-1｝によるベクトル表現で表す。

多項式基底の利点としては、GF（2^m）の元どうしの加
算をビット毎の加算（排他的論理和演算）によって表現
できることにある。即ち、ハードウェアで実現する場
合、２入力の排他的論理和演算回路ｍ個で実現すること
が可能となる。しかし、多項式基底によるベクトル表現
においては、乗算は加算に比べるとハードウェアで実現
するのは一般に困難であり、ROMなどで実現するのが一
般的である。

多項式基底以外の重要な基底として、正規基底（norm
al basis）がある。これは、ｍ次原始多項式の根αと
その共役元からなる集合で、｛α，α²,α⁴,…α^2m-2,
α^2m-1｝が基底となる。

正規基底の最大の特徴は、これを用いた時、２乗が非
常に簡単になるという点にある。GF（2^m）の任意の元を
２乗する場合、そのベクトル表現を右に巡回シフトする
ことにより実現できる。これをハードウェアで実現する
場合は、ビットの結線を結び替えることのみにより実現
可能である。この特徴を利用することで、正規基底を用
いたベクトル表現に比べ、任意の元Ｘに対するXⁿ回路を
より少ないハードウェア規模で実現することが可能であ
る。逆元（X^-1）回路も、Ｘのｎ乗回路とみなすことが
できる。即ち、ガロア体GF（2^m）の任意の元Ｘの逆元X
^-1は、X^2m-2に等しく、ｎ＝2^m−２とすればよいからで
ある。この例として、上記変換テーブルS7の入力７ビッ
トを、｛in0,in1,in2,in3,in4,in5,in6｝、出力７ビッ
トを｛out0,out1,out2,out3,out4,out5,out6｝とした時
の下位６ビット目（out5）を、論理回路で実現した例を
第22図に示す。

第17図〜第19図に示す上記構成のデータ変換装置の動
作は、先の実施形態より明らかなので、ここでは詳細な
説明は省く。

実施の形態10. 回路規模をそれほど増大させず、しかも暗号の強さを
強くしたデータ変換装置を説明する。

第23図は、本実施の形態のデータ変換装置の構成図で
ある。

本構成は実施の形態９の装置に、データ変換部FL1〜F
L10を付加したものである。

また、第24図は、データ変換部FL1 971（〜FL10 98
0）の詳細構成を示した図である。

各データ変換部FL1〜FL10は、論理積回路971a又は論
理和回路971bと、排他的論理和回路971c,971dで構成さ
れる。鍵パラメータKL1の長さは32ビットで、図示して
いない鍵パラメータ供給部により鍵パラメータは、鍵パ
ラメータKL1aとKL1bに分割される。例えば、鍵パラメー
タKL1aが16ビット、鍵パラメータKL1bが16ビットに分割
される。図中の論理積回路971a又は論理和回路971bは、
論理積回路と論理和回路とのどちらの回路であってもよ
く、また、論理和回路と論理和回路の組合せであっても
よい。

上記構成の装置の動作を説明する。

２つの排他的論理和回路971c,971dと、２つの論理積
回路又は２つの論理和回路又は１つの論理積回路と１つ
の論理和回路からなる第１と第２の論理演算回路をデー
タ変換部971として、第１の副変換処理部のＡ入力側と
Ｂ入力側のいずれか又は両入力側に付加する。

Ａ入力（又はＢ入力）を更に任意の桁長の２つのAAデ
ータ、ABデータに分け、鍵パラメータを対応するＡ変換
鍵パラメータ981aとＢ変換鍵パラメータ981bに分け、第
１の論理演算回路により、上記AAデータと上記Ａ変換鍵
パラメータ981aとの第１の論理積又は論理和の出力をと
り、排他的論理和回路971cにより、該第１の論理積／論
理和された出力データと上記ABデータとの第１の排他的
論理和をとり、該第１の排他的論理和された出力データ
をABデータ変換後の出力データとする。第２の論理演算
回路により、上記第１の排他的論理和出力とＢ変換鍵パ
ラメータとの第２の論理積又は論理和をとり、排他的論
理和回路971dにより、該第２の論理積／論理和された出
力データと上記AAデータとの第２の排他的論理和をと
り、該第２の排他的論理和された出力データをAAデータ
変換後の出力データとし、上記AAデータ変換後の出力デ
ータとABデータ変換後の出力データを合わせて、Ａ出力
データ（又はＢ出力データ）として後段に出力する。

新たに設けたデータ変換部FL1〜FL10は、鍵パラメー
タの値によってその出力が変化する線形関数であるた
め、差分確率を増加させることなく、差分解読法以外の
他の解読法に対する耐性を高めることができる。この非
線形変換の動作については、既に先の実施の形態で説明
しているので、ここでは記述を省略する。

また、各データ変換部FL1〜FL10は、必ずしも第23図
に図示した通りでなくてもよい。例えば、データ変換部
FL1,FL3,FL5,FL7,FL9をＡ系統（図中左側）とＢ系統
（図中右側）との片系統のみに挿入してもよく、また、
組になる第１と第２の副変換処理部のうちのいずれかの
副変換処理部のみにデータ変換部をＡ系統とＢ系統の両
系統または片系統に設けるようにしてもよい。

実施の形態11. 本実施の形態は、実施の形態９及び実施の形態10が、
本発明のデータ変換装置の基本構成要素である非線形変
換回路を、従来の副変換処理部中の非線形変換回路に入
れ子の非線形変換回路として接続構成していたのに対し
て、本発明のデータ変換装置の基本構成要素である非線
形変換回路を、本発明のデータ変換装置の基本構成要素
における副変換処理部中の非線形変換回路に入れ子の非
線形変換回路として接続構成した例である。第25図に示
すように、本実施の形態は、実施の形態10の装置の各構
成要素の配置を変えた形となっている。この動作につい
ては、先の実施の形態の説明から明らかなので、ここで
は詳細な説明は省略する。また、各データ変換部FL1〜F
L10の位置は、必ずしも図示した位置でなくてもよいの
は、実施の形態10と同じであり、同様な効果がある。

第26図は、実施の形態１〜11に述べた特徴をまとめた
図である。

縦方向に実施の形態1,2,4,5を示し、横方向にこれら
実施の形態1,2,4,5と組み合わされる実施の形態3,6,7,
8,9,10,11を示している。実施の形態1,2は、副変換処理
部の特徴を述べている。第26図において、実施の形態１
において第１図に示した副変換処理部の構成をタイプ１
とする。また、実施の形態２において第３図に示した副
変換処理部の構成をタイプ２とする。さらに、実施の形
態３は副変換処理部を入れ子にし、外部副変換処理部と
内部副変換処理部を備えたことが特徴である。また、実
施の形態３の内部副変換処理部と区別するために、この
第26図では、入れ子構造をとっていない第１図及び第３
図の副変換処理部を外部副変換処理部と位置づけてい
る。第26図において、組み合わせがいずれかの図に図示
されている場合は、（）内にその図番を記入している。
たとえば、（第１図）はタイプ１の副変換処理部が第１
図に図示されていることを示している。また、（第６
図）は、実施の形態３の外部副変換処理部がタイプ１の
副変換処理部で、内部副変換処理部もタイプ１の副変換
処理部で構成された例が第６図に図示されていることを
示している。また、第26図中、｛｝内に記載された複数
項目のいずれか１つの項目が任意に選択可能であること
を示している。たとえば、実施の形態３においては、内
部副変換処理部として用いられる副変換処理部はタイプ
１、タイプ２のどちらのタイプでもかまわないことを示
している。図から判るように、実施の形態1,2,4,5と実
施の形態3,6,7,8,9,10,11に示した特徴は、すべて組み
合わせることが可能である。また、本発明は、第26図に
示す組み合わせに限るものではなく、他の特徴と組み合
わせて用いられる場合でもよい。また、組み合わせる場
合に限るものでなく、各実施の形態の各特徴だけで用い
られる場合でもよい。

次に、この発明に係るデータ変換装置の応用例につい
て説明する。

第27図は、この発明に係るデータ変換装置の応用例で
あるパーソナルコンピュータやワークステーションの構
成を示す。

データ変換装置60は、ディスプレイユニット61、キー
ボード62、マウス63、マウスパッド64、システムユニッ
ト65、コンパクトディスク装置100を備えている。

この発明のデータ変換装置は、例えば、第27図に示す
ように、コンパクトディスク装置100からデータを入力
し、データをシステムユニット65に転送し、ディスプレ
イユニット61に表示するものである。或いは、ディスプ
レイユニット61に表示されたデータを、コンパクトディ
スク装置100に出力するものである。また、データを変
換して図示していない回線を経由して情報を伝送するも
のである。しかし、この発明に係るデータ変換装置は、
第27図に示したパーソナルコンピュータやワークステー
ションに限る必要はなく、どのような形式であってもよ
い。例えば、コンパクトディスク装置100の代わりに、
ビデオプレーヤを入力装置にしても構わないし、ネット
ワークからのデータを入力するようにしても構わない。
また、入力するデータは、アナログデータであっても構
わないし、デジタルデータであっても構わない。

また、本発明のデータ変換装置は、第27図に示すよう
に、独立した筐体で存在しても構わないが、第28図に示
すように、プリンタ66やスキャナ68やファクシミリ装置
69等の周辺装置の筐体の内部に納められているものでも
構わない。また、その他テレビカメラや測定機や計算機
等のシステムボードの一部分として存在している場合で
あっても構わない。また、第28図には示していないが、
第28図に示した各装置をローカルエリアネットワークで
接続し、互いに符号化した情報を伝送する場合であって
も構わない。また、ISDN等の広域ネットワークを用いて
符号化した情報を送受信するような場合であっても構わ
ない。

産業上の利用可能性以上のように、この発明によるデータ変換装置は、副
変換処理部の構成を変えて入力データを部分的に並列処
理できるようにしたので、差分確率の優れた高速なデー
タ変換ができ、情報処理装置やデータ通信装置の暗号装
置等として有用である。

また、回路中に帰還ループを設けて同一要素を反復利
用する構成としたので、暗号化装置等の回路規模を削減
して高速処理する場合に適している。

フロントページの続き (56)参考文献特開平７−191603（ＪＰ，Ａ) 特開平４−365240（ＪＰ，Ａ) 特開昭60−37586（ＪＰ，Ａ) 特開平３−129384（ＪＰ，Ａ) 特開昭61−117940（ＪＰ，Ａ) 特開平５−88849（ＪＰ，Ａ) 特開平５−35448（ＪＰ，Ａ) 特開平１−276189（ＪＰ，Ａ) 特開平４−170576（ＪＰ，Ａ) 松井充「ブロック暗号の差分解読法と線形解読法に対する証明可能性について」、第18回情報理論とその応用シンポジウム（ＳＩＴＡ95）、Ｈａｎａｍａｋｉ，Ｊａｐａｎ，Ｏｃｔｏｂｅｒ 24 −27，1995，ｐｐ．175−178 ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ 1995，11．６，ｐｐ．20−21 松本博幸、石井普司、小柳津育郎「マルチメディア通信用暗号ＬＳＩ」ＮＴＴＲ＆ＤＶｏｌ．41 Ｎｏ．６ 1992，777−785，図５ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 900 G09C 1/00

Claims

(57)【特許請求の範囲】

【請求項１】任意の２つのＡ入力データ（101）とＢ入
力データ（102）に対し、上記Ａ入力データを第１の鍵
パラメータ（111）で第１の非線形変換をし、該第１の
非線形変換された出力データと上記Ｂ入力データ（10
2）との排他的論理和を第１のＢ中間データとして出力
し、上記Ｂ入力データを第１のＡ中間データとして出力
する第１の副変換処理部（121）と、上記第１のＡ中間データを第２の鍵パラメータで第２の
非線形変換をし、該第２の非線形変換された出力データ
と上記第１のＢ中間データとの排他的論理和を第２のＢ
中間データとして出力し、上記第１のＢ中間データを第
２のＡ中間データとして出力する第２の副変換処理部
（122）とを備え、上記第１の副変換処理部（121）と第２の副変換処理部
（122）とを縦続接続して、最終のＡ中間データとＢ中
間データを変換後の出力データ（103と104）とするデー
タ変換装置。
【請求項２】任意の２つのＡ入力データ（101）とＢ入
力データ（102）に対し、上記Ａ入力データを第１の鍵
パラメータ（111）で第１の非線形変換をし、該第１の
非線形変換された出力データを第１のＢ中間データとし
て出力し、上記Ａ入力データ（101）と上記Ｂ入力デー
タ（102）との排他的論理和を第１のＡ中間データとし
て出力する第１の副変換処理部（161）と、上記第１のＡ中間データを第２の鍵パラメータで第２の
非線形変換をし、該第２の非線形変換された出力データ
を第２のＢ中間データとして出力し、上記第１のＡ中間
データと上記第１のＢ中間データとの排他的論理和を第
２のＡ中間データとして出力する第２の副変換処理部
（162）とを備え、上記第１の副変換処理部（161）と第２の副変換処理部
（162）とを縦続接続して、最終のＡ中間データとＢ中
間データを変換後の出力データ（103と104）とするデー
タ変換装置。
【請求項３】上記第１又は第２の副変換処理部（221）
は、その副変換処理部（221）へのＡ入力データ（101）を任
意の桁数で分けてA1入力側に入力されるA1入力データ
（301）とA2入力側に入力されるA2入力データ（302）と
し、かつ、鍵パラメータ（111）も任意の桁数で分けて
第１の分割鍵パラメータないし第ｎの分割鍵パラメータ
（311〜313）とし、上記Ａ入力データ（101）を分けたA1入力データ（301）
を第１の分割鍵パラメータ（311）で非線形変換し、該
非線形変換された出力データと上記A2入力データ（30
2）との排他的論理和を第１のA2内部中間データ（306）
として出力し、上記A2入力データ（302）を第１のA1内
部中間データ（305）として出力する第１の内部副変換
処理部（321）と、上記第１の内部副変換処理部（321）の第１のA1内部中
間データ（305）をA1入力データとして第２の分割鍵パ
ラメータ（312）で非線形変換し、該非線形変換された
出力データと上記第１のA2内部中間データ（306）をA2
入力データとして該A2入力データとの排他的論理和を第
２のA2内部中間データ（308）として出力し、上記第１
のA2内部中間データ（306）を第２のA1内部中間データ
（307）として出力する第２の内部副変換処理部（322）
とを備え、上記第１の内部副変換処理部（321）を１段とし、上記
第２の内部副変換処理部（322）を次の１段として交互
にｎ段接続して、第１から第ｎの内部副変換処理部を形
成し、第１から第ｎの内部副変換処理部に対して第１か
ら第ｎの分割鍵パラメータをそれぞれ入力させて非線形
変換を行い、最終段のA1内部中間データ（303）とA2内
部中間データ（304）を合わせて変換結果（109）とする
非線形変換をすることを特徴とする請求の範囲第１項又
は第２項記載のデータ変換装置。
【請求項４】上記第１又は第２の副変換処理部は、その副変換処理部（221）へのＡ入力データを任意の桁
数で分けてA1入力データとA2入力データとし、かつ鍵パ
ラメータも任意の桁数で分けて第１の分割鍵パラメータ
ないし第ｎの分割鍵パラメータとし、上記Ａ入力データを分けたA1入力データを第１の分割鍵
パラメータで非線形変換し、該非線形変換された出力デ
ータを第１のA2内部中間データとして出力し、上記A1入
力データとA2入力データとの排他的論理和を第１のA1内
部中間データとして出力する第１の内部副変換処理部
と、上記第１の内部副変換処理部の第１のA1内部中間データ
をA1入力データとして第２の分割鍵パラメータで非線形
変換して第２のA2内部中間データとして出力し、上記第
１のA1内部中間データと第１のA2内部中間データをA1入
力データとA2入力データとして排他的論理和をとり第２
のA1内部中間データとして出力する第２の内部副変換処
理部とを備え、上記第１の内部副変換処理部を１段とし、上記第２の内
部副変換処理部を次の１段として交互にｎ段接続して、
第１から第ｎの内部副変換処理部を形成し、第１から第
ｎの内部副変換処理部に対して第１から第ｎの分割鍵パ
ラメータをそれぞれ入力させて非線形変換を行い、最終
段のA1内部中間データとA2内部中間データを合わせて変
換結果とする非線形変換することを特徴とする請求の範
囲第１項又は第２項記載のデータ変換装置。
【請求項５】任意の２つのＡ入力データ（101）とＢ入
力データ（102）に対し、上記Ｂ入力データ（102）を第
１の鍵パラメータ（111）で非線形変換し、該非線形変
換された変換結果（451）と上記Ａ入力データ（101）と
の排他的論理和をＢ中間データ（462）として出力し、
かつ、上記Ｂ入力データ（102）をＡ中間データ（461）
として出力する副変換処理部（421）を備え、上記Ａ中間データとＢ中間データをＡ入力データとＢ入
力データとして各鍵パラメータによる副変換処理部を必
要段数接続する構成とし、最終段のＡ中間データとＢ中
間データを合わせて変換後の出力データとするデータ変
換装置であって、各副変換処理部（421）は、その副変換処理部へのＢ入力データを任意の桁数で分け
てB1入力データ（501）とB2入力データ（502）とし、か
つ、鍵パラメータ（111）も任意の桁数で分けて第１の
分割鍵パラメータないし第ｎの分割鍵パラメータ（511
〜513）とし、上記Ｂ入力データ（102）を分けたB1入力データ（501）
を第１の分割鍵パラメータ（511）で第１の非線形変換
し、該第１の非線形変換された出力データと上記B2入力
データ（502）との排他的論理和を第１のB2内部中間デ
ータ（506）として出力し、上記B2入力データ（502）を
第１のB1内部中間データ（505）として出力する第１の
内部副変換処理部（521）と、上記第１の内部副変換処理部（521）の第１のB1内部中
間データ（505）をB1入力データとして第２の分割鍵パ
ラメータ（512）で非線形変換し、該非線形変換された
出力データと上記第１のB2内部中間データ（506）をB2
入力データとして、該B2入力データとの排他的論理和を
第２のB2内部中間データ（508）として出力し、上記第
１のB2内部中間データ（506）を第２のB1内部中間デー
タ（507）として出力する第２の内部副変換処理部（52
2）とを備え、上記第１の内部副変換処理部を１段とし、上記第２の内
部副変換処理部を次の１段として交互にｎ段接続して、
第１から第ｎの内部副変換処理部を形成し、第１から第
ｎの内部副変換処理部に対して第１から第ｎの分割鍵パ
ラメータをそれぞれ入力させて非線形変換を行い、最終
段のB1内部中間データ（503）とB2内部中間データ（50
4）を合わせて非線形変換後の変換結果（451）とするよ
うにしたデータ変換装置。
【請求項６】各内部副変換処理部での排他的論理和の演
算を実行する位置を変えて、B1入力データに非線形変換
を施してB2内部中間データ出力とし、かつ、B2入力デー
タとB1入力データとの排他的論理和をB1内部中間データ
として出力する構成としたことを特徴とする請求の範囲
第５項記載のデータ変換装置。
【請求項７】上記データ変換装置が入力するＡ入力デー
タとＢ入力データは、桁数が等しいこと、及び、各Ａ中
間データとＢ中間データは、桁数が等しいことを特徴と
する請求の範囲第１項又は第２項又は第５項記載のデー
タ変換装置。
【請求項８】ＡデータとＢデータ（ＡとＢ）を入力し、
鍵パラメータ（111〜114）を用いて非線形変換処理し、
非線形変換処理されたＡデータとＢデータ（ＡとＢ）を
出力するデータ変換装置において、Ａデータ（Ａ）を鍵パラメータを用いて非線形変換処理
し非線形変換処理したデータを出力する非線形変換回路
（131〜134）と、非線形変換処理したデータとＢデータ
（Ｂ）とを入力して排他的論理和演算する排他的論理和
回路（141〜144）とを有する副変換処理部（121〜124）
を、第１の副変換処理部（121）及び第２の副変換処理
部（122）として、交互に複数段接続し、第１の副変換処理部（121）が、第１の副変換処理部（1
21）に入力されるＢデータ（Ｂ）を、第２の副変換処理
部（122）が入力するＡデータ（Ａ）として出力し、第
１の副変換処理部（121）の排他的論理和回路（141）か
ら出力されるデータを第２の副変換処理部（122）が入
力するＢデータ（Ｂ）として出力することにより、第１の副変換処理部（121）の非線形変換回路（131）の
非線形変換処理の終了以前に、第２の副変換処理部（12
2）の非線形変換回路（132）の非線形変換処理を開始す
るとともに、第２の副変換処理部（122）が、第２の副変換処理部（1
22）に入力されるＢデータ（Ｂ）を、次段の第１の副変
換処理部（123）が入力するＡデータ（Ａ）として出力
し、第２の副変換処理部（122）の排他的論理和回路（1
42）から出力されるデータを次段の第１の副変換処理部
（123）が入力するＢデータ（Ｂ）として出力すること
を特徴とするデータ変換装置。
【請求項９】ＡデータとＢデータ（ＡとＢ）を入力し、
鍵パラメータ（111〜114）を用いて非線形変換処理し、
非線形変換処理されたＡデータとＢデータ（ＡとＢ）を
出力するデータ変換装置において、Ａデータ（Ａ）を鍵パラメータを用いて非線形変換処理
し非線形変換処理したデータを出力する非線形変換回路
（132〜135）と、非線形変換処理していないＡデータ
（Ａ）とＢデータ（Ｂ）とを入力し、非線形変換回路
（132〜135）の非線形変換処理に要する時間より短時間
でＡデータとＢデータ（ＡとＢ）を排他的論理和演算す
る排他的論理和回路（141〜144）とを有する副変換処理
部（161〜164）を、第１の副変換処理部（161）及び第
２の副変換処理部（162）として、交互に複数段接続
し、第１の副変換処理部（161）が、第１の副変換処理部（1
61）の排他的論理和回路（141）から出力されるデータ
を、第２の副変換処理部（162）が入力するＡデータ
（Ａ）として出力し、第１の副変換処理部（161）の非
線形変換回路（132）から出力される非線形変換処理し
たデータを第２の副変換処理部（162）が入力するＢデ
ータ（Ｂ）として出力することにより、第１の副変換処理部（161）の非線形変換回路（132）の
非線形変換処理の終了以前に、第２の副変換処理部（16
2）の非線形変換回路（133）の非線形変換処理を開始す
るとともに、第２の副変換処理部（162）が、第２の副変換処理部（1
62）の排他的論理和回路（142）から出力されるデータ
を、次段の第１の副変換処理部（163）が入力するＡデ
ータ（Ａ）として出力し、第２の副変換処理部（162）
の非線形変換回路（132）から出力される非線形変換処
理したデータを次段の第１の副変換処理部（163）が入
力するＢデータ（Ｂ）として出力することを特徴とする
データ変換装置。
【請求項１０】Ａ入力データ（101）とＢ入力データ（1
02）を入力し、鍵パラメータとして第１の鍵パラメータ
から第ｎの鍵パラメータとを入力し、Ａ入力データ（10
1）とＢ入力データ（102）のデータ変換を行うデータ変
換装置において、上記Ａ入力データを第１の鍵パラメータで第１の非線形
変換をし、該第１の非線形変換された変換データと、上
記Ｂ入力データとの排他的論理和を第１のＢ中間データ
として出力し、かつ、上記Ｂ入力データを第１のＡ中間
データとして出力する第１の副変換処理部（121）と、上記第１のＡ中間データを入力し、第２の鍵パラメータ
で第２の非線形変換をし、該第２の非線形変換された変
換データと、上記第１のＢ中間データとの排他的論理和
を第２のＢ中間データとして出力し、かつ、上記第１の
Ｂ中間データを第２のＡ中間データとして出力する第２
の副変換処理部（122）とを備え、上記第１の副変換処理部（121）を１段とし、上記第２
の副変換処理部（122）を次の１段として交互にｎ段接
続して、第１から第ｎの副変換処理部を形成し、第１か
ら第ｎの副変換処理部に対して第１から第ｎの鍵パラメ
ータをそれぞれ入力させて非線形変換を行い、第ｎの副
変換処理部から出力されるＡ中間データとＢ中間データ
を、データ変換されたＡデータとＢデータとして出力す
ることを特徴とするデータ変換装置。
【請求項１１】Ａ入力データ（101）とＢ入力データ（1
02）を入力し、鍵パラメータとして第１の鍵パラメータ
から第ｎの鍵パラメータとを入力し、Ａ入力データ（10
1）とＢ入力データ（102）のデータ変換を行うデータ変
換装置において、上記Ａ入力データを第１の鍵パラメータで第１の非線形
変換をし、第１の非線形変換された変換データを第１の
Ｂ中間データとして出力し、かつ、上記Ｂ入力データと
上記Ａ入力データとの排他的論理和を第１のＡ中間デー
タとして出力する第１の副変換処理部（161）と、上記第１のＡ中間データを入力し、第２の鍵パラメータ
で第２の非線形変換をし、該第２の非線形変換された変
換データを第２のＢ中間データとして出力し、かつ、上
記第１の副変換処理部（161）から出力された第１のＢ
中間データを入力し、入力した第１のＢ中間データと上
記第１のＡ中間データとの排他的論理和を第２のＡ中間
データとして出力する第２の副変換処理部（162）とを
備え、上記第１の副変換処理部（161）を１段とし、上記第２
の副変換処理部（162）を次の１段として交互にｎ段接
続して、第１から第ｎの副変換処理部を形成し、第１か
ら第ｎの副変換処理部に対して第１から第ｎの鍵パラメ
ータをそれぞれ入力させて非線形変換を行い、第ｎの副
変換処理部から出力されるＡ中間データとＢ中間データ
を、データ変換されたＡデータ（103）とＢデータ（10
4）として出力することを特徴とするデータ変換装置。