JP2001209303A

JP2001209303A - データ変換装置及びデータ変換方法

Info

Publication number: JP2001209303A
Application number: JP2000377646A
Authority: JP
Inventors: Mitsuru Matsui; 充松井; Toshio Tokita; 俊雄時田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-05
Filing date: 2000-12-12
Publication date: 2001-08-03

Abstract

(57)【要約】【課題】複数の副変換処理を並列で行えるように構成
して、暗号化・復号化及びデータ拡散等のデータ変換処
理の高速化を目的とする。【解決手段】Ａ入力データ（１０１）を第１の鍵パラ
メータ（１１１）で第１の非線形変換をし、この変換結
果（１０９）とＢ入力データ（１０２）との排他的論理
和をＢ中間データ（１０６）として次段の副変換処理部
（１２２）のＢ入力データとし、Ｂ入力データ（１０
２）を次段の副変換処理部のＡ入力データとして第２の
鍵パラメータ（１１２）で第２の非線形変換をし、この
変換結果とＢ中間データ（１０６）との排他的論理和を
Ｂ中間データ（１０８）として次段の副変換処理部（１
２３）のＢ入力データとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報通信等におい
てデジタル情報を保護する入力データの暗号化と復号化
及びデータ拡散等のためのデータ変換装置とデータ変換
方法に関するものである。

【０００２】

【従来の技術】従来の暗号化のためのデータ変換方法と
しては、たとえば宮口らによるＦＥＡＬ−８アルゴリズ
ム（宮口、白石、清水「ＦＥＡＬ−８暗号アルゴリズ
ム」ＮＴＴ研究実用化報告第３９巻第４／５号，１９８
８）があった。

【０００３】図２９は、そのＦＥＡＬ−８暗号アルゴリ
ズムの一部を示している。

【０００４】図において、１００１及び１００２は２系
統の入力データ、１００３及び１００４は２系統の出力
データ、１００５，１００６，１００７，１００８は中
間データである。また、１０１１，１０１２，１０１
３，１０１４はそれぞれ第１、第２、第３、第４の鍵パ
ラメータ、１０２１，１０２２，１０２３，１０２４は
各段の副変換処理部であり、その構成要素として１０３
１，１０３２，１０３３，１０３４の非線形変換回路と
１０４１，１０４２，１０４３，１０４４の排他的論理
和回路がある。

【０００５】次に、動作について説明する。まず、入力
された２系統の入力データ１００１，１００２は、第１
段の副変換処理部１０２１に入力され、この結果新たな
２系統の中間データ１００５，１００６に変換される。
続いてこれら変換後の中間データは、第２段の副変換処
理部１０２２に入力され、この結果新たな２系統の中間
データ１００７，１００８に変換される。この操作は合
計８回行われ、第８段の副変換処理後の２系統のデータ
が最終の出力データ１００３，１００４として出力され
る。

【０００６】上記副変換処理部の動作を、第１段の副変
換処理部１０２１を例に説明する。

【０００７】副変換処理部１０２１は、２系統の入力デ
ータ１００１，１００２を入力し２系統の中間データ１
００５，１００６を出力する。第２の入力データ１００
２は、上記文献の研究実用化報告に詳述されているよう
に、非線形変換回路１０３１内で、バイト単位に分割さ
れ、鍵パラメータと排他的論理和演算が行われ、続いて
算術加算が繰り返され、最後に分割されたデータが融合
されるという非線形変換がされている。この変換後のデ
ータは、第１の入力データ１００１と排他的論理和演算
されて第１段の変換結果が得られ、第２の中間データ１
００６として出力される。また、第２の入力データ１０
０２は、そのまま第１の中間データ１００５として出力
される。

【０００８】第２段の副変換処理部１０２２では、上述
と同様なプロセスで第２段目の中間データが得られ、以
降、同様にこの例では、合計８段の処理をして出力デー
タ１００３と１００４が最終結果として得られる。

【０００９】

【発明が解決しようとする課題】従来のデータ変換装置
は、以上のように構成されており、１段の副変換処理に
含まれる非線形変換が完了した後、データを出力して、
次の段の副変換処理のための入力とできる構成となって
いた。即ち、各副変換処理は順次処理となり、処理が遅
くなるという課題があった。

【００１０】本発明は、上記の課題を解消するためにな
されたもので、複数の副変換処理を並列で行えるように
構成して、暗号化・復号化及びデータ拡散等のデータ変
換処理の高速化を目的とする。

【００１１】

【課題を解決するための手段】本発明に係るデータ変換
装置は、任意の２つのＡ入力データとＢ入力データに対
し、このＡ入力データを第１の鍵パラメータで第１の非
線形変換をし、この第１の非線形変換された出力データ
とＢ入力データとの排他的論理和をＢ中間データとして
出力し、上記Ｂ入力データをそのままＡ中間データとし
て出力する構成と、上記Ａ中間データを第２の鍵パラメ
ータで第２の非線形変換をし、この第２の非線形変換さ
れた出力データとＢ中間データとの排他的論理和を次の
Ｂ中間データとして出力し、上記Ｂ中間データをそのま
ま次のＡ中間データとして出力する構成を備え、上記の
構成を縦続接続して、最終のＡ中間データとＢ中間デー
タを変換後の出力データとする。

【００１２】また更に、基本構成において、第１の非線
形変換の入力側から第２の非線形変換の入力側までに存
在する第１の非線形変換回路と排他的論理和回路を第１
の副変換処理部とし、第２の非線形変換の入力側から次
の第１の非線形変換の入力側までに存在する第２の非線
形変換回路と排他的論理和回路を第２の副変換処理部と
するか、或いは、第１の非線形変換の出力側から第２の
非線形変換の出力側までに存在する排他的論理和回路と
第２の非線形変換回路を第１の副変換処理部とし、第２
の非線形変換の出力側から次の第１の非線形変換の出力
側までに存在する排他的論理和回路と第１の非線形変換
回路を第２の副変換処理部とし、これらの第１の副変換
処理部と、第２の副変換処理部とを交互に必要段数接続
し、最終段は第１又は第２いずれかの副変換処理部から
出力されるＡ中間データとＢ中間データを変換後の出力
データとする。

【００１３】また、上記基本構成に加えて更に、各副変
換処理部中の非線形変換回路として、基本構成のデータ
変換装置の構成を入れ子構造として用いる。

【００１４】本発明に係るデータ変換方法は、任意の２
つのＡ入力データとＢ入力データに対し、このＢ入力デ
ータをそのまま第１のＡ中間データとして出力する第１
ステップと、Ａ入力データを第１の鍵パラメータで非線
形変換し、この非線形変換後の出力データとＢ入力デー
タとの排他的論理和をとり第１のＢ中間データとして出
力する第２ステップと、第１のＢ中間データを入力し、
そのまま第２のＡ中間データとして出力する第３ステッ
プと、第１のＡ中間データを入力して第２の鍵パラメー
タで非線形変換し、この非線形変換後の出力データと、
第１のＢ中間データとの排他的論理和をとり、第２のＢ
中間データとして出力する第４ステップとを備え、これ
ら第１から第４ステップを繰り返し、最後は第２又は第
４ステップで終えるようにし、最終のＡ中間データとＢ
中間データを変換データとする。

【００１５】又は非線形変換と排他的論理和の演算順序
を変え、上記方法と等価なステップを備える。

【００１６】また更に、基本構成に加えて、第１の非線
形変換の入力側から第２の非線形変換の入力側までに存
在する第１の非線形変換回路と排他的論理和回路を第１
の副変換処理部とし、第２の非線形変換の入力側から次
の第１の非線形変換の入力側までに存在する第２の非線
形変換回路と排他的論理和回路を第２の副変換処理部と
するか、又は第１の非線形変換の出力側から第２の非線
形変換の出力側までに存在する排他的論理和回路と第２
の非線形変換回路を第１の副変換処理部とし、第２の非
線形変換の出力側から次の第１の非線形変換の出力側ま
でに存在する排他的論理和回路と第１の非線形変換回路
を第２の副変換処理部とし、第１の副変換処理部と、第
２の副変換処理部とを交互に必要段数接続し、最初の第
１の副変換処理部の入力側にデータ選択部を付加し、ま
た、最後の第１と第２のいずれかの副変換処理部の出力
側にデータ保持部を付加し、最初に任意の２つのＡ入力
データとＢ入力データを上記データ選択部で選択入力
し、選択入力が終わると次回以降は、上記データ保持部
の出力を選択入力するよう帰還接続をして変換処理を
し、最終回は第１又は第２いずれかの副変換処理部から
出力されてデータ保持部に保持されて出力されるＡ中間
データとＢ中間データを変換後の出力データとする。

【００１７】また更に、基本構成に加えて、任意の２つ
のＡ入力データとＢ入力データの桁数を同じとし、ま
た、第１の非線形変換の入力側から第２の非線形変換の
入力側までに存在する第１の非線形変換回路と排他的論
理和回路か又は第２の非線形変換の出力側から次の第１
の非線形変換の出力側までに存在する第２の非線形変換
回路と排他的論理和回路を副変換処理部とし、副変換処
理部を必要段数接続し、最初の副変換処理部のＡ，Ｂ各
入力側にデータ選択部を付加し、また、最後の副変換処
理部のＡ，Ｂ各出力側にデータ保持部を付加し、最初に
Ａ入力データとＢ入力データを上記データ選択部で選択
入力し、選択入力が終わると次回以降は、データ保持部
の出力を選択入力するよう帰還接続をして変換処理を
し、最終回はデータ保持部から出力されるＡ中間データ
とＢ中間データを変換後の出力とする。

【００１８】また更に、第１又は第２の非線形変換に際
しては、その副変換処理部へのＡ入力データを任意の桁
数で分けてＡ１入力データとＡ２入力データとし、ま
た、鍵パラメータも任意の桁数で分けて第１の分割鍵パ
ラメータないし第ｎの分割鍵パラメータとし、Ａ入力デ
ータを分けたＡ１入力データを第１の分割鍵パラメータ
で内部非線形変換し、内部非線形変換された出力データ
とＡ２入力データとの排他的論理和を第１のＡ２内部中
間データとして出力し、Ａ２入力データをそのまま第１
のＡ１内部中間データとして出力する第１の内部副変換
処理部と、第１の内部副変換処理部の第１のＡ１内部中
間データをＡ１入力データとして第２の分割鍵パラメー
タで内部非線形変換し、内部非線形変換された出力デー
タと第１のＡ２内部中間データをＡ２入力データとして
Ａ２入力データとの排他的論理和を第２のＡ２内部中間
データとして出力し、第１のＡ２内部中間データをその
まま第２のＡ１内部中間データとして出力する第２の内
部副変換処理部と、第１の内部副変換処理部と、第２の
内部副変換処理部とを交互にｎ段接続し、最初の第１の
内部副変換処理部の入力側に内部データ選択部を付加
し、また、最後の第１と第２のいずれかの内部副変換処
理部の出力側に内部データ保持部を付加し、最初にＡ１
入力データとＡ２入力データを内部データ選択部で選択
入力し、選択入力が終わると次回以降は上記内部データ
保持部の出力を選択入力するよう帰還接続をして内部変
換処理をし、最終回は内部データ保持部から出力される
Ａ１中間データとＡ２中間データを合わせて変換後のＡ
出力データとする非線形変換を行うようにする。

【００１９】また更に、各副変換処理部中の非線形変換
に際しては、その副変換処理部へのＡ入力データを任意
の桁数で分けてＡ１入力データとＡ２入力データとし、
また、鍵パラメータも任意の桁数で分けて第１の分割鍵
パラメータないし第ｎの分割鍵パラメータとし、Ａ入力
データを分けたＡ１入力データを第１の分割鍵パラメー
タで内部非線形変換し、内部非線形変換された出力デー
タを第１のＡ２内部中間データとして出力し、Ａ１入力
データとＡ２入力データとの排他的論理和を第１のＡ１
内部中間データとして出力する第１の内部副変換処理部
と、第１の内部副変換処理部の第１のＡ１内部中間デー
タをＡ１入力データとして第２の分割鍵パラメータで内
部非線形変換して第２のＡ２内部中間データとして出力
し、第１のＡ１内部中間データとＡ２内部中間データを
Ａ１入力データとＡ２入力データとして排他的論理和を
とり第２のＡ１内部中間データとして出力する第２の内
部副変換処理部と、第１の内部副変換処理部と、第２の
内部副変換処理部とを交互にｎ段接続し、最初の第１の
内部副変換処理部の各入力側に内部データ選択部を付加
し、また、最後の第１と第２のいずれかの内部副変換処
理部の出力側に内部データ保持部を付加し、最初にＡ１
入力データとＡ２入力データを内部データ選択部で選択
入力し、選択入力が終わると次回以降は、内部データ保
持部の出力を選択入力するよう帰還接続をして内部変換
処理をし、最終回は内部データ保持部の出力のＡ１中間
データとＡ２中間データを合わせて変換後のＡ出力デー
タとする非線形変換を行う。

【００２０】また、上記又は上々記の各副変換処理部中
の非線形変換へのＡ入力データの分け方が等しい桁長と
なる場合、第１の内部副変換処理部のみを必要段数接続
する。

【００２１】また更に、第１の内部副変換処理部と、第
２の内部副変換処理部とを交互に必要段数接続し、最初
の第１の内部副変換処理部の入力側に内部データ選択部
を付加し、また、最後の第１と第２のいずれかの内部副
変換処理部の出力側に内部データ保持部を付加し、最初
にＢ１入力データとＢ２入力データを内部データ選択部
で選択入力し、選択入力が終わると次回以降は、内部デ
ータ保持部の出力を選択入力するよう帰還接続をして内
部変換処理をし、最終回は内部データ保持部から出力さ
れるＢ１中間データとＢ２中間データを合わせて変換後
のＢ出力データとする。

【００２２】また、上記各副変換処理部中の内部副変換
処理部へのＢ入力データの分け方が等しい桁長となる場
合、第１の内部副変換処理部のみを必要段数接続する。

【００２３】また、各鍵パラメータによる副変換処理部
を偶数段接続する構成とし、最初の副変換処理部の入力
側にデータ選択部を付加し、また、最後の副変換処理部
の出力側にデータ保持部を付加し、また、鍵パラメータ
供給部を付加する。最初に、任意の２つのＡ入力データ
とＢ入力データを上記データ選択部で選択し、該選択入
力が終わると次回以降は、上記データ保持部の出力を選
択入力するよう帰還接続をして必要な回数だけ繰り返し
変換処理をし、その際、鍵パラメータ供給部は繰り返し
変換処理に対応して各副変換処理部へ鍵パラメータを供
給し、最終回は上記データ保持部から出力されるＡ中間
データとＢ中間データを変換後の出力データとする。

【００２４】また、非線形変換回路として少なくともそ
のどれかにガロア体上のＸのｎ乗回路を用いる。

【００２５】また更に、ガロア体上の元Ｘのｎ乗回路
を、正規基底で構成する。

【００２６】また、非線形変換回路の少なくとも一部に
ＲｅａｄＯｎｌｙＭｅｍｏｒｙを用いる。

【００２７】また、非線形変換回路の少なくとも一部に
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙを用いる。

【００２８】また、非線形変換回路の少なくとも一部に
ＬｏｇｉｃＣｉｒｃｉｕｔを用いる。

【００２９】また更に、２つの排他的論理和と、論理積
又は論理和からなる２つの論理演算回路を、データ変換
部として、第１の副変換部のＡ入力とＢ入力のいずれか
又は各入力側に付加し、Ａ入力又はＢ入力を更に任意の
桁長の２つのＡＡデータとＡＢデータに分け、鍵パラメ
ータを対応するＡ変換鍵パラメータとＢ変換鍵パラメー
タに分け、ＡＡデータとＡ変換鍵パラメータとの第１の
論理積又は論理和をとり、第１の論理積／論理和された
出力データと上記ＡＢデータとの第１の排他的論理和を
とり、第１の排他的論理和出力をＡＢデータ変換後の出
力データとし、第１の排他的論理和出力と、Ｂ変換鍵パ
ラメータとの第２の論理積又は論理和をとり、該第２の
論理積／論理和された出力データと上記ＡＡデータとの
第２の排他的論理和をとり、第２の排他的論理和出力を
ＡＡデータ変換後の出力データとし、ＡＡデータ変換後
の出力データとＡＢデータ変換後の出力データを合わせ
てＡ入力データ又はＢ入力データとして後段に出力す
る。

【００３０】

【発明の実施の形態】実施の形態１．情報処理のデータ
の秘密性や通信内容の当事者間の秘密性を保つ目的で、
暗号化及びその復号化技術が注目されている。これら暗
号化、復号化のデータ変換に際しては、データ変換の処
理の高速性を得ることと、他者に暗号を解読される危険
性を低くすることが重要である。

【００３１】暗号化には、入力データを鍵パラメータで
非線形変換する技術が知られている。また、暗号の強さ
を表す尺度として、いわゆる差分確率という概念があ
り、この差分確率の値が小さいほど強い暗号といえる。
文献１として、ＫａｉｓａＮｙｂｅｒｇ，Ｌａｒｓ
ＲａｍｋｉｌｄｅＫｎｕｄｓｅｎ，Ｐｒｏｖａｂ
ｌｅＳｅｃｕｒｉｔｙＡｇａｉｎｓｔＤｉｆｆｅ
ｒｅｎｔｉａｌＣｒｙｐｔａｎａｌｙｓｉｓ，Ｊｏ
ｕｒｎａｌｏｆＣｒｙｐｔｏｌｏｇｙｖｏｌ．８
Ｎｏ．１（１９９５）によると、複数の副変換処理
をつなげて暗号化を行う場合、各副変換処理における非
線形変換の差分確率をｐとすれば、以下のことが成立す
ることが示されている。

【００３２】（１）非線形変換を入力データと出力デー
タが１対１に定まる方式で実行すると、副変換処理が３
段以上あれば、全体の差分確率は２ｐ²以下である。

【００３３】ここで、入力データと出力データが１対１
で定まるという意味は、例えば、０〜２５５のいずれか
の値をとる入力データＸに対して、０〜２５５のいずれ
かの値をとる出力データＹが出力される場合、入力デー
タＸのある値と出力データＹのある値が１対１に対応し
て対になっていることをいう。たとえば、入力データＸ
の値が８の時、出力データＹの値として必ず１２５が出
力されるような場合のことをいう。

【００３４】図２９に示したタイプのアルゴリズムで、
非線形変換回路１０３１，１０３２，１０３３の３つの
非線形変換の差分確率がそれぞれｐであるなら、図２９
に示したタイプのアルゴリズム全体の差分確率は２ｐ²
以下となる。

【００３５】従来例のＦＥＡＬアルゴリズムは、図２９
に示したタイプのアルゴリズムであるが、実はＦＥＡＬ
の各副変換処理における非線形変換の差分確率ｐは１な
ので、上の論議をあてはめてもアルゴリズム全体の差分
確率は２以下という結論が得られるだけで、暗号強度に
関する証明は何もできない。

【００３６】ところで、図２は、従来から知られている
非線形変換回路の例を示す図である。

【００３７】図において、１５１は非線形変換回路中の
排他的論理和回路、１５２は同じくガロア体逆元回路で
ある。ただし、０入力に対しては０を出力するものであ
る。また、ｎは入出力ビットサイズを表している。非線
形変換回路として図２の構成を用いた場合は、その構成
から差分確率ｐ＝２／２ⁿ（ｎが奇数の場合）、ｐ＝４
／２ⁿ（ｎが偶数の場合）となることが知られている。

【００３８】しかし、図２のガロア体逆元回路１５２
は、入力データのサイズが大きいと規模が大きくなって
しまうという欠点がある。

【００３９】本発明によれば、以下に述べる構成によっ
ても上記（１）の記述が成立することが、文献２とし
て、「ブロック暗号の差分解読法と線形解読法にたいす
る証明可能安全性について」（松井充、第１８回情報理
論とその応用シンポジウム予稿集、１９９５年１０月２
４日〜２７日）により確かめられている。また、文献２
によると、本発明では、たとえ非線形変換として、図２
９記載のものと同じものを用いたとしても、（１）の２
ｐ²をｐ²にすることができるので、暗号の強さが更に強
くなる。

【００４０】本実施の形態では、差分確率ｐの値が小さ
いと評価ができる副変換処理部を使用して、しかもデー
タ変換が高速で行えるデータ変換装置を説明する。

【００４１】図１は、本実施の形態におけるデータ変換
装置の構成を示す図である。

【００４２】図において、１０１，１０２はそれぞれＡ
入力データ、Ｂ入力データであり、１０３，１０４は最
終段のＡ出力データ、Ｂ出力データで、この両者がデー
タ変換の出力データとなる。１０５ないし１０８は中間
データ、１１１ないし１１４は暗号化のための鍵パラメ
ータである。１２１ないし１２４は第１段から第ｎ段の
副変換処理部、その中に含まれる１３１ないし１３４は
第１段から第ｎ段の非線形変換回路、１４１ないし１４
４は排他的論理和回路である。

【００４３】次に、上記構成のデータ変換装置の動作を
説明する。ここでは、２つの入力データの長さが等しい
場合について説明する。なお、データ変換の処理で時間
がかかるのは非線形変換であり、排他的論理和演算の時
間はそれに比較すると無視できる。

【００４４】図１において、一方のＡ入力データ１０１
は、第１の鍵パラメータ１１１により、図２に示す排他
的論理和回路１５１とガロア体逆元回路１５２とで第１
の非線形変換を受ける。この変換結果１０９が、他方の
Ｂ入力データ１０２と排他的論理和演算を受けて、次段
へのＢ中間データ１０６が得られる（Ｓ２）。一方、Ｂ
入力データ１０２は、そのまま第１段のＡ中間データ１
０５となり、次段への入力となる（Ｓ１）。Ａ中間デー
タ１０５は、第２の非線形変換を受け、Ｂ中間データ１
０６と排他的論理和演算を受ける。その結果、Ｂ中間デ
ータ１０８が得られる（Ｓ４）。Ｂ中間データ１０６
は、そのまま、次段へのＡ中間データ１０７となる（Ｓ
３）。この手順によると、時間的に第１の非線形変換と
並行して第２の非線形変換回路１３２で演算が行われ
る。

【００４５】こうして、奇数段と偶数段の副変換処理部
において、ほぼ並行して非線形変換が行われ、高速のデ
ータ変換ができる。

【００４６】上記の実施の形態では２つの入力データの
長さが等しい場合を説明したが、Ａ入力データの長さｎ
₁ビットとＢ入力データの長さｎ₂ビットが異なる場合
（ｎ₁＞ｎ₂）は、以下のことが成立する。

【００４７】（２）非線形変換を入力データと出力デー
タが１対１に定まる方式で行うと、副変換処理が３段以
上あれば、全体の差分確率はｐ²以下である。

【００４８】従って、図１の構成で２つの入力データの
長さを変えた構成をしても、各副変換処理部の差分確率
ｐは変わらないが、全体の差分確率の値がｐ²以下であ
るということが判ったデータ変換装置を構成することが
できる。この場合、排他的論理和回路への入力は、Ａ入
力データとＢ入力データとの長さが異なるために、長い
データに対してははみ出た部分（ｎ₁−ｎ₂ビットの部
分）に対しては排他的論理和演算をせずに、短いデータ
と同じ長さの部分（ｎ₂ビット）のみを短いデータと排
他的論理和演算する。又は、短いデータに対しては長い
データに比べて不足する部分（ｎ₁−ｎ₂ビットの部分）
に定数を埋めるなどして、長いデータと等長にして排他
的論理和演算をする工夫がなされる。また、Ａ入力デー
タとＢ入力データの長さが異なる場合、鍵パラメータも
その長さに対応して適切な鍵パラメータを供給する。

【００４９】なお、本実施の形態では、ハードウェア構
成を説明したが、非線形変換及び排他的論理和演算をソ
フトウェアで行っても、奇数段相当の演算と、偶数段相
当の演算を並行して処理でき、同様の効果が得られる。

【００５０】実施の形態２．本発明の趣旨である高速非
線形変換の他の構成例を説明する。

【００５１】本実施の形態では、各副変換処理部中の排
他的論理和の位置を変えている。図３は、その構成を示
すブロック図であり、図において、１６１ないし１６４
はそれぞれ第１ないし第４の副変換処理部である。鍵パ
ラメータ１１１ないし１１４、非線形変換回路１３２な
いし１３５、排他的論理和回路１４１ないし１４４は実
施の形態１における図１の構成要素と同等のものであ
る。副変換処理部１６１ないし１６４は、内部接続が図
１の副変換処理部１２１ないし１２４とは異なってい
る。

【００５２】この接続によっても、実施の形態１と同
様、全体の差分確率はｐ²以下とでき、全体の差分確率
が（１）で述べた２ｐ²より小さな強い暗号を生成する
ことができる。

【００５３】第１の副変換処理部１６１では、Ａ入力デ
ータ１０１とＢ入力データ１０２に対し、Ａ入力データ
１０１を第１の鍵パラメータ１１１で非線形変換し、こ
の非線形変換回路１３２で非線形変換された出力データ
を、第１段のＢ中間データ１０６として出力する（Ｓ１
２）。また、排他的論理和回路１４１でＡ入力データ１
０１とＢ入力データ１０２の排他的論理和を得、これを
第１段のＡ中間データ１０５として出力する（Ｓ１
１）。

【００５４】第２の副変換処理部１６２では、第１の副
変換処理部１６１から出力されるＡ中間データ１０５を
一方の入力として、第２の鍵パラメータ１１２で非線形
変換し、この非線形変換回路１３３で非線形変換された
出力データを、第２段のＢ中間データ１０８として出力
する（Ｓ１４）。また、第１段のＡ中間データ１０５と
Ｂ中間データ１０６を、それぞれ入力として排他的論理
和回路１４２で演算を行い、第２段のＡ中間データ１０
７として出力する（Ｓ１３）。

【００５５】以後、上記の第１と第２の副変換処理部が
交互に接続される。最終は、第１又は第２のどちらの副
変換処理部であってもよいことは、実施の形態１と同様
である。

【００５６】この接続による動作も、実施の形態１で述
べた文献２の根拠に基づき、全体の差分確率がｐ²以下
の装置が得られる。また、非線形変換の動作の速さと排
他的論理和の動作の速さとを比べると、排他的論理和の
動作ははるかに速いので、図の接続状況から明らかなよ
うに、動作の遅い第１段と第２段の非線形変換の動作が
ほぼ並列で行わることで、装置全体の高速動作を可能に
している。

【００５７】ここで、図１に示した構成と図３に示した
構成が実質的に同一のものであることを、図４を用いて
説明する。

【００５８】図４において、１２１〜１２４は図１に示
した副変換処理部である。１６１〜１６４は図３に示し
た副変換処理部である。図４から判るように、図１と図
３に示した副変換処理部は、図４に示した回路をどのよ
うな部分で切り出したかによるものである。即ち、図１
の場合は、第１の非線形変換回路１３１の入力側から第
２の非線形変換回路１３２の入力側までの要素（第１の
非線形変換回路１３１と排他的論理和回路１４１）を、
第１の副変換処理部１２１とし、第２の非線形変換回路
１３２の入力側から次の第１の非線形変換回路１３３の
入力側までの要素（第２の非線形変換回路１３２と排他
的論理和回路１４２）を、第２の副変換処理部１２２と
している。図３の場合は、第１の非線形変換回路１３１
の出力側から第２の非線形変換回路１３２の出力側まで
の要素（排他的論理和回路１４１と第２の非線形変換回
路１３２）を、第１の副変換処理部１６１とし、第２の
非線形変換回路１３２の出力側から次の第１の非線形変
換回路１３３の出力側までの要素（排他的論理和回路１
４２と第１の非線形変換回路１３３）を、第２の副変換
処理部１６２としている。

【００５９】図５は、図１又は図３に示す構成と、実質
的に同一の構成を持つ他の例を示す図である。

【００６０】図５に示す例は、排他的論理和回路１４１
〜１４５を縦続接続したものである。排他的論理和回路
の出力データが、次の排他的論理和回路への２入力デー
タのうちの１つの入力データとなるように、縦続接続さ
れている。非線形変換回路１３１，１３３，１３５は、
縦続接続された排他的論理和回路のうち、奇数番目の排
他的論理和回路１４１，１４３，１４５に接続されてい
る。また、非線形変換回路１３２，１３４，１３６は、
偶数番目の排他的論理和回路１４２，１４４に接続され
ている。

【００６１】図５に示す構成を用いても、図１又は図３
と同じように、第１と第２の非線形変換回路１３１と１
３２又は１３３と１３４又は１３５と１３６が並行して
実行され、高速処理が可能である。

【００６２】実施の形態３．実施の形態１で述べたよう
に、図２に示す非線形変換回路は、入出力データのサイ
ズが大きいと規模が大きくなってしまう。そこで、この
実施の形態では、データ変換装置に構造を入れ子構造に
して、図２の非線形変換回路もより小さい非線形変換回
路（例えば、逆元回路）を組み合せたコンパクトな構成
を考える。

【００６３】また、従来例の文献のＦＥＡＬは、差分確
率ｐの値が大きいので、暗号の強さの評価として不十分
である。

【００６４】本実施の形態では、１つの非線形変換がよ
り小さい規模で、しかも全体の差分確率を小さくできる
非線形変換回路を説明する。

【００６５】図６は、副変換処理部とその非線形変換回
路の詳細を示す図である。

【００６６】図６において、ａは第１段の副変換処理部
を示し、２２１は外部副変換処理部、２３１はその外部
非線形変換回路である。ｂは外部非線形変換回路２３１
の詳細構成を示し、３５１はＡ入力データ１０１を２分
割する内部分割部、３０１，３０２は２分割されたＡ１
入力データ、Ａ２入力データ、３０３ないし３０８は内
部中間データ、３１１ないし３１３は鍵パラメータ１１
１を分割した分割鍵パラメータで、３５２は内部中間デ
ータ３０３と３０４を融合する内部融合部、３２１ない
し３２３は内部副変換処理部、３３１ないし３３３は内
部非線形変換回路、３４１ないし３４３は内部排他的論
理和回路である。１５８は、鍵パラメータ１１１を分割
する鍵パラメータ供給部である。

【００６７】例えば、図６のアルゴリズムの場合、内部
非線形変換回路３３１，３３２，３３３として差分確率
ｐのものを用いた場合、外部非線形変換回路２３１の差
分確率はｐ²以下である。従って、外部副変換処理部２
２１を３段以上重ねたアルゴリズムの差分確率は
（ｐ²）²＝ｐ⁴以下となる。

【００６８】また、図７は、図６のａに示す外部副変換
処理部を４段接続し、各外部副変換処理部中の非線形変
換回路として、図６のｂに示す３段の内部副変換処理部
を接続した場合の全体の副変換処理部の構成を示す図で
ある。

【００６９】図において、代表的な構成要素である各外
部副変換処理部２２１ないし２２４と、各外部非線形変
換回路２３１ないし２３４と外部副変換処理部中の排他
的論理和回路１４１ないし１４４、内部副変換処理部３
２１ないし３２３と、第１と第２の外部非線形変換回路
２３１，２３２中の内部非線形変換回路３３１ないし３
３６の番号は記載してあるが、その他の構成要素の番号
は、省略している。

【００７０】また、図８ないし図１０は、図７の構成の
データ変換装置がデータ変換を行っていく順序を時間を
追って説明する図である。

【００７１】まず、図６に示す外部非線形変換回路２３
１の動作について説明する。

【００７２】外部副変換処理部２２１へのＡ入力データ
１０１を内部分割部３５１により任意の桁数で２つに分
けて、Ａ１入力データ３０１とＡ２入力データ３０２と
し、また、鍵パラメータ１１１も鍵パラメータ供給部１
５８により任意の桁数で分けて、第１の分割鍵パラメー
タないし第ｎの分割鍵パラメータ３１１〜３１３として
供給する。第１の内部副変換処理部３２１では、上記Ａ
入力データ１０１を分けたＡ１入力データ３０１を、第
１の分割鍵パラメータ３１１で内部非線形変換し、該内
部非線形変換された出力データと上記Ａ２入力データ３
０２との排他的論理和を、第１のＡ２内部中間データ３
０６として出力し、上記Ａ２入力をそのまま第１のＡ１
内部中間データ３０５として出力する。

【００７３】第２の内部副変換処理部３２２では、上記
第１の内部副変換処理部３２１の第１のＡ１内部中間デ
ータ３０５をＡ１入力として、第２の分割鍵パラメータ
３１２で内部非線形変換する。上記第１のＡ２内部中間
データ３０６をＡ２入力データとして該Ａ２入力と内部
非線形変換された出力データとの排他的論理和を、第２
のＡ２内部中間データ３０８として出力し、上記第１の
Ａ２内部中間データ３０６をそのまま第２のＡ１内部中
間データ３０７として出力する。そして、上記第１の内
部副変換処理部と、上記第２の内部副変換処理部とを交
互にｎ段接続し、最終段のＡ１内部中間データ３０３と
Ａ２内部中間データ３０４を、内部融合部３５２により
合わせて変換結果１０９とする。

【００７４】次に、図７に示した上記構成のデータ変換
装置の動作を説明する。

【００７５】まず、最初のサイクルで、Ａ入力データ１
０１、Ｂ入力データ１０２に対して、図８に示す処理が
実行される。即ち、非線形変換が時間がかかるので、最
初のサイクルでは、外部副変換処理部２２１の内部非線
形変換回路３３１，３３２と、外部副変換処理部２２２
の内部非線形変換回路３３４，３３５でほとんどの時間
が使われる。つまり、最初のサイクルでは、図８に示す
ように、太線で示すデータが伝わり内部非線形変換回路
３３１，３３２，３３４，３３５の処理が実行される。

【００７６】次のサイクルでは、図９に示す処理が行わ
れる。即ち、第１の外部副変換処理部２２１中の内部非
線形変換回路３３３と、第２の外部副変換処理部２２２
中の内部非線形変換回路３３６と、第３の外部副変換処
理部２２３中の内部非線形変換回路３３７と、第４の外
部副変換処理部２２４中の内部非線形変換回路３９１の
処理に時間が当てられる。太い破線は、Ａ入力側のデー
タが伝わったことを示している。

【００７７】次のサイクルでは、図１０に示す処理が行
われる。即ち、第３と第４の外部副変換処理部２２３と
２２４の残りの内部非線形変換回路３３８，３３９と３
９２，３９３に処理時間が当てられる。この３サイクル
が終わると、全ての変換処理が終わることになる。これ
を従来の逐次処理方式のデータ変換と比較すると、従来
方式では前段の内部非線形変換が終わらないと次段の内
部非線形変換が始まらないため、１２サイクルを要して
いたので、この実施の形態の方式では、約４倍の高速処
理ができる。

【００７８】なお、上記実施の形態では、内部副変換処
理部中の入れ子の内部非線形変換回路３３１ないし３９
３は、実施の形態１の接続構成のものを示したが、入れ
子の非線形変換回路として実施の形態２の接続構成のも
のを用いて同様の動作をし、同様の効果がある。

【００７９】実施の形態４．この実施の形態では、回路
構成が小さな非線形変換回路を、従来の副変換処理部中
の非線形変換回路に適用した形態を説明する。

【００８０】図１１は、副変換処理部とその非線形変換
回路の詳細を示す図である。

【００８１】図１１において、ａは第１段の副変換処理
部を示し、４２１は外部副変換処理部、４３１はその外
部非線形変換回路である。図１１のｂは、外部非線形変
換回路４３１の詳細構成を示し、５５１は内部分割部、
５０１ないし５０８は入力データ、５１１ないし５１３
は鍵パラメータ１１１を分割した分割鍵パラメータで、
５５２は内部融合部、５２１ないし５２３は内部副変換
処理部、５３１ないし５３３は内部非線形変換回路、５
４１ないし５４３は排他的論理和回路である。

【００８２】図１１のアルゴリズムの場合、内部非線形
変換回路５３１，５３２，５３３として差分確率ｐのも
のを用いた場合、外部非線形変換回路４３１の差分確率
はｐ ²以下である。従って、外部副変換処理部４２１を
３段以上重ねたアルゴリズムの差分確率は２（ｐ²）²＝
２ｐ⁴以下となる。

【００８３】また、図１２は、図１１のａに示す外部副
変換処理部を２段接続し、各外部副変換処理部中の非線
形変換回路として、図１１のｂに示す３段の内部副変換
処理部を接続した場合の全体の副変換処理部の構成を示
す図と、図１２のａの構成のデータ変換装置がデータ変
換を行っていく順序を時間を追って説明する図である。

【００８４】図において、代表的な構成要素である各外
部副変換処理部４２１，４２２と、外部副変換処理部中
の排他的論理和回路４４１，４４２、内部副変換処理部
５２１，５２２，５２３と、第１と第２の内部副変換処
理部中の内部非線形変換回路５３１ないし５３６の番号
は記載してあるが、その他の構成要素の番号は省略して
ある。

【００８５】次に、上記構成のデータ変換装置の動作を
説明する。

【００８６】まず、最初のサイクルでは、図１２のｂに
示すように、Ａ入力データ１０１、Ｂ入力データ１０２
に対しては、外部副変換処理部４２１の内部非線形変換
回路５３１，５３２で時間がかかる。つまり、最初のサ
イクルでは、図１２のｂの太線で示すデータが伝わり、
内部非線形変換回路５３１，５３２の処理が実行され
る。

【００８７】次のサイクルでは、図１２のｃに示す処理
が行われる。即ち、外部副変換処理部４２１中の内部非
線形変換回路５３３と、第２の外部副変換処理部４２２
中の内部非線形変換回路５３４の処理に時間が当てられ
る。太い破線は、Ａ入力側のデータが伝わったことを示
している。

【００８８】次のサイクルでは、図１２のｄに示す処理
が行われる。即ち、第２の外部副変換処理部４２２の残
りの内部非線形変換回路５３５，５３６に処理時間が当
てられる。この３サイクルが終わると、全ての変換処理
が終わることになる。これを従来の逐次処理方式と比較
すると、従来の方式では、前段の内部非線形変換の処理
が済まないと次段の内部非線形変換の処理ができないの
で、この例では、６サイクルが必要であったのに対し、
本実施の形態の方式では、３サイクルで終わり、演算の
高速化が図れるという効果がある。

【００８９】なお、上記実施の形態では、副変換処理部
中の入れ子の非線形変換回路は、実施の形態１の接続構
成のものを示したが、入れ子の非線形変換回路として実
施の形態２の接続構成のものを用いても同様の動作を
し、同様の効果がある。

【００９０】実施の形態５．本発明のデータ変換装置の
基本構成要素である非線形変換回路を、従来の副変換処
理部中の非線形変換回路に適用した他の形態を説明す
る。

【００９１】図１３は、その構成と副変換処理部中の非
線形変換回路の詳細を示す図である。

【００９２】図１３において、ａは全体の構成を示し、
６２１ないし６２４は外部副変換処理部、６３１ないし
６３４はその外部非線形変換回路、６４１ないし６４
４、７４１ないし７４４は排他的論理和回路である。ま
た、６０１，６０２，７０１，７０２はそれぞれＡ１，
Ｂ１，Ａ２，Ｂ２入力データ、６０３，６０４，７０
３，７０４は変換後の出力データ、６０５ないし６０
８、７０５ないし７０８は中間データである。図１３の
ｂは、外部非線形変換回路６３１の詳細構成を示し、６
５１，７５１は非線形変換後の各データ、７７５ないし
７７８は内部中間データ、７１１ないし７１３は鍵パラ
メータ１１１を分割した分割鍵パラメータである。７２
１ないし７２３は内部副変換処理部、７３１ないし７３
３は内部非線形変換回路、７６１ないし７６３は排他的
論理和回路である。

【００９３】図１３に示すデータ変換装置は、任意の４
つのＡ１入力データ、Ａ２入力データとＢ１入力デー
タ、Ｂ２入力データに対し、各副変換処理に際して、上
記Ａ１入力データとＢ１入力データ間、Ａ２入力データ
とＢ２入力データ間で非線形変換と排他的論理和演算を
行い、それぞれＢ１中間データとＢ２中間データとし、
Ｂ１入力データとＢ２入力データをそのままＡ１中間デ
ータとＡ２中間データとする。

【００９４】上記構成のデータ変換装置のその他の動作
は、先の実施の形態３、実施の形態４の説明で明らかな
ので、ここでは詳細な説明は省く。実施の形態３、実施
の形態４と同様演算の高速化が図れる。

【００９５】実施の形態６．本実施の形態では、実施の
形態１における第１の副変換処理部１２１と第２の副変
換処理部１２２が交互に複数接続されて実行された処理
を、基本となる第１の副変換処理部１２１と第２の副変
換処理部１２２から構成された処理単位の繰り返し処理
で実現したものを説明する。即ち、演算処理が重ならな
い第１の副変換処理部１２１と第２の副変換処理部１２
２を１組の処理単位とし、組になった第２の副変換処理
部の出力データを保持して、この出力データを第１の副
変換処理部の入力データとして供給し、繰り返し演算を
可能にすることで、ハードウェア規模の削減を図る。

【００９６】図１４は、その構成を示すブロック図であ
り、図において、１２１，１２２は第１、第２の副変換
処理部である。１１１，１１２は第１、第２の鍵パラメ
ータである。非線形変換回路１３１ないし１３２、排他
的論理和回路１４１ないし１４２は、実施の形態１にお
ける図１の構成要素と同等のものである。１５３は制御
部、１５４は繰り返し処理部、１５６ａ，１５６ｂはデ
ータ選択部、１５７ａ，１５７ｂはデータ保持部、１５
８は鍵パラメータ供給部である。

【００９７】次に、上記構成のデータ変換装置の動作を
説明する。

【００９８】任意のＡ入力データ１０１とＢ入力データ
１０２は、まず、データ選択部１５６ａ，１５６ｂを経
由して第１の副変換処理部１２１へ入力される。次に、
Ａ中間データ１０５、Ｂ中間データ１０６は、第２の副
変換処理部１２２へ入力される。ここで、第１及び第２
の副変換処理部の動作は、実施の形態１で示したものと
同じである。ただし、第１及び第２の副変換処理部中の
非線形変換回路へは、下記の繰り返し処理に対応して第
１の副変換処理部及び第２の副変換処理部に供給される
べき鍵パラメータが、鍵パラメータ供給部１５８により
供給される。第２の副変換処理部１２２から出力される
Ａ中間データ１０７及びＢ中間データ１０８は、繰り返
し処理部１５４により、それぞれデータ保持部１５７ａ
とデータ選択部１５６ａ及びデータ保持部１５７ｂとデ
ータ選択部１５６ｂを経由して、それぞれ第１の副変換
処理部１２１へＡ入力データ及びＢ入力データとして入
力される。以降、上記の繰り返し処理の後、Ａ出力デー
タ１０３とＢ出力データ１０４が出力される。

【００９９】このように構成することで、実施の形態１
と同様の理由で高速のデータ変換ができ、かつ、副変換
処理部の数を少なくすることができ、装置規模を小さく
することができる。

【０１００】なお、上記の実施の形態では、第１の副変
換処理部１２１と第２の副変換処理部１２２の１段ずつ
を縦続接続したものを基本構成として繰り返し処理の単
位としているが、第１の副変換処理部と第２の副変換処
理部を１組にして、交互に必要な段数分縦続接続したも
のを繰り返し処理の単位にすることでも、同様の効果が
あることは明らかである。

【０１０１】図１４に示す構成は、第１の副変換処理部
と第２の副変換処理部を１組にして縦続接続しているた
め、必ず偶数段の副変換処理部により構成される。この
ように、偶数段の副変換処理部により構成する理由は、
Ａ入力データとＢ入力データのデータの桁数が異なる場
合でも、適切なデータ変換が行えるようにするためであ
る。例えば、Ａ入力データが７桁であり、Ｂ入力データ
が９桁であり、鍵パラメータ供給部１５８が７桁用の鍵
パラメータ１１１を非線形変換回路１３１に供給し、９
桁用の鍵パラメータ１１２を非線形変換回路１３２に供
給するものとする。７桁のＡ入力データ１０１は、非線
形変換回路１３１において、７桁用の鍵パラメータ１１
１により非線形変換され、７桁のＢ中間データ１０６と
なり、更に、Ａ中間データ１０７として出力される。こ
のＡ中間データ１０７は、データ保持部１５７ａとデー
タ選択部１５６ａを経由して、再びＡ入力データとな
る。このように、７桁のＡ入力データが、必ず７桁用の
鍵パラメータ１１１により、非線形変換を受けるために
は、副変換処理部を偶数段にしておく必要がある。も
し、副変換処理部が奇数段であると、非線形変換回路１
３１では、７桁のデータと９桁のデータが交互に非線形
変換されることになってしまう。

【０１０２】なお、図示しないが、鍵パラメータ供給部
１５８が副変換処理部に対して７桁用と９桁用の鍵パラ
メータを交互に供給するように制御できるなら、奇数段
の副変換処理部が縦続接続されていてもよい。

【０１０３】実施の形態７．本実施の形態では、実施の
形態２における第１の副変換処理部１６１と第２の副変
換処理部１６２が交互に複数接続されて実行された処理
を、基本となる第１の副変換処理部と第２の副変換処理
部から構成された処理単位の繰り返し処理で実現したも
のを説明する。即ち、実施の形態６で述べた帰還ループ
を設けてＡ，Ｂ中間データを、入力側のデータ選択部に
戻して繰り返し演算をさせてハードウェア規模の削減を
図る。

【０１０４】図１５は、その構成を示すブロック図であ
り、図において、１２５，１２６は第１、第２の副変換
処理部である。１１１，１１２は第１、第２の鍵パラメ
ータである。非線形変換回路１３２ないし１３３、排他
的論理和回路１４１ないし１４２は、実施の形態２にお
ける図３の構成要素と同等のものである。制御部１５
３、繰り返し処理部１５４、データ選択部１５６ａ，１
５６ｂ、データ保持部１５７ａ，１５７ｂ、鍵パラメー
タ供給部１５８は、実施の形態６における要素と同じも
のである。

【０１０５】次に、上記構成のデータ変換装置の動作を
説明する。

【０１０６】任意のＡ入力データ１０１とＢ入力データ
１０２は、まず、データ選択部１５６ａ，１５６ｂを経
由して第１の副変換処理部１２５へ入力される。次に、
Ａ中間データ１０５、Ｂ中間データ１０６は、第２の副
変換処理部１２６へ入力される。ここで、第１及び第２
の副変換処理部の動作は、実施の形態２で示したものと
同じである。ただし、第１及び第２の副変換処理部中の
非線形変換回路へは、下記の繰り返し処理に対応して第
１の副変換処理部及び第２の副変換処理部に供給される
べき鍵パラメータが、鍵パラメータ供給部１５８により
供給される。第２の副変換処理部１２６から出力される
Ａ中間データ１０７及びＢ中間データ１０８は、繰り返
し処理部１５４により、それぞれデータ保持部１５７
ａ，１５７ｂとデータ選択部１５６ａ，１５６ｂ経由
で、第１の副変換処理部１２５へＡ入力データ及びＢ入
力データとして入力される。以降、上記の繰り返し処理
の後、Ａ出力データ１０３及びＢ出力データ１０４が出
力される。

【０１０７】このように構成することで、実施の形態２
と同様の理由で高速のデータ変換ができ、かつ、副変換
処理部の数を少なくすることができ、装置規模を小さく
することができる。

【０１０８】第１の副変換処理部１２５と第２の副変換
処理部１２６の１段ずつを縦続接続したものを繰り返し
処理の単位として説明したが、第１の副変換処理部１２
５と第２の副変換処理部１２６を１組にして、交互に必
要な段数分縦続接続して繰り返し処理の単位としてもよ
いことは、先の実施の形態６と同様である。なお、詳細
な接続構成図と動作の記述は省くが、実施の形態６又は
この実施の形態７と同様に、実施の形態４又は実施の形
態５における外部副変換処理部を偶数段接続したものを
繰り返し処理の単位に置き換えたものも、高速演算性を
損なわずに、外部副変換処理部の数を小さくすることが
できる。ここで外部副変換処理部を偶数段接続したもの
を繰り返しの処理単位とする場合でも、高速演算性が損
なわれないのは、実施の形態４の動作の説明から明らか
である。

【０１０９】なお、詳細な接続構成図と動作の記述は省
くが、実施の形態６又は実施の形態７のデータ選択部と
データ保持部を組にして帰還ループを形成することを、
実施の形態３ないし実施の形態５に示した内部副変換処
理部に対して適用することもできる。即ち、図６、図１
１の外部非線形変換回路中の内部分割部３５１，５５１
内又はその後に内部データ選択部を設けてデータ入力の
切換え選択をさせ、内部融合部３５２，５５２内又はそ
の前に内部データ保持部を設けて、内部データ選択部と
の間に帰還ループを形成する。また、図１３の外部非線
形変換回路の前に、データ選択部を設けてデータ入力の
切換え選択をさせ、外部非線形変換回路の後に、データ
保持部を設けてデータ選択部との間に帰還ループを形成
する。こうすることで、高速演算性を損なわずに、内部
副変換処理部の規模を少なくできる。

【０１１０】実施の形態８．本実施の形態では、実施の
形態１における複数の副変換処理部１２１ないし１２４
による処理を、基本となる繰り返し処理単位の繰り返し
処理に置き換えたものを説明する。この実施の形態にお
いては、任意のＡ入力データ１０１とＢ入力データ１０
２とのデータ桁数が等しいものとする。Ａ入力データ１
０１とＢ入力データ１０２とのデータ桁数が等しい時
は、繰り返しのための副変換処理部の数は、必ずしも偶
数である必要がなくなり、任意の段数を縦続して帰還ル
ープを形成できる。

【０１１１】図１６は、その構成を示すブロック図であ
り、説明を簡単にするため副変換処理部が１段だけ存在
する帰還ループとしている。

【０１１２】図において、１２１は副変換処理部であ
る。第１の鍵パラメータ１１１、非線形変換回路１３
１、排他的論理和回路１４１、繰り返し処理部１５４、
データ選択部１５６ａ，１５６ｂ、データ保持部１５７
ａ，１５７ｂ、鍵パラメータ供給部１５８は、他の実施
の形態と同様の要素である。

【０１１３】次に、上記構成のデータ変換装置の動作を
説明する。

【０１１４】任意のＡ入力データ１０１とＢ入力データ
１０２は、まず、データ選択部１５６ａ，１５６ｂを経
由して副変換処理部１２１へ入力される。ここで、副変
換処理部１２１の動作は、実施の形態１で示したものと
同じである。ただし、副変換処理部中の非線形変換回路
へ供給される鍵パラメータは、鍵パラメータ供給部１５
８により下記の繰り返し処理に対応して供給される。副
変換処理部１２１から出力されるＡ中間データ１０５及
びＢ中間データ１０６は、繰り返し処理部１５４によ
り、それぞれ副変換処理部１２１へＡ入力データ及びＢ
入力データとして入力される。以降、上記の繰り返し処
理の後、Ａ出力データ１０３及びＢ出力データ１０４が
出力される。

【０１１５】このように構成することで、非線形変換回
路の数を少なくすることができ、装置規模を小さくする
ことができる。

【０１１６】なお、上記の実施の形態では、１段の副変
換処理部１２１を繰り返し処理の単位として説明した
が、複数段縦続接続してもよいことは明らかである。こ
の場合、高速性を失うことなく装置規模を小さくするこ
とができる。

【０１１７】また、副変換処理部として、実施の形態２
で示した装置の副変換処理部を用いてもよいことも明ら
かである。

【０１１８】なお、詳細な接続構成図と動作の記述は省
くが、実施の形態６又は実施の形態７と同様に、上記実
施の形態を実施の形態３ないし実施の形態５の内部副変
換処理部にも適用できることも明らかである。

【０１１９】実施の形態９．本実施の形態では、回路構
成が小さな非線形変換回路を、従来の副変換処理部中の
非線形変換回路に適用した形態を説明する。

【０１２０】図１７は、本実施の形態のデータ変換装置
の構成を示す図である。

【０１２１】図１８は、図１７における外部非線形変換
回路８３１（ないし８３８）の構成を示すブロック図で
ある。

【０１２２】図１９は、図１８における内部非線形変換
回路９３１（ないし９３３）の構成を示すブロック図で
ある。

【０１２３】ここで、鍵パラメータ８１１は、３２×３
＝９６ビットであり、鍵パラメータ８１１ａ＋鍵パラメ
ータ８１１ｂ＋鍵パラメータ８１１ｃの合計長が３２ビ
ット、鍵パラメータ８１１ｄ＋鍵パラメータ８１１ｅ＋
鍵パラメータ８１１ｆの合計長が３２ビット、鍵パラメ
ータ８１１ｇ＋鍵パラメータ８１１ｈ＋鍵パラメータ８
１１ｉの合計長が３２ビットとなっている。更に、鍵パ
ラメータ８１１ａは１６ビット、鍵パラメータ８１１ｂ
は７ビット、鍵パラメータ８１１ｃは９ビットである。

【０１２４】図２０及び図２１は、図１９における非線
形変換回路９５１及び９５２ａ，９５２ｂをＲＯＭ（Ｒ
ｅａｄＯｎｌｙＭｅｍｏｒｙ）又はＲＡＭ（Ｒａｎ
ｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）で実現する場合
の変換テーブルＳ７，Ｓ９の例である。たとえば、変換
テーブルＳ７に対して、入力データＸ＝０が入力される
と出力データＹ＝８５が出力される。また、入力データ
Ｘ＝１が入力されると出力データＹ＝９５が出力され
る。また、入力データＸ＝１２８が入力されると出力デ
ータＹ＝４２が出力される。変換テーブルＳ９の場合
も、入力データＸ＝０，１，．．．，５１１が入力され
ると出力データＹ＝３４１，３１０，．．．，１７０が
出力される。

【０１２５】ここで、上記変換テーブルＳ７は、次のよ
うに構成されている。

【０１２６】７次の既約多項式、ｘ⁷＋ｘ⁵＋ｘ⁴＋ｘ³＋
１＝０の根をαとした時に、入力の基底を正規基底
｛α，α²，α⁴，α⁸，α¹⁶，α³²，α⁶⁴｝、出力の基
底を正規基底｛α³²，α⁴，α²，α⁶⁴，α¹⁶，α，
α⁸｝とし、この基底に対してガロア体ＧＦ（２⁷）上の
元である入力Ｘに対してＸ¹⁷を表現したものに、５５ｈ
（１６進数）をＸＯＲ（排他的論理和）したものを出力
とする。この入出力を、１０進数表現したテーブルが図
２０である。ここで、入出力は、左側がＬＳＢ（最下位
ビット）とする。

【０１２７】また、上記変換テーブルＳ９は、次のよう
に構成されている。

【０１２８】９次の既約多項式、ｘ⁹＋ｘ⁸＋ｘ⁷＋ｘ⁶＋
ｘ⁴＋ｘ³＋１＝０の根をαとした時に、入力の基底を正
規基底｛α，α²，α⁴，α⁸，α¹⁶，α³²，α⁶⁴，
α¹²⁸，α ²⁵⁶｝、出力の基底を正規基底｛α⁶⁴，α，α
¹⁶，α⁸，α²⁵⁶，α²，α¹²⁸，α³ ²，α⁴｝とし、この
基底に対してガロア体ＧＦ（２⁹）上の元である入力Ｘ
に対してＸ⁵を表現したものに、１５５ｈ（１６進数）
をＸＯＲ（排他的論理和）したものを出力とする。この
入出力を、１０進数表現したテーブルが図２１である。
ここで、入出力は、左側がＬＳＢ（最下位ビット）とす
る。

【０１２９】なお、ガロア体を表現するものとして多項
式基底、正規基底などによるベクトル表現がある。

【０１３０】その典型は、多項式基底によるベクトル表
現である。多項式基底によるベクトル表現は、ＧＦ（２
^m）の原始元をαとし、ＧＦ（２^m）の任意の元を多項式
基底｛１，α，α²，・・・，α^m-1｝によるベクトル表
現で表す。

【０１３１】多項式基底の利点としては、ＧＦ（２^m）
の元どうしの加算をビット毎の加算（排他的論理和演
算）によって実現できることにある。即ち、ハードウェ
アで実現する場合、２入力の排他的論理和演算回路ｍ個
で実現することが可能となる。しかし、多項式基底によ
るベクトル表現においては、乗算は加算に比べるとハー
ドウェアで実現するのは一般に困難であり、ＲＯＭなど
で実現するのが一般的である。

【０１３２】多項式基底以外の重要な基底として、正規
基底（ｎｏｒｍａｌｂａｓｉｓ）がある。これは、ｍ
次原始多項式の根αとその共役元からなる集合で、

【０１３３】

【数１】

【０１３４】が基底となる。

【０１３５】正規基底の最大の特徴は、これを用いた
時、２乗が非常に簡単になるという点にある。ＧＦ（２
^m）の任意の元を２乗する場合、そのベクトル表現を右
に巡回シフトすることにより実現できる。これをハード
ウェアで実現する場合は、ビットの結線を結び替えるこ
とのみにより実現可能である。この特徴を利用すること
で、正規基底を用いたベクトル表現に比べ、任意の元Ｘ
に対するＸⁿ回路をより少ないハードウェア規模で実現
することが可能である。逆元（Ｘ^-1）回路も、Ｘのｎ乗
回路とみなすことができる。即ち、ガロア体ＧＦ
（２^m）の任意の元Ｘの逆元Ｘ^-1は、

【０１３６】

【数２】

【０１３７】に等しく、ｎ＝２^m−２とすればよいから
である。この例として、上記変換テーブルＳ７の入力７
ビットを｛ｉｎ０，ｉｎ１，ｉｎ２，ｉｎ３，ｉｎ４，
ｉｎ５，ｉｎ６｝、出力７ビットを｛ｏｕｔ０，ｏｕｔ
１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４，ｏｕｔ５，ｏｕｔ
６｝とした時の下位６ビット目（ｏｕｔ５）を、論理回
路で実現した例を図２２に示す。

【０１３８】図１７〜図１９に示す上記構成のデータ変
換装置の動作は、先の実施形態より明らかなので、ここ
では詳細な説明は省く。

【０１３９】実施の形態１０．回路規模をそれほど増大
させず、しかも暗号の強さを強くしたデータ変換装置を
説明する。

【０１４０】図２３は、本実施の形態のデータ変換装置
の構成図である。

【０１４１】本構成は実施の形態９の装置に、データ変
換部ＦＬ１〜ＦＬ１０を付加したものである。

【０１４２】また、図２４は、データ変換部ＦＬ１９
７１（〜ＦＬ１０９８０）の詳細構成を示した図であ
る。

【０１４３】各データ変換部ＦＬ１〜ＦＬ１０は、論理
積回路９７１ａ又は論理和回路９７１ｂと、排他的論理
和回路９７１ｃ，９７１ｄで構成される。鍵パラメータ
ＫＬ１の長さは３２ビットで、図示していない鍵パラメ
ータ供給部により鍵パラメータは、鍵パラメータＫＬ１
ａとＫＬ１ｂに分割される。例えば、鍵パラメータＫＬ
１ａが１６ビット、鍵パラメータＫＬ１ｂが１６ビット
に分割される。図中の論理積回路９７１ａ又は論理和回
路９７１ｂは、論理積回路と論理和回路とのどちらの回
路であってもよく、また、論理和回路と論理和回路の組
合せであってもよい。

【０１４４】上記構成の装置の動作を説明する。

【０１４５】２つの排他的論理和回路９７１ｃ，９７１
ｄと、２つの論理積回路又は２つの論理和回路又は１つ
の論理積回路と１つの論理和回路からなる第１と第２の
論理演算回路をデータ変換部９７１として、第１の副変
換処理部のＡ入力側とＢ入力側のいずれか又は両入力側
に付加する。

【０１４６】Ａ入力（又はＢ入力）を更に任意の桁長の
２つのＡＡデータ、ＡＢデータに分け、鍵パラメータを
対応するＡ変換鍵パラメータ９８１ａとＢ変換鍵パラメ
ータ９８１ｂに分け、第１の論理演算回路により、上記
ＡＡデータと上記Ａ変換鍵パラメータ９８１ａとの第１
の論理積又は論理和の出力をとり、排他的論理和回路９
７１ｃにより、該第１の論理積／論理和された出力デー
タと上記ＡＢデータとの第１の排他的論理和をとり、該
第１の排他的論理和された出力データをＡＢデータ変換
後の出力データとする。第２の論理演算回路により、上
記第１の排他的論理和出力とＢ変換鍵パラメータとの第
２の論理積又は論理和をとり、排他的論理和回路９７１
ｄにより、該第２の論理積／論理和された出力データと
上記ＡＡデータとの第２の排他的論理和をとり、該第２
の排他的論理和された出力データをＡＡデータ変換後の
出力データとし、上記ＡＡデータ変換後の出力データと
ＡＢデータ変換後の出力データを合わせて、Ａ出力デー
タ（又はＢ出力データ）として後段に出力する。

【０１４７】新たに設けたデータ変換部ＦＬ１〜ＦＬ１
０は、鍵パラメータの値によってその出力が変化する線
形関数であるため、差分確率を増加させることなく、差
分解読法以外の他の解読法に対する耐性を高めることが
できる。この非線形変換の動作については、既に先の実
施の形態で説明しているので、ここでは記述を省略す
る。

【０１４８】また、各データ変換部ＦＬ１〜ＦＬ１０
は、必ずしも図２３に図示した通りでなくてもよい。例
えば、データ変換部ＦＬ１，ＦＬ３，ＦＬ５，ＦＬ７，
ＦＬ９をＡ系統（図中左側）とＢ系統（図中右側）との
片系統のみに挿入してもよく、また、組になる第１と第
２の副変換処理部のうちのいずれかの副変換処理部のみ
にデータ変換部をＡ系統とＢ系統の両系統または片系統
に設けるようにしてもよい。

【０１４９】実施の形態１１．本実施の形態は、実施の
形態９及び実施の形態１０が、本発明のデータ変換装置
の基本構成要素である非線形変換回路を、従来の副変換
処理部中の非線形変換回路に入れ子の非線形変換回路と
して接続構成していたのに対して、本発明のデータ変換
装置の基本構成要素である非線形変換回路を、本発明の
データ変換装置の基本構成要素における副変換処理部中
の非線形変換回路に入れ子の非線形変換回路として接続
構成した例である。図２５に示すように、本実施の形態
は、実施の形態１０の装置の各構成要素の配置を変えた
形となっている。この動作については、先の実施の形態
の説明から明らかなので、ここでは詳細な説明は省略す
る。また、各データ変換部ＦＬ１〜ＦＬ１０の位置は、
必ずしも図示した位置でなくてもよいのは、実施の形態
１０と同じであり、同様な効果がある。

【０１５０】図２６は、実施の形態１〜１１に述べた特
徴をまとめた図である。

【０１５１】縦方向に実施の形態１，２，４，５を示
し、横方向にこれら実施の形態１，２，４，５と組み合
わされる実施の形態３，６，７，８，９，１０，１１を
示している。実施の形態１，２は、副変換処理部の特徴
を述べている。図２６において、実施の形態１において
図１に示した副変換処理部の構成をタイプ１とする。ま
た、実施の形態２において図３に示した副変換処理部の
構成をタイプ２とする。さらに、実施の形態３は副変換
処理部を入れ子にし、外部副変換処理部と内部副変換処
理部を備えたことが特徴である。また、実施の形態３の
内部副変換処理部と区別するために、この図２６では、
入れ子構造をとっていない図１及び図３の副変換処理部
を外部副変換処理部と位置づけている。図２６におい
て、組み合わせがいずれかの図に図示されている場合
は、（）内にその図番を記入している。たとえば、（図
１）はタイプ１の副変換処理部が図１に図示されている
ことを示している。また、（図６）は、実施の形態３の
外部副変換処理部がタイプ１の副変換処理部で、内部副
変換処理部もタイプ１の副変換処理部で構成された例が
図６に図示されていることを示している。また、図２６
中、｛｝内に記載された複数項目のいずれか１つの項目
が任意に選択可能であることを示している。たとえば、
実施の形態３においては、内部副変換処理部として用い
られる副変換処理部はタイプ１、タイプ２のどちらのタ
イプでもかまわないことを示している。図から判るよう
に、実施の形態１，２，４，５と実施の形態３，６，
７，８，９，１０，１１に示した特徴は、すべて組み合
わせることが可能である。また、本発明は、図２６に示
す組み合わせに限るものではなく、他の特徴と組み合わ
せて用いられる場合でもよい。また、組み合わせる場合
に限るものでなく、各実施の形態の各特徴だけで用いら
れる場合でもよい。

【０１５２】次に、この発明に係るデータ変換装置の応
用例について説明する。

【０１５３】図２７は、この発明に係るデータ変換装置
の応用例であるパーソナルコンピュータやワークステー
ションの構成を示す。

【０１５４】データ変換装置６０は、ディスプレイユニ
ット６１、キーボード６２、マウス６３、マウスパッド
６４、システムユニット６５、コンパクトディスク装置
１００を備えている。

【０１５５】この発明のデータ変換装置は、例えば、図
２７に示すように、コンパクトディスク装置１００から
データを入力し、データをシステムユニット６５に転送
し、ディスプレイユニット６１に表示するものである。
或いは、ディスプレイユニット６１に表示されたデータ
を、コンパクトディスク装置１００に出力するものであ
る。また、データを変換して図示していない回線を経由
して情報を伝送するものである。しかし、この発明に係
るデータ変換装置は、図２７に示したパーソナルコンピ
ュータやワークステーションに限る必要はなく、どのよ
うな形式であってもよい。例えば、コンパクトディスク
装置１００の代わりに、ビデオプレーヤを入力装置にし
ても構わないし、ネットワークからのデータを入力する
ようにしても構わない。また、入力するデータは、アナ
ログデータであっても構わないし、デジタルデータであ
っても構わない。

【０１５６】また、本発明のデータ変換装置は、図２７
に示すように、独立した筐体で存在しても構わないが、
図２８に示すように、プリンタ６６やスキャナ６８やフ
ァクシミリ装置６９等の周辺装置の筐体の内部に納めら
れているものでも構わない。また、その他テレビカメラ
や測定機や計算機等のシステムボードの一部分として存
在している場合であっても構わない。また、図２８には
示していないが、図２８に示した各装置をローカルエリ
アネットワークで接続し、互いに符号化した情報を伝送
する場合であっても構わない。また、ＩＳＤＮ等の広域
ネットワークを用いて符号化した情報を送受信するよう
な場合であっても構わない。

【０１５７】

【発明の効果】以上のように、この発明によるデータ変
換装置は、副変換処理部の構成を変えて入力データを部
分的に並列処理できるようにしたので、差分確率の優れ
た高速なデータ変換ができ、情報処理装置やデータ通信
装置の暗号装置等として有用である。

【０１５８】また、回路中に帰還ループを設けて同一要
素を反復利用する構成としたので、暗号化装置等の回路
規模を削減して高速処理する場合に適している。

【図面の簡単な説明】

【図１】実施の形態１のデータ変換装置の構成ブロッ
ク図。

【図２】非線形変換回路の例を示す構成図。

【図３】実施の形態２のデータ変換装置の構成ブロッ
ク図。

【図４】実施の形態１と２のデータ変換装置の同一性
を示す図。

【図５】実施の形態１と２のデータ変換装置と同一構
成の他の例を示す図。

【図６】実施の形態３のデータ変換装置の基本構成の
一部と副変換処理部中の非線形変換回路の構成を示す
図。

【図７】実施の形態３のデータ変換装置の全体の副変
換処理部の接続構成図。

【図８】図７の接続の装置のデータ変換順序を説明す
る図。

【図９】図７の接続の装置のデータ変換順序を説明す
る図。

【図１０】図７の接続の装置のデータ変換順序を説明
する図。

【図１１】実施の形態４のデータ変換装置の基本構成
の一部と副変換処理部中の非線形変換回路の構成を示す
図。

【図１２】実施の形態４のデータ変換装置の一部の副
変換処理部の接続と、そのデータ変換順序を説明する
図。

【図１３】実施の形態５のデータ変換装置の基本構成
と副変換処理部中の非線形変換回路の構成を示す図。

【図１４】実施の形態６のデータ変換装置の構成ブロ
ック図。

【図１５】実施の形態７のデータ変換装置の構成ブロ
ック図。

【図１６】実施の形態８のデータ変換装置の構成ブロ
ック図。

【図１７】実施の形態９のデータ変換装置の構成ブロ
ック図。

【図１８】実施の形態９のデータ変換装置の中の外部
非線形変換回路の構成を示す図。

【図１９】実施の形態９のデータ変換装置の中の内部
非線形変換回路中の内部非線形変換回路の構成を示す
図。

【図２０】実施の形態９のデータ変換装置における内
部非線形変換回路中の非線形要素（変換テーブル）の例
を示す図。

【図２１】実施の形態９のデータ変換装置における内
部非線形変換回路中の非線形要素（変換テーブル）の例
を示す図。

【図２２】図１９の内部非線形変換回路中の非線形処
理要素をガロア体上のＸのｎ乗回路で正規基底で構成し
た例を示す図。

【図２３】実施の形態１０のデータ変換装置の構成ブ
ロック図。

【図２４】図２３のデータ変換部の詳細構成を示す
図。

【図２５】実施の形態１１の他のデータ変換装置の構
成ブロック図。

【図２６】実施の形態１〜１１の特徴をまとめた図。

【図２７】この発明のデータ変換装置の応用例を示す
図。

【図２８】この発明のデータ変換装置の応用例を示す
図。

【図２９】従来のデータ変換装置の構成を示す図であ
る。

【符号の説明】

１２１，１２２，１２３，１２４副変換処理手段、１
３１，１３２，１３３，１３４非線形変換回路、１４
１，１４２，１４３，１４４排他的論理和、１５１
排他的論理和、１５２ガロア体逆元回路、１５３制
御手段、１５４繰り返し処理手段、１５６ａ，１５６ｂ
データ選択手段、１５７ａ，１５７ｂデータ保持手
段、１５８鍵パラメータ供給手段、１６１，１６２，
１６３，１６４副変換処理手段、２２１，２２２，２
２３，２２４副変換処理手段、２３１，２３２，２３
３，２３４非線形変換回路、３２１，３２２，３２
３，３２４内部副変換処理手段、３３１，３３２，３
３３，３３４内部非線形変換回路、３４１，３４２，
３４３，３４４排他的論理和、３５１内部分割手
段、３５２内部融合手段、４２１，４２２副変換処
理手段、４３１，４３２非線形変換回路、４４１，４
４２排他的論理和、５２１，５２２，５２３内部副変
換処理手段、５３１，５３２，５３３内部非線形変換
回路、５４１，５４２，５４３排他的論理和、５５１
内部分割手段、５５２内部融合手段、６２１，６２
２，６２３，６２４副変換処理手段、６３１，６３
２，６３３，６３４非線形変換回路、６４１，６４
２，６４３，６４４排他的論理和、７２１，７２２，
７２３内部副変換処理手段、７３１，７３２，７３３
内部非線形変換回路、７４１，７４２，７４３，７４
４排他的論理和、７６１，７６２，７６３排他的論
理和、８３１，８３２，８３３，８３４，８３５，８３
６，８３７，８３８外部非線形変換手段、８４１，８
４２，８４３，８４４，８４５，８４６，８４７，８４
８排他的論理和、９３１，９３２，９３３内部非線形
変換手段、９４１，９４２，９４３，９４４，９４５
排他的論理和、９５１Ｓ７非線形変換、９５２ａ，９
５２ｂＳ９非線形変換、９６１，９６２，９６３，９
６４排他的論理和、９７１，９７２，９７３，９７
４，９７５，９７６，９７７，９７８，９７９，９８０
データ変換部、９７１ａ，９７１ｂ論理積または論
理和、９７１ｃ，９７１ｄ排他的論理和、９９１，９
９２，９９３，９９４，９９５，９９６，９９７，９９
８排他的論理和。

Claims

【特許請求の範囲】

【請求項１】任意の２つのＡ入力データ（１０１）と
Ｂ入力データ（１０２）に対し、上記Ａ入力データを第
１の鍵パラメータ（１１１）で第１の非線形変換をし、
該第１の非線形変換された出力データと上記Ｂ入力デー
タ（１０２）との排他的論理和をＢ中間データとして出
力し、上記Ｂ入力データをそのままＡ中間データとして
出力する構成と、上記Ａ中間データを第２の鍵パラメータで第２の非線形
変換をし、該第２の非線形変換された出力データと上記
Ｂ中間データとの排他的論理和を次のＢ中間データとし
て出力し、上記Ｂ中間データをそのまま次のＡ中間デー
タとして出力する構成を備え、上記の構成を縦続接続して、最終のＡ中間データとＢ中
間データを変換後の出力データ（１０３と１０４）とす
るデータ変換装置。
【請求項２】第１の非線形変換の入力側から第２の非
線形変換の入力側までに存在する第１の非線形変換回路
（１３１）と排他的論理和回路（１４１）を第１の副変
換処理部（１２１）とし、第２の非線形変換の入力側か
ら次の第１の非線形変換の入力側までに存在する第２の
非線形変換回路（１３２）と排他的論理和回路（１４
２）を第２の副変換処理部（１２２）とする場合と、第１の非線形変換の出力側から第２の非線形変換の出力
側までに存在する排他的論理和回路（１４１）と第２の
非線形変換回路（１３２）を第１の副変換処理部（１６
１）とし、第２の非線形変換の出力側から次の第１の非
線形変換の出力側までに存在する排他的論理和回路（１
４２）と第１の非線形変換回路（１３３）を第２の副変
換処理部（１６２）とする場合とのいずれかの構成を備
え、上記第１の副変換処理部（１２１又は１６１）と、上記
第２の副変換処理部（１２２又は１６２）とを交互に必
要段数接続し、最終段は第１又は第２いずれかの副変換
処理部から出力されるＡ中間データとＢ中間データを変
換後の出力データとすることを特徴とする請求の範囲第
１項記載のデータ変換装置。
【請求項３】第１又は第２の非線形変換に際しては、
その副変換処理部（２２１）へのＡ入力データ（１０
１）を任意の桁数で分けてＡ１入力側に入力されるＡ１
入力データ（３０１）とＡ２入力側に入力されるＡ２入
力データ（３０２）とし、また、鍵パラメータ（１１
１）も任意の桁数で分けて第１の分割鍵パラメータない
し第ｎの分割鍵パラメータ（３１１〜３１３）とし、上記Ａ入力データ（１０１）を分けたＡ１入力データ
（３０１）を第１の分割鍵パラメータ（３１１）で内部
非線形変換し、該内部非線形変換された出力データと上
記Ａ２入力データ（３０２）との排他的論理和を第１の
Ａ２内部中間データ（３０６）として出力し、上記Ａ２
入力データ（３０２）をそのまま第１のＡ１内部中間デ
ータ（３０５）として出力する第１の内部副変換処理部
（３２１）と、上記第１の内部副変換処理部（３２１）の第１のＡ１内
部中間データ（３０５）をＡ１入力データとして第２の
分割鍵パラメータ（３１２）で内部非線形変換し、該内
部非線形変換された出力データと上記第１のＡ２内部中
間データ（３０６）をＡ２入力データとして該Ａ２入力
データとの排他的論理和を第２のＡ２内部中間データ
（３０８）として出力し、上記第１のＡ２内部中間デー
タ（３０６）をそのまま第２のＡ１内部中間データ（３
０７）として出力する第２の内部副変換処理部（３２
２）と、上記第１の内部副変換処理部（３２１）と、上記第２の
内部副変換処理部（３２２）とを交互にｎ段接続し、最
終段のＡ１内部中間データ（３０３）とＡ２内部中間デ
ータ（３０４）を合わせて変換結果（１０９）とする非
線形変換をすることを特徴とする請求の範囲第２項記載
のデータ変換装置。
【請求項４】各副変換処理部中の非線形変換に際して
は、その副変換処理部（２２１）へのＡ入力データを任
意の桁数で分けてＡ１入力データとＡ２入力データと
し、また鍵パラメータも任意の桁数で分けて第１の分割
鍵パラメータないし第ｎの分割鍵パラメータとし、上記Ａ入力データを分けたＡ１入力データを第１の分割
鍵パラメータで内部非線形変換し、該内部非線形変換さ
れた出力データを第１のＡ２内部中間データとして出力
し、上記Ａ１入力データとＡ２入力データとの排他的論
理和を第１のＡ１内部中間データとして出力する第１の
内部副変換処理部と、上記第１の内部副変換処理部の第１のＡ１内部中間デー
タをＡ１入力データとして第２の分割鍵パラメータで内
部非線形変換して第２のＡ２内部中間データとして出力
し、上記第１のＡ１内部中間データと第１のＡ２内部中
間データをＡ１入力データとＡ２入力データとして排他
的論理和をとり第２のＡ１内部中間データとして出力す
る第２の内部副変換処理部と、上記第１の内部副変換処理部と、上記第２の内部副変換
処理部とを交互にｎ段接続し、最終段のＡ１内部中間デ
ータとＡ２内部中間データを合わせて変換結果とする非
線形変換をすることを特徴とする請求の範囲第２項記載
のデータ変換装置。
【請求項５】任意の２つのＡ入力データ（１０１）と
Ｂ入力データ（１０２）に対し、上記Ｂ入力データ（１
０２）を第１の鍵パラメータ（１１１）で非線形変換
し、該非線形変換された変換結果（４５１）と上記Ａ入
力データ（１０１）との排他的論理和をＢ中間データ
（４６２）として出力し、また、上記Ｂ入力データ（１
０２）をそのままＡ中間データ（４６１）として出力す
る副変換処理部（４２１）を備え、上記Ａ中間データとＢ中間データをＡ入力データとＢ入
力データとして各鍵パラメータによる副変換処理部を必
要段数接続する構成とし、最終段のＡ中間データとＢ中
間データを合わせて変換後の出力データとするデータ変
換装置であって、更に、各副変換処理部（４２１）中の非線形変換に際し
ては複数の内部副変換処理部（５２１〜５２３）に分
け、該内部副変換処理部（５２１）へのＢ入力データを
任意の桁数で分けてＢ１入力データ（５０１）とＢ２入
力データ（５０２）とし、また、鍵パラメータ（１１
１）も任意の桁数で分けて第１の分割鍵パラメータない
し第ｎの分割鍵パラメータ（５１１〜５２３）とし、上記Ｂ入力データ（１０２）を分けたＢ１入力データ
（５０１）を第１の分割鍵パラメータ（５１１）で第１
の内部非線形変換し、該第１の内部非線形変換された出
力データと上記Ｂ２入力データ（５０２）との排他的論
理和を第１のＢ２内部中間データ（５０６）として出力
し、上記Ｂ２入力データ（５０２）をそのまま第１のＢ
１内部中間データ（５０５）として出力する第１の内部
副変換処理部（５２１）と、上記第１の内部副変換処理部（５２１）の第１のＢ１内
部中間データ（５０５）をＢ１入力データとして第２の
分割鍵パラメータ（５１２）で内部非線形変換し、該内
部非線形変換された出力データと上記第１のＢ２内部中
間データ（５０６）をＢ２入力データとして、該Ｂ２入
力データとの排他的論理和を第２のＢ２内部中間データ
（５０８）として出力し、上記第１のＢ２内部中間デー
タ（５０６）をそのまま第２のＢ１内部中間データ（５
０７）として出力する第２の内部副変換処理部（５２
２）と、上記第１の内部副変換処理部と、上記第２の内部副変換
処理部とを交互にｎ段接続し、最終段のＢ１内部中間デ
ータ（５０３）とＢ２内部中間データ（５０４）を合わ
せて非線形変換後の変換結果（４５１）とするようにし
たデータ変換装置。
【請求項６】各内部副変換処理部での排他的論理和の
演算を実行する位置を変えて、Ｂ１入力データに内部非
線形変換を施してＢ２内部中間データ出力とし、またＢ
２入力データとＢ１入力データとの排他的論理和をＢ１
内部中間データとして出力する構成としたことを特徴と
する請求の範囲第５項記載のデータ変換装置。
【請求項７】任意の４つのそれぞれＡ１入力データ
（６０１）、Ａ２入力データ（７０１）とＢ１入力デー
タ（６０２）、Ｂ２入力データ（７０２）に対し、各副
変換処理に際しては上記Ａ１入力データとＢ１入力デー
タ間、Ａ２入力データとＢ２入力データ間で非線形変換
と排他的論理和演算を行い、それぞれＢ１中間データ
（６０６）とＢ２中間データ（７０６）とし、Ｂ１入力
データとＢ２入力データをそのままＡ１中間データ（６
０５）とＡ２中間データ（７０５）とすることを特徴と
する請求の範囲第５項ないし請求の範囲第６項記載のデ
ータ変換装置。
【請求項８】Ａ入力データとＢ入力データ及び各Ａ中
間データとＢ中間データの分け方をＡとＢとで等しい桁
数になるよう均等に分割することを特徴とする請求の範
囲第１項又は請求の範囲第５項いずれか記載のデータ変
換装置。
【請求項９】任意の２つのＡ入力データとＢ入力デー
タに対し、Ｂ入力データをそのまま第１のＡ中間データとして出力
する第１ステップ（Ｓ１）と、上記Ａ入力データを第１の鍵パラメータで非線形変換
し、該非線形変換後の出力データと上記Ｂ入力データと
の排他的論理和をとり第１のＢ中間データとして出力す
る第２ステップ（Ｓ２）と、上記第１のＢ中間データを入力し、そのまま第２のＡ中
間データとして出力する第３ステップ（Ｓ３）と、上記第１のＡ中間データを入力して第２の鍵パラメータ
で非線形変換し、該非線形変換後の出力データと、上記
第１のＢ中間データとの排他的論理和をとり、第２のＢ
中間データとして出力する第４ステップ（Ｓ４）とを備
え、上記第１から第４ステップ（Ｓ１〜Ｓ４）を繰り返し、
最後は第２又は第４ステップで終えるようにし、また、
最終Ａ中間データとＢ中間データを変換データとするデ
ータ変換方法。
【請求項１０】任意の２つのＡ入力データとＢ入力デ
ータに対し、Ａ入力データとＢ入力データとの排他的論理和を第１の
Ａ中間データとして出力する第１ステップ（Ｓ１１）
と、上記Ａ入力データを第１の鍵パラメータで非線形変換
し、該非線形変換後の出力データを第１のＢ中間データ
として出力する第２ステップ（Ｓ１２）と、上記第１のＡ中間データと第１のＢ中間データとの排他
的論理和を第２のＡ中間データとして出力する第３ステ
ップ（Ｓ１３）と、上記第１のＡ中間データを入力して第２の鍵パラメータ
で非線形変換し、該非線形変換後の出力データを第２の
Ｂ中間データとして出力する第４ステップ（Ｓ１４）と
を備え、上記第１から第４ステップ（Ｓ１１〜Ｓ１４）を繰り返
し、最後は第２又は第４ステップで終えるようにし、ま
た、最終Ａ中間データとＢ中間データを変換データとす
るデータ変換方法。
【請求項１１】第１の非線形変換の入力側から第２の
非線形変換の入力側までに存在する第１の非線形変換回
路（１３１）と排他的論理和回路（１４１）を第１の副
変換処理部（１２１）とし、第２の非線形変換の入力側
から次の第１の非線形変換の入力側までに存在する第２
の非線形変換回路（１３２）と排他的論理和回路（１４
２）を第２の副変換処理部（１２２）とする場合と、第１の非線形変換の出力側から第２の非線形変換の出力
側までに存在する排他的論理和回路（１４１）と第２の
非線形変換回路（１３２）を第１の副変換処理部（１６
１）とし、第２の非線形変換の出力側から次の第１の非
線形変換の出力側までに存在する排他的論理和回路（１
４２）と第１の非線形変換回路（１３３）を第２の副変
換処理部（１６２）とする場合とのいずれかの構成を備
え、上記第１の副変換処理部と、上記第２の副変換処理部と
を交互に必要段数接続し、最初の第１の副変換処理部の
入力側にデータ選択部（１５６ａと１５６ｂ）を付加
し、また、最後の第１と第２のいずれかの副変換処理部
の出力側にデータ保持部（１５７ａと１５７ｂ）を付加
し、また、鍵パラメータ供給部（１５８）を付加し、最初に任意の２つのＡ入力データとＢ入力データを上記
データ選択部（１５６ａと１５６ｂ）で選択入力し、該
選択入力が終わると次回以降は上記データ保持部（１５
７ａと１５７ｂ）の出力を選択入力するよう帰還接続を
して必要な回数だけ繰り返し変換処理をし、その際、鍵
パラメータ供給部（１５８）は繰り返し変換処理に対応
して、各副変換処理部へ鍵パラメータを供給し、最終回
は上記データ保持部（１５７ａと１５７ｂ）から出力さ
れるＡ中間データとＢ中間データを変換後の出力とする
ことを特徴とする請求の範囲第１項記載のデータ変換装
置。
【請求項１２】任意の２つのＡ入力データとＢ入力デ
ータの桁数を同じとし、また、第１の非線形変換の入力
側から第２の非線形変換の入力側までに存在する第１の
非線形変換回路（１３１）と排他的論理和回路（１４
１）と、第１の非線形変換の出力側から第２の非線形変
換の出力側までに存在する排他的論理和回路（１４１）
と第２の非線形変換回路（１３２）とのいずれかを副変
換処理部とし、上記副変換処理部を必要段数接続し、最初の副変換処理
部の入力側にデータ選択部（１５６ａと１５６ｂ）を付
加し、また、最後の副変換処理部の出力側にデータ保持
部（１５７ａと１５７ｂ）を付加し、また、鍵パラメー
タ供給部（１５８）を付加し、最初にＡ入力データとＢ入力データを上記データ選択部
（１５６ａと１５６ｂ）で選択入力し、該選択入力が終
わると次回以降は、上記データ保持部（１５７ａと１５
７ｂ）の出力を選択入力するよう帰還接続をして必要な
回数だけ繰り返し変換処理をし、その際、鍵パラメータ
供給部（１５８）は繰り返し変換処理に対応して各副変
換処理部へ鍵パラメータを供給し、最終回は上記データ
保持部（１５７ａと１５７ｂ）から出力されるＡ中間デ
ータとＢ中間データを変換後の出力データとすることを
特徴とする請求の範囲第１項記載のデータ変換装置。
【請求項１３】第１又は第２の非線形変換に際して
は、その副変換処理部へのＡ入力データを任意の桁数で
分けてＡ１入力データとＡ２入力データとし、また、鍵
パラメータも任意の桁数で分けて第１の分割鍵パラメー
タないし第ｎの分割鍵パラメータとし、上記Ａ入力データを分けたＡ１入力データを第１の分割
鍵パラメータで内部非線形変換し、該内部非線形変換さ
れた出力データと上記Ａ２入力データとの排他的論理和
を第１のＡ２内部中間データとして出力し、上記Ａ２入
力データをそのまま第１のＡ１内部中間データとして出
力する第１の内部副変換処理部と、上記第１の内部副変換処理部の第１のＡ１内部中間デー
タをＡ１入力データとして第２の分割鍵パラメータで内
部非線形変換し、該内部非線形変換された出力データと
上記第１のＡ２内部中間データをＡ２入力データとし
て、該Ａ２入力データとの排他的論理和を第２のＡ２内
部中間データとして出力し、上記第１のＡ２内部中間デ
ータをそのまま第２のＡ１内部中間データとして出力す
る第２の内部副変換処理部と、上記第１の内部副変換処理部と、上記第２の内部副変換
処理部とを交互にｎ段接続し、最初の第１の内部副変換
処理部の入力側に内部データ選択部を付加し、また、最
後の第１と第２のいずれかの内部副変換処理部の出力側
に内部データ保持部を付加し、また、内部鍵パラメータ
供給部を付加し、最初にＡ１入力データとＡ２入力データを上記内部デー
タ選択部で選択入力し、該選択入力が終わると次回以降
は上記内部データ保持部の出力を選択入力するよう帰還
接続をして必要な回数だけ繰り返し内部変換処理をし、
その際、内部鍵パラメータ供給部は繰り返し内部変換処
理に対応して各内部副変換処理部へ分割鍵パラメータを
供給し、最終回は上記内部データ保持部から出力される
Ａ１中間データとＡ２中間データを合わせて変換後のＡ
出力データとする非線形変換をすることを特徴とする請
求の範囲第２項記載のデータ変換装置。
【請求項１４】各副変換処理部中の非線形変換に際し
ては、その副変換処理部へのＡ入力データを任意の桁数
で分けてＡ１入力データとＡ２入力データとし、また、
鍵パラメータも任意の桁数で分けて第１の分割鍵パラメ
ータないし第ｎの分割鍵パラメータとし、上記Ａ入力を分けたＡ１入力データを第１の分割鍵パラ
メータで内部非線形変換し、該内部非線形変換された出
力データを第１のＡ２内部中間データとして出力し、上
記Ａ１入力データとＡ２入力データとの排他的論理和を
第１のＡ１内部中間データとして出力する第１の内部副
変換処理部と、上記第１の内部副変換処理部の第１のＡ１内部中間デー
タをＡ１入力データとして第２の分割鍵パラメータで内
部非線形変換して第２のＡ２内部中間データとして出力
し、上記第１のＡ１内部中間データとＡ２内部中間デー
タをＡ１入力データとＡ２入力データとして排他的論理
和をとり第２のＡ１内部中間データとして出力する第２
の内部副変換処理部と、上記第１の内部副変換処理部と、上記第２の内部副変換
処理部とを交互にｎ段接続し、最初の第１の内部副変換
処理部の入力側に内部データ選択部を付加し、また、最
後の第１と第２のいずれかの内部副変換処理部の出力側
に内部データ保持部を付加し、また、内部鍵パラメータ
供給部を付加し、最初にＡ１入力データとＡ２入力データを上記内部デー
タ選択部で選択入力し、該選択入力が終わると次回以降
は、上記内部データ保持部の出力を選択入力するよう帰
還接続をして必要な回数だけ繰り返し内部変換処理を
し、その際、内部鍵パラメータ供給部は繰り返し内部変
換処理に対応して、各内部副変換処理部へ分割鍵パラメ
ータを供給し、最終回は上記内部データ保持部から出力
されるＡ１中間データとＡ２中間データを合わせて変換
後のＡ出力データとする非線形変換をすることを特徴と
する請求の範囲第２項記載のデータ変換装置。
【請求項１５】各副変換処理部中の非線形変換へのＡ
入力データの分け方を等しい桁数になるよう均等に分割
し、第１の内部副変換処理部のみを必要段数接続するこ
とを特徴とする請求の範囲第１３項又は請求の範囲第１
４項いずれか記載のデータ変換装置。
【請求項１６】第１の内部副変換処理部と、第２の内
部副変換処理部とを交互に必要段数接続し、最初の第１
の内部副変換処理部の入力側に内部データ選択部を付加
し、また、最後の第１と第２のいずれかの内部副変換処
理部の出力側に内部データ保持部を付加し、また、内部
鍵パラメータ供給部を付加し、最初にＢ１入力データとＢ２入力データを上記内部デー
タ選択部で選択入力し、該選択入力が終わると次回以降
は、上記内部データ保持部の出力を選択入力するよう帰
還接続をして必要な回数だけ繰り返し内部副変換処理を
し、その際、内部鍵パラメータ供給部は繰り返し内部副
変換処理に対応して各内部副変換処理部へ分割鍵パラメ
ータを供給し、最終回は上記内部データ保持部から出力
されるＢ１中間データとＢ２中間データを合わせて変換
後のＢ中間データとするようにしたことを特徴とする請
求の範囲第５項又は請求の範囲第６項いずれか記載のデ
ータ変換装置。
【請求項１７】各副変換処理部中の内部副変換処理部
へのＢ入力データの分け方を等しい桁数になるよう均等
に分割し、第１の内部副変換処理部のみを必要段数接続
することを特徴とする請求の範囲第１６項記載のデータ
変換装置。
【請求項１８】各鍵パラメータによる副変換処理部を
偶数段接続する構成とし、最初の副変換処理部の入力側にデータ選択部（１５６ａ
と１５６ｂ）を付加し、また最後の副変換処理部の出力
側にデータ保持部（１５７ａと１５７ｂ）を付加し、ま
た、鍵パラメータ供給部（１５８）を付加し、最初に、任意の２つのＡ入力データとＢ入力データを上
記データ選択部（１５６ａと１５６ｂ）で選択入力し、
該選択入力が終わると次回以降は上記データ保持部（１
５７ａと１５７ｂ）の出力を選択入力するよう帰還接続
をして必要な回数だけ繰り返し副変換処理をし、その
際、鍵パラメータ供給部（１５８）は繰り返し副変換処
理に対応して各副変換処理部へ鍵パラメータを供給し、
最終回は上記データ保持部（１５７ａと１５７ｂ）から
出力されるＡ中間データとＢ中間データを変換後の出力
データとすることを特徴とする請求の範囲第５項又は第
６項いずれか記載のデータ変換装置。
【請求項１９】非線形変換回路として、少なくともそ
のどれかにガロア体上の元Ｘのｎ乗回路を用いることを
特徴とする請求の範囲第１項又は請求の範囲第５項いず
れか記載のデータ変換装置。
【請求項２０】ガロア体上の元Ｘのｎ乗回路を、正規
基底で構成することを特徴とする請求の範囲第１９項記
載のデータ変換装置。
【請求項２１】非線形変換回路の少なくとも一部にＲ
ｅａｄＯｎｌｙＭｅｍｏｒｙを用いることを特徴とす
る請求の範囲第１項又は請求の範囲第５項いずれか記載
のデータ変換装置。
【請求項２２】非線形変換回路の少なくとも一部にＲ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙを用いること
を特徴とする請求の範囲第１項又は請求の範囲第５項い
ずれか記載のデータ変換装置。
【請求項２３】非線形変換回路の少なくとも一部にＬ
ｏｇｉｃＣｉｒｃｉｕｔを用いることを特徴とする請
求の範囲第１項又は請求の範囲第５項いずれか記載のデ
ータ変換装置。
【請求項２４】２つの排他的論理和回路（９７１ｃと
９７１ｄ）と、論理積回路と論理和回路とのいずれかか
らなる２つの論理演算回路（９７１ａと９７１ｂ）を、
データ変換部（９７１）として、第１の副変換処理部の
少なくともＡ入力側とＢ入力側のいずれか一方に付加
し、データ変換部（９７１）への入力データを任意の桁
長の２つのＡＡデータとＡＢデータに分け、鍵パラメー
タを対応するＡ変換鍵パラメータ（９８１ａ）とＢ変換
鍵パラメータ（９８１ｂ）に分け、上記ＡＡデータと、上記Ａ変換鍵パラメータ（９８１
ａ）との第１の論理演算を実行し、該第１の論理演算さ
れた出力データと上記ＡＢデータとの第１の排他的論理
和をとり、該第１の排他的論理和された出力データをＡ
Ｂデータ変換後の出力データとし、上記第１の排他的論理和された出力データと、Ｂ変換鍵
パラメータとの第２の論理演算を実行し、該第２の論理
演算された出力データと上記ＡＡデータとの第２の排他
的論理和をとり、該第２の排他的論理和された出力デー
タをＡＡデータ変換後の出力データとし、上記ＡＡデー
タ変換後の出力データとＡＢデータ変換後の出力データ
を合わせて出力することを特徴とする請求の範囲第２項
記載のデータ変換装置。
【請求項２５】第１と第２の系統のデータ（ＡとＢ）
を入力し、鍵パラメータ（１１１〜１１４）を用いて非
線形変換処理し、非線形変換処理された第１と第２の系
統のデータ（ＡとＢ）を出力するデータ変換装置におい
て、第１の系統のデータ（Ａ）を鍵パラメータを用いて非線
形変換処理する非線形変換回路（１３１〜１３４）と、第１と第２の系統のデータ（ＡとＢ）の排他的論理和を
演算する排他的論理和回路（１４１〜１４４）とを有す
る副変換処理部（１２１〜１２４、又は１６１〜１６
４）を少なくとも２つ、第１の副変換処理部（１２１又
は１６１）及び第２の副変換処理部（１２２又は１６
２）として備え、第１の副変換処理部（１２１又は１６１）から出力され
る第１と第２の系統のデータ（ＡとＢ）を第２の副変換
処理部（１２２又は１６２）の第２と第１の系統のデー
タ（ＢとＡ）として入力し、第１と第２の副変換処理部
（１２１と１２２、又は１６１と１６２）の非線形変換
回路（１３１と１３２、又は１３２と１３３）の非線形
変換処理を同時に実行することを特徴とするデータ変換
装置。
【請求項２６】上記データ変換装置は、第１と第２の
系統のデータとしてＡ入力データ（１０１）とＢ入力デ
ータ（１０２）を入力し、Ａ出力データ（１０３）とＢ
出力データ（１０４）を出力するとともに、上記第１の副変換処理部（１２１）は、上記Ａ入力デー
タを第１の鍵パラメータで第１の非線形変換をし、該第
１の非線形変換された変換データと、上記Ｂ入力データ
との排他的論理和をＢ中間データとして出力し、また、
上記Ｂ入力データをそのままＡ中間データとして出力
し、上記第２の副変換処理部（１２２）は、上記Ａ中間デー
タを入力し、第２の鍵パラメータで第２の非線形変換を
し、該第２の非線形変換された変換データと、上記Ｂ中
間データとの排他的論理和をＢ中間データとして出力
し、また、上記Ｂ中間データをそのままＡ中間データと
して出力し、上記第１の副変換処理部（１２１）と、上記第２の副変
換処理部（１２２）とを交互に接続し、第１と第２のい
ずれかの副変換処理部（１２１又は１２２）から出力さ
れるＡ中間データとＢ中間データを、Ａ出力データとＢ
出力データとして出力することを特徴とする請求の範囲
第２５項記載のデータ変換装置。
【請求項２７】上記データ変換装置は、第１と第２の
系統のデータとして、Ａ入力データ（１０１）とＢ入力
データ（１０２）を入力し、Ａ出力データ（１０３）と
Ｂ出力データ（１０４）を出力するとともに、上記第１の副変換処理部（１６１）は、上記Ａ入力デー
タを第１の鍵パラメータで第１の非線形変換をし、第１
の非線形変換された変換データをＢ中間データとして出
力し、また、上記Ｂ入力データと上記Ａ入力データとの
排他的論理和をＡ中間データとして出力し、上記第２の副変換処理部（１６２）は、上記Ａ中間デー
タを入力し、第２の鍵パラメータで第２の非線形変換を
し、該第２の非線形変換された変換データをＢ中間デー
タとして出力し、また、上記第１の副変換処理部（１６
１）から出力されたＢ中間データを入力し、入力したＢ
中間データと上記Ａ中間データとの排他的論理和をＡ中
間データとして出力し、上記第１の副変換処理部（１６１）と、上記第２の副変
換処理部（１６２）とを交互に接続し、第１と第２のい
ずれかの副変換処理部（１６１又は１６２）から出力さ
れるＡ中間データとＢ中間データを、Ａ出力データ（１
０３）とＢ出力データ（１０４）として出力することを
特徴とする請求の範囲第２５項記載のデータ変換装置。
【請求項２８】上記第１の副変換処理部（１２１又は
１６１又は１２５）と上記第２の副変換処理部（１２２
又は１６２又は１２６）とを縦続接続した基本構成と、該基本構成による非線形変換を所定の回数だけ繰り返し
処理する繰り返し処理部（１５４）と、上記第１の副変換処理部の非線形変換処理及び第２の副
変換処理部の非線形変換処理に供給される第１の鍵パラ
メータ及び第２の鍵パラメータとして、繰り返し処理の
回数に対応した鍵パラメータを供給する鍵パラメータ供
給部（１５８）とからなり、所定の回数の繰り返し処理後のＡ中間データ（１０７）
とＢ中間データ（１０８）を、Ａ出力データ（１０３）
とＢ出力データ（１０４）とすることを特徴とする請求
の範囲第２５項記載のデータ変換装置。
【請求項２９】第１と第２の系統のデータ（ＡとＢ）
を入力し、鍵パラメータを用いて非線形変換し、非線形
変換された第１と第２の系統のデータ（ＡとＢ）を出力
するデータ変換装置において、第１と第２の系統のデータ（ＡとＢ）を入力して、第１の系統のデータ（Ａ）を鍵パラメータを用いて非線
形変換処理する非線形変換回路（１３１）と、第１と第２の系統のデータの排他的論理和を演算する排
他的論理和回路（１４１）とを有する副変換処理部（１
２１）と、副変換処理部（１２１）の出力である第１と第２の系統
のデータ（ＡとＢ）を、副変換処理部の入力である第１
と第２の系統のデータ（ＡとＢ）として繰り返し入力し
て所定の回数の繰り返し処理を行う繰り返し処理部（１
５４）と、副変換処理部の非線形変換回路への鍵パラメータとし
て、繰り返し処理に対応する鍵パラメータを供給する鍵
パラメータ供給部（１５８）とを備えたことを特徴とす
るデータ変換装置。
【請求項３０】上記非線形変換回路（２３１）は、入
力した第１の系統のデータ（Ａ）を任意の桁数で２つの
第１と第２の分割データ（Ａ１とＡ２）に分割する内部
分割部（３５１）と、鍵パラメータを任意の桁数で分割鍵パラメータに分割し
て分割鍵パラメータを供給する鍵パラメータ供給部（１
５８）とを備え、第１と第２の分割データ（Ａ１とＡ２）を入力して、第１の分割データ（Ａ１）を分割鍵パラメータ（３１１
〜３１３）を用いて非線形変換処理する内部非線形変換
回路（３３１〜３３３）と、第１と第２の分割データ（Ａ１とＡ２）の排他的論理和
を演算する内部排他的論理和回路（３４１〜３４３）と
を有する内部副変換処理部（３２１〜３２３）を少なく
とも２つ、第１の内部副変換処理部（３２１）及び第２
の内部副変換処理部（３２２）として備え、第１の内部副変換処理部から出力される第１と第２の分
割データ（Ａ１とＡ２）を第２の内部副変換処理部の第
２と第１の分割データ（Ａ２とＡ１）として入力し、第
１と第２の内部副変換処理部（３２１と３２２）の内部
非線形変換回路（３３１と３３２）の非線形変換処理を
同時に実行することを特徴とする請求の範囲第２５項記
載のデータ変換装置。
【請求項３１】第１と第２の系統のデータ（ＢとＡ）
を入力し、鍵パラメータを用いて非線形変換し、非線形
変換された第１と第２の系統のデータ（ＢとＡ）を出力
するデータ変換装置において、第１の系統のデータ（Ｂ）を鍵パラメータを用いて非線
形変換処理する非線形変換回路（４３１）と、第１と第２の系統のデータの排他的論理和を演算する排
他的論理和回路（４４１）とを有する副変換処理部（４
２１）とを備え、上記非線形変換回路（４３１）は、入力した第１の系統
のデータ（Ｂ）を任意の桁数で２つの第１と第２の分割
データ（Ｂ１とＢ２）に分割する内部分割部（５５１）
と、鍵パラメータを任意の桁数で分割鍵パラメータに分割し
て分割鍵パラメータを供給する鍵パラメータ供給部（１
５８）とを備え、第１と第２の分割データ（Ｂ１とＢ２）を入力して、第１の分割データ（Ｂ１）を分割鍵パラメータを用いて
非線形変換処理する内部非線形変換回路（５３１〜５３
３）と、第１と第２の分割データの排他的論理和を演算する排他
的論理和回路（５４１〜５４３）とを有する内部副変換
処理部（５２１〜５２３）とを少なくとも２つ、第１の
内部副変換処理部（５２１）及び第２の内部副変換処理
部（５２２）として備え、第１の内部副変換処理部（５２１）から出力される第１
と第２の分割データ（Ｂ１とＢ２）を第２の内部副変換
処理部（５２２）の第２と第１の分割のデータ（Ｂ２と
Ｂ１）として入力し、第１と第２の内部副変換処理部
（５２１と５２２）の内部非線形変換回路（５３１と５
３２）の非線形変換処理を同時に実行することを特徴と
するデータ変換装置。