JP3031173B2 - Semiconductor integrated circuit device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明はコンピュータの構成要素
である中央データ処理装置,周辺装置,メモリ装置等を
形成する半導体集積回路装置に係り、特に、並列処理計
算機,宇宙用半導体集積回路装置等、高信頼性,高性能
が要求される半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device forming a central data processing device, a peripheral device, a memory device and the like which are components of a computer, and more particularly to a parallel processing computer, a semiconductor integrated circuit device for space, and the like. And a semiconductor integrated circuit device requiring high reliability and high performance.
【0002】[0002]
【従来の技術】近年、コンピュータの性能は著しく向上
している。この進歩を支える代表的な回路技術として完
全相補型スタティックCMOS(Complementary metal o
xidesemiconductor)回路が挙げられる。バイポーラ回路
に比較して消費電力が小さい上に高集積性に優れる。完
全相補型スタティックCMOS回路は周知の如くP型の
MOSトランジスタで構成するP型の論理ブロックとN
型のMOSトランジスタで構成するN型の論理ブロック
とが直列接続され、2つの論理ブロックが相補動作す
る。出力信号の立上り時間はPMOSトランジスタの特
性に依存し、出力信号の立下り時間はNMOSトランジ
スタの特性に依存する。ところで、一般にPMOSトラ
ンジスタの利得係数βはNMOSトランジスタの利得係
数βに比較して小さい。したがって、PMOSトランジ
スタとNMOSトランジスタのチャネル幅とチャネル長
を等しく設計した場合には、出力信号の立上り時間は立
下り時間より遅い。逆に、出力信号の立上り時間と立下
り時間を等しくするには、PMOSトランジスタのチャ
ネル幅をNMOSトランジスタのチャネル幅より大きく
する必要があり、入力容量の増加と面積の増加を招く。2. Description of the Related Art In recent years, the performance of computers has been remarkably improved. As a typical circuit technology that supports this progress, fully complementary static CMOS (Complementary metal
xidesemiconductor) circuit. Compared to bipolar circuits, it consumes less power and is more highly integrated. As is well known, a completely complementary static CMOS circuit includes a P-type logic block composed of P-type MOS transistors and an N-type logic block.
N-type logic blocks composed of MOS transistors are connected in series, and the two logic blocks operate complementarily. The rise time of the output signal depends on the characteristics of the PMOS transistor, and the fall time of the output signal depends on the characteristics of the NMOS transistor. In general, the gain coefficient β of a PMOS transistor is smaller than the gain coefficient β of an NMOS transistor. Therefore, when the channel width and the channel length of the PMOS transistor and the NMOS transistor are designed to be equal, the rise time of the output signal is later than the fall time. Conversely, in order to make the rise time and fall time of the output signal equal, the channel width of the PMOS transistor must be larger than the channel width of the NMOS transistor, which causes an increase in input capacitance and an increase in area.
【0003】この完全相補型スタティックCMOS回路
の問題点を解決しようとする回路の一例として、CMO
Sドミノ論理回路が挙げられる(R.H.KRAMBECK,CHARLES
M.LEE and HUNG−FAI STEPHEN LAW,“High−Speed Com
pact Circuits with CMOS,”IEEE JOURNAL OF SOLID−S
TATE CIRCUITS,VOL.SC−17,NO.3,JUNE 1982)。CMOSドミ
ノ回路の一例を図9に示す。CMOSドミノ回路は、N
MOSトランジスタのみによって論理を構成するダイナ
ミック回路である。したがって、信号の伝搬遅延はNM
OSトランジスタの特性に依存する。完全相補型スタテ
ィックCMOS回路で問題となるP型論理ブロックによる遅
延時間の増加の問題はない。また、N型論理ブロックの
みによって論理を構成するために、入力容量と回路内部
の寄生容量が小さいため高速であり、面積も小さい。As an example of a circuit for solving the problem of the completely complementary type static CMOS circuit, a CMO
S Domino logic circuit (RHKRAMBECK, CHARLES
M.LEE and HUNG-FAI STEPHEN LAW, “High-Speed Com
pact Circuits with CMOS, "IEEE JOURNAL OF SOLID-S
TATE CIRCUITS, VOL. SC-17, NO. 3, JUNE 1982). FIG. 9 shows an example of a CMOS domino circuit. The CMOS domino circuit has N
This is a dynamic circuit in which logic is constituted only by MOS transistors. Therefore, the signal propagation delay is NM
It depends on the characteristics of the OS transistor. There is no problem of an increase in delay time due to a P-type logic block which is a problem in a completely complementary static CMOS circuit. Further, since the logic is constituted only by the N-type logic block, the input capacitance and the parasitic capacitance inside the circuit are small, so that the operation speed is high and the area is small.
【0004】しかしながら、CMOSドミノ回路には次
の3つの問題点がある。第1は、CMOSドミノ回路が
ダイナミック回路である故に、α線ノイズに弱いことで
ある。図10に回路図と動作波形を示す。CMOSドミ
ノ回路は回路に入力されるクロック信号がロウレベルの
期間にプリチャージ動作し、ハイレベルの期間に論理が
伝搬する。クロック信号がハイレベルの論理判定期間に
入力信号がロウレベルの場合、ノードA点はハイレベル
でありA点の電荷はダイナミック的に保持される。この
時、N型トランジスタ100のドレインにα線があたる
とA点の電荷が放電され、A点の電位レベルが下がる。
放電された電荷を充電するパスがないので、一度下がっ
た電位レベルはもとにもどらず誤動作となる。However, the CMOS domino circuit has the following three problems. First, since the CMOS domino circuit is a dynamic circuit, it is susceptible to α-ray noise. FIG. 10 shows a circuit diagram and operation waveforms. The CMOS domino circuit performs a precharge operation while a clock signal input to the circuit is at a low level, and logic propagates during a high level. When the input signal is at the low level during the logic determination period in which the clock signal is at the high level, the node A is at the high level and the charge at the point A is dynamically held. At this time, when an α ray hits the drain of the N-type transistor 100, the charge at the point A is discharged, and the potential level at the point A decreases.
Since there is no path for charging the discharged electric charge, the potential level once lowered will not return to the original level, and will cause a malfunction.
【0005】第2は、CMOSドミノ回路がダイナミッ
ク回路である故に、リーク電流ノイズに弱いことであ
る。クロック信号がハイレベルの論理判定期間に入力信
号がロウレベルの場合、ノードA点はハイレベルであり
A点の電荷はダイナミック的に保持される。この時、N
型トランジスタを介してリーク電流によりA点の電荷が
放電され、A点の電位レベルが下がる。放電された電荷
を充電するパスがないので、一度下がった電位レベルは
もとにもどらず誤動作となる。Second, since the CMOS domino circuit is a dynamic circuit, it is susceptible to leak current noise. When the input signal is at the low level during the logic determination period in which the clock signal is at the high level, the node A is at the high level and the charge at the point A is dynamically held. At this time, N
The charge at point A is discharged by the leak current via the type transistor, and the potential level at point A drops. Since there is no path for charging the discharged electric charge, the potential level once lowered will not return to the original level, and will cause a malfunction.
【0006】第3は、図11に示す電荷再分配の問題で
ある。CMOSドミノ回路のノードA点の容量をCA、
ノードB点の容量をCBとする。論理判定期間1の時、
入力信号Aはロウレベル、入力信号Bはハイレベルとす
ると、ノードA点の電位はハイレベル“Vdd”、ノー
ドB点の電位はロウレベル“0V”である。プリチャー
ジ期間にNMOSトランジスタ101,102はオフし
ているので、ノードA点の電位はハイレベル“Vd
d”、ノードBは“0V”のままである。次に、論理判
定期間2になって、入力信号AがハイレベルになるとN
MOSトランジスタAがオンし、ノードA点とノードB
点との間で電荷の再分配が行われ、A点及びB点の電位
は“(CA/(CA+CB))Vdd”となる。CAと
CBの容量がほぼ等しい場合には、A点及びB点の電位
は約“(1/2)Vdd”となり誤動作となる。A third problem is the charge redistribution shown in FIG. The capacitance at the node A of the CMOS domino circuit is represented by CA,
It is assumed that the capacitance at the node B is CB. In the logical judgment period 1,
Assuming that the input signal A is at the low level and the input signal B is at the high level, the potential at the node A is at the high level “Vdd”, and the potential at the node B is at the low level “0 V”. Since the NMOS transistors 101 and 102 are off during the precharge period, the potential at the node A is at the high level “Vd
d ”and the node B remain at“ 0 V. ”Then, when the logic determination period 2 starts and the input signal A goes high, N
MOS transistor A turns on, and node A and node B
The electric charge is redistributed between the points A and B, and the potentials at the points A and B become “(CA / (CA + CB)) Vdd”. When the capacitances of CA and CB are substantially equal, the potentials at points A and B become about "(1/2) Vdd", which causes a malfunction.
【0007】CMOSドミノ回路の問題点であるα線ノ
イズ、リーク電流や電荷再分配の問題を解決する手段と
して、図12に示す帰還型プルアップPMOSトランジ
スタ103を追加する方法が提案されている。ダイナミ
ックノードのA点を帰還型プルアップPMOS103 で弱くプ
ルアップすることによりα線ノイズや電荷再分配で放電
される電荷を補償する。しかし、N型論理ブロック10
4がノードA点をロウレベルに電荷を引き抜く際に、帰
還型プルアップPMOSトランジスタ103がこれを妨
げる。貫通電流が流れて消費電力が増加するばかりか回
路のスイッチング速度が著しく低下する。したがって、
この手段は高速性を損なうために、回路の高速性が必要
なシステムには適用できない。As a means for solving the problems of the α-ray noise, the leak current and the charge redistribution which are the problems of the CMOS domino circuit, a method of adding a feedback pull-up PMOS transistor 103 shown in FIG. 12 has been proposed. The point A of the dynamic node is weakly pulled up by the feedback pull-up PMOS 103, thereby compensating for the α-ray noise and the charge discharged due to the charge redistribution. However, the N-type logic block 10
The feedback pull-up PMOS transistor 103 prevents the node 4 from extracting the electric charge at the node A to the low level. Not only the power consumption increases due to the flow of through current, but also the switching speed of the circuit is significantly reduced. Therefore,
Since this method impairs the high-speed operation, it cannot be applied to a system that requires high-speed circuit.
【0008】また、予め出力をプリチャージして、完全
相補型スタティックCMOS回路を高速化するスタティ
ック回路が、特開平2−277315 号に開示されている。し
かし、本回路は、出力をハイレベル電圧にプリチャージ
する回路とロウレベルにプリチャージする回路を交互に
直列接続して動作させるため、PMOSトランジスタと
NMOSトランジスタが交互に動作し、NMOSトラン
ジスタばかりで信号を伝搬することはできない。A static circuit for precharging an output in advance to speed up a completely complementary static CMOS circuit is disclosed in Japanese Patent Application Laid-Open No. 2-277315. However, in this circuit, a circuit for precharging the output to a high level voltage and a circuit for precharging to a low level are alternately connected in series, so that the PMOS transistor and the NMOS transistor operate alternately, and the signal is generated only by the NMOS transistor. Cannot be propagated.
【0009】[0009]
【発明が解決しようとする課題】前記したように、完全
相補型スタティックCMOS回路より高速な回路として
CMOSドミノ回路が提案されているがノイズに弱いと
いう問題があった。逆に、ノイズを強くするためにプル
アップPMOSトランジスタを追加すると高速性が損な
われてしまう。本発明が解決しようとする課題は、高耐
ノイズ性と高速性を両立することにある。すなわち本発
明の目的は、ノイズに強く、かつ完全相補型スタティッ
クCMOS回路より高速な回路を提供することにある。As described above, a CMOS domino circuit has been proposed as a circuit faster than a completely complementary static CMOS circuit, but has a problem that it is susceptible to noise. Conversely, if a pull-up PMOS transistor is added to increase noise, high-speed performance will be impaired. An object of the present invention is to achieve both high noise resistance and high speed. That is, an object of the present invention is to provide a circuit that is resistant to noise and that is faster than a completely complementary static CMOS circuit.
【0010】[0010]
【課題を解決するための手段】本発明の半導体集積回路
装置によれば、第1の電位部及び第2の電位部に接続さ
れ直列接続された複数の相補型スタティック論理回路
と、これらの相補型スタティック論理回路のそれぞれの
出力部に接続されクロック信号に同期し出力部の出力を
前記第2の電位に設定する電位設定手段とを有する。According to the semiconductor integrated circuit device of the present invention, a plurality of complementary static logic circuits connected to the first potential section and the second potential section and connected in series, and their complements are provided. And potential setting means connected to each output section of the static logic circuit for setting the output of the output section to the second potential in synchronization with a clock signal.
【0011】電位設定手段の一実施態様によれば、第1
の電位部に接続され、クロック信号に同期して、相補型
スタティック論理回路の出力部を第1の電位に設定する
プリチャージ手段と、このプリチャージ手段により第1
の電位に設定される出力部を前記第2の電位に設定する
インバータとを有している。According to one embodiment of the potential setting means, the first
And a precharging means for setting the output of the complementary static logic circuit to the first potential in synchronization with the clock signal.
And an inverter for setting an output unit set to the second potential to the second potential.
【0012】更に、相補型スタティック論理回路及び第
2の電位部の間には、クロック信号に同期して相補型ス
タティック論理回路の動作タイミングを制御するタイミ
ング制御手段を有することが望ましい。Further, it is desirable that a timing control means for controlling the operation timing of the complementary static logic circuit in synchronization with the clock signal is provided between the complementary static logic circuit and the second potential section.
【0013】本発明の半導体集積回路装置の他の一実施
態様によれば、第1の電位部及び出力部に接続され、入
力信号が供給される一方導電型MOSトランジスタブロ
ックと、出力部及び第2の電位部に接続され入力信号が
供給される他方導電型MOSトランジスタブロックとを
有する相補型MOSトランジスタブロックを複数有し、
これら複数の相補型MOSトランジスタブロックは、前
段の相補型MOSトランジスタブロックの出力信号が後
段の相補型MOSトランジスタブロック入力信号として
入力されるよう直列接続され、相補型MOSトランジス
タブロック間には前段の相補型MOSトランジスタブロ
ックの出力信号を第2の電位に設定する電位設定手段を
有しており、他方導電型MOSトランジスタブロックの
動作により前段の相補型MOSトランジスタブロックか
ら後段の相補型MOSトランジスタブロックへ信号が伝
搬される。According to another embodiment of the semiconductor integrated circuit device of the present invention, the one conductivity type MOS transistor block connected to the first potential section and the output section and supplied with an input signal; And a plurality of complementary MOS transistor blocks each having the other conductivity type MOS transistor block connected to the potential section 2 and supplied with an input signal.
The plurality of complementary MOS transistor blocks are connected in series so that the output signal of the preceding complementary MOS transistor block is input as a complementary MOS transistor block input signal of the succeeding stage. A potential setting means for setting the output signal of the MOS transistor block to a second potential, and from the complementary MOS transistor block of the preceding stage to the complementary MOS transistor block of the subsequent stage by the operation of the conductive MOS transistor block. Is propagated.
【0014】更に、本発明の半導体集積回路装置の他の
一実施態様によれば、実質的にMOSトランジスタからな
る複数の論理ブロックを有し、これら複数の論理ブロッ
クの少なくとも一つは、第1の電位部及び出力部に接続
され、入力信号が供給される一方導電型MOSトランジ
スタブロックと、前記出力部及び第2の電位部に接続さ
れ入力信号が供給される他方導電型MOSトランジスタ
ブロックとを有する相補型MOSトランジスタブロック
を複数有している。複数の相補型MOSトランジスタブ
ロックは、前段の相補型MOSトランジスタブロックの
出力信号が後段の相補型MOSトランジスタブロック入
力信号として入力されるように直列接続され、これらの
相補型MOSトランジスタブロック間には、クロック信
号に同期して、前段の相補型MOSトランジスタブロッ
クの出力信号を前記第2の電位に設定する電位設定手段
を有している。そして、他方導電型MOSトランジスタ
ブロックの動作により前段の相補型MOSトランジスタ
ブロックから後段の相補型MOSトランジスタブロック
へ信号が伝搬される。Further, according to another embodiment of the semiconductor integrated circuit device of the present invention, the semiconductor integrated circuit device has a plurality of logic blocks substantially composed of MOS transistors, and at least one of the plurality of logic blocks is a first logic block. A MOS transistor block of one conductivity type connected to the potential portion and the output portion of the transistor and supplied with the input signal, and a MOS transistor block of the conductivity type connected to the output portion and the second potential portion and supplied with the input signal. Have a plurality of complementary MOS transistor blocks. The plurality of complementary MOS transistor blocks are connected in series such that the output signal of the preceding complementary MOS transistor block is input as the complementary MOS transistor block input signal of the subsequent stage. There is provided a potential setting means for setting the output signal of the preceding complementary MOS transistor block to the second potential in synchronization with the clock signal. Then, the signal is propagated from the preceding complementary MOS transistor block to the subsequent complementary MOS transistor block by the operation of the other conductivity type MOS transistor block.
【0015】これらの論理ブロック間には、前段の論理
ブロックの電位設定手段に入力されるクロック信号に同
期して動作するラッチ回路を有する。前段の論理ブロッ
クに入力されるクロック信号は、後段の論理ブロックに
入力されるクロック信号の反転信号を用いる。Between these logic blocks, there is provided a latch circuit which operates in synchronization with a clock signal input to the potential setting means of the preceding logic block. As the clock signal input to the preceding logic block, an inverted signal of the clock signal input to the subsequent logic block is used.
【0016】図1に本発明を適用した望ましい回路例の
概要を示す。ソースおよびドレインが第1の電源端子1
11と第1の内部端子109との間に直列または並列に
接続され、ゲートが入力端子108に接続される1つ以
上のP型電界効果トランジスタからなるP型論理ブロッ
ク105と、ソースおよびドレインが第2の電源端子1
12と第1の内部端子109との間に直列または並列に
接続され、ゲートが入力端子108に接続される1つ以
上のN型電界効果トランジスタからなるN型論理ブロッ
ク106とからなり、P型論理ブロック105とN型論
理ブロック106は相補動作する完全相補型スタティック
CMOS回路を構成する。第1の内部端子109と出力
端子139との間にはインバータ回路138が直列接続
される。また、ソースおよびドレインがN型論理ブロッ
ク106と第2の電源端子112とに接続されゲートに
クロック信号CKが入力されるN型電界効果トランジス
タ137が接続され、第1の内部端子109を第1の電
源電位にプリチャージする第1のプリチャージ素子10
7が、第1の電源端子111と第1の内部端子109との
間に接続される。プリチャージ素子107の制御端子に
はクロック信号CKが入力される。FIG. 1 shows an outline of a preferred circuit example to which the present invention is applied. The source and the drain are the first power supply terminal 1
A P-type logic block 105 composed of one or more P-type field-effect transistors connected in series or parallel between the first internal terminal 109 and the first internal terminal 109 and having a gate connected to the input terminal 108; Second power supply terminal 1
And an N-type logic block 106 composed of one or more N-type field-effect transistors connected in series or parallel between the first internal terminal 109 and the first internal terminal 109 and having a gate connected to the input terminal 108. The logic block 105 and the N-type logic block 106 constitute a completely complementary static CMOS circuit that operates complementarily. An inverter circuit 138 is connected in series between the first internal terminal 109 and the output terminal 139. Further, an N-type field effect transistor 137 whose source and drain are connected to the N-type logic block 106 and the second power supply terminal 112 and whose gate receives the clock signal CK is connected, and the first internal terminal 109 is connected to the first internal terminal 109. Precharge element 10 for precharging to the power supply potential of
7 is connected between the first power supply terminal 111 and the first internal terminal 109. The clock signal CK is input to the control terminal of the precharge element 107.
【0017】[0017]
【作用】図1を用いて、本発明の作用効果を説明する。
ここで、第1の電源端子111の電位をVdd(以後ハ
イレベルと呼ぶ)とし、第2の電源端子112の電位を
Vss(以後ロウレベルと呼ぶ)とする。クロック信号
CK110の電位がロウレベルになると、プリチャージ
素子107がオンし、第1の内部端子109の電位はハ
イレベルに設定され、出力端子139の電位はロウレベ
ルに設定される。クロック信号CKの電位がロウレベル
の期間に入力端子108の信号が変化しても、N型電界
効果トランジスタ137がオフしているので、出力端子
139の電位はロウレベルのまま変化しない。クロック
信号CKの電位がハイレベルとなり、N型電界効果トラ
ンジスタ137がオン状態の時に、入力信号がロウレベ
ルからハイレベルへと変化すると、N型論理ブロック1
06がオンし、第1の内部端子109の電位はロウレベ
ルに変化し、出力端子139の電位はハイレベルへと変
化する。逆に、入力信号がハイレベルからロウレベルへ
と変化してP型論理ブロックがオンしても、もともと第
1の内部端子はハイレベルに設定されているので出力の
電位は変化しない。したがって、入力信号に従って出力
信号が変化するのは、入力信号がロウレベルからハイレ
ベルへと変化し、N型論理ブロックがオンする場合だけ
である。前記したように、N型電界効果トランジスタの
利得係数βは、P型電界効果トランジスタの利得係数β
に比較して高いので、すなわちN型論理ブロック106
がオンする場合にのみ信号伝搬遅延を生じる本回路は高
速である。また、P型論理ブロックを構成するP型電界
効果トランジスタは、N型論理ブロック106のリーク
電流や外的ノイズ電流を補償すればよく、入力信号の伝
搬には関与しない。したがって、P型電界効果トランジ
スタには大きな負荷駆動力は必要ないので、P型論理ブ
ロックを構成するP型電界効果トランジスタのチャネル
幅はN型電界効果トランジスタのチャネル幅に比較し
て、十分小さく設計することができる。すなわち、本発
明回路の入力容量とP型電界効果トランジスタの接合容
量を小さくすることができ、高速動作が可能となる。The operation and effect of the present invention will be described with reference to FIG.
Here, the potential of the first power supply terminal 111 is set to Vdd (hereinafter referred to as high level), and the potential of the second power supply terminal 112 is set to Vss (hereinafter referred to as low level). When the potential of the clock signal CK110 becomes low level, the precharge element 107 is turned on, the potential of the first internal terminal 109 is set to high level, and the potential of the output terminal 139 is set to low level. Even if the signal at the input terminal 108 changes while the potential of the clock signal CK is at the low level, the potential at the output terminal 139 remains at the low level because the N-type field effect transistor 137 is off. When the input signal changes from a low level to a high level while the potential of the clock signal CK is at a high level and the N-type field effect transistor 137 is on, the N-type logic block 1
06 turns on, the potential of the first internal terminal 109 changes to low level, and the potential of the output terminal 139 changes to high level. Conversely, even if the input signal changes from high level to low level and the P-type logic block is turned on, the output potential does not change because the first internal terminal is originally set to high level. Therefore, the output signal changes according to the input signal only when the input signal changes from the low level to the high level and the N-type logic block is turned on. As described above, the gain coefficient β of the N-type field effect transistor is equal to the gain coefficient β of the P-type field effect transistor.
, That is, the N-type logic block 106
This circuit, which causes a signal propagation delay only when is turned on, is fast. Further, the P-type field effect transistor constituting the P-type logic block only needs to compensate for the leak current and the external noise current of the N-type logic block 106 and does not participate in the propagation of the input signal. Therefore, since a large load driving force is not required for the P-type field effect transistor, the channel width of the P-type field effect transistor constituting the P-type logic block is designed to be sufficiently smaller than the channel width of the N-type field effect transistor. can do. That is, the input capacitance of the circuit of the present invention and the junction capacitance of the P-type field effect transistor can be reduced, and high-speed operation can be performed.
【0018】また、本発明回路の他の効果は、高い耐ノ
イズ性である。本発明回路は、前記したごとくP型電界
効果トランジスタからなるP型論理ブロック105と、
N型電界効果トランジスタからなるN型論理ブロック1
06とが第1の電源端子111と第2の電源端子112と
の間に直列接続され、P型論理ブロック105とN型論
理ブロック106は相補動作する完全相補型スタティッ
クCMOS回路を構成している。したがって、本発明回
路は、前記従来技術例のCMOSドミノ回路のようにダ
イナミック的に電荷を保持することはない。したがっ
て、リーク電流、α線ノイズや電荷再分配あるいは電源
線や信号線によるノイズが、本発明回路に発生しても、
スタティックな相補動作をするP型論理ブロック105
とN型論理ブロック106とが第1の内部端子109を
第1あるいは第2の電源電位に常にプルアップあるいは
プルダウンしていることによって、ノイズの発生を最小
限に抑え込むことができる。あるいは、仮にノイズによ
って出力電位が反転してもこれを正しい電位レベルに戻
すことができるので、高い耐ノイズ性を実現することが
できる。Another advantage of the circuit of the present invention is high noise resistance. As described above, the circuit of the present invention includes a P-type logic block 105 including a P-type field-effect transistor;
N-type logic block 1 composed of N-type field effect transistors
Reference numeral 06 is connected in series between the first power supply terminal 111 and the second power supply terminal 112, and the P-type logic block 105 and the N-type logic block 106 constitute a completely complementary static CMOS circuit which operates complementarily. . Therefore, the circuit of the present invention does not dynamically hold charges unlike the CMOS domino circuit of the prior art. Therefore, even if a leak current, α-ray noise, charge redistribution, or noise due to a power supply line or a signal line occurs in the circuit of the present invention,
P-type logic block 105 performing static complementary operation
Since the first internal terminal 109 and the N-type logic block 106 always pull up or pull down the first internal terminal 109 to the first or second power supply potential, generation of noise can be minimized. Alternatively, even if the output potential is inverted due to noise, the output potential can be returned to a correct potential level, so that high noise resistance can be realized.
【0019】[0019]
【実施例】図2は本発明より構成される並列計算機シス
テムの一例を示したものである。プロセッサおよびメモ
リよりなる複数個の中央演算処理装置119が、結合ネ
ットワーク120によって結合され1つの計算機システ
ムを構成している。また、中央演算処理装置119はハ
ードデスク121にも接続される。複数個の中央演算処
理装置119を結合することによって、1つの中央演算
処理装置119から構成されるシステムの何倍も高性能
な計算機システムを実現することができる。ここで、中
央演算処理装置119は、数個から数千個結合されるこ
とがある。これらの、中央演算処理装置119が長期間
故障することなく稼働するためには、各々の中央演算処
理装置119が高い信頼性を持つものでなければならな
い。また、より高性能な並列計算機システムを実現する
ためには、各々の中央演算処理装置119が高い性能を
持たなければならない。すなわち、この並列計算機シス
テム例に示すところの中央演算処理装置119は、高い
信頼性と高速性を合わせ持つ必要がある。このような特
性を持つ中央演算処理装置119を形成する論理回路と
して、高い耐ノイズ性と高速性を合わせ持つ本発明の論
理回路が適用される。FIG. 2 shows an example of a parallel computer system according to the present invention. A plurality of central processing units 119 each composed of a processor and a memory are connected by a connection network 120 to form one computer system. The central processing unit 119 is also connected to the hard disk 121. By combining a plurality of central processing units 119, a computer system that is many times higher in performance than a system including one central processing unit 119 can be realized. Here, there may be a case where several to several thousand central processing units 119 are combined. In order for these central processing units 119 to operate without failure for a long time, each central processing unit 119 must have high reliability. Further, in order to realize a higher performance parallel computer system, each central processing unit 119 must have high performance. That is, the central processing unit 119 shown in this parallel computer system example needs to have both high reliability and high speed. As the logic circuit forming the central processing unit 119 having such characteristics, the logic circuit of the present invention having both high noise resistance and high speed is applied.
【0020】図3は、図2に示す中央演算処理装置11
9の内部構成の一例であリ、1チップまたは複数のチッ
プで構成される。内部の構成要素は、浮動小数点レジス
タファイル122,浮動小数点加算器123,浮動小数
点乗算器124,浮動小数点除算器125,汎用レジス
タ126,整数演算器(ALU)127,128,アド
レス加算器129,データキャッシュ130,データTL
B131,命令TLB132,命令キャッシュ133等である。浮
動小数点レジスタ122および汎用レジスタ126は、
データキャッシュ130と結合され、アドレス加算器1
29および命令制御ユニット135が命令キャッシュ1
33と結合される。データキャッシュ130と命令キャ
ッシュ133は、複数個の外部端子136よりデータを
アクセスする。浮動小数点演算器123〜125は、第
1のローカルバスあるいはローカルパスにて結合され
る。整数演算器127〜129は、第2のローカルバス
あるいはローカルパスにて結合される。かかる構成をと
る中央演算処理装置119において、本発明の論理回路
は主として122〜135の各ユニットを構成する内部
回路に用いられる。また、場合によっては、各ユニット
を結合するバッファ回路や外部チップとの入出力回路に
適用される。FIG. 3 shows the central processing unit 11 shown in FIG.
9 is an example of the internal configuration, and is composed of one chip or a plurality of chips. The internal components include a floating-point register file 122, a floating-point adder 123, a floating-point multiplier 124, a floating-point divider 125, a general-purpose register 126, integer arithmetic units (ALUs) 127 and 128, an address adder 129, and data. Cache 130, data TL
B131, instruction TLB 132, instruction cache 133, and the like. The floating-point register 122 and the general-purpose register 126
Address adder 1 coupled to data cache 130
29 and the instruction control unit 135 are the instruction cache 1
33. The data cache 130 and the instruction cache 133 access data from a plurality of external terminals 136. The floating point arithmetic units 123 to 125 are connected by a first local bus or local path. The integer arithmetic units 127 to 129 are connected by a second local bus or local path. In the central processing unit 119 having such a configuration, the logic circuit of the present invention is mainly used for an internal circuit constituting each of the units 122 to 135. Further, in some cases, the present invention is applied to a buffer circuit that connects each unit or an input / output circuit with an external chip.
【0021】また、本発明の論理回路は、計算機システ
ム以外にも、信頼性と高速性が必要な他のシステムに
も、適用することができる。The logic circuit of the present invention can be applied not only to a computer system but also to other systems requiring high reliability and high speed.
【0022】図4は、前記図1に示す本発明の論理回路
を複数個直列接続した一例である。このように、本発明
回路を複数個直列接続した場合の回路動作を以下説明す
る。本実施例では、プリチャージ素子はP型電界効果ト
ランジスタ107で構成する。プリチャージ期間にはク
ロック信号CKがロウレベルとなり、N型電界効果トラ
ンジスタ137はオフし、P型電界効果トランジスタよ
りなるプリチャージ素子107はオンするので、出力端
子116,117,118は全てロウレベルとなる。し
たがって、本発明の相補型スタティック論理回路11
3,114,115のN型論理ブロックは全てオフする。
論理判定期間にはクロック信号CKがハイレベルとな
り、N型電界効果トランジスタ137はオンし、P型電
界効果トランジスタよりなるプリチャージ素子107は
オフする。この時例えば本発明の相補型スタティック論
理回路113のN型論理ブロックがオンしたとすると出
力端子116がハイレベルとなる。入力信号に従って本
発明の相補型スタティック論理回路114のN型論理ブ
ロックがオンしたとすると出力端子117がハイレベル
となる。このようにして、信号がドミノ倒しのように次
々と伝搬していく。信号は利得係数βの大きいN型論理
ブロックの動作により伝搬するので、高速性が得られ
る。FIG. 4 shows an example in which a plurality of the logic circuits of the present invention shown in FIG. 1 are connected in series. The circuit operation when a plurality of the circuits of the present invention are connected in series will be described below. In this embodiment, the precharge element is constituted by the P-type field effect transistor 107. During the precharge period, the clock signal CK goes low, the N-type field effect transistor 137 turns off, and the precharge element 107 formed of a P-type field effect transistor turns on, so that the output terminals 116, 117, and 118 all go low. . Therefore, the complementary static logic circuit 11 of the present invention
The 3,114,115 N-type logic blocks are all turned off.
During the logic determination period, the clock signal CK becomes high level, the N-type field effect transistor 137 turns on, and the precharge element 107 formed of a P-type field effect transistor turns off. At this time, for example, if the N-type logic block of the complementary static logic circuit 113 of the present invention is turned on, the output terminal 116 goes high. If the N-type logic block of the complementary static logic circuit 114 of the present invention is turned on in accordance with the input signal, the output terminal 117 goes high. In this way, the signal propagates one after another like a domino. Since the signal is propagated by the operation of the N-type logic block having a large gain coefficient β, high speed is obtained.
【0023】図5は、(a)に示す論理をトランジスタ
レベルの回路図(b)で示した一例である。図5(a)
に示すOR回路161,162,163は、図5(b)
に示す回路161,162,163にそれぞれ対応し、
図5(a)に示すバッファ回路164は図5(b)に示
す回路164に対応する。FIG. 5 is an example in which the logic shown in FIG. 5A is shown in a transistor level circuit diagram (b). FIG. 5 (a)
The OR circuits 161, 162, and 163 shown in FIG.
Respectively correspond to the circuits 161, 162, 163 shown in FIG.
The buffer circuit 164 shown in FIG. 5A corresponds to the circuit 164 shown in FIG.
【0024】本実施例の相補型スタティック論理回路
は、プリチャージ動作の期間は論理判定動作を実行でき
ないという問題があるが、次の構成をとることにより、
連続した論理判定動作が可能であることを説明する。図
6はクロックの1周期に動作する本発明の相補型スタテ
ィック論理回路の構成例である。クロック信号はCK1
とCK2の2相クロックを用いた場合について示してい
る。論理回路は本発明の相補型スタティック論理回路で
構成する前段の論理回路群168と、同じく本発明の相
補型スタティック論理回路で構成する後段の論理回路群
169とからなる。1サイクル論理ブロックの始点と終
点には、クロック信号CK2に同期して動作するラッチ
回路165,167をそれぞれ接続する。前段の論理回
路群168と後段の論理回路群169の間にはクロック
信号CK1に同期して動作するラッチ回路166を接続
する。前段の論理回路群168の本発明の相補型スタテ
ィック論理回路はクロック信号CK1に接続され、後段
の論理回路群169の本発明の相補型スタティック論理
回路はクロック信号CK2に接続される。クロック信号
CK1がハイレベル、クロック信号CK2がロウレベル
の時には、前段の論理回路群168は論理判定期間であ
り信号が伝搬しており、後段の論理回路群169はプリチ
ャージ期間であり、後段の全ての出力端子はロウレベル
となる。一方、クロック信号CK1がロウレベル、クロ
ック信号CK2がハイレベルの時には、前段の論理回路
群168はプリチャージ期間であり、全ての出力端子は
ロウレベルとなり、後段の論理回路群169は論理判定
期間であり信号が伝搬している。このように、1サイク
ルの論理ブロックを前段と後段に分け、プリチャージ動
作と論理判定動作を半サイクル毎に交互に行うことによ
って、1サイクルにわたる連続した論理判定動作を実行
することが可能となる。The complementary static logic circuit of this embodiment has a problem that the logic judgment operation cannot be performed during the precharge operation.
The fact that a continuous logic decision operation is possible will be described. FIG. 6 shows a configuration example of the complementary static logic circuit of the present invention which operates in one cycle of the clock. The clock signal is CK1
And a case where two-phase clocks CK2 and CK2 are used. The logic circuit includes a preceding logic circuit group 168 constituted by the complementary static logic circuit of the present invention and a subsequent logic circuit group 169 similarly constituted by the complementary static logic circuit of the present invention. Latch circuits 165 and 167 operating in synchronization with the clock signal CK2 are connected to the start point and the end point of the one-cycle logic block, respectively. A latch circuit 166 that operates in synchronization with the clock signal CK1 is connected between the first-stage logic circuit group 168 and the second-stage logic circuit group 169. The complementary static logic circuit of the present invention in the preceding logic circuit group 168 is connected to the clock signal CK1, and the complementary static logic circuit of the present invention in the subsequent logic circuit group 169 is connected to the clock signal CK2. When the clock signal CK1 is at a high level and the clock signal CK2 is at a low level, the preceding logic circuit group 168 is in a logic determination period and signals are being propagated, and the later logic circuit group 169 is in a precharge period, and Output terminal becomes low level. On the other hand, when the clock signal CK1 is at a low level and the clock signal CK2 is at a high level, the preceding logic circuit group 168 is in a precharge period, all output terminals are at low level, and the latter logic circuit group 169 is in a logic determination period. The signal is propagating. As described above, the logic block of one cycle is divided into the former stage and the latter stage, and the precharge operation and the logical decision operation are alternately performed every half cycle, so that a continuous logic decision operation over one cycle can be executed. .
【0025】次に、本発明の相補型スタティック論理回
路と、プリチャージ手段を有さない従来の相補型CMO
S回路を混在して構成する一実施例について説明する。
図7に1クロックサイクルで動作する論理ブロック構成
図を示す。まず、前段は、プリチャージ手段を有さない
従来の相補型CMOS回路より構成される論理ブロック
170からなり、後段はプリチャージ手段を有さない従
来の相補型CMOS回路より構成される論理ブロック1
71からなる。始点と終点にはクロック信号CK1に接
続されるラッチ回路165と167をそれぞれ接続す
る。前段の論理ブロック170と後段の論理ブロック1
71の間にはクロック信号CK2に接続されるラッチ回
路166を接続する。前段の論理ブロック170と後段
の論理ブロック171の間には本発明よりなる相補型ス
タティック論理回路により構成する論理ブロック172
が接続される。論理ブロック172と論理ブロック17
1の間にはラッチ回路173を接続し、論理ブロック1
72とラッチ回路173はクロック信号CK2に接続す
る。かかる構成において、クロック信号CK1がハイレ
ベル、クロック信号CK2がロウレベルの時には論理ブ
ロック172はプリチャージ動作をし、クロック信号C
K1がロウレベル、クロック信号CK2がハイレベル時
には論理ブロック172は論理判定動作を実行する。前
段の論理ブロック170から論理ブロック172に至る
パスにおいては、クロック信号CK2がロウレベルの期
間内に論理ブロック172の入力信号が確定する必要が
ある。また、論理ブロック172から論理ブロック17
1に至るパスにおいては、クロック信号CK2がハイレ
ベルの期間内にラッチ回路173の入力信号が確定する
必要がある。Next, a complementary static logic circuit of the present invention and a conventional complementary CMOS circuit having no precharge means are described.
An embodiment in which S circuits are mixedly configured will be described.
FIG. 7 shows a configuration diagram of a logic block operating in one clock cycle. First, the first stage comprises a logic block 170 comprising a conventional complementary CMOS circuit without precharge means, and the second stage comprises a logic block 1 comprising a conventional complementary CMOS circuit without precharge means.
It consists of 71. Latch circuits 165 and 167 connected to the clock signal CK1 are connected to the start point and the end point, respectively. The preceding logical block 170 and the following logical block 1
Between 71, a latch circuit 166 connected to the clock signal CK2 is connected. Between the preceding logic block 170 and the following logic block 171, a logic block 172 constituted by a complementary static logic circuit according to the present invention is provided.
Is connected. Logical block 172 and logical block 17
1, a latch circuit 173 is connected, and the logic block 1 is connected.
72 and the latch circuit 173 are connected to the clock signal CK2. In such a configuration, when the clock signal CK1 is at a high level and the clock signal CK2 is at a low level, the logic block 172 performs a precharge operation, and
When K1 is at a low level and the clock signal CK2 is at a high level, the logic block 172 performs a logic decision operation. In the path from the preceding logic block 170 to the logic block 172, it is necessary that the input signal of the logic block 172 be determined during the period when the clock signal CK2 is at the low level. Also, the logical blocks 172 to 17
In the path leading to 1, the input signal of the latch circuit 173 needs to be determined while the clock signal CK2 is at the high level.
【0026】図8は、本発明よりなる相補型スタティッ
ク論理回路と、プリチャージ手段を有さない従来の相補
型CMOS回路を混在して構成する他の実施例について
説明する。図8に1クロックサイクルで動作する論理ブ
ロック構成図を示す。まず、前段の論理ブロックは、本
発明よりなる相補型スタティック論理回路により構成す
る論理ブロック172とプリチャージ手段を有さない従
来の相補型CMOS回路よりなる論理ブロック170か
らなり、後段の論理ブロックはプリチャージ手段を有さ
ない従来の相補型CMOS回路よりなる論理ブロック1
71からなる。前段の論理ブロック172と論理ブロッ
ク170の間にはラッチ回路165を接続し、論理ブロ
ック172とラッチ回路165はクロック信号CK1に
接続する。論理ブロック170と論理ブロック171の
間にはラッチ回路166を接続し、1サイクル論理の終
点にはラッチ回路167を接続する。ラッチ回路166
はクロック信号CK2に接続し、ラッチ回路167はク
ロック信号CK1に接続する。かかる構成において、ク
ロック信号CK1がハイレベル、クロック信号CK2がロ
ウレベルの時には論理ブロック172は論理判定動作を
実行し、クロック信号CK1がロウレベル、クロック信
号CK2がハイレベル時には論理ブロック172はプリ
チャージ動作する。論理ブロック172の入力信号はク
ロック信号CK1がロウレベルの期間内に確定する必要
があり、ラッチ回路166の入力信号はクロック信号C
K1がハイレベルの期間内に確定する必要がある。FIG. 8 illustrates another embodiment in which a complementary static logic circuit according to the present invention and a conventional complementary CMOS circuit having no precharge means are mixed. FIG. 8 shows a configuration diagram of a logic block operating in one clock cycle. First, the preceding logic block comprises a logic block 172 constituted by a complementary static logic circuit according to the present invention and a logic block 170 constituted by a conventional complementary CMOS circuit having no precharge means. Logic block 1 composed of a conventional complementary CMOS circuit having no precharge means
It consists of 71. A latch circuit 165 is connected between the preceding logic block 172 and the logic block 170, and the logic block 172 and the latch circuit 165 are connected to the clock signal CK1. A latch circuit 166 is connected between the logic block 170 and the logic block 171, and a latch circuit 167 is connected to the end point of one-cycle logic. Latch circuit 166
Is connected to the clock signal CK2, and the latch circuit 167 is connected to the clock signal CK1. In such a configuration, when the clock signal CK1 is at a high level and the clock signal CK2 is at a low level, the logic block 172 performs a logic determination operation. When the clock signal CK1 is at a low level and the clock signal CK2 is at a high level, the logic block 172 performs a precharge operation. . The input signal of the logic block 172 needs to be determined during the period when the clock signal CK1 is at the low level, and the input signal of the latch circuit 166 is the clock signal C
K1 needs to be determined within the high level period.
【0027】図13は本発明よりなる相補型スタティッ
ク論理回路による4OR回路の実施例である。図1と図
13の部品の対応関係から回路の構成について説明す
る。図1のP型論理ブロック105は図13の4段直列
接続されたP型電界効果トランジスタ140に対応す
る。図1のN型論理ブロック106は図13の4段並列
接続されたN型電界効果トランジスタ141に対応す
る。図1のN型電界効果トランジスタ137は図13の
N型電界効果トランジスタ137に、図1のプリチャー
ジ素子107は図13のP型電界効果トランジスタ10
7にそれぞれ対応する。108が入力端子、139が出
力端子である。4OR回路はP型電界効果トランジスタ
が4段に直列接続されるので、P型電界効果トランジス
タの利得係数βが低いことによるスイッチング速度への
影響が大きく、内部端子109の立上り遅延時間が大き
い。したがって、4OR回路のようにP型電界効果トラ
ンジスタが多段に直列接続されるOR系の回路で、本発
明よりなる相補型スタティック論理回路の高速化の効果
が顕著にあらわれる。FIG. 13 shows an embodiment of a 4OR circuit using a complementary static logic circuit according to the present invention. The configuration of the circuit will be described based on the correspondence between the components in FIG. 1 and FIG. The P-type logic block 105 in FIG. 1 corresponds to the four-stage P-type field-effect transistor 140 in FIG. The N-type logic block 106 in FIG. 1 corresponds to the four-stage parallel-connected N-type field-effect transistors 141 in FIG. The N-type field effect transistor 137 of FIG. 1 is the same as the N-type field effect transistor 137 of FIG. 13, and the precharge element 107 of FIG.
7 respectively. 108 is an input terminal and 139 is an output terminal. In the 4OR circuit, since the P-type field effect transistors are connected in series in four stages, the switching speed is greatly affected by the low gain coefficient β of the P-type field effect transistor, and the rise delay time of the internal terminal 109 is large. Therefore, in an OR-type circuit in which P-type field-effect transistors are connected in series in multiple stages, such as a 4-OR circuit, the effect of increasing the speed of the complementary static logic circuit according to the present invention is remarkably exhibited.
【0028】図14に図13で示した40R回路のレイ
アウト図を示す。図13の回路図の部品を示す数字は、
図14の対応する部品に同じ数字で示している。縦軸,
横軸の目盛はレイアウトピッチで示している。図14で
は図面の見易さのために縦横の単位ピッチ長さが異なる
ように描かれているが、実際の縦横の単位ピッチ長さは
等しいとする。このレイアウトによれば、横が9ピッ
チ、縦が14ピッチであり、セルの面積は126平方ピ
ッチである。図13に示す本発明よりなる相補型スタテ
ィック論理回路による4OR回路と同じ論理をプリチャ
ージ手段を有さない従来の相補型CMOS回路で構成し
た例を図15に、そのレイアウト例を図16に示す。こ
のレイアウトによれば、横が7ピッチ、縦が18ピッチ
であり、セルの面積は126平方ピッチである。図13
の本発明よりなる相補型スタティック論理回路による4
OR回路は、プリチャージ手段を有さない従来の相補型
CMOS回路に比較してトランジスタ数が2個多いにも
拘らず、レイアウト面積を等しくすることができる。こ
れは、本発明よりなる相補型スタティック論理回路で
は、P型電界効果トランジスタのチャネル幅を十分小さ
く設計することでより高速性が達成されるので、トラン
ジスタ数の増加による横方向の増加分を縦方向の長さを
縮小することで相殺している。FIG. 14 is a layout diagram of the 40R circuit shown in FIG. The numbers indicating the components in the circuit diagram of FIG.
The corresponding parts in FIG. 14 are indicated by the same numerals. Vertical axis,
The scale on the horizontal axis is represented by the layout pitch. In FIG. 14, the vertical and horizontal unit pitch lengths are drawn to be different for the sake of clarity of the drawing, but the actual vertical and horizontal unit pitch lengths are assumed to be equal. According to this layout, the horizontal is 9 pitches and the vertical is 14 pitches, and the area of the cell is 126 square pitches. FIG. 15 shows an example in which the same logic as the 4OR circuit of the complementary static logic circuit according to the present invention shown in FIG. 13 is provided by a conventional complementary CMOS circuit having no precharge means, and FIG. 16 shows a layout example thereof. . According to this layout, the width is 7 pitches and the height is 18 pitches, and the cell area is 126 square pitches. FIG.
4 of the complementary static logic circuit according to the present invention.
The OR circuit can have the same layout area in spite of having two more transistors than a conventional complementary CMOS circuit having no precharge means. This is because, in the complementary static logic circuit according to the present invention, a higher speed can be achieved by designing the channel width of the P-type field effect transistor to be sufficiently small. This is offset by reducing the length in the direction.
【0029】図17は、本発明よりなる相補型スタティ
ック論理回路による4ビット加算器の一実施例である。
140はP型論理ブロック、141はN型論理ブロッ
ク、107はプリチャージ用P型電界トランジスタ、1
37はプリチャージ時の貫通電流を防止するN型電界ト
ランジスタ、110はプリチャージ信号入力端子、13
9は出力端子である。入力信号と出力信号の論理的意味
は、“Neil H. E.Weste and Kamran Eshraghian著:Pri
nciples of CMOS VLSI Design” に開示されているよう
に以下のように表される。FIG. 17 shows an embodiment of a 4-bit adder using a complementary static logic circuit according to the present invention.
140 is a P-type logic block, 141 is an N-type logic block, 107 is a P-type electric field transistor for precharging, 1
37 is an N-type electric field transistor for preventing a through current at the time of precharge, 110 is a precharge signal input terminal, 13
9 is an output terminal. The logical meaning of input and output signals is described in “Neil HEWeste and Kamran Eshraghian: Pri
As disclosed in “nciples of CMOS VLSI Design”.
【0030】i番目の桁上げCiは、次式のように表現
される。The i-th carry Ci is expressed by the following equation.
【0031】Ci=Gi+Pi×Ci-1 ここで、 Gi=Ai×Bi (生成信号) Pi=Ai+Bi (伝搬信号) である。C i = G i + P i × C i -1 where G i = A i × B i (generated signal) P i = A i + B i (propagation signal).
【0032】4ビットの場合には、次式の項が得られ
る。In the case of 4 bits, the following equation is obtained.
【0033】C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3
P2P1C0 C4 に着目すると次式のように表現できる。C 1 = G 1 + P 1 C 0 C 2 = G 2 + P 2 G 1 + P 2 P 1 C 0 C 3 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 C 0 C 4 = G 4 + P 4 G 3 + P 4 P 3 G 2 + P 4 P 3 P 2 G 1 + P 4 P 3
Focusing on the P 2 P 1 C 0 C 4 can be expressed by the following equation.
【0034】 C4=G4+P4(G3+P3(G2+P2(G1+P1C0))) この関数を回路的に実現したものが図17である。この
関数はP型論理ブロック140,N型論理ブロック14
1,出力インバータ138で構成される。本実施例の4
ビット加算器をプリチャージ手段を有さない従来の相補
型CMOS回路で構成すると、第1の電源端子111か
ら内部端子109までにP型電界効果トランジスタが5
段直列接続される。したがって、内部端子109の立上
り遅延時間が極めて大きくなる。本発明よりなる相補型
スタティック論理回路による4ビット加算器は、プリチ
ャージ動作によって内部端子109の電圧をあらかじめ
立上げておくので、プリチャージ手段を有さない従来の
相補型CMOS回路のように内部端子109の立上り時
間が大きいという問題はなく、高速性がえられる。図1
8に示す実施例の基本的な回路構成は図17の実施例に
同じである。図18の実施例では、N型論理ブロックを
構成するN型電界効果トランジスタの各ノード142〜
145,109をそれぞれのP型電界効果トランジスタ
でプリチャージし、プリチャージ時間を高速化すると同
時に電荷再分配による回路性能への影響を小さくしてい
る。C 4 = G 4 + P 4 (G 3 + P 3 (G 2 + P 2 (G 1 + P 1 C 0 ))) FIG. 17 shows a circuit that realizes this function. This function is a P-type logic block 140 and an N-type logic block 14.
1, an output inverter 138. Fourth Embodiment
When the bit adder is constituted by a conventional complementary CMOS circuit having no precharge means, five P-type field effect transistors are connected from the first power supply terminal 111 to the internal terminal 109.
The stages are connected in series. Therefore, the rise delay time of internal terminal 109 becomes extremely long. In the 4-bit adder using the complementary static logic circuit according to the present invention, the voltage of the internal terminal 109 is raised in advance by the precharge operation, so that the internal circuit is different from the conventional complementary CMOS circuit having no precharge means. There is no problem that the rise time of the terminal 109 is long, and high speed can be obtained. FIG.
The basic circuit configuration of the embodiment shown in FIG. 8 is the same as that of the embodiment shown in FIG. In the embodiment of FIG. 18, each of the nodes 142 to 142 of the N-type field-effect transistor forming the N-type logic block
145 and 109 are precharged by the respective P-type field effect transistors to shorten the precharge time and reduce the influence on the circuit performance due to charge redistribution.
【0035】図19は図18に示す実施例のトランジス
タ数を削減したものである。図18の実施例において
は、P型論理ブロックを完全相補論理で構成している
が、本実施例はノード145と入力信号P4の論理信号
を用いることによって、P型論理ブロックのP型電界効
果トランジスタの数を33%に削減している。FIG. 19 shows the embodiment shown in FIG. 18 in which the number of transistors is reduced. In the embodiment shown in FIG. 18, the P-type logic block is constituted by completely complementary logic. However, in this embodiment, the P-type field effect of the P-type logic block is obtained by using the node 145 and the logic signal of the input signal P4. The number of transistors has been reduced to 33%.
【0036】図20は本発明よりなる電圧設定素子を有
する相補型スタティック論理回路185,186,18
7と電圧設定素子を有しない従来の相補型スタティック
論理回路189,190とラッチ回路191,192と
からなる論理ブロックの一例である。入力側のラッチ回
路191はクロック信号CK1に接続される。出力側の
ラッチ回路192と本発明よりなる電圧設定素子を有す
る相補型スタティック論理回路185,186,187
はクロック信号CK2に接続される。入力側のラッチ回
路191の出力には本発明よりなる電圧設定素子を有す
る相補型スタティック論理回路が接続される。また、本
実施例の論理ブロックには反転論理回路を含まない。か
かる構成において、クロック信号CK2がロウレベルの
期間には、本発明よりなる電圧設定素子を有する相補型
スタティック論理回路185の出力端子180がロウレ
ベル電圧に設定される。次に、電圧設定素子を有しない
従来の相補型スタティック論理回路189の入力端子で
ある180がロウレベル電圧なので、出力端子181も
ロウレベル電圧に設定される。同様にして、すべての出
力端子180,181,182,183,184がロウ
レベル電圧に設定される。このように、クロック信号C
K2がロウレベルの期間に全ての出力端子がロウレベル
電圧に設定される期間がプリチャージの期間である。ま
た、プリチャージの期間はクロック信号CK1はハイレ
ベルであり、ラッチ回路191は入力データを出力に通
過させ、本発明よりなる電圧設定素子を有する相補型ス
タティック論理回路185の入力データ信号を確定す
る。相補型スタティック論理回路185の入力データ信
号がハイレベル電圧の信号であったとすると、クロック
信号CK2がハイレベルに立ち上がると、相補型スタテ
ィック論理回路185のNMOSトランジスタがオンと
なり出力端子180はハイレベル電圧に立ち上がる。相
補型スタティック論理回路189の他の端子がハイレベ
ルであったとすると相補型スタティック論理回路189
のNMOSトランジスタがオンし、出力端子181がハ
イレベル電圧に立ち上がる。このようにして、データが
次々に伝搬していく。逆に、相補型スタティック論理回
路185の入力データ信号が全てロウレベル電圧の信号
であったとすると、相補型スタティック論理回路185
のPMOSトランジスタがオンし、出力端子180はロ
ウレベルのまま変化しない。また、相補型スタティック
論理回路189の入力がロウレベルのままとなり、出力
端子181もロウレベル電圧のまま変化しない。このよ
うに、全ての回路について、NMOSトランジスタがオ
ンする場合にのみ信号が伝搬し、PMOSトランジスタ
がオンする場合にはプリチャージされた電圧のまま出力
は変化することがない。したがって、本実施例で示す論
理ブロックの信号の伝搬遅延時間を決定するのは、NM
OSトランジスタがオンする場合である。もちろん、各
回路の出力インバータはPMOSがオンするが、常に一
段のPMOSがオンするのみである。信号の伝搬が常に
利得係数の大きいNMOSトランジスタのみで行われる
ので、高速性が得られる。このように、本発明よりなる
電圧設定素子を有する相補型スタティック論理回路と電
圧設定素子を有しない従来の相補型スタティック論理回
路が混在しても、予め出力をロウレベル電圧に設定し、
信号が伝搬するのはNMOSトランジスタがオンする場
合のみとする構成が可能であることがわかる。FIG. 20 shows a complementary static logic circuit 185, 186, 18 having a voltage setting element according to the present invention.
7 is an example of a logic block including conventional static logic circuits 189 and 190 and latch circuits 191 and 192 having no voltage setting element. The latch circuit 191 on the input side is connected to the clock signal CK1. Complementary static logic circuits 185, 186, 187 having an output side latch circuit 192 and a voltage setting element according to the present invention
Is connected to the clock signal CK2. The output of the latch circuit 191 on the input side is connected to a complementary static logic circuit having a voltage setting element according to the present invention. Further, the logic block of this embodiment does not include an inversion logic circuit. In such a configuration, while the clock signal CK2 is at the low level, the output terminal 180 of the complementary static logic circuit 185 having the voltage setting element according to the present invention is set to the low level voltage. Next, since the input terminal 180 of the conventional complementary static logic circuit 189 having no voltage setting element is a low level voltage, the output terminal 181 is also set to the low level voltage. Similarly, all output terminals 180, 181, 182, 183, 184 are set to the low level voltage. Thus, the clock signal C
A period in which all output terminals are set to a low level voltage while K2 is at a low level is a precharge period. Further, during the precharge period, the clock signal CK1 is at the high level, the latch circuit 191 allows the input data to pass to the output, and determines the input data signal of the complementary static logic circuit 185 having the voltage setting element according to the present invention. . Assuming that the input data signal of the complementary static logic circuit 185 is a signal of a high level voltage, when the clock signal CK2 rises to a high level, the NMOS transistor of the complementary static logic circuit 185 is turned on and the output terminal 180 is at the high level voltage. Stand up. If the other terminal of the complementary static logic circuit 189 is at a high level,
Turn on, and the output terminal 181 rises to the high level voltage. In this way, data propagates one after another. Conversely, if the input data signals of the complementary static logic circuit 185 are all low level voltage signals,
Are turned on, and the output terminal 180 remains unchanged at the low level. Further, the input of the complementary static logic circuit 189 remains at the low level, and the output terminal 181 does not change at the low level voltage. As described above, in all circuits, the signal propagates only when the NMOS transistor is turned on, and when the PMOS transistor is turned on, the output does not change with the precharged voltage. Therefore, the decision of the propagation delay time of the signal of the logic block shown in this embodiment is based on NM
This is a case where the OS transistor is turned on. Of course, the PMOS of the output inverter of each circuit is turned on, but only the PMOS of one stage is always turned on. Since signal propagation is always performed only by the NMOS transistor having a large gain coefficient, high speed can be obtained. In this way, even if the complementary static logic circuit having the voltage setting element according to the present invention and the conventional complementary static logic circuit having no voltage setting element are mixed, the output is set to the low-level voltage in advance,
It can be seen that a configuration is possible in which the signal propagates only when the NMOS transistor is turned on.
【0037】図21は本発明よりなる電圧設定素子を有
する相補型スタティック論理回路185,186,18
7と電圧設定素子を有しない従来の相補型スタティック
論理回路189,193,194とラッチ回路191,
192とからなる論理ブロックの一例である。入力側の
ラッチ回路191はクロック信号CK1に接続される。
出力側のラッチ回路192と本発明よりなる電圧設定素
子を有する相補型スタティック論理回路185,18
6,187はクロック信号CK2に接続される。入力側
のラッチ回路191の出力には本発明よりなる電圧設定
素子を有する相補型スタティック論理回路が接続され
る。また、論理ブロックには反転論理回路193,19
4を含んでいる。反転論理回路193の出力端子は他の
相補型スタティック論理回路ブロック217に接続され
る。相補型スタティック論理回路ブロック217は、電
圧設定素子を有しない従来の相補型スタティック論理回
路によって構成される。FIG. 21 shows a complementary static logic circuit 185, 186, 18 having a voltage setting element according to the present invention.
7 and conventional complementary static logic circuits 189, 193, 194 having no voltage setting element and latch circuit 191,
192 is an example of a logical block composed of 192. The latch circuit 191 on the input side is connected to the clock signal CK1.
Complementary static logic circuits 185, 18 having an output side latch circuit 192 and a voltage setting element according to the present invention
6,187 are connected to the clock signal CK2. The output of the latch circuit 191 on the input side is connected to a complementary static logic circuit having a voltage setting element according to the present invention. The logic blocks include inverted logic circuits 193, 19
4 is included. An output terminal of the inversion logic circuit 193 is connected to another complementary static logic circuit block 217. Complementary static logic circuit block 217 is constituted by a conventional complementary static logic circuit having no voltage setting element.
【0038】かかる構成において、クロック信号CK2
がロウレベルの期間には、本発明よりなる電圧設定素子
を有する相補型スタティック論理回路185の出力端子
180がロウレベル電圧に設定される。次に、電圧設定素
子を有しない従来の相補型スタティック論理回路189
の入力端子である180がロウレベル電圧なので、出力
端子181もロウレベル電圧に設定される。同様にし
て、出力端子182,183,184がロウレベル電圧
に設定されるが出力端子195はハイレベル電圧に設定
される。In such a configuration, the clock signal CK2
Is low level, the output terminal of the complementary static logic circuit 185 having the voltage setting element according to the present invention.
180 is set to the low level voltage. Next, a conventional complementary static logic circuit 189 having no voltage setting element is used.
Since the input terminal 180 is a low level voltage, the output terminal 181 is also set to the low level voltage. Similarly, the output terminals 182, 183, and 184 are set to the low level voltage, while the output terminal 195 is set to the high level voltage.
【0039】このように、本発明よりなる電圧設定素子
を有する相補型スタティック論理回路を有する論理回路
ブロックにおいて、プリチャージの期間にハイレベル電
圧に設定される端子が存在する場合には、必ず反転論理
回路によってロウレベル電圧に変換する。本実施例によ
れば、インバータ回路194によって、端子195の信
号を反転し、本発明よりなる電圧設定素子を有する相補
型スタティック論理回路187に入力する。かかる構成
によって、反転論理回路を除く他の全ての論理回路の入
力端子がロウレベル電圧に設定される。As described above, in the logic circuit block having the complementary static logic circuit having the voltage setting element according to the present invention, when there is a terminal set to the high level voltage during the precharge period, the terminal is always inverted. It is converted to a low level voltage by a logic circuit. According to the present embodiment, the signal at the terminal 195 is inverted by the inverter circuit 194 and is input to the complementary static logic circuit 187 having the voltage setting element according to the present invention. With this configuration, the input terminals of all the logic circuits except the inversion logic circuit are set to the low level voltage.
【0040】このように、クロック信号CK2がロウレ
ベルの期間に反転論理回路を除く全ての入力端子がロウ
レベル電圧に設定される期間がプリチャージの期間であ
る。また、プリチャージの期間はクロック信号CK1は
ハイレベルであり、ラッチ回路191は入力データを出
力に通過させ、本発明よりなる電圧設定素子を有する相
補型スタティック論理回路185の入力データ信号を確
定する。相補型スタティック論理回路185の入力デー
タ信号がハイレベル電圧の信号であったとすると、クロ
ック信号CK2がハイレベルに立ち上がると、相補型ス
タティック論理回路185のNMOSトランジスタがオ
ンとなり出力端子180はハイレベル電圧に立ち上が
る。相補型スタティック論理回路189の他の端子がハ
イレベルであったとすると相補型スタティック論理回路
189のNMOSトランジスタがオンし、出力端子18
1がハイレベル電圧に立ち上がる。このようにして、デ
ータが次々に伝搬していく。As described above, the period in which all the input terminals except the inversion logic circuit are set to the low level voltage while the clock signal CK2 is at the low level is the precharge period. Further, during the precharge period, the clock signal CK1 is at the high level, and the latch circuit 191 allows the input data to pass through the output, and determines the input data signal of the complementary static logic circuit 185 having the voltage setting element according to the present invention. . Assuming that the input data signal of the complementary static logic circuit 185 is a signal of a high level voltage, when the clock signal CK2 rises to a high level, the NMOS transistor of the complementary static logic circuit 185 is turned on and the output terminal 180 is at a high level voltage. Stand up. If the other terminal of the complementary static logic circuit 189 is at a high level, the NMOS transistor of the complementary static logic circuit 189 turns on and the output terminal 18
1 rises to a high level voltage. In this way, data propagates one after another.
【0041】反転論理回路の出力端子195は逆にハイ
レベル電圧からロウレベル電圧に立ち下がるが、本発明
よりなる電圧設定素子を有する相補型スタティック論理
回路187の入力端子はロウレベル電圧からハイレベル
電圧に立上り信号は途絶えることなく伝搬していく。逆
に、相補型スタティック論理回路185の入力データ信
号が全てロウレベル電圧の信号であったとすると、相補
型スタティック論理回路185のPMOSトランジスタ
がオンし、出力端子180はロウレベルのまま変化しな
い。また、相補型スタティック論理回路189の入力が
ロウレベルのままとなり、出力端子181もロウレベル
電圧のまま変化しない。反転論理回路193の出力端子
195はハイレベル電圧のまま変化しないが、本発明よ
りなる電圧設定素子を有する相補型スタティック論理回
路187の入力端子はロウレベルのまま変化しない。こ
のように、反転論理回路を除く全ての回路について、N
MOSトランジスタがオンする場合にのみ信号が伝搬
し、PMOSトランジスタがオンする場合にはプリチャ
ージされた電圧のまま出力は変化することがない。On the contrary, the output terminal 195 of the inversion logic circuit falls from the high level voltage to the low level voltage, but the input terminal of the complementary static logic circuit 187 having the voltage setting element according to the present invention changes from the low level voltage to the high level voltage. The rising signal propagates without interruption. Conversely, if the input data signals of the complementary static logic circuit 185 are all low level voltage signals, the PMOS transistor of the complementary static logic circuit 185 is turned on and the output terminal 180 remains at the low level. Further, the input of the complementary static logic circuit 189 remains at the low level, and the output terminal 181 does not change at the low level voltage. The output terminal 195 of the inverting logic circuit 193 does not change with the high level voltage, but the input terminal of the complementary static logic circuit 187 having the voltage setting element according to the present invention does not change with the low level. Thus, for all circuits except the inverted logic circuit, N
The signal propagates only when the MOS transistor is turned on, and when the PMOS transistor is turned on, the output does not change with the precharged voltage.
【0042】したがって、本実施例で示す論理ブロック
の信号の伝搬遅延時間を決定するのは、反転論理回路を
除くNMOSトランジスタがオンする場合である。信号
の伝搬が常に利得係数の大きいNMOSトランジスタの
みで行われるので、高速性が得られる。このように、本
発明よりなる電圧設定素子を有する相補型スタティック
論理回路と電圧設定素子を有しない従来の相補型スタテ
ィック論理回路と反転論理回路が混在しても、予め出力
をロウレベル電圧に設定し、信号が伝搬するのはNMO
Sトランジスタがオンする場合のみとする構成が可能で
あることがわかる。Accordingly, the propagation delay time of the signal of the logic block shown in the present embodiment is determined when the NMOS transistor except the inversion logic circuit is turned on. Since signal propagation is always performed only by the NMOS transistor having a large gain coefficient, high speed can be obtained. As described above, even when the complementary static logic circuit having the voltage setting element according to the present invention, the conventional complementary static logic circuit having no voltage setting element, and the inverted logic circuit are mixed, the output is previously set to the low level voltage. , The signal propagates through the NMO
It can be seen that a configuration in which only the S transistor is turned on is possible.
【0043】[0043]
【発明の効果】上述のとおり本発明によれば、信号の伝
搬を高速に行う半導体集積回路装置を実現することが出
来る。更に、高い耐ノイズ性を備えた半導体集積回路装
置を実現することが出来る。As described above, according to the present invention, a semiconductor integrated circuit device capable of transmitting a signal at high speed can be realized. Further, a semiconductor integrated circuit device having high noise resistance can be realized.
【図1】本発明を適用した回路例及びその動作を示す図
である。FIG. 1 is a diagram showing an example of a circuit to which the present invention is applied and its operation.
【図2】本発明を適用した並列計算機システムの一実施
例を示す図である。FIG. 2 is a diagram showing an embodiment of a parallel computer system to which the present invention is applied.
【図3】図2に示したシステムの中央演算処理装置の一
実施例を示す図である。FIG. 3 is a diagram showing one embodiment of a central processing unit of the system shown in FIG. 2;
【図4】本発明を適用した回路を複数個直列接続した例
を示す図である。FIG. 4 is a diagram showing an example in which a plurality of circuits to which the present invention is applied are connected in series.
【図5】本発明を適用した回路を複数個用いた他の例を
示す図である。FIG. 5 is a diagram showing another example using a plurality of circuits to which the present invention is applied.
【図6】本発明を適用したスタティックドミノ型CMO
S論理回路一実施例を示す。FIG. 6 shows a static domino type CMO to which the present invention is applied.
1 shows an embodiment of an S logic circuit.
【図7】本発明を適用した1クロックサイクルで動作す
る論理ブロックの構成例を示す図である。FIG. 7 is a diagram showing a configuration example of a logic block operating in one clock cycle to which the present invention is applied.
【図8】本発明を適用した1クロックサイクルで動作す
る論理ブロックの他の構成例を示す図である。FIG. 8 is a diagram showing another configuration example of a logic block operating in one clock cycle to which the present invention is applied.
【図9】従来のCMOSドミノ回路を示す図である。FIG. 9 is a diagram showing a conventional CMOS domino circuit.
【図10】図9で示した回路の問題点を示す図である。FIG. 10 is a diagram showing a problem of the circuit shown in FIG. 9;
【図11】従来のCMOSドミノ回路の他の問題点を示
す図である。FIG. 11 is a diagram showing another problem of the conventional CMOS domino circuit.
【図12】従来の他の回路例を示す図である。FIG. 12 is a diagram showing another conventional circuit example.
【図13】本発明を適用した4OR回路の例を示す図で
ある。FIG. 13 is a diagram illustrating an example of a 4OR circuit to which the present invention is applied.
【図14】図13に示した回路のレイアウト例を示す図
である。FIG. 14 is a diagram illustrating a layout example of the circuit illustrated in FIG. 13;
【図15】従来の4OR回路の例を示す図である。FIG. 15 is a diagram illustrating an example of a conventional 4OR circuit.
【図16】図15で示した回路のレイアウト例を示す図
である。16 is a diagram illustrating a layout example of the circuit illustrated in FIG. 15;
【図17】本発明を適用した4ビット加算器の一実施例
を示す図である。FIG. 17 is a diagram showing an embodiment of a 4-bit adder to which the present invention is applied.
【図18】本発明を適用した4ビット加算器の他の例を
示す図である。FIG. 18 is a diagram illustrating another example of a 4-bit adder to which the present invention is applied.
【図19】本発明を適用した4ビット加算器の他の例を
示す図である。FIG. 19 is a diagram showing another example of a 4-bit adder to which the present invention is applied.
【図20】本発明を適用した相補型スタティック論理回
路と従来の相補型スタティック論理回路とを混在させた
例を示す図である。FIG. 20 is a diagram showing an example in which a complementary static logic circuit to which the present invention is applied and a conventional complementary static logic circuit are mixed.
【図21】本発明を適用した相補型スタティック論理回
路と従来の相補型スタティック論理回路とを混在させた
他の例を示す図である。FIG. 21 is a diagram showing another example in which a complementary static logic circuit to which the present invention is applied and a conventional complementary static logic circuit are mixed.
【図22】本発明を適用した相補型スタティック論理回
路と従来の相補型スタティック論理回路とを混在させた
他の例を示す図である。FIG. 22 is a diagram showing another example in which a complementary static logic circuit to which the present invention is applied and a conventional complementary static logic circuit are mixed.
【図23】本発明を適用したバッファ回路の例を示す図
である。FIG. 23 is a diagram illustrating an example of a buffer circuit to which the present invention is applied.
【図24】本発明を適用した相補型スタティック論理回
路を複数接続した例を示す図である。FIG. 24 is a diagram showing an example in which a plurality of complementary static logic circuits to which the present invention is applied are connected.
【図25】本発明を適用した相補型スタティック論理回
路を複数接続した他の例を示す図である。FIG. 25 is a diagram showing another example in which a plurality of complementary static logic circuits to which the present invention is applied are connected.
100〜102…NMOSトランジスタ、103…PM
OSトランジスタ、104…N型論理ブロック、105
…P型論理ブロック、106…N型論理ブロック、10
7…プリチャージ素子、108…入力端子、109…内
部端子、110…プリチャージ信号入力端子、111…第
1の電源端子、112…第2の電源端子、113,11
4,115…スタティックドミノ型CMOS論理回路、
116〜118…入出力端子、119…中央演算処理装
置、120…結合ネットワーク、121…ハードデス
ク、122…浮動小数点レジスタファイル,123…加
算機、124…浮動小数点乗算器、125…浮動小数点
除算器、126…汎用レジスタ、127,128…整数
演算器、129…アドレス加算器、130,133…キ
ャッシュ、131,132…TLB、134…メモリ制
御ユニット、135…命令制御ユニット、136…外部
端子、137…N型電界効果トランジスタ、138,1
47…インバータ、139…出力端子、140…P型論
理ブロック、141…N型論理ブロック、142〜14
5…内部ノード、161,162,163,164…ス
タティックドミノ型CMOS論理回路、165,16
6,167,173…ラッチ回路、168,169,1
72…スタティックドミノ型CMOS論理回路よりなる
論理ブロック、170,171…完全相補型CMOS回
路よりなる論理ブロック。100 to 102: NMOS transistor, 103: PM
OS transistor, 104... N-type logic block, 105
... P-type logic block, 106 ... N-type logic block, 10
7: Precharge element, 108: Input terminal, 109: Internal terminal, 110: Precharge signal input terminal, 111: First power supply terminal, 112: Second power supply terminal, 113, 11
4,115 ... Static domino type CMOS logic circuit,
116 to 118: input / output terminals, 119: central processing unit, 120: connection network, 121: hard disk, 122: floating point register file, 123: adder, 124: floating point multiplier, 125: floating point divider , 126 ... general-purpose register, 127, 128 ... integer arithmetic unit, 129 ... address adder, 130, 133 ... cache, 131, 132 ... TLB, 134 ... memory control unit, 135 ... instruction control unit, 136 ... external terminal, 137 ... N-type field effect transistor
47 ... Inverter, 139 ... Output terminal, 140 ... P-type logic block, 141 ... N-type logic block, 142-14
5 internal node, 161, 162, 163, 164 static domino type CMOS logic circuit, 165, 16
6,167,173 ... Latch circuit, 168,169,1
72: a logic block composed of a static domino type CMOS logic circuit; 170, 171: a logic block composed of a completely complementary CMOS circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 弘道 茨城県日立市大みか町七丁目1番1号 株式会社 日立製作所 日立研究所内 (58)調査した分野(Int.Cl.7,DB名) H03K 19/096 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Hiromichi Yamada 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture Within Hitachi Research Laboratory, Hitachi, Ltd. (58) Field surveyed (Int. Cl. 7 , DB name) H03K 19/096
Claims (12)
れ、直列接続された複数の相補型スタティック論理回路
と、 前記相補型スタティック論理回路のそれぞれの出力部に
接続され、クロック信号に同期し前記出力部の出力を前
記第2の電位に設定する電位設定部と、 を有する半導体集積回路装置。 A plurality of complementary static logic circuits connected to a first potential section and a second potential section and connected in series; and a clock signal connected to respective output sections of the complementary static logic circuits. And a potential setting unit that sets the output of the output unit to the second potential in synchronization with the operation of the semiconductor integrated circuit device.
ク論理回路及び前記第2の電位部に接続され、前記クロ
ック信号に同期して前記相補型スタティック論理回路の
動作タイミングを制御するタイミング制御部を有する半
導体集積回路装置。 2. The method according to claim 1, wherein the complementary static type is used.
Connected to the logic circuit and the second potential unit,
Of the complementary static logic circuit in synchronization with the clock signal.
Half having a timing control unit for controlling operation timing
Conductor integrated circuit device.
第1の電位部に接続され、前記クロック信号に同期し
て、前記相補型スタティック論理回路の出力部を前記第
1の電位に設定するプリチャージ部と、このプリチャー
ジ部により第1の電位に設定される前記出力部を前記第
2の電位に設定するインバータとを有する半導体集積回
路装置。 3. The electric potential setting section according to claim 2, wherein
Connected to the first potential section and synchronized with the clock signal.
The output of the complementary static logic circuit
A precharge unit for setting the potential to 1;
The output section, which is set to a first potential by the
Semiconductor integrated circuit having an inverter set to 2 potentials
Road equipment.
信号が供給される一方導電型MOSトランジスタブロッ
クと、前記出力部及び第2の電位部に接続され前記入力
信号が供給される他方導電型MOSトランジスタブロッ
クとを有する相補型MOSトランジスタブロックを複数
有する半導体集積回路装置であって、 前記複数の相補型MOSトランジスタブロックは、直列
接続され、前段の相補型MOSトランジスタブロックの
出力信号は後段の相補型MOSトランジスタブロック入
力信号として入力され、 前記複数の相補型MOSトランジスタブロック間には前
段の相補型MOSトランジスタブロックの出力信号を前
記第2の電位に設定する電位設定部を有し、前記他方導
電型MOSトランジスタブロックの動作により前段の相
補型MOSトランジスタブロックから後段の相補型MO
Sトランジスタブロックへ信号が伝搬さ れる半導体集積
回路装置。 4. An input circuit connected to a first potential section and an output section,
While the signal is supplied, the conductive type MOS transistor block
And the input connected to the output section and the second potential section.
The other conductivity type MOS transistor block to which the signal is supplied
Multiple complementary MOS transistor blocks
Having a semiconductor integrated circuit device, the plurality of complementary MOS transistors blocks, series
Connected to the complementary MOS transistor block in the preceding stage.
The output signal is input to the complementary MOS transistor block at the subsequent stage.
Input between the plurality of complementary MOS transistor blocks.
Output signal of the complementary MOS transistor block
A potential setting section for setting the potential to the second potential;
The phase of the previous stage is determined by the operation of the
From the complementary MOS transistor block to the subsequent complementary MO
Semiconductor integration where signal is propagated to S transistor block
Circuit device.
第1の電位部に接続され、クロック信号に同期して、前
記相補型MOSトランジスタブロックの出力部を前記第
1の電位に設定するプリチャージ部と、このプリチャー
ジ部により第1の電位に設定される前記出力部を前記第
2の電位に設定するインバータとを有する半導体集積回
路装置。 5. The electric potential setting section according to claim 4, wherein
Connected to the first potential section, and synchronized with the clock signal,
The output of the complementary MOS transistor block is connected to the
A precharge unit for setting the potential to 1;
The output section, which is set to a first potential by the
Semiconductor integrated circuit having an inverter set to 2 potentials
Road equipment.
スタブロック及び前記第2の電位部間に接続され、前記
クロック信号に同期して前記NMOSトランジスタブロ
ックの動作タイミングを制御するタイミング制御部を有
する半導体集積回路装置。 6. The NMOS transistor according to claim 4, wherein
Connected between the star block and the second potential unit,
The NMOS transistor block is synchronized with a clock signal.
It has a timing control unit that controls the operation timing of the
Semiconductor integrated circuit device.
第1の電位部及び出力部に接続され、入力信号が供給さ
れる一方導電型MOSトランジスタブロックと、前記出
力部及び第2の電位部に接続され前記入力信号が供給さ
れる他方導電型MOSトランジスタブロックとを有する
相補型MOSトランジスタブロックを複数有し、 前記複数の相補型MOSトランジスタブロックは、前段
の相補型MOSトランジスタブロックの出力信号が後段
の相補型MOSトランジスタブロック入力信号として入
力されるように直列接続され、 前記複数の相補型MOSトランジスタブロック間には、
クロック信号に同期して、前段の相補型MOSトランジ
スタブロックの出力信号を前記第2の電位に設定する電
位設定部を有し、 前記他方導電型MOSトランジスタブロックの動作によ
り前段の相補型MOSトランジスタブロックから後段の
相補型MOSトランジスタブロックへ信号が伝搬される
半導体集積回路装置。 7. At least one of the plurality of logical blocks includes:
An input signal is connected to the first potential section and the output section.
One conductivity type MOS transistor block,
The input signal is connected to the input portion and the second potential portion.
Other conductivity type MOS transistor block
A plurality of complementary MOS transistor blocks , wherein the plurality of complementary MOS transistor blocks
Output signal of the complementary MOS transistor block
Input as a complementary MOS transistor block input signal
And a plurality of complementary MOS transistor blocks are connected in series .
In synchronization with the clock signal, the complementary MOS transistor
To set the output signal of the star block to the second potential.
A position setting unit, which operates according to the operation of the other conductivity type MOS transistor block.
From the preceding complementary MOS transistor block
Signal is propagated to complementary MOS transistor block
Semiconductor integrated circuit device.
は、前段の論理ブロックの電位設定部に入力されるクロ
ック信号に同期して動作するラッチ回路を有する半導体
集積回路装置。 8. The logic circuit according to claim 7, wherein
Is the clock input to the potential setting section of the previous logic block.
Semiconductor having a latch circuit operating in synchronization with a clock signal
Integrated circuit device.
入力されるクロック信号は、後段の論理ブロックに入力
されるクロック信号の反転信号である半導体集積回路装
置。 9. The logic block according to claim 8, wherein
The input clock signal is input to the subsequent logic block.
Semiconductor integrated circuit device which is an inverted signal of
Place.
位設定部は前記第1の電位部に接続され、前記クロック
信号に同期して、前記相補型MOSトランジスタブロッ
クの出力部を前記第1の電位に設定するプリチャージ部
と、このプリチャージ部により第1の電位に設定される
前記出力部を前記第2の電位に設定するインバータとを
有する半導体集積回路装置。 10. The electronic device according to claim 7, 8, or 9,
A potential setting unit connected to the first potential unit;
The complementary MOS transistor block is synchronized with a signal.
Precharge section for setting an output section of the battery to the first potential
Is set to the first potential by the precharge unit.
An inverter for setting the output unit to the second potential.
Semiconductor integrated circuit device having the same.
ンジスタブロック及び前記第2の電位部間に接続され、
前記クロック信号に同期して前記NMOSトランジスタ
ブロックの動作タイミングを制御するタイミング制御部
を有する半導体集積回路装置。 11. The NMOS transistor according to claim 10,
Connected between the transistor block and the second potential portion;
The NMOS transistor is synchronized with the clock signal.
Timing control unit that controls the operation timing of blocks
A semiconductor integrated circuit device having:
導体基盤上に形成された半導体集積回路装置において、 ソースおよびドレインが第1の電源端子と内部端子との
間に直列または並列に接続され、ゲートが入力端子に接
続される1つ以上のP型電界効果トランジスタからなる
第1のP型論理ブロックと、ソースおよびドレインが第
2の電源端子と前記内部端子との間に直列または並列に
接続され、ゲートが入力端子に接続される1つ以上のN
型電界効果トランジスタからなる第1のN型論理ブロッ
クとからなる相補型論理回路と、 ゲートが前記内部端子に接続されソースおよびドレイン
が第1の電源端子と出力端子との間に接続される第1の
P型電界効果トランジスタと、ゲートが前記内部端子に
接続されソースおよびドレインが第2の電源端子と出力
端子との間に接続される第1のN型電界効果トランジス
タとからるインバータ回路と、 前記第1の電源端子と前記内部端子との間に接続され、
電圧設定制御信号によって前記内部端子を第1の電源電
位に設定する電圧設定素子と、 を有する相補型スタティック論理回路を備えた半導体集
積回路装置。 12. A method according to claim 11, wherein the plurality of field effect transistors are the same half.
In a semiconductor integrated circuit device formed on a conductive substrate, a source and a drain are connected between a first power supply terminal and an internal terminal.
Connected in series or in parallel, with the gate connected to the input terminal.
Consisting of one or more P-type field effect transistors connected
The first P-type logic block and the source and drain
2 in series or in parallel between the power supply terminal 2 and the internal terminal.
Connected to one or more N gates connected to the input terminals.
A first N-type logic block comprising a field-effect transistor
And a source and a drain having a gate connected to the internal terminal.
Is connected between the first power supply terminal and the output terminal.
A P-type field effect transistor and a gate connected to the internal terminal
Connected source and drain to second power supply terminal and output
A first N-type field effect transistor connected between the first terminal and the terminal
An inverter circuit, which is connected between the first power supply terminal and the internal terminal;
The internal terminal is connected to the first power supply by a voltage setting control signal.
And a voltage setting element for setting the voltage level of the semiconductor device.
Integrated circuit device.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6219809A JP3031173B2 (en) | 1994-09-14 | 1994-09-14 | Semiconductor integrated circuit device |
US08/838,193 US5841300A (en) | 1994-04-18 | 1997-04-16 | Semiconductor integrated circuit apparatus |
US09/887,065 US6590425B2 (en) | 1994-04-18 | 2001-06-25 | Semiconductor integrated circuit apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6219809A JP3031173B2 (en) | 1994-09-14 | 1994-09-14 | Semiconductor integrated circuit device |
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Family
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4886384B2 (en) * | 2001-01-18 | 2012-02-29 | 株式会社東芝 | NAND gate circuit and dynamic circuit |
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1994
- 1994-09-14 JP JP6219809A patent/JP3031173B2/en not_active Expired - Fee Related
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