JP3028414B1 - パケットフィルタ回路 - Google Patents
パケットフィルタ回路Info
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Abstract
【要約】
【課題】 高速な処理性能を実現し、ハードウェア量の
増大を抑制する。 【解決手段】 個別情報判定ＣＡＭ（内容検索型メモ
リ）１−１，１−２，１−３は、パケットフィルタ条件
を構成する各種情報の種別毎に設けられる。一致アドレ
ス出力回路１３−１，１３−２，１３−３は、入力パケ
ットの情報と一致する情報を保持しているエントリが存
在するとき、一致エントリのアドレスを出力する。ＣＡ
Ｍセルアレイ３１は、一致エントリアドレスの集合をパ
ケットフィルタ条件として格納する。一致信号出力回路
３２は、レジスタ２から出力された一致エントリアドレ
スの集合がＣＡＭセルアレイ３１のパケットフィルタ条
件と一致したとき、一致信号を出力する。
増大を抑制する。 【解決手段】 個別情報判定ＣＡＭ（内容検索型メモ
リ）１−１，１−２，１−３は、パケットフィルタ条件
を構成する各種情報の種別毎に設けられる。一致アドレ
ス出力回路１３−１，１３−２，１３−３は、入力パケ
ットの情報と一致する情報を保持しているエントリが存
在するとき、一致エントリのアドレスを出力する。ＣＡ
Ｍセルアレイ３１は、一致エントリアドレスの集合をパ
ケットフィルタ条件として格納する。一致信号出力回路
３２は、レジスタ２から出力された一致エントリアドレ
スの集合がＣＡＭセルアレイ３１のパケットフィルタ条
件と一致したとき、一致信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ネットワーク間を
接続するゲートウェイ装置等のパケット中継装置に係
り、特にある一定の条件を満たすパケットを転送あるい
は廃棄するというパケットフィルタ機能を実現するパケ
ットフィルタ回路に関するものである。
接続するゲートウェイ装置等のパケット中継装置に係
り、特にある一定の条件を満たすパケットを転送あるい
は廃棄するというパケットフィルタ機能を実現するパケ
ットフィルタ回路に関するものである。
【０００２】
【従来の技術】従来より、ネットワーク間を接続するゲ
ートウェイ装置等のパケット中継装置においては、ＩＰ
アドレス、ＭＡＣアドレス、ＴＣＰポート番号等々の、
パケットヘッダに格納されている各種の情報を用いて、
その各々がある一定の条件（パケットフィルタ条件）を
満足した場合に、該パケットを転送あるいは廃棄すると
いうパケットフィルタ機能が必要とされる。
ートウェイ装置等のパケット中継装置においては、ＩＰ
アドレス、ＭＡＣアドレス、ＴＣＰポート番号等々の、
パケットヘッダに格納されている各種の情報を用いて、
その各々がある一定の条件（パケットフィルタ条件）を
満足した場合に、該パケットを転送あるいは廃棄すると
いうパケットフィルタ機能が必要とされる。
【０００３】このフィルタ判別は、以下の要件を要求す
る。 （Ａ）パケットフィルタ条件は、ＩＰアドレス、ＭＡＣ
アドレス、ＴＣＰポート番号等の各種情報のベクトル条
件（集合）で設定される場合が一般的である。 （Ｂ）パケットフィルタ条件を構成する各種情報は、ゲ
ートウェイ装置の場合の常として、長いビット長（例え
ば、ＩＰアドレスで３２ビット）を持つが、ある箇所の
ゲートウェイ装置では、そのビット長が示す数値空間の
中で狭い数量しか必要としない。
る。 （Ａ）パケットフィルタ条件は、ＩＰアドレス、ＭＡＣ
アドレス、ＴＣＰポート番号等の各種情報のベクトル条
件（集合）で設定される場合が一般的である。 （Ｂ）パケットフィルタ条件を構成する各種情報は、ゲ
ートウェイ装置の場合の常として、長いビット長（例え
ば、ＩＰアドレスで３２ビット）を持つが、ある箇所の
ゲートウェイ装置では、そのビット長が示す数値空間の
中で狭い数量しか必要としない。
【０００４】パケットフィルタ回路を構成する上での問
題点は、それぞれの情報の持つ数値空間全体に対して、
必要とされる条件エントリの数は微小であり、有効な構
成物量で必要な条件エントリを保持、検索させることが
困難なことである。また、上述のように、パケットフィ
ルタ条件は各種情報のベクトル条件であるため、入力パ
ケットがパケットフィルタ条件を満たすか否かを判定す
るには、必要な全ての組み合わせを記憶した上で比較判
定することが必要となり、この場合、上記した構成物量
の無駄はより大きな問題を引き起こす。
題点は、それぞれの情報の持つ数値空間全体に対して、
必要とされる条件エントリの数は微小であり、有効な構
成物量で必要な条件エントリを保持、検索させることが
困難なことである。また、上述のように、パケットフィ
ルタ条件は各種情報のベクトル条件であるため、入力パ
ケットがパケットフィルタ条件を満たすか否かを判定す
るには、必要な全ての組み合わせを記憶した上で比較判
定することが必要となり、この場合、上記した構成物量
の無駄はより大きな問題を引き起こす。
【０００５】従来は、このようなパケットフィルタの構
成の多くはソフトウェアに依存し、パケットフィルタ条
件を具現化する判断分岐（フローチャート）を処理する
ことで実現される。ハードウェアによる構成の場合に
は、各種情報の必要な全ての組み合わせを記憶した内容
検索型メモリ（Content Addressable Memory、以下、Ｃ
ＡＭとする））の利用が考えられる。
成の多くはソフトウェアに依存し、パケットフィルタ条
件を具現化する判断分岐（フローチャート）を処理する
ことで実現される。ハードウェアによる構成の場合に
は、各種情報の必要な全ての組み合わせを記憶した内容
検索型メモリ（Content Addressable Memory、以下、Ｃ
ＡＭとする））の利用が考えられる。
【０００６】図４はＣＡＭを利用した従来のパケットフ
ィルタ回路のブロック図である。図４の例では、ＩＰア
ドレスとＭＡＣアドレスとＴＰＣポート番号の集合から
パケットフィルタ条件が構成される場合を示し、ＣＡＭ
４１の１行が１つのパケットフィルタ条件を格納したエ
ントリとなっている。このように判定に必要な全てのパ
ケットフィルタ条件をＣＡＭ４１のエントリに格納した
形となっている。よって、ＩＰアドレスが同じであって
も、ＭＡＣアドレスあるいはポート番号が異なるパケッ
トフィルタ条件を設定する必要がある場合には、異なる
エントリをＣＡＭ４１に設ける必要がある。つまり、パ
ケットフィルタ条件を構成する個別の情報に重複するも
のがあったとしても、パケットフィルタ条件の総数と等
しいエントリ数が必要となる。
ィルタ回路のブロック図である。図４の例では、ＩＰア
ドレスとＭＡＣアドレスとＴＰＣポート番号の集合から
パケットフィルタ条件が構成される場合を示し、ＣＡＭ
４１の１行が１つのパケットフィルタ条件を格納したエ
ントリとなっている。このように判定に必要な全てのパ
ケットフィルタ条件をＣＡＭ４１のエントリに格納した
形となっている。よって、ＩＰアドレスが同じであって
も、ＭＡＣアドレスあるいはポート番号が異なるパケッ
トフィルタ条件を設定する必要がある場合には、異なる
エントリをＣＡＭ４１に設ける必要がある。つまり、パ
ケットフィルタ条件を構成する個別の情報に重複するも
のがあったとしても、パケットフィルタ条件の総数と等
しいエントリ数が必要となる。
【０００７】図４の例では、パケットフィルタ条件をＩ
ＰアドレスとＭＡＣアドレスとＴＰＣポート番号の３種
類からなるものとしたが、通常、より多種の情報（アド
レスであれば、送信元アドレス、受信先アドレスの２種
類など）が要求される。よって、ＣＡＭ４１の１エント
リが更に長くなることが予想され、現状実現されている
ＣＡＭのエントリビット長が６４から１２８程度である
ことを考慮した場合、十分なパケットフィルタ条件を設
定することは困難である。
ＰアドレスとＭＡＣアドレスとＴＰＣポート番号の３種
類からなるものとしたが、通常、より多種の情報（アド
レスであれば、送信元アドレス、受信先アドレスの２種
類など）が要求される。よって、ＣＡＭ４１の１エント
リが更に長くなることが予想され、現状実現されている
ＣＡＭのエントリビット長が６４から１２８程度である
ことを考慮した場合、十分なパケットフィルタ条件を設
定することは困難である。
【０００８】
【発明が解決しようとする課題】以上のように、パケッ
トフィルタをソフトウェアで実現した場合、複数のパケ
ットフィルタ条件と入力パケットとの比較判定がシリア
ルで処理されるため、多くの処理ステップが必要とな
り、処理に時間がかかるという問題点があった。また、
パケットフィルタをＣＡＭ等のハードウェアで実現した
場合、非常に長いワード（エントリ）長を必要とし、多
くのハードウェア量を必要とするという問題点があっ
た。本発明は、上記課題を解決するためになされたもの
で、ソフトウェア処理よりも高速な処理性能を実現する
と共に、ハードウェア量の増大を抑制することができる
パケットフィルタ回路を提供することを目的とする。
トフィルタをソフトウェアで実現した場合、複数のパケ
ットフィルタ条件と入力パケットとの比較判定がシリア
ルで処理されるため、多くの処理ステップが必要とな
り、処理に時間がかかるという問題点があった。また、
パケットフィルタをＣＡＭ等のハードウェアで実現した
場合、非常に長いワード（エントリ）長を必要とし、多
くのハードウェア量を必要とするという問題点があっ
た。本発明は、上記課題を解決するためになされたもの
で、ソフトウェア処理よりも高速な処理性能を実現する
と共に、ハードウェア量の増大を抑制することができる
パケットフィルタ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のパケットフィル
タ回路は、請求項１に記載のように、パケットフィルタ
条件を構成する各種情報の種別毎に設けられ、該当種別
の情報を格納するエントリを備え、各エントリに格納さ
れた情報と入力パケットが有する該当種別の情報とを比
較して、一致する情報を格納しているエントリが存在す
るとき、この一致エントリのアドレスを出力する複数の
第１の内容検索型メモリと、各種情報の集合からなるパ
ケットフィルタ条件の代わりに、これら情報を格納して
いる第１の内容検索型メモリの一致エントリアドレスの
集合をパケットフィルタ条件として記憶し、複数の第１
の内容検索型メモリからそれぞれ出力された一致エント
リアドレスの集合がパケットフィルタ条件と一致したと
き、一致信号を出力する第２の内容検索型メモリとを有
するものである。このように、第１の内容検索型メモリ
によってパケットフィルタ条件を構成する各種情報の種
別毎に検索を行い、第２の内容検索型メモリによって第
１の内容検索型メモリからの一致エントリアドレスの集
合がパケットフィルタ条件と一致するか否かを判定する
ことにより、入力パケットの属性を判断することができ
る。
タ回路は、請求項１に記載のように、パケットフィルタ
条件を構成する各種情報の種別毎に設けられ、該当種別
の情報を格納するエントリを備え、各エントリに格納さ
れた情報と入力パケットが有する該当種別の情報とを比
較して、一致する情報を格納しているエントリが存在す
るとき、この一致エントリのアドレスを出力する複数の
第１の内容検索型メモリと、各種情報の集合からなるパ
ケットフィルタ条件の代わりに、これら情報を格納して
いる第１の内容検索型メモリの一致エントリアドレスの
集合をパケットフィルタ条件として記憶し、複数の第１
の内容検索型メモリからそれぞれ出力された一致エント
リアドレスの集合がパケットフィルタ条件と一致したと
き、一致信号を出力する第２の内容検索型メモリとを有
するものである。このように、第１の内容検索型メモリ
によってパケットフィルタ条件を構成する各種情報の種
別毎に検索を行い、第２の内容検索型メモリによって第
１の内容検索型メモリからの一致エントリアドレスの集
合がパケットフィルタ条件と一致するか否かを判定する
ことにより、入力パケットの属性を判断することができ
る。
【００１０】また、請求項２に記載のように、パケット
フィルタ条件を構成する各種情報の種別毎に設けられ、
該当種別の情報を格納するエントリを備え、各エントリ
に格納された情報と入力パケットが有する該当種別の情
報とを比較して、一致する情報を格納しているエントリ
が存在するとき、この一致エントリの情報を表すコード
を出力する複数の第１の内容検索型メモリと、各種情報
の集合からなるパケットフィルタ条件の代わりに、これ
ら情報を表すコードの集合をパケットフィルタ条件とし
て記憶し、複数の第１の内容検索型メモリからそれぞれ
出力されたコードの集合がパケットフィルタ条件と一致
したとき、一致信号を出力する第２の内容検索型メモリ
とを有するものである。このように、第１の内容検索型
メモリによってパケットフィルタ条件を構成する各種情
報の種別毎に検索を行い、第２の内容検索型メモリによ
って第１の内容検索型メモリからのコードの集合がパケ
ットフィルタ条件と一致するか否かを判定することによ
り、入力パケットの属性を判断することができる。ま
た、請求項３に記載のように、複数の第１の内容検索型
メモリの出力を所定の順序に配列して、これを第２の内
容検索型メモリに与えるレジスタを有するものである。
フィルタ条件を構成する各種情報の種別毎に設けられ、
該当種別の情報を格納するエントリを備え、各エントリ
に格納された情報と入力パケットが有する該当種別の情
報とを比較して、一致する情報を格納しているエントリ
が存在するとき、この一致エントリの情報を表すコード
を出力する複数の第１の内容検索型メモリと、各種情報
の集合からなるパケットフィルタ条件の代わりに、これ
ら情報を表すコードの集合をパケットフィルタ条件とし
て記憶し、複数の第１の内容検索型メモリからそれぞれ
出力されたコードの集合がパケットフィルタ条件と一致
したとき、一致信号を出力する第２の内容検索型メモリ
とを有するものである。このように、第１の内容検索型
メモリによってパケットフィルタ条件を構成する各種情
報の種別毎に検索を行い、第２の内容検索型メモリによ
って第１の内容検索型メモリからのコードの集合がパケ
ットフィルタ条件と一致するか否かを判定することによ
り、入力パケットの属性を判断することができる。ま
た、請求項３に記載のように、複数の第１の内容検索型
メモリの出力を所定の順序に配列して、これを第２の内
容検索型メモリに与えるレジスタを有するものである。
【００１１】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態となるパケットフィル
タ回路のブロック図である。本実施の形態のパケットフ
ィルタ回路は、パケットフィルタ条件を構成する各種情
報の種別毎に設けられた、個別情報判定ＣＡＭ（第１の
内容検索型メモリ）１−１，１−２，１−３を有してい
る。
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態となるパケットフィル
タ回路のブロック図である。本実施の形態のパケットフ
ィルタ回路は、パケットフィルタ条件を構成する各種情
報の種別毎に設けられた、個別情報判定ＣＡＭ（第１の
内容検索型メモリ）１−１，１−２，１−３を有してい
る。
【００１２】各個別情報判定ＣＡＭ１−１，１−２，１
−３は、入力パケットのパケットヘッダから該当種別の
情報（検索ワード）を抽出するラッチ回路１１−１，１
１−２，１１−３と、該当種別の情報（被検索ワード）
を格納するための複数のエントリを有するＣＡＭセルア
レイ１２−１，１２−２，１２−３と、ラッチ回路１１
−１，１１−２，１１−３から出力された情報と一致す
る情報を保持しているエントリが存在するとき、この一
致エントリのアドレスを出力する一致アドレス出力回路
１３−１，１３−２，１３−３とから構成されている。
−３は、入力パケットのパケットヘッダから該当種別の
情報（検索ワード）を抽出するラッチ回路１１−１，１
１−２，１１−３と、該当種別の情報（被検索ワード）
を格納するための複数のエントリを有するＣＡＭセルア
レイ１２−１，１２−２，１２−３と、ラッチ回路１１
−１，１１−２，１１−３から出力された情報と一致す
る情報を保持しているエントリが存在するとき、この一
致エントリのアドレスを出力する一致アドレス出力回路
１３−１，１３−２，１３−３とから構成されている。
【００１３】個別情報判定ＣＡＭ１−１は、パケットフ
ィルタ条件を構成する各種情報のうちＩＰ（Internet
Protocol）アドレスに対応するものである。ラッチ回路
１１−１は、入力パケットのパケットヘッダからＩＰア
ドレスを抽出し、ＣＡＭセルアレイ１２−１は、ＩＰア
ドレスを被検索ワードとして格納している。一致アドレ
ス出力回路１３−１は、ラッチ回路１１−１から出力さ
れたＩＰアドレスと一致するＩＰアドレスを保持してい
るエントリがＣＡＭセルアレイ１２−１に存在すると
き、この一致エントリのアドレスを出力する。
ィルタ条件を構成する各種情報のうちＩＰ（Internet
Protocol）アドレスに対応するものである。ラッチ回路
１１−１は、入力パケットのパケットヘッダからＩＰア
ドレスを抽出し、ＣＡＭセルアレイ１２−１は、ＩＰア
ドレスを被検索ワードとして格納している。一致アドレ
ス出力回路１３−１は、ラッチ回路１１−１から出力さ
れたＩＰアドレスと一致するＩＰアドレスを保持してい
るエントリがＣＡＭセルアレイ１２−１に存在すると
き、この一致エントリのアドレスを出力する。
【００１４】個別情報判定ＣＡＭ１−２は、パケットフ
ィルタ条件を構成する各種情報のうちＭＡＣ（Media Ac
cess Control）アドレスに対応するものである。ラッチ
回路１１−２は、入力パケットのパケットヘッダからＭ
ＡＣアドレスを抽出し、ＣＡＭセルアレイ１２−２は、
ＭＡＣアドレスを被検索ワードとして格納している。一
致アドレス出力回路１３−２は、ラッチ回路１１−２か
ら出力されたＭＡＣアドレスと一致するＭＡＣアドレス
を保持しているエントリがＣＡＭセルアレイ１２−２に
存在するとき、この一致エントリのアドレスを出力す
る。
ィルタ条件を構成する各種情報のうちＭＡＣ（Media Ac
cess Control）アドレスに対応するものである。ラッチ
回路１１−２は、入力パケットのパケットヘッダからＭ
ＡＣアドレスを抽出し、ＣＡＭセルアレイ１２−２は、
ＭＡＣアドレスを被検索ワードとして格納している。一
致アドレス出力回路１３−２は、ラッチ回路１１−２か
ら出力されたＭＡＣアドレスと一致するＭＡＣアドレス
を保持しているエントリがＣＡＭセルアレイ１２−２に
存在するとき、この一致エントリのアドレスを出力す
る。
【００１５】個別情報判定ＣＡＭ１−３は、パケットフ
ィルタ条件を構成する各種情報のうちＴＣＰ（Transmis
sion Control Protocol ）ポート番号に対応するもので
ある。ラッチ回路１１−３は、入力パケットのパケット
ヘッダからＴＣＰポート番号を抽出し、ＣＡＭセルアレ
イ１２−３は、ＴＣＰポート番号を被検索ワードとして
格納している。一致アドレス出力回路１３−３は、ラッ
チ回路１１−３から出力されたＴＣＰポート番号と一致
するＴＣＰポート番号を保持しているエントリがＣＡＭ
セルアレイ１２−３に存在するとき、この一致エントリ
のアドレスを出力する。
ィルタ条件を構成する各種情報のうちＴＣＰ（Transmis
sion Control Protocol ）ポート番号に対応するもので
ある。ラッチ回路１１−３は、入力パケットのパケット
ヘッダからＴＣＰポート番号を抽出し、ＣＡＭセルアレ
イ１２−３は、ＴＣＰポート番号を被検索ワードとして
格納している。一致アドレス出力回路１３−３は、ラッ
チ回路１１−３から出力されたＴＣＰポート番号と一致
するＴＣＰポート番号を保持しているエントリがＣＡＭ
セルアレイ１２−３に存在するとき、この一致エントリ
のアドレスを出力する。
【００１６】以上のように、各個別情報判定ＣＡＭ１−
１，１−２，１−３は、それぞれが対応する情報に関し
ての一致検索を実施する。レジスタ２は、各個別情報判
定ＣＡＭ１−１，１−２，１−３から出力された一致エ
ントリアドレスを所定の順序に配列するためのもので、
各個別情報判定ＣＡＭ１−１，１−２，１−３から出力
された一致エントリアドレスをいったん格納し、これら
を所定の順序で出力する。
１，１−２，１−３は、それぞれが対応する情報に関し
ての一致検索を実施する。レジスタ２は、各個別情報判
定ＣＡＭ１−１，１−２，１−３から出力された一致エ
ントリアドレスを所定の順序に配列するためのもので、
各個別情報判定ＣＡＭ１−１，１−２，１−３から出力
された一致エントリアドレスをいったん格納し、これら
を所定の順序で出力する。
【００１７】次に、本実施の形態のパケットフィルタ回
路では、従来のような各種情報の集合からなるパケット
フィルタ条件の代わりに、これら情報を格納している各
個別情報判定ＣＡＭ１−１，１−２，１−３の一致エン
トリアドレスの集合をパケットフィルタ条件としてい
る。
路では、従来のような各種情報の集合からなるパケット
フィルタ条件の代わりに、これら情報を格納している各
個別情報判定ＣＡＭ１−１，１−２，１−３の一致エン
トリアドレスの集合をパケットフィルタ条件としてい
る。
【００１８】フィルタ条件判定ＣＡＭ（第２の内容検索
型メモリ）３は、個別情報判定ＣＡＭ１−１，１−２，
１−３の一致エントリアドレスの集合をパケットフィル
タ条件として格納するＣＡＭセルアレイ３１と、レジス
タ２から出力された一致エントリアドレスの集合がＣＡ
Ｍセルアレイ３１のパケットフィルタ条件と一致したと
き、一致信号を出力する一致信号出力回路３２とから構
成されている。
型メモリ）３は、個別情報判定ＣＡＭ１−１，１−２，
１−３の一致エントリアドレスの集合をパケットフィル
タ条件として格納するＣＡＭセルアレイ３１と、レジス
タ２から出力された一致エントリアドレスの集合がＣＡ
Ｍセルアレイ３１のパケットフィルタ条件と一致したと
き、一致信号を出力する一致信号出力回路３２とから構
成されている。
【００１９】このように、本実施の形態では、個別情報
判定ＣＡＭ１−１，１−２，１−３により、パケットフ
ィルタ条件を構成する各種情報の種別毎に検索を行い、
各個別情報判定ＣＡＭ１−１，１−２，１−３から出力
された一致エントリアドレスをレジスタ２によって所定
の順序に配列して、フィルタ条件判定ＣＡＭ３に入力す
る。そして、フィルタ条件判定ＣＡＭ３によってレジス
タ２からの一致エントリアドレスの集合がパケットフィ
ルタ条件と一致するか否かを判定することにより、入力
パケットの属性を判断することができ、一致信号の出力
に応じて入力パケットの転送あるいは廃棄を行うことが
できる。
判定ＣＡＭ１−１，１−２，１−３により、パケットフ
ィルタ条件を構成する各種情報の種別毎に検索を行い、
各個別情報判定ＣＡＭ１−１，１−２，１−３から出力
された一致エントリアドレスをレジスタ２によって所定
の順序に配列して、フィルタ条件判定ＣＡＭ３に入力す
る。そして、フィルタ条件判定ＣＡＭ３によってレジス
タ２からの一致エントリアドレスの集合がパケットフィ
ルタ条件と一致するか否かを判定することにより、入力
パケットの属性を判断することができ、一致信号の出力
に応じて入力パケットの転送あるいは廃棄を行うことが
できる。
【００２０】なお、レジスタ２から出力される一致エン
トリアドレスの順序は、ＣＡＭセルアレイ３１に格納さ
れた一致エントリアドレスの順序と同じであることは言
うまでもない。例えば、ＣＡＭセルアレイ３１に格納さ
れたパケットフィルタ条件がＣＡＭ１−１のエントリア
ドレス、ＣＡＭ１−２のエントリアドレス、ＣＡＭ１−
３のエントリアドレスの順に設定されているとすれば、
レジスタ２は、この順序で各個別情報判定ＣＡＭ１−
１，１−２，１−３からの一致エントリアドレスを出力
する。
トリアドレスの順序は、ＣＡＭセルアレイ３１に格納さ
れた一致エントリアドレスの順序と同じであることは言
うまでもない。例えば、ＣＡＭセルアレイ３１に格納さ
れたパケットフィルタ条件がＣＡＭ１−１のエントリア
ドレス、ＣＡＭ１−２のエントリアドレス、ＣＡＭ１−
３のエントリアドレスの順に設定されているとすれば、
レジスタ２は、この順序で各個別情報判定ＣＡＭ１−
１，１−２，１−３からの一致エントリアドレスを出力
する。
【００２１】図２は本実施の形態のパケットフィルタ回
路の動作を説明するための説明図である。図２におい
て、個別情報判定ＣＡＭ１−１，１−２，１−３及びフ
ィルタ条件判定ＣＡＭ３の各行は、エントリを示してい
る。入力パケットのパケットヘッダにＩＰアドレス＝
ｃ、ＭＡＣアドレス＝ｂ、ポート番号＝ｉｉｉが設定さ
れていたとすると、個別情報判定ＣＡＭ１−１，１−
２，１−３からは一致エントリアドレスとして、それぞ
れアドレスｍａ，ｍｂ，ｍｃが出力される。このとき、
フィルタ条件判定ＣＡＭ３のＣＡＭセルアレイ３１にエ
ントリアドレスｍａ，ｍｂ，ｍｃの組み合わせがパケッ
トフィルタ条件として設定されていれば、一致信号出力
回路３２より一致信号が出力される。
路の動作を説明するための説明図である。図２におい
て、個別情報判定ＣＡＭ１−１，１−２，１−３及びフ
ィルタ条件判定ＣＡＭ３の各行は、エントリを示してい
る。入力パケットのパケットヘッダにＩＰアドレス＝
ｃ、ＭＡＣアドレス＝ｂ、ポート番号＝ｉｉｉが設定さ
れていたとすると、個別情報判定ＣＡＭ１−１，１−
２，１−３からは一致エントリアドレスとして、それぞ
れアドレスｍａ，ｍｂ，ｍｃが出力される。このとき、
フィルタ条件判定ＣＡＭ３のＣＡＭセルアレイ３１にエ
ントリアドレスｍａ，ｍｂ，ｍｃの組み合わせがパケッ
トフィルタ条件として設定されていれば、一致信号出力
回路３２より一致信号が出力される。
【００２２】［実施の形態の２］図３は本発明の第２の
実施の形態となるパケットフィルタ回路のブロック図で
あり、図１と同一の構成には同一の符号を付してある。
本実施の形態において、個別情報判定ＣＡＭ１ａ−１，
１ａ−２，１ａ−３内のＣＡＭセルアレイ１２ａ−１，
１２ａ−２，１２ａ−３は、図１のＣＡＭセルアレイ１
２−１，１２−２，１２−３と同様の情報とこの情報を
表すコード（符号）とを各エントリに格納している。
実施の形態となるパケットフィルタ回路のブロック図で
あり、図１と同一の構成には同一の符号を付してある。
本実施の形態において、個別情報判定ＣＡＭ１ａ−１，
１ａ−２，１ａ−３内のＣＡＭセルアレイ１２ａ−１，
１２ａ−２，１２ａ−３は、図１のＣＡＭセルアレイ１
２−１，１２−２，１２−３と同様の情報とこの情報を
表すコード（符号）とを各エントリに格納している。
【００２３】符号出力回路１４−１，１４−２，１４−
３は、ラッチ回路１１−１，１１，２，１１−３から出
力された情報と一致する情報を保持しているエントリが
ＣＡＭセルアレイ１２ａ−１，１２ａ−２，１２ａ−３
に存在するとき、この一致エントリに格納されたコード
を出力する。
３は、ラッチ回路１１−１，１１，２，１１−３から出
力された情報と一致する情報を保持しているエントリが
ＣＡＭセルアレイ１２ａ−１，１２ａ−２，１２ａ−３
に存在するとき、この一致エントリに格納されたコード
を出力する。
【００２４】本実施の形態のパケットフィルタ回路で
は、各種情報の集合からなるパケットフィルタ条件の代
わりに、各種情報をコード化して、コードの集合をパケ
ットフィルタ条件としている。フィルタ条件判定ＣＡＭ
３ａは、コードの集合をパケットフィルタ条件として格
納するＣＡＭセルアレイ３１ａと、レジスタ２から出力
されたコードの集合がＣＡＭセルアレイ３１ａのパケッ
トフィルタ条件と一致したとき、一致信号を出力する一
致信号出力回路３２ａとから構成されている。その他の
構成は、実施の形態の１と全く同じである。
は、各種情報の集合からなるパケットフィルタ条件の代
わりに、各種情報をコード化して、コードの集合をパケ
ットフィルタ条件としている。フィルタ条件判定ＣＡＭ
３ａは、コードの集合をパケットフィルタ条件として格
納するＣＡＭセルアレイ３１ａと、レジスタ２から出力
されたコードの集合がＣＡＭセルアレイ３１ａのパケッ
トフィルタ条件と一致したとき、一致信号を出力する一
致信号出力回路３２ａとから構成されている。その他の
構成は、実施の形態の１と全く同じである。
【００２５】
【発明の効果】本発明によれば、パケットフィルタ回路
を内容検索型メモリというハードウェアで構成したの
で、ソフトウェア処理よりも高速な処理性能を実現する
ことができる。また、第１の内容検索型メモリの各々は
同一の情報を重複して持つ必要がなく、パケットフィル
タ条件を構成する各種情報の種別毎に第１の内容検索型
メモリを設けるため、パケットフィルタ条件が多種類の
情報から構成される場合であっても、実現性が高く、従
来のパケットフィルタ回路よりもハードウェア量を低減
することができる。さらに、第２の内容検索型メモリは
一致エントリアドレスの集合あるいは情報を表すコード
の集合をパケットフィルタ条件として記憶するため、パ
ケットフィルタ条件を表す必要ビット数が最低限度の量
で事足りるので、ハードウェア量を更に低減することが
できる。
を内容検索型メモリというハードウェアで構成したの
で、ソフトウェア処理よりも高速な処理性能を実現する
ことができる。また、第１の内容検索型メモリの各々は
同一の情報を重複して持つ必要がなく、パケットフィル
タ条件を構成する各種情報の種別毎に第１の内容検索型
メモリを設けるため、パケットフィルタ条件が多種類の
情報から構成される場合であっても、実現性が高く、従
来のパケットフィルタ回路よりもハードウェア量を低減
することができる。さらに、第２の内容検索型メモリは
一致エントリアドレスの集合あるいは情報を表すコード
の集合をパケットフィルタ条件として記憶するため、パ
ケットフィルタ条件を表す必要ビット数が最低限度の量
で事足りるので、ハードウェア量を更に低減することが
できる。
【図１】 本発明の第１の実施の形態となるパケットフ
ィルタ回路のブロック図である。
ィルタ回路のブロック図である。
【図２】 図１のパケットフィルタ回路の動作を説明す
るための説明図である。
るための説明図である。
【図３】 本発明の第２の実施の形態となるパケットフ
ィルタ回路のブロック図である。
ィルタ回路のブロック図である。
【図４】 従来のパケットフィルタ回路のブロック図で
ある。
ある。
１−１、１−２、１−３、１ａ−１、１ａ−２、１ａ−
３…個別情報判定ＣＡＭ、２…レジスタ、３、３ａ…フ
ィルタ条件判定ＣＡＭ、１１−１、１１−２、１１−３
…ラッチ回路、１２−１、１２−２、１２−３、１２ａ
−１、１２ａ−２、１２ａ−３…ＣＡＭセルアレイ、１
３−１、１３−２、１３−３…一致アドレス出力回路、
１４−１、１４−２、１４−３…符号出力回路、３１、
３１ａ…ＣＡＭセルアレイ、３２、３２ａ…一致信号出
力回路。
３…個別情報判定ＣＡＭ、２…レジスタ、３、３ａ…フ
ィルタ条件判定ＣＡＭ、１１−１、１１−２、１１−３
…ラッチ回路、１２−１、１２−２、１２−３、１２ａ
−１、１２ａ−２、１２ａ−３…ＣＡＭセルアレイ、１
３−１、１３−２、１３−３…一致アドレス出力回路、
１４−１、１４−２、１４−３…符号出力回路、３１、
３１ａ…ＣＡＭセルアレイ、３２、３２ａ…一致信号出
力回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−190744（ＪＰ，Ａ) 特開 平９−162922（ＪＰ，Ａ) 特開 平８−288950（ＪＰ，Ａ) 特開 平６−205025（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．98 Ｎｏ．328，（ＩＮ98−100）, 阿比留 健一 他「高速ゲートウェイ構 成方法，第83−90頁 1998年，電子情報通信学会通信ソサィ エティ大会講演論文集２，Ｂ−７−78, 梅崎 康之 他「高速ゲートウェイにお ける宛先決定処理の構成」，第199頁 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 ネットワーク間でパケット中継を実現す
るパケット中継装置において、入力パケットの転送ある
いは廃棄を決定するために入力パケットの属性を判断す
るパケットフィルタ回路であって、 パケットフィルタ条件を構成する各種情報の種別毎に設
けられ、該当種別の情報を格納するエントリを備え、各
エントリに格納された情報と入力パケットが有する該当
種別の情報とを比較して、一致する情報を格納している
エントリが存在するとき、この一致エントリのアドレス
を出力する複数の第１の内容検索型メモリと、 各種情報の集合からなるパケットフィルタ条件の代わり
に、これら情報を格納している第１の内容検索型メモリ
の一致エントリアドレスの集合をパケットフィルタ条件
として記憶し、複数の第１の内容検索型メモリからそれ
ぞれ出力された一致エントリアドレスの集合がパケット
フィルタ条件と一致したとき、一致信号を出力する第２
の内容検索型メモリとを有することを特徴とするパケッ
トフィルタ回路。 - 【請求項２】 ネットワーク間でパケット中継を実現す
るパケット中継装置において、入力パケットの転送ある
いは廃棄を決定するために入力パケットの属性を判断す
るパケットフィルタ回路であって、 パケットフィルタ条件を構成する各種情報の種別毎に設
けられ、該当種別の情報を格納するエントリを備え、各
エントリに格納された情報と入力パケットが有する該当
種別の情報とを比較して、一致する情報を格納している
エントリが存在するとき、この一致エントリの情報を表
すコードを出力する複数の第１の内容検索型メモリと、 各種情報の集合からなるパケットフィルタ条件の代わり
に、これら情報を表すコードの集合をパケットフィルタ
条件として記憶し、複数の第１の内容検索型メモリから
それぞれ出力されたコードの集合がパケットフィルタ条
件と一致したとき、一致信号を出力する第２の内容検索
型メモリとを有することを特徴とするパケットフィルタ
回路。 - 【請求項３】 請求項１又は２記載のパケットフィルタ
回路において、 複数の第１の内容検索型メモリの出力を所定の順序に配
列して、これを第２の内容検索型メモリに与えるレジス
タを有することを特徴とするパケットフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31573298A JP3028414B1 (ja) | 1998-11-06 | 1998-11-06 | パケットフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31573298A JP3028414B1 (ja) | 1998-11-06 | 1998-11-06 | パケットフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3028414B1 true JP3028414B1 (ja) | 2000-04-04 |
| JP2000151627A JP2000151627A (ja) | 2000-05-30 |
Family
ID=18068877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31573298A Expired - Lifetime JP3028414B1 (ja) | 1998-11-06 | 1998-11-06 | パケットフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028414B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3998983B2 (ja) | 2002-01-17 | 2007-10-31 | 松下電器産業株式会社 | ユニキャスト−マルチキャスト変換装置および映像監視システム |
| JP4320603B2 (ja) | 2004-02-26 | 2009-08-26 | 日本電気株式会社 | 加入者回線収容装置およびパケットフィルタリング方法 |
| JP4665007B2 (ja) * | 2008-03-28 | 2011-04-06 | パナソニック株式会社 | 監視映像送信装置および方法 |
-
1998
- 1998-11-06 JP JP31573298A patent/JP3028414B1/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| １９９８年，電子情報通信学会通信ソサィエティ大会講演論文集２，Ｂ−７−７８，梅崎 康之 他「高速ゲートウェイにおける宛先決定処理の構成」，第１９９頁 |
| 電子情報通信学会技術研究報告，Ｖｏｌ．９８ Ｎｏ．３２８，（ＩＮ９８−１００），阿比留 健一 他「高速ゲートウェイ構成方法，第８３−９０頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000151627A (ja) | 2000-05-30 |
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