JP3025485B2 - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents
Nonvolatile semiconductor memory device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関する。The present invention relates to a nonvolatile semiconductor memory device and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】携帯電子情報機器やメモリーカードの分
野では、不揮発性半導体記憶装置が高速読み書き可能な
メモリ素子として広く用いられるようになってきてい
る。2. Description of the Related Art In the field of portable electronic information equipment and memory cards, nonvolatile semiconductor memory devices have been widely used as high-speed readable / writable memory elements.
【０００３】（第１の従来例） 図１を参照しながら、不揮発性半導体記憶装置の第１の
従来例を説明する。図１は、ＩＥＥＥ，Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅ
ｅｔｉｎｇ、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐ６
１６、（１９８５）に開示された不揮発性半導体記憶装
置の断面を示す。(First Conventional Example) A first conventional example of a nonvolatile semiconductor memory device will be described with reference to FIG. FIG. 1 is a diagram of IEEE, International
Tional Electron Device Me
eting, Technical Digest, p6
16 (1985) shows a cross section of the nonvolatile semiconductor memory device disclosed in the above.
【０００４】図１の装置は、半導体基板１と、半導体基
板１内に形成されたソース領域８およびドレイン領域９
と、ソース領域８およびドレイン領域９に挟まれたチャ
ネル領域上に形成されたトンネル絶縁膜３と、トンネル
絶縁膜３上に形成された浮遊ゲート４と、浮遊ゲート４
上に容量絶縁膜５を介して形成された制御ゲート６とを
備えている。The device shown in FIG. 1 includes a semiconductor substrate 1 and a source region 8 and a drain region 9 formed in the semiconductor substrate 1.
A tunnel insulating film 3 formed on a channel region sandwiched between a source region 8 and a drain region 9; a floating gate 4 formed on the tunnel insulating film 3;
And a control gate 6 formed thereon via a capacitive insulating film 5.
【０００５】この装置によれば、制御ゲート６がオン状
態となったとき、チャネル領域中の電子はドレイン領域
９の側に引き寄せられる。ドレイン領域９の側に引き寄
せられた電子は、ドレイン領域９の近傍の電界によって
急激に加速され、加速された電子のいくつかは、チャネ
ルホットエレクトロンとなる。チャネルホットエレクト
ロンの一部は、トンネル絶縁膜３のポテンシャル壁を通
り抜けて浮遊ゲート４に注入される。According to this device, when the control gate 6 is turned on, electrons in the channel region are attracted to the drain region 9 side. The electrons attracted to the drain region 9 are rapidly accelerated by an electric field near the drain region 9, and some of the accelerated electrons become channel hot electrons. Some of the channel hot electrons pass through the potential wall of the tunnel insulating film 3 and are injected into the floating gate 4.
【０００６】（第２の従来例） 図２は、ＩＥＥＥ、Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２２、ｐ６
７６、（１９８７）に開示された不揮発性半導体記憶装
置の装置を示す。(Second Conventional Example) FIG. 2 is a diagram showing the IEEE, Journal of Solid.
-State Circuits, vol. 22, p6
76, (1987).
【０００７】図２の装置では、制御ゲート６の一部が浮
遊ゲート４の上から半導体基板１の表面に延び、その延
長部分は容量絶縁膜５を介してチャネル領域の一部に対
向している。チャネル領域が導通状態のとき、チャネル
領域内を流れる電子は、制御ゲート６と浮遊ゲート４と
の境界領域で生じる急激な電界変化によって加速され
る。その結果、大きなエネルギーを持った電子はホット
エレクトロンとして一部は絶縁膜をトンネル効果で通過
し、浮遊ゲート４に注入される。In the device shown in FIG. 2, a part of the control gate 6 extends from above the floating gate 4 to the surface of the semiconductor substrate 1, and the extended part faces a part of the channel region via the capacitive insulating film 5. I have. When the channel region is in a conductive state, electrons flowing in the channel region are accelerated by a sudden electric field change generated in a boundary region between the control gate 6 and the floating gate 4. As a result, electrons having large energy partially pass through the insulating film as tunneling effect as hot electrons and are injected into the floating gate 4.
【０００８】この時、制御ゲート６の電圧をチャネルの
しきい値電圧をわずかに超える程度に設定し、かつ、ド
レイン領域９の電圧がしきい値より十分大きな値になる
ように浮遊ゲート４の電圧を設定することによって、浮
遊ゲート４と制御ゲート６との間の電位差を大きくとる
ことができる。At this time, the voltage of the control gate 6 is set to slightly exceed the threshold voltage of the channel, and the voltage of the floating gate 4 is set so that the voltage of the drain region 9 becomes sufficiently larger than the threshold. By setting the voltage, the potential difference between the floating gate 4 and the control gate 6 can be increased.
【０００９】（第３の従来例） 図３を参照しながら、不揮発性半導体記憶装置の第３の
従来例を説明する。この不揮発性半導体記憶装置は、特
開平７―１１５１４２号公報に記載されたものである。
この装置は、図３に示されるように、ソース領域８およ
びドレイン領域９ａおよび９ｂが形成された半導体基板
１と、基板１上のトンネル絶縁膜３と、トンネル絶縁膜
３上の浮遊ゲート４と、浮遊ゲート４上の容量絶縁膜５
と、容量絶縁膜５上の制御ゲート６とを備えている。こ
の装置によれば、半導体基板１の表面に段差２が形成さ
れているため、チャンネルホットエレクトロンの速度ベ
クトルの方向に浮遊ゲート４が位置する。このため、浮
遊ゲート４へのホットエレクトロンの注入効率が向上
し、それによって書き込み効率が向上する。(Third Conventional Example) A third conventional example of a nonvolatile semiconductor memory device will be described with reference to FIG. This nonvolatile semiconductor memory device is described in Japanese Patent Application Laid-Open No. Hei 7-115142.
As shown in FIG. 3, the device includes a semiconductor substrate 1 on which a source region 8 and a drain region 9a and 9b are formed, a tunnel insulating film 3 on the substrate 1, a floating gate 4 on the tunnel insulating film 3, , Capacitive insulating film 5 on floating gate 4
And a control gate 6 on the capacitive insulating film 5. According to this device, since the step 2 is formed on the surface of the semiconductor substrate 1, the floating gate 4 is located in the direction of the velocity vector of the channel hot electrons. For this reason, the injection efficiency of hot electrons into the floating gate 4 is improved, thereby improving the writing efficiency.
【００１０】なお、特開平７―１１５１４２号公報に記
載された装置と同様に、基板に段差を設けた不揮発性半
導体記憶装置が特開平７―１６９８６５号公報に記載さ
れているが、この不揮発性半導体記憶装置はデータの書
き込みにＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流を用いて
おり、上記３つの従来例とは動作原理が異なっている。A nonvolatile semiconductor memory device having a step formed on a substrate is described in Japanese Patent Application Laid-Open No. 7-169865, like the device described in Japanese Patent Application Laid-Open No. 7-115142. The semiconductor memory device uses a Fowler-Nordheim current for writing data, and has a different operation principle from the above three conventional examples.
【００１１】[0011]
【発明が解決しようとする課題】上記３つの従来例に
は、以下のような問題がある。The above three prior arts have the following problems.
【００１２】第１の従来例では、ホットエレクトロンを
発生させる電界集中領域がドレイン領域の近傍に位置す
る。チャネル領域における電界の方向は水平であり、ま
た、チャネルホットエレクトロンが通過するトンネル絶
縁膜中の電界は、ゲートバイアスによる電界とドレイン
バイアスによる電界が互いに打ち消し合う結果、非常に
弱くなる。In the first conventional example, the electric field concentration region for generating hot electrons is located near the drain region. The direction of the electric field in the channel region is horizontal, and the electric field in the tunnel insulating film through which channel hot electrons pass is extremely weak as a result of the electric field due to the gate bias and the electric field due to the drain bias canceling each other.
【００１３】第２の従来例では、電界集中点をチャネル
領域の中央付近にすることによって、前記した第１の従
来例の問題を解決できる。しかし、第２の従来例におい
ても、チャネル領域内の電界の方向は水平であるため、
チャネルホットエレクトロンの移動方向も統計的に水平
成分が多くなり、ドレイン領域に向かう。このため、発
生したチャネルホットエレクトロンの一部のみが浮遊ゲ
ート４に注入され、多くのチャネルホットエレクトロン
はドレイン領域９へと流れる。In the second conventional example, the problem of the first conventional example can be solved by setting the electric field concentration point near the center of the channel region. However, also in the second conventional example, since the direction of the electric field in the channel region is horizontal,
The moving direction of the channel hot electrons also has a statistically large horizontal component, and moves toward the drain region. Therefore, only a part of the generated channel hot electrons is injected into the floating gate 4, and many channel hot electrons flow to the drain region 9.
【００１４】これに対して、第３の従来例では、チャネ
ルホットエレクトロンの移動方向の先に浮遊ゲート４が
存在するため、チャネルホットエレクトロンの浮遊ゲー
ト４への注入効率は飛躍的に向上する。しかし、第３の
従来例においても、電子が注入されるときにトンネル絶
縁膜中に形成される電界は、ドレインバイアスによる電
界によって弱められ、その結果、注入効率は低下する。On the other hand, in the third conventional example, since the floating gate 4 exists in the moving direction of the channel hot electrons, the injection efficiency of the channel hot electrons into the floating gate 4 is greatly improved. However, also in the third conventional example, the electric field formed in the tunnel insulating film when electrons are injected is weakened by the electric field due to the drain bias, and as a result, the injection efficiency is reduced.
【００１５】さらに、第３の従来例は、浮遊ゲート４の
上面に制御ゲート６が位置するスタック型構造を有する
ため、制御ゲート６でチャネル領域の導電率を制御しよ
うとしても、介在する浮遊ゲートにおける電荷蓄積量の
ばらつきがメモリセルのしきい値に影響する。Further, since the third conventional example has a stacked structure in which the control gate 6 is located on the upper surface of the floating gate 4, even if the control gate 6 attempts to control the conductivity of the channel region, the intervening floating gate The variation in the amount of charge stored in the memory cell affects the threshold value of the memory cell.
【００１６】本発明は係る点に鑑みてなされたものであ
り、その目的とするところは、不揮発性半導体記憶装置
においてホットエレクトロンの注入効率を向上させる新
たな構造を提供することにある。具体的には、半導体基
板表面に段差つき浮遊ゲートを設け、段差におけるチャ
ネルの曲がりの効果で、ホットエレクトロンの発生確率
を上昇させることによって、高い書き込み効率を得るこ
とができる不揮発性半導体記憶装置およびその製造方法
を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above, and an object of the present invention is to provide a new structure for improving the injection efficiency of hot electrons in a nonvolatile semiconductor memory device. Specifically, a nonvolatile semiconductor memory device which can provide high write efficiency by providing a stepped floating gate on the surface of a semiconductor substrate and increasing the probability of occurrence of hot electrons by the effect of channel bending at the step It is to provide a manufacturing method thereof.
【００１７】[0017]
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記第１
表面領域に形成されたソース領域と、前記第２表面領域
に形成されたドレイン領域と、前記基板の前記表面上に
形成された第１絶縁膜と、前記第１絶縁膜上に形成され
た浮遊ゲートと、前記浮遊ゲート上に形成された第２絶
縁膜と、前記第２絶縁膜を介して前記浮遊ゲートに容量
結合される制御ゲートとを備えた不揮発性半導体記憶装
置であって、前記第１絶縁膜は、前記第１表面領域、前
記段差側面領域および前記第２表面領域に形成されてお
り、前記浮遊ゲートは、前記第１絶縁膜を介して前記第
１表面領域の一部、前記段差側面領域、および記第２表
面領域の一部と対向しており、前記制御ゲートの一部
は、前記第２絶縁膜を介して前記浮遊ゲートに対向し、
かつ、前記制御ゲートの他の一部は、前記浮遊ゲートと
前記ソース領域との間において前記第１表面領域に対向
し、書き込み時において、前記第１表面領域にチャネル
領域が形成され、前記チャネルホットエレクトロンが前
記浮遊ゲートに注入される。 That by the present invention SUMMARY OF] nonvolatile semiconductor memory device has a first surface area at the first level, a second surface region at a second level lower than said first level,
A substrate having a surface including a step side surface region connecting the first surface region and the second surface region;
A source region formed in a surface region, a drain region formed in the second surface region, a first insulating film formed on the surface of the substrate, and a floating film formed on the first insulating film. A nonvolatile semiconductor memory device comprising: a gate; a second insulating film formed on the floating gate; and a control gate capacitively coupled to the floating gate via the second insulating film. The first insulating film is formed on the first surface region, the step side surface region, and the second surface region, and the floating gate includes a part of the first surface region via the first insulating film, A step side surface region, and a part of the second surface region, and a part of the control gate faces the floating gate via the second insulating film;
The other part of the control gate is opposed to the first surface region between the floating gate and the source region, and at the time of writing, a channel region is formed in the first surface region. Hot electrons are injected into the floating gate.
【００１８】前記ドレイン領域は、前記段差側面領域と
前記第２表面領域との間のコーナー部分を覆っているこ
とが好ましい。It is preferable that the drain region covers a corner between the step side surface region and the second surface region.
【００１９】本発明による不揮発性半導体記憶装置の製
造方法は、第１レベルにある第１表面領域、前記第１レ
ベルよりも低い第２レベルにある第２表面領域、およ
び、前記第１表面領域と前記第２表面領域とを連結する
段差側面領域を含む表面を有する基板を用意する工程
と、前記基板上に第１絶縁膜を形成する工程と、前記第
１絶縁膜上に導電性材料薄膜を堆積する工程と、前記導
電性材料薄膜をエッチングすることによって、前記第１
絶縁膜を介して前記段差側面領域の少なくとも一部に対
向する部分を有する浮遊ゲートであって、その上端が前
記第１レベルよりも上に突出していない浮遊ゲートを形
成する工程と、前記浮遊ゲートの露出表面に第２絶縁膜
を形成する工程と、前記第２絶縁膜を介して前記浮遊ゲ
ートに容量結合される制御ゲートを形成する工程とを包
含し、前記制御ゲートの一部が前記第１表面領域上に位
置するように前記制御ゲートをパターニングする工程を
包含し、前記基板を用意する工程は、前記基板の表面を
部分的にマスクで覆う工程と、前記基板のうち前記マス
クで覆われていない部分をエッチングすることによっ
て、前記基板の表面に凹部を形成する工程とを含み、前
記マスクを除去する前に、不純物イオンを前記凹部の底
面に注入することによって、前記第２表面領域にドレイ
ン領域を形成する工程を含む。 According to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, a first surface region at a first level, a second surface region at a second level lower than the first level, and the first surface region Preparing a substrate having a surface including a step side surface region connecting the first surface region and the second surface region; forming a first insulating film on the substrate; and forming a conductive material thin film on the first insulating film Depositing, and etching the first conductive material thin film to form the first conductive material thin film.
Forming a floating gate having a portion opposed to at least a part of the step side surface region via an insulating film, the upper end of which does not protrude above the first level; and Forming a second insulating film on the exposed surface of the semiconductor device, and forming a control gate capacitively coupled to the floating gate via the second insulating film, wherein a part of the control gate is Patterning the control gate so as to be located on one surface region , wherein the step of preparing the substrate comprises:
Partially covering with a mask; and
By etching the areas not covered by
Forming a concave portion on the surface of the substrate.
Before removing the mask, the impurity ions are added to the bottom of the recess.
Draining the second surface region by implanting into the surface
Forming a conductive region.
【００２０】前記凹部を形成する工程は、異方性エッチ
ングおよび等方性エッチングを順次行う工程を包含し、
前記等方性エッチングによって、前記マスクの端部を前
記段差側面領域よりオーバーハングさせてもよい。The step of forming the recess includes a step of sequentially performing anisotropic etching and isotropic etching,
The end of the mask may be overhanged from the step side surface region by the isotropic etching.
【００２１】[0021]
【発明の実施の形態】以下、図面を参照しながら本発明
による不揮発性半導体記憶装置及びその製造方法を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor memory device according to the present invention and a method for manufacturing the same will be described with reference to the drawings.
【００２２】（第１の実施形態） 図４は、本発明による不揮発性半導体記憶装置の第１実
施形態の断面を示す。本実施形態の不揮発性半導体記憶
装置は、図４に示されるように、半導体基板（ｐ型シリ
コン基板）１の表面に段差が形成されたフラッシュ型Ｅ
ＥＰＲＯＭである。段差によって、基板１の表面は、相
対的に高いレベルの表面領域（第１表面領域）１１と、
相対的に低いレベルの表面領域（第２表面領域）１２に
分かれている。第１表面領域１１と第２表面領域１２と
の間のレベル差（段差の高さ）は、例えば１００ｎｍ〜
１５０ｎｍである。First Embodiment FIG. 4 shows a cross section of a first embodiment of the nonvolatile semiconductor memory device according to the present invention. As shown in FIG. 4, the nonvolatile semiconductor memory device according to the present embodiment has a flash type E in which a step is formed on the surface of a semiconductor substrate (p-type silicon substrate) 1.
EPROM. Due to the step, the surface of the substrate 1 has a relatively high level surface area (first surface area) 11,
It is divided into a relatively low level surface area (second surface area) 12. The level difference (step height) between the first surface region 11 and the second surface region 12 is, for example, 100 nm to
150 nm.
【００２３】本願明細書では、簡略的に、第１表面領域
１１を段差上部と称し、第２表面領域１２を段差底部と
称する場合がある。また、第１表面領域１１と第２表面
領域１２との間の表面領域を段差側面領域１３と称す
る。In the present specification, the first surface region 11 may be simply referred to as a step upper portion, and the second surface region 12 may be simply referred to as a step bottom portion. The surface area between the first surface area 11 and the second surface area 12 is referred to as a step side area 13.
【００２４】この段差側面領域１３によって第１表面領
域１１と第２表面領域１２とが連結されている。図４の
断面図において、この段差側面領域１３は基板主面に対
して垂直な面として記載されているが、段差側面領域１
３は曲面によって構成されていても良いし、第２表面領
域１２に対して傾斜した面から構成されていても良い。
段差を形成するためのエッチング方法に応じて、段差側
面領域１３の断面形状は異なる。The first surface region 11 and the second surface region 12 are connected by the step side surface region 13. In the cross-sectional view of FIG. 4, the step side surface region 13 is described as a surface perpendicular to the main surface of the substrate.
3 may be constituted by a curved surface, or may be constituted by a surface inclined with respect to the second surface region 12.
The cross-sectional shape of the step side surface region 13 differs depending on the etching method for forming the step.
【００２５】半導体基板１の表面において、段差表面領
域１３および第２表面領域１２には、厚さ８〜１２ｎｍ
のトンネル絶縁膜３が形成されており、トンネル絶縁膜
３の上には、サイドウォール状の浮遊ゲート４が設けら
れている。浮遊ゲート４は、トンネル絶縁膜３を介して
段差側面領域１３および第２表面領域１２に対向する面
（凸面）を有している。浮遊ゲート４の上端は、第１表
面領域のレベルよりも上には突出せず、浮遊ゲート４の
全体が段差側面領域１３の真横に位置している。On the surface of the semiconductor substrate 1, the step surface region 13 and the second surface region 12 have a thickness of 8 to 12 nm.
Is formed, and a sidewall-shaped floating gate 4 is provided on the tunnel insulating film 3. The floating gate 4 has a surface (convex surface) facing the step side surface region 13 and the second surface region 12 via the tunnel insulating film 3. The upper end of the floating gate 4 does not protrude above the level of the first surface region, and the entire floating gate 4 is located right beside the step side surface region 13.
【００２６】浮遊ゲート４を完全に覆うように容量絶縁
膜（第２絶縁膜）５が形成され、容量絶縁膜５の一部
は、第１表面領域１１の一部および第２表面領域１２の
一部にも接触するように延びている。この容量絶縁膜５
の上に制御ゲート６が形成されて、制御ゲート６は浮遊
ゲート４を完全に覆っている。A capacitance insulating film (second insulating film) 5 is formed so as to completely cover the floating gate 4, and a part of the capacitance insulating film 5 is partially formed of the first surface region 11 and the second surface region 12. It extends so as to contact a part. This capacitance insulating film 5
The control gate 6 is completely formed on the floating gate 4.
【００２７】浮遊ゲート４は、容量絶縁膜５を介して制
御ゲート６に容量結合されるが、メモリセル毎に電気的
に分離されている。制御ゲート６は、ワード線に接続さ
れるか、あるいは、制御ゲート自体がワード線として機
能するようにパターニングされている。The floating gate 4 is capacitively coupled to the control gate 6 via the capacitive insulating film 5, but is electrically separated for each memory cell. The control gate 6 is connected to a word line, or is patterned so that the control gate itself functions as a word line.
【００２８】半導体基板１の表面のうち、第１表面領域
１１にはソース領域８が形成され、不図示のビット線に
接続される。第２表面領域１２には、ドレイン領域９が
形成されている。ドレイン領域９は、第２表面領域１２
に形成された低濃度不純物拡散層（低濃度ドレイン領
域）９ａおよび高濃度不純物拡散層（高濃度ドレイン領
域）９ｂから構成されている。高濃度ドレイン領域９ｂ
の不純物濃度は、ソース領域８の不純物濃度と同レベル
であるが、低濃度ドレイン領域９ａの不純物濃度（ｎ型
不純物濃度：１×１０17〜１×１０19ｃｍ-3）よりも高
い。低濃度ドレイン領域９ａは、高濃度ドレイン領域９
ｂから第２表面領域１２と段差側面領域１３との間のコ
ーナー（段差底部のコーナー）部分にまで延びている。
チャネル領域は、低濃度ドレイン領域９ａとソース領域
８とに挟まれるようにして、第１表面領域１１および段
差側面領域１３に形成されている。なお、ソース領域７
およびドレイン領域９の構成は、図示されるものに限定
されない。例えば、ドレイン領域９は、ほぼ一定の濃度
を持つほぼ一様な厚さの不純物拡散層から形成されてい
ても良い。ただし、ドレイン電圧を供給するための配線
（不図示）は、ドレイン領域９のうち、不純物濃度が他
の部分よりも相対的に高い部分（例えば、図４の高濃度
ドレイン領域９ｂ）にコンタクトするように設計される
ことが好ましい。A source region 8 is formed in the first surface region 11 of the surface of the semiconductor substrate 1, and is connected to a bit line (not shown). The drain region 9 is formed in the second surface region 12. The drain region 9 includes the second surface region 12
A low concentration impurity diffusion layer (low concentration drain region) 9a and a high concentration impurity diffusion layer (high concentration drain region) 9b are formed. High concentration drain region 9b
Is the same level as the impurity concentration of the source region 8, but higher than the impurity concentration of the low-concentration drain region 9a (n-type impurity concentration: 1 × 10 17 to 1 × 10 19 cm −3 ). The low-concentration drain region 9a is
b to a corner (corner at the bottom of the step) between the second surface region 12 and the step side surface region 13.
The channel region is formed in the first surface region 11 and the step side surface region 13 so as to be sandwiched between the low-concentration drain region 9a and the source region 8. Note that the source region 7
The configuration of drain region 9 is not limited to the illustrated one. For example, the drain region 9 may be formed of an impurity diffusion layer having a substantially constant concentration and a substantially uniform thickness. However, a wiring (not shown) for supplying a drain voltage contacts a portion of the drain region 9 where the impurity concentration is relatively higher than other portions (for example, the high concentration drain region 9b in FIG. 4). Preferably, it is designed as follows.
【００２９】図４のドレイン領域９の端部は段差底部の
コーナーに到達しているが、段差側面領域１３上にはド
レイン領域９が形成されていない。しかし、ドレイン領
域９が段差側面領域１３の少なくとも一部に接するよう
に形成されていても良いし、また、段差側面領域１３に
沿って第１表面領域１１に達していても良い。図１９
は、段差底部コーナおよびその近傍をより詳細に示した
断面図である。図示されている段差はケミカルドライエ
ッチング（ＣＤＥ）法によって形成され、段差底部コー
ナは丸くカーブしている。この例では、ドレイン領域９
は、このコーナを通って段差側面の途中まで到達してい
るが、第１表面領域１１には達していない。Although the end of the drain region 9 in FIG. 4 reaches the corner at the bottom of the step, the drain region 9 is not formed on the side surface region 13 of the step. However, the drain region 9 may be formed so as to be in contact with at least a part of the step side surface region 13, or may reach the first surface region 11 along the step side surface region 13. FIG.
FIG. 4 is a sectional view showing a step bottom corner and its vicinity in more detail. The step shown is formed by a chemical dry etching (CDE) method, and the step bottom corner is rounded. In this example, the drain region 9
Has reached the middle of the step side surface through this corner, but has not reached the first surface region 11.
【００３０】図４の不揮発性半導体記憶装置について、
データの書き込み動作を説明する。With respect to the nonvolatile semiconductor memory device shown in FIG.
The data writing operation will be described.
【００３１】不図示のビット線に０Ｖ、ドレイン領域９
に５Ｖ、ワード線に５Ｖの電圧を印可することにより、
第１表面領域１１にチャネルが形成され、ビット線から
ソース領域８を介して低濃度ドレイン領域９ａへ電子を
流す。第１表面領域１１の上に位置する制御ゲート６に
よってチャネルは制御される。書き込み時、半導体基板
１内において、段差底部コーナー付近では、鋭く強い電
界ピークが形成される。これは、ドレインバイアスによ
る電界の向きとゲートバイアスによる電界の向きが一致
するため、互いの相乗効果により、コーナー近傍に高い
電界が形成されるためである。図５は、本実施形態の装
置および第１の従来例について、コンピュータシミュレ
ーションによって得た電界強度のゲート電圧依存性を示
すグラフである。この図から、段差構造の存在によって
電界強度が強められることがわかる。このような効果に
よって、従来に比較してより高い電子注入効率が実現さ
れる。0 V is applied to a bit line (not shown),
5V to the word line and 5V to the word line,
A channel is formed in the first surface region 11, and electrons flow from the bit line to the low-concentration drain region 9a via the source region 8. The channel is controlled by the control gate 6 located above the first surface region 11. At the time of writing, a sharp and strong electric field peak is formed in the semiconductor substrate 1 near the step bottom corner. This is because the direction of the electric field due to the drain bias and the direction of the electric field due to the gate bias match, and a high electric field is formed near the corner due to a synergistic effect of each other. FIG. 5 is a graph showing the gate voltage dependence of the electric field strength obtained by computer simulation for the device of the present embodiment and the first conventional example. From this figure, it can be seen that the presence of the step structure enhances the electric field strength. Due to such effects, higher electron injection efficiency is realized as compared with the related art.
【００３２】次に、データの消去動作を説明する。Next, the data erasing operation will be described.
【００３３】不図示のビット線およびドレイン領域９は
０Ｖとし、制御ゲート６に１０Ｖの電圧を印可する。浮
遊ゲート４と制御ゲート６と間の容量絶縁膜５は、例え
ば、５ｎｍから２０ｎｍ程度の厚さを持つため、制御ゲ
ート６の電位が１０Ｖ程度に上昇すると、その瞬間に容
量絶縁膜５内に強い電界が形成され、容量絶縁膜５内を
いわゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れ
る。その結果、浮遊ゲート４内に蓄積されていた電子は
制御ゲート６へ引き抜かれる。A bit line and a drain region 9 (not shown) are set to 0 V, and a voltage of 10 V is applied to the control gate 6. Since the capacitance insulating film 5 between the floating gate 4 and the control gate 6 has a thickness of, for example, about 5 nm to 20 nm, when the potential of the control gate 6 rises to about 10 V, the capacitance insulating film 5 A strong electric field is formed, and a so-called Fowler-Nordheim current flows in the capacitor insulating film 5. As a result, the electrons stored in the floating gate 4 are extracted to the control gate 6.
【００３４】最後に、データの読み出しを説明する。Finally, data reading will be described.
【００３５】例えば、ソース領域８に０Ｖ、ドレイン領
域９に１．５Ｖ、制御ゲート６に２Ｖの電圧を印加す
る。この時、浮遊ゲート４の電荷の有無によって、チャ
ネル領域の反転しきい値（Ｖt）が異なるため、ビット
線に流れる電流に差が生じる。この電流を公知のセンス
アンプで検知することによって記憶情報の内容を判断で
きる。For example, a voltage of 0 V is applied to the source region 8, a voltage of 1.5 V to the drain region 9, and a voltage of 2 V to the control gate 6. At this time, the inversion threshold value (V t ) of the channel region differs depending on the presence or absence of the electric charge of the floating gate 4, so that a difference occurs in the current flowing through the bit line. The content of the stored information can be determined by detecting this current with a known sense amplifier.
【００３６】このように、本実施形態によれば、データ
の書き込みおよび消去が電気的に可能である。また、注
入効率が高いため、データの書き込みに要する時間を著
しく短縮することができる。As described above, according to this embodiment, data can be written and erased electrically. Further, since the injection efficiency is high, the time required for writing data can be significantly reduced.
【００３７】なお、動作時の浮遊ゲート４の電位は、浮
遊ゲート４と制御ゲート６との間の結合容量に依存して
変化する。この容量結合の程度が大きいほど、浮遊ゲー
ト４の電位の制御可能な幅が大きくなる。本実施形態で
は、図４に示すように、制御ゲート６が浮遊ゲート４を
完全に覆う構造を採用することによって、容量結合の程
度を大きくしている。このため、メモリセルごとのしき
い値電圧が大きくばらついても、書き込まれた情報を正
確に判断することができる。The potential of the floating gate 4 during operation varies depending on the coupling capacitance between the floating gate 4 and the control gate 6. The greater the degree of capacitive coupling, the greater the controllable width of the potential of the floating gate 4. In this embodiment, as shown in FIG. 4, the degree of capacitive coupling is increased by employing a structure in which the control gate 6 completely covers the floating gate 4. Therefore, even if the threshold voltage of each memory cell varies greatly, the written information can be accurately determined.
【００３８】本実施形態では、浅いドレイン領域９とチ
ャネル領域との境界（ＰＮ接合部分）が段差底部のコー
ナー付近に位置しているため、その部分での電界強度を
更に強めることができ、電子の注入効率をいっそう向上
させることができる。In this embodiment, since the boundary (PN junction) between the shallow drain region 9 and the channel region is located near the corner at the bottom of the step, the electric field intensity at that portion can be further increased, and the electron Injection efficiency can be further improved.
【００３９】（第２の実施形態） 図６は、本発明による不揮発性半導体記憶装置の第２の
実施形態の断面を示す。図６の装置は、容量絶縁膜５の
種類以外については、図４の装置と同様の構成を有して
いる。この容量絶縁膜５は、第１酸化膜（厚さ： 約８
から２０ｎｍ）、窒化膜（厚さ： 約８から２０ｎｍ）
および第２酸化膜（厚さ： 約８から２０ｎｍ）からな
り、いわゆるＯＮＯ構造を有している。ＯＮＯ構造を採
用することにより、電荷トラップによる容量前記膜５の
膜質劣化を抑制することができる。(Second Embodiment) FIG. 6 shows a cross section of a nonvolatile semiconductor memory device according to a second embodiment of the present invention. The device of FIG. 6 has the same configuration as the device of FIG. 4 except for the type of the capacitance insulating film 5. This capacitance insulating film 5 is formed of a first oxide film (thickness: about 8
To 20 nm), nitride film (thickness: about 8 to 20 nm)
And a second oxide film (thickness: about 8 to 20 nm) and has a so-called ONO structure. By employing the ONO structure, it is possible to suppress deterioration of the film quality of the capacitor film 5 due to charge trapping.
【００４０】図６のドレイン領域９は、低濃度ドレイン
領域９ａおよび高濃度ドレイン領域９ｂを含み持つよう
には図示されていないが、第１の実施形態にかかる装置
のように、低濃度ドレイン領域９ａおよび高濃度ドレイ
ン領域９ｂによってドレイン領域９が構成されていても
よい。この点に関しては、図７から図１２に示すドレイ
ン領域９についても同様である。Although the drain region 9 in FIG. 6 is not shown to include the low-concentration drain region 9a and the high-concentration drain region 9b, the low-concentration drain region 9 like the device according to the first embodiment is not shown. The drain region 9 may be constituted by 9a and the high-concentration drain region 9b. In this regard, the same applies to the drain region 9 shown in FIGS.
【００４１】なお、本実施形態の場合、データ消去の動
作は、制御ゲート６の電圧を１２Ｖとし、ソース領域８
およびドレイン領域９の電圧を０Ｖにすることによっ
て、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流を生じさせ、
浮遊ゲート４中の電子をドレイン領域９へ引き抜くこと
により実行される。In the case of the present embodiment, the data erasing operation is performed by setting the voltage of the control gate 6 to 12 V and the source region 8.
And the voltage of the drain region 9 is set to 0 V to generate a Fowler-Nordheim current,
This is performed by extracting electrons in the floating gate 4 to the drain region 9.
【００４２】（第３の実施形態） 図７は、本発明による不揮発性半導体記憶装置の第３の
実施形態を示す断面図である。図７の装置も、容量絶縁
膜５の種類以外では、図４の装置と同様の構成を有して
いる。この容量絶縁膜５は、粒形のシリコンが多数含ま
れている酸化膜、いわゆるシリコンリッチオキサイド膜
（上層）と、通常のＳｉＯ2（下層）とから形成されて
いる。シリコンリッチオキサイド膜は、低電界でＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ電流を生じさせやすい。その
ため、本実施形態によれば、浮遊ゲート４内の電子を制
御ゲート６へ引き抜くことが容易になる。(Third Embodiment) FIG. 7 is a sectional view showing a third embodiment of the nonvolatile semiconductor memory device according to the present invention. The device in FIG. 7 also has the same configuration as the device in FIG. 4 except for the type of the capacitance insulating film 5. The capacitance insulating film 5 is formed of an oxide film containing a large number of granular silicon, a so-called silicon-rich oxide film (upper layer), and a normal SiO 2 (lower layer). Silicon-rich oxide film
Ler-Nordheim current is easily generated. Therefore, according to the present embodiment, it becomes easy to extract electrons in the floating gate 4 to the control gate 6.
【００４３】なお、図８の装置は、図７の装置の改良例
の断面を示す。図８の装置では、シリコンリッチオキサ
イド膜および通常のＳｉＯ2膜からなる絶縁膜が、浮遊
ゲート４と制御ゲート６との間にのみ存在する。言い換
えると、制御ゲート６がシリコン基板１の表面に近接し
ている部分では、通常の酸化膜（トンネル絶縁膜３）が
制御ゲート６をシリコン基板１から分離している。この
ような構造を採用することにより、データの消去時にお
いて、制御ゲート６とチャネル領域との間の耐圧を大き
くすることができ、かつ、チャネル領域から制御ゲート
６へのリーク電流を抑制することができる。FIG. 8 shows a cross section of an improved example of the apparatus shown in FIG. In the device shown in FIG. 8, an insulating film composed of a silicon-rich oxide film and a normal SiO 2 film exists only between the floating gate 4 and the control gate 6. In other words, in a portion where the control gate 6 is close to the surface of the silicon substrate 1, a normal oxide film (tunnel insulating film 3) separates the control gate 6 from the silicon substrate 1. By employing such a structure, it is possible to increase the breakdown voltage between the control gate 6 and the channel region at the time of erasing data, and to suppress a leak current from the channel region to the control gate 6. Can be.
【００４４】（第４の実施形態） 図９は、本発明による不揮発性半導体記憶装置の第４の
実施形態を示す断面図である。図９の装置は、シリコン
基板１の段差側面領域１３の高さに対して浮遊ゲート４
の高さが相対的に低い点を除けば、図４の装置と同様の
構成を有している。図９の装置の浮遊ゲート４の上端
は、第１表面領域１１のレベルよりも１０ｎｍから６０
ｎｍ程度低い。また、制御ゲート６の一部は、浮遊ゲー
ト４の上方において、容量絶縁膜５を介して段差側面領
域１３に対向している。このため、書き込み動作のと
き、浮遊ゲート４と制御ゲート６との間の電位差が、こ
れらのゲート４、６の境界付近（段差側面領域１３の中
央付近）のチャネル領域内に局所的に強い電界を形成
し、その部分で電子を大きく加速する。この効果によっ
て、段差側面領域１３および段差底部コーナー付近で多
数の高エネルギー電子が生成されることになり、電子注
入効率がいっそう増大する。Fourth Embodiment FIG. 9 is a sectional view showing a fourth embodiment of the nonvolatile semiconductor memory device according to the present invention. The device of FIG. 9 is different from the device of FIG.
It has the same configuration as the device of FIG. 4 except that the height of the device is relatively low. The upper end of the floating gate 4 of the device of FIG.
nm lower. Further, a part of the control gate 6 faces the step side surface region 13 via the capacitive insulating film 5 above the floating gate 4. For this reason, at the time of the write operation, a potential difference between the floating gate 4 and the control gate 6 causes a locally strong electric field in the channel region near the boundary between these gates 4 and 6 (near the center of the step side surface region 13). Is formed, and electrons are greatly accelerated at that portion. Due to this effect, a large number of high-energy electrons are generated near the step side surface region 13 and near the step bottom corner, and the electron injection efficiency is further increased.
【００４５】（第５の実施形態） 図１０は、本発明による不揮発性半導体記憶装置の第５
の実施形態の斜視図である。図１０の装置では、シリコ
ン基板に形成された凹部のすべての内側面上に浮遊ゲー
ト４が形成されている。その結果、浮遊ゲート４はリン
グ形状を有している。ドレイン領域９は凹部の底面に形
成されているので、浮遊ゲート４はドレイン領域９の周
辺領域をすべて覆いながら、ドレイン領域９の中央部を
取り囲んでいる。本実施形態によれば、浮遊ゲート４が
ドレイン領域９とオーバーラップする領域の面積を充分
に大きくできるので、データの書き込み時にはドレイン
領域９の電位を高くすることができる。このため、基板
内の電界強度が増大し、書き込み効率が向上する。本実
施形態では、浮遊ゲート４が第１表面領域１１上にまで
は延長しておらず、凹部内に完全に収容されているの
で、浮遊ゲート４が凹部の外側にまで広がっている場合
に比較して、メモリセルのサイズを小さくすることがで
きる。(Fifth Embodiment) FIG. 10 shows a fifth embodiment of the nonvolatile semiconductor memory device according to the present invention.
It is a perspective view of an embodiment. In the device shown in FIG. 10, floating gates 4 are formed on all the inner surfaces of the concave portion formed in the silicon substrate. As a result, the floating gate 4 has a ring shape. Since the drain region 9 is formed on the bottom surface of the concave portion, the floating gate 4 surrounds the central portion of the drain region 9 while covering the entire peripheral region of the drain region 9. According to the present embodiment, since the area of the region where the floating gate 4 overlaps the drain region 9 can be made sufficiently large, the potential of the drain region 9 can be increased at the time of data writing. For this reason, the electric field intensity in the substrate increases, and the writing efficiency improves. In the present embodiment, the floating gate 4 does not extend over the first surface region 11 and is completely accommodated in the recess, so that the floating gate 4 extends to the outside of the recess. Thus, the size of the memory cell can be reduced.
【００４６】（第６の実施形態） 図１１は、本発明による不揮発性半導体記憶装置の第６
の実施形態の斜視図である。図１１の装置では、シリコ
ン基板に形成された凹部のすべての内側面のうち、制御
ゲート６に覆われている領域内にのみ浮遊ゲート４が形
成されている。その結果、浮遊ゲート４はライン形状を
有し、ドレイン領域９の全外周部の一辺上に位置してい
る。本実施形態によれば、浮遊ゲート４の体積が第５の
実施形態における浮遊ゲート４の体積よりも小さくなる
ため、比較的に少ない電荷注入量でメモリセルのしきい
値を大きく変化させることができる。Sixth Embodiment FIG. 11 shows a sixth embodiment of the nonvolatile semiconductor memory device according to the present invention.
It is a perspective view of an embodiment. In the device shown in FIG. 11, the floating gate 4 is formed only in a region covered by the control gate 6 among all inner side surfaces of the concave portion formed in the silicon substrate. As a result, the floating gate 4 has a line shape and is located on one side of the entire outer peripheral portion of the drain region 9. According to the present embodiment, since the volume of the floating gate 4 is smaller than the volume of the floating gate 4 in the fifth embodiment, it is possible to greatly change the threshold value of the memory cell with a relatively small charge injection amount. it can.
【００４７】（第７の実施形態） 図１２は、本発明による不揮発性半導体記憶装置の第７
の実施形態の斜視図である。図１２の装置では、図１０
の装置と同様に、浮遊ゲート４がリング形状を有してい
る。制御ゲート６が設けられていない領域において、消
去ゲート１０が浮遊ゲート４の一部とオーバーラップす
るように形成されている。(Seventh Embodiment) FIG. 12 shows a seventh embodiment of the nonvolatile semiconductor memory device according to the present invention.
It is a perspective view of an embodiment. In the device of FIG.
The floating gate 4 has a ring shape as in the case of the above device. In a region where the control gate 6 is not provided, the erase gate 10 is formed so as to overlap a part of the floating gate 4.
【００４８】消去時の動作について説明する。The operation at the time of erasing will be described.
【００４９】たとえば、ワード線を０Ｖ、ドレイン領域
９を３Ｖ、消去ゲート１０を１０Ｖにすることによっ
て、浮遊ゲート４と消去ゲート１０との間の容量絶縁膜
内に強い電界を形成する。そうすると、その容量絶縁膜
内をＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れること
によって、浮遊ゲート４内の電子が消去ゲート１０へ引
き出され、消去動作が実行される。For example, by setting the word line at 0 V, the drain region 9 at 3 V, and the erase gate 10 at 10 V, a strong electric field is formed in the capacitance insulating film between the floating gate 4 and the erase gate 10. Then, when a Fowler-Nordheim current flows in the capacitor insulating film, electrons in the floating gate 4 are extracted to the erase gate 10 and an erase operation is performed.
【００５０】本実施形態によれば、消去ゲート１０と制
御ゲート６との間に直接的な容量結合が生じないため、
これら２つのゲート間の電位差を大きくすることができ
る。また、消去ゲート１０の電位をドレイン領域９の電
位よりも低く設定することにより、消去ゲート１０とド
レイン領域９との間の電位差を低く保ちながら、浮遊ゲ
ート４と消去ゲート１０の間の電位差を大きくすること
ができる。なお、制御ゲート６と浮遊ゲート４との間の
容量絶縁膜とは独立して、消去ゲート１０と浮遊ゲート
４との間の絶縁膜を形成すれば、各絶縁膜の膜厚および
材料を自由に選択することができるので、信頼性の向上
および動作電圧の最適化などがはかれるような構成を設
計しやすくなる。According to the present embodiment, since no direct capacitive coupling occurs between the erase gate 10 and the control gate 6,
The potential difference between these two gates can be increased. Further, by setting the potential of the erase gate 10 lower than the potential of the drain region 9, the potential difference between the floating gate 4 and the erase gate 10 is maintained while keeping the potential difference between the erase gate 10 and the drain region 9 low. Can be bigger. If the insulating film between the erase gate 10 and the floating gate 4 is formed independently of the capacitive insulating film between the control gate 6 and the floating gate 4, the thickness and material of each insulating film can be freely set. Therefore, it is easy to design a configuration that can improve the reliability and optimize the operating voltage.
【００５１】（第８の実施形態） 次に、図１３（ａ）から（ｆ）を参照しながら、本発明
による不揮発性半導体記憶装置の製造方法の実施形態を
説明する。(Eighth Embodiment) Next, an embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described with reference to FIGS.
【００５２】まず、図１３（ａ）に示すように、半導体
基板１上に段差を形成するためのレジストマスク２２を
通常のリソグラフィ法によって形成する。このレジスト
マスク２２は、半導体基板１に形成すべき凹部の形状お
よび位置を規定する開口部を有している。First, as shown in FIG. 13A, a resist mask 22 for forming a step on the semiconductor substrate 1 is formed by a usual lithography method. The resist mask 22 has an opening that defines the shape and position of a concave portion to be formed on the semiconductor substrate 1.
【００５３】次に、ケミカルドライエッチング（ＣＤ
Ｅ）法によって基板１の露出表面をエッチングし、それ
によって、図１３（ｂ）に示すように、深さ１００ｎｍ
〜１５０ｎｍ程度の凹部を基板１に形成する。ケミカル
ドライエッチング法を用いる理由は、基板１の表面にプ
ラズマ損傷を与えないようにするためである。このエッ
チングによって、基板１の表面に凹部が形成される。そ
の結果、基板１の表面は、第１レベルにある第１表面領
域１１、第１レベルよりも低い第２レベルにある第２表
面領域１２、および、第１表面領域１１と第２表面領域
１２とを連結する段差側面領域１３に分かれる。このエ
ッチングは、例えば、酸素ガスおよびＣＦ4ガスを含む
混合ガスを用いた異方性ケミカルドライエッチングによ
って行うことができる。しかし、このようなケミカルド
ライエッチングに代えて、通常のプラズマを用いた異方
性エッチングおよび等方性エッチングを、この順序で行
っても良い。その場合、異方性エッチングによって基板
表面に形成された結晶欠陥または損傷層を等方性エッチ
ングによって除去できる。この場合、等方性エッチング
によって、段差側面領域よりもレジストマスクの端部が
オーバーハングすることになる。エッチングに使用する
混合ガス中の酸素ガスの割合を調整することによって、
ケミカルドライエッチング中のレジストマスク２２のエ
ッチングを意図的に進行させ、それによって、レジスト
マスク２２の端部が段差側面領域１３よりもオーバーハ
ングしないようにすることも可能である。Next, chemical dry etching (CD
The exposed surface of the substrate 1 is etched by the method E), and thereby, as shown in FIG.
A recess of about 150 nm is formed in the substrate 1. The reason for using the chemical dry etching method is to prevent plasma damage to the surface of the substrate 1. By this etching, a concave portion is formed on the surface of the substrate 1. As a result, the surface of the substrate 1 has the first surface region 11 at the first level, the second surface region 12 at the second level lower than the first level, and the first surface region 11 and the second surface region 12. Are divided into a step side surface region 13 for connecting. This etching can be performed, for example, by anisotropic chemical dry etching using a mixed gas containing an oxygen gas and a CF 4 gas. However, instead of such chemical dry etching, anisotropic etching and isotropic etching using ordinary plasma may be performed in this order. In that case, crystal defects or damaged layers formed on the substrate surface by anisotropic etching can be removed by isotropic etching. In this case, the end of the resist mask is overhanged by the isotropic etching rather than the step side surface region. By adjusting the ratio of oxygen gas in the mixed gas used for etching,
The etching of the resist mask 22 during the chemical dry etching can be intentionally advanced so that the end of the resist mask 22 does not overhang than the step side surface region 13.
【００５４】次に、例えば、ドーズ量１×１０14ｃｍ-2
の砒素イオンを、加速エネルギー４０ＫｅＶで凹部の底
面（第２表面領域１２）に注入し、それによって、図１
３（ｃ）に示すように第２表面領域１２に浅い低濃度ド
レイン領域（不純物濃度：１×１０17〜１×１０19ｃｍ
-3）９ａを形成する。このイオン注入を斜めイオン注入
法を用いて行えば、低濃度ドレイン領域９ａを第２表面
領域１２のみならず、段差側面領域１３にも形成するこ
とができる。段差側面領域１３にドレイン領域９の一部
を形成することを望まない場合は、レジストマスク２２
の端部を段差側面領域１３よりもオーバーハングするよ
うにしてもよい。このイオン注入の後、レジストマスク
２２を除去する。Next, for example, a dose amount of 1 × 10 14 cm −2
Arsenic ions are implanted into the bottom surface of the recess (second surface region 12) at an acceleration energy of 40 KeV.
As shown in FIG. 3C, a shallow low-concentration drain region (impurity concentration: 1 × 10 17 to 1 × 10 19 cm) is formed in the second surface region 12.
-3 ) Form 9a. If this ion implantation is performed using the oblique ion implantation method, the low concentration drain region 9 a can be formed not only in the second surface region 12 but also in the step side surface region 13. If it is not desired to form a part of the drain region 9 in the step side surface region 13, the resist mask 22
May be made to hang over the step side surface region 13. After this ion implantation, the resist mask 22 is removed.
【００５５】次に、半導体基板１の段差側面領域１３を
含む表面領域に厚さ１０ｎｍの酸化膜３を熱酸化法によ
って形成し、その上に厚さ１５０ｎｍの多結晶シリコン
膜をＣＶＤ法によって堆積する。ケミカルドライエッチ
ング法を用いた場合、形成される酸化膜３の膜質もトン
ネル酸化膜として良質なものになる。その後、通常のリ
ソグラフィ技術およびドライエッチング技術によって多
結晶シリコン膜をパターニングし、図１３（ｄ）に示す
ような形状の浮遊ゲート４を形成する。本実施形態の浮
遊ゲート４は、形成すべき浮遊ゲート４の形状および位
置を規定する不図示のレジストマスクを上記多結晶シリ
コン膜上に形成した後、その多結晶シリコン膜のレジス
トマスクに覆われていない部分をエッチングすることに
よって形成される。こうして、形成された浮遊ゲート４
の上端は、第１表面領域１１のレベルよりも高くなって
いる。Next, an oxide film 3 having a thickness of 10 nm is formed on the surface region including the step side surface region 13 of the semiconductor substrate 1 by a thermal oxidation method, and a polycrystalline silicon film having a thickness of 150 nm is deposited thereon by a CVD method. I do. When the chemical dry etching method is used, the quality of the formed oxide film 3 is also high as a tunnel oxide film. Thereafter, the polycrystalline silicon film is patterned by a normal lithography technique and a dry etching technique to form a floating gate 4 having a shape as shown in FIG. After forming a resist mask (not shown) defining the shape and position of the floating gate 4 to be formed on the polycrystalline silicon film, the floating gate 4 of the present embodiment is covered with the resist mask of the polycrystalline silicon film. It is formed by etching the non-portion. The floating gate 4 thus formed
Is higher than the level of the first surface region 11.
【００５６】次に、図１３（ｅ）に示すように、浮遊ゲ
ート４の表面に容量絶縁膜５を形成する。この容量絶縁
膜５は、例えば、第１酸化膜（厚さ約８ｎｍ）、窒化シ
リコン（厚さ約１２ｎｍ）、および第２酸化膜（厚さ約
１２ｎｍ）をこの順序で堆積することによって得られる
ＯＮＯ膜から形成しても良い。特に、第１酸化膜は、多
結晶シリコンからなる浮遊ゲート４の表面を熱酸化する
ことによって形成することが好ましい。容量絶縁膜５と
しては、珪素粒を含む酸化珪素からなる層（シリコンリ
ッチオキサイド層）と酸化珪素（ＳｉＯ2）層とを含む
二層膜を用いても良い。シリコンリッチオキサイド層
は、シランガスおよび窒化酸素ガスを用いた化学的気相
成長法によって堆積できる。これらの絶縁膜に代えて、
ＣＶＤ法によって堆積したＨＴＯ膜を容量絶縁膜５とし
て用いても良い。Next, as shown in FIG. 13E, a capacitance insulating film 5 is formed on the surface of the floating gate 4. The capacitance insulating film 5 is obtained by, for example, depositing a first oxide film (about 8 nm in thickness), silicon nitride (about 12 nm in thickness), and a second oxide film (about 12 nm in thickness) in this order. It may be formed from an ONO film. In particular, the first oxide film is preferably formed by thermally oxidizing the surface of the floating gate 4 made of polycrystalline silicon. As the capacitor insulating film 5, a two-layer film including a layer (silicon-rich oxide layer) made of silicon oxide containing silicon grains and a silicon oxide (SiO 2 ) layer may be used. The silicon-rich oxide layer can be deposited by a chemical vapor deposition method using a silane gas and an oxygen nitride gas. Instead of these insulating films,
An HTO film deposited by a CVD method may be used as the capacitance insulating film 5.
【００５７】次に、図１３（ｆ）に示すように、通常の
ＣＶＤ法、リソグラフィ法およびドライエッチング法に
よって制御ゲート６を形成する。この時、制御ゲート６
は、浮遊ゲート４の側面および上面を完全に覆うように
形成する。その結果、制御ゲート６の一部は、容量絶縁
膜５を介して第１表面領域１１に対向する。Next, as shown in FIG. 13 (f), a control gate 6 is formed by a usual CVD method, lithography method and dry etching method. At this time, the control gate 6
Is formed so as to completely cover the side and top surfaces of the floating gate 4. As a result, a part of the control gate 6 faces the first surface region 11 via the capacitance insulating film 5.
【００５８】この後、イオン注入によって高濃度ソース
領域（不純物濃度：１×１０19〜１×１０22ｃｍ-3）８
および高濃度ドレイン領域（不純物濃度：１×１０19〜
１×１０22ｃｍ-3）９ｂを形成する。高濃度のソース領
域８およびドレイン領域９ｂは、制御ゲート６に対して
自己整合的に形成される。第１表面領域１１のうち制御
ゲート６によって覆われている部分には不純物イオンが
注入されないため、その部分および段差側面領域１３は
チャネル領域として機能する。この後、配線形成工程お
よび層間絶縁膜形成工程等の公知の工程を行い、本発明
の不揮発性半導体記憶装置が製造される。なお、この装
置によれば、浮遊ゲート４と制御ゲート６との間の対向
面積が広いので、大きな容量結合が得られる。Thereafter, a high-concentration source region (impurity concentration: 1 × 10 19 to 1 × 10 22 cm −3 ) 8 is formed by ion implantation.
And a high concentration drain region (impurity concentration: 1 × 10 19 to
1 × 10 22 cm −3 ) 9b is formed. The high concentration source region 8 and drain region 9b are formed in a self-aligned manner with respect to the control gate 6. Since impurity ions are not implanted into the portion of the first surface region 11 covered by the control gate 6, the portion and the step side surface region 13 function as a channel region. Thereafter, known steps such as a wiring forming step and an interlayer insulating film forming step are performed to manufacture the nonvolatile semiconductor memory device of the present invention. According to this device, since the facing area between the floating gate 4 and the control gate 6 is large, a large capacitive coupling can be obtained.
【００５９】（第９の実施形態） 次に、図１４（ａ）から（ｃ）および図１５（ａ）から
（ｃ）を参照しながら、本発明による不揮発性半導体記
憶装置の製造方法の他の実施形態を説明する。Ninth Embodiment Next, referring to FIGS. 14A to 14C and FIGS. 15A to 15C, another method of manufacturing a nonvolatile semiconductor memory device according to the present invention will be described. An embodiment will be described.
【００６０】まず、図１４（ａ）に示すように、半導体
基板１上に段差を形成するためのレジストマスク２２を
通常のリソグラフィ法によって形成する。このレジスト
マスク２２は、半導体基板１に形成すべき凹部の形状お
よび位置を規定する開口部を有している。この開口部の
平面形状は、典型的には、矩形である。First, as shown in FIG. 14A, a resist mask 22 for forming a step on the semiconductor substrate 1 is formed by a usual lithography method. The resist mask 22 has an opening that defines the shape and position of a concave portion to be formed on the semiconductor substrate 1. The planar shape of the opening is typically rectangular.
【００６１】次に、ケミカルドライエッチング法によっ
て基板１の露出表面をエッチングし、それによって、図
１４（ｂ）に示すように、深さ１００ｎｍ〜１５０ｎｍ
程度の凹部を基板１に形成する。このエッチングによっ
て、基板１の表面に凹部が形成され、基板１の表面は、
第１レベルにある第１表面領域１１、第１レベルよりも
低い第２レベルにある第２表面領域１２、および、第１
表面領域１１と第２表面領域１２とを連結する段差側面
領域１３に分かれる。Next, the exposed surface of the substrate 1 is etched by a chemical dry etching method, and as a result, as shown in FIG.
A concave portion of a degree is formed in the substrate 1. By this etching, a concave portion is formed on the surface of the substrate 1, and the surface of the substrate 1 is
A first surface region 11 at a first level, a second surface region 12 at a second level lower than the first level, and a first
It is divided into a step side surface region 13 connecting the surface region 11 and the second surface region 12.
【００６２】この後、例えば、ドーズ量１×１０14ｃｍ
-2の砒素イオンを、加速エネルギー４０ＫｅＶで凹部の
底面に注入し、それによって、凹部底面に浅い低濃度ド
レイン領域（不純物濃度：１×１０17〜１×１０19ｃｍ
-3）９ａを形成する。この後、レジストマスク２２を除
去する。Thereafter, for example, a dose amount of 1 × 10 14 cm
-2 arsenic ions are implanted into the bottom of the recess at an acceleration energy of 40 KeV, thereby forming a shallow low concentration drain region (impurity concentration: 1 × 10 17 to 1 × 10 19 cm) on the bottom of the recess.
-3 ) Form 9a. Thereafter, the resist mask 22 is removed.
【００６３】次に、図１４（ｃ）に示されるように、基
板表面を熱酸化することによって、厚さ１０ｎｍのトン
ネル絶縁膜３を形成した後、その上に厚さ１００ｎｍの
多結晶シリコン膜３０を通常のＣＶＤ法によって形成す
る。Next, as shown in FIG. 14C, a 10-nm-thick tunnel insulating film 3 is formed by thermally oxidizing the substrate surface, and a 100-nm-thick polycrystalline silicon film is formed thereon. 30 is formed by a normal CVD method.
【００６４】次に、図１５（ａ）に示されるように、通
常の反応性イオンエッチング（ＲＩＥ）法によって多結
晶シリコン膜３０を異方的にエッチングする。この異方
性エッチングによって、多結晶シリコン膜３０は段差側
面領域１３に沿って残存し、残存した部分が浮遊ゲート
４として機能するようになる。エッチング後の浮遊ゲー
ト４の高さは、エッチング時間などのエッチング条件を
調整することによって制御できる。また、エッチング後
の浮遊ゲート４の幅（段差側面領域に垂直な方向に測定
したサイズ）は、堆積する多結晶シリコン膜３０の厚さ
を調整することによって制御できる。なお、段差側面領
域１３は低濃度ドレイン領域９ａを取り囲むように形成
されるため、段差側面領域１３に対して自己整合的に形
成された浮遊ゲート４はリング形状を持つようにパター
ニングされる。Next, as shown in FIG. 15A, the polycrystalline silicon film 30 is anisotropically etched by a normal reactive ion etching (RIE) method. By this anisotropic etching, the polycrystalline silicon film 30 remains along the step side surface region 13, and the remaining portion functions as the floating gate 4. The height of the floating gate 4 after the etching can be controlled by adjusting the etching conditions such as the etching time. The width of the floating gate 4 after etching (the size measured in the direction perpendicular to the step side surface region) can be controlled by adjusting the thickness of the polycrystalline silicon film 30 to be deposited. Since the step side surface region 13 is formed so as to surround the low-concentration drain region 9a, the floating gate 4 formed in a self-alignment manner with respect to the step side surface region 13 is patterned to have a ring shape.
【００６５】次に、図１５（ｂ）に示されるように、容
量絶縁膜５を堆積する。この容量絶縁膜５の形成は第８
実施形態について説明して容量絶縁膜５の形成方法と同
様の方法で行うことで形成できる。つぎに、制御ゲート
６を形成するための多結晶シリコン膜を通常のＣＶＤ法
で形成した後、通常のリソグラフィ法、通常のドライエ
ッチングで、制御ゲート６の形に形成する。この時、チ
ャネル領域側の段差側面領域に位置する浮遊ゲート４は
制御ゲート６で完全に覆われるように制御ゲート６をパ
ターニングする。Next, as shown in FIG. 15B, a capacitance insulating film 5 is deposited. The formation of this capacitive insulating film 5
The embodiment can be formed by performing the same method as the method of forming the capacitor insulating film 5 described in the embodiment. Next, after a polycrystalline silicon film for forming the control gate 6 is formed by a normal CVD method, it is formed in a shape of the control gate 6 by a normal lithography method and a normal dry etching. At this time, the control gate 6 is patterned so that the floating gate 4 located in the step side surface region on the channel region side is completely covered by the control gate 6.
【００６６】次に、図１５（ｃ）に示されるように、浮
遊ゲート４および制御ゲート６をマスクとして、高濃度
ソース領域８および高濃度ドレイン領域９ｂとして機能
する不純物拡散層をイオン注入によって形成する。Next, as shown in FIG. 15C, using the floating gate 4 and the control gate 6 as a mask, an impurity diffusion layer functioning as the high concentration source region 8 and the high concentration drain region 9b is formed by ion implantation. I do.
【００６７】この後の工程の詳細については省略する
が、通常の配線および層間膜を形成する工程を行うこと
によって、本発明による不揮発性半導体記憶装置を製造
できる。Although the details of the subsequent steps are omitted, the non-volatile semiconductor memory device according to the present invention can be manufactured by performing the steps of forming a normal wiring and interlayer film.
【００６８】なお、浮遊ゲート４を形成するためのドラ
イエッチングにおいて、エッチング量が堆積した多結晶
シリコン膜の厚さよりも２０〜５０ｎｍ程度大きくなる
ようなオーバーエッチを行えば、浮遊ゲート４の高さが
段差側面領域１３の高さ（段差）よりも低くなり、浮遊
ゲート４と制御ゲート６と境界が段差側面領域１３上に
位置するこことなる。そうなれば、図９に示される不揮
発性半導体記憶装置を製造できる。In the dry etching for forming the floating gate 4, if the overetching is performed so that the etching amount is about 20 to 50 nm larger than the thickness of the deposited polycrystalline silicon film, the height of the floating gate 4 can be increased. Becomes lower than the height (step) of the step side surface region 13, and the boundary between the floating gate 4 and the control gate 6 is located on the step side surface region 13. Then, the nonvolatile semiconductor memory device shown in FIG. 9 can be manufactured.
【００６９】（第１０の実施形態） 図１６（ａ）から（ｃ）を参照しながら、本発明による
不揮発性半導体記憶装置の製造方法の更に他の実施形態
を説明する。(Tenth Embodiment) Referring to FIGS. 16A to 16C, still another embodiment of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described.
【００７０】まず、図１６（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に低濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。First, as shown in FIG. 16A, a step of 100 to 150 nm is formed in the semiconductor substrate 1, and a low-concentration drain region 9a is formed at the bottom of the step. After that, the floating gate 4 is formed along the step side surface region 13. The semiconductor substrate 1 and the floating gate 4 are separated by a 10-nm tunnel insulating film 3. This structure is formed by a method similar to the method described in the ninth embodiment.
【００７１】次に、図１６（ｂ）に示されるように、浮
遊ゲート４のうち、チャネル領域側の部分のみ（図中左
方）をレジストマスク２５で覆う。その後、通常のドラ
イエッチング法でレジストマスク２５に覆われていない
浮遊ゲート４を除去する。この後、このレジストマスク
２５を除去する。Next, as shown in FIG. 16B, only the portion of the floating gate 4 on the channel region side (left side in the figure) is covered with the resist mask 25. Thereafter, the floating gate 4 not covered with the resist mask 25 is removed by a normal dry etching method. Thereafter, the resist mask 25 is removed.
【００７２】次に、図１６（ｃ）に示されるように、容
量絶縁膜５を堆積する。この容量絶縁膜５は、第８実施
形態について説明した容量絶縁膜５の形成方法と同様の
方法で形成できる。この後、制御ゲート６に用いる多結
晶シリコン膜を通常のＣＶＤ法で形成し、その後、通常
のリソグラフィ法、通常のドライエッチングで、多結晶
シリコン膜をパターニングし、制御ゲート６を形成す
る。この時、チャネル領域側の段差側面領域１３に位置
する浮遊ゲート４を制御ゲート６で完全に覆う。Next, as shown in FIG. 16C, a capacitance insulating film 5 is deposited. This capacitance insulating film 5 can be formed by the same method as the method of forming the capacitance insulating film 5 described in the eighth embodiment. Thereafter, a polycrystalline silicon film used for the control gate 6 is formed by a normal CVD method, and thereafter, the polycrystalline silicon film is patterned by a normal lithography method and a normal dry etching to form the control gate 6. At this time, the control gate 6 completely covers the floating gate 4 located in the step side surface region 13 on the channel region side.
【００７３】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域として機能する不
純物拡散領域を形成し、通常の配線および層間膜を形成
する工程によって本発明による不揮発性半導体記憶装置
（図１１）が製造できる。Although the detailed description of the subsequent steps is omitted,
The non-volatile semiconductor memory device according to the present invention (FIG. 11) can be manufactured by forming an impurity diffusion region functioning as a high-concentration source region and a drain region and forming an ordinary wiring and an interlayer film.
【００７４】なお、本実施形態では、図１６（ｂ）に示
されるように、浮遊ゲート４の形成を行った後に、浮遊
ゲート４の不要部分を除去しているが、そうする代わり
に、まず、浮遊ゲート４のための多結晶シリコン膜のう
ち不要部分をドライエッチングにより除去した後、多結
晶シリコン膜の異方性エッチングを行い、それによって
段差側面領域のうちチャネル領域が形成される領域に対
して自己整合的に浮遊ゲート４を形成するようにしても
よい。このようにするためには、浮遊ゲート４のための
多結晶シリコン膜を堆積した後、段差側面領域１３のう
ちチャネル領域が形成される領域をマスクで覆い、マス
クに覆われていない領域に位置する多結晶シリコン膜を
エッチングにより除去することが必要になる。In the present embodiment, as shown in FIG. 16B, after the formation of the floating gate 4, the unnecessary portion of the floating gate 4 is removed. After the unnecessary portion of the polycrystalline silicon film for the floating gate 4 is removed by dry etching, anisotropic etching of the polycrystalline silicon film is performed. On the other hand, the floating gate 4 may be formed in a self-aligned manner. To do so, after depositing a polycrystalline silicon film for the floating gate 4, the region where the channel region is to be formed in the step side surface region 13 is covered with a mask, and the region is located in a region not covered by the mask. It is necessary to remove the polycrystalline silicon film by etching.
【００７５】（第１１の実施形態） 図１７（ａ）から（ｃ）を参照しながら、本発明による
不揮発性半導体記憶装置の製造方法の更に他の実施形態
を説明する。(Eleventh Embodiment) A further embodiment of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described with reference to FIGS.
【００７６】まず、図１７（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に低濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。First, as shown in FIG. 17A, a step of 100 to 150 nm is formed in the semiconductor substrate 1, and a low-concentration drain region 9a is formed at the bottom of the step. After that, the floating gate 4 is formed along the step side surface region 13. The semiconductor substrate 1 and the floating gate 4 are separated by a 10-nm tunnel insulating film 3. This structure is formed by a method similar to the method described in the ninth embodiment.
【００７７】次に、図１７（ｂ）に示されるように、容
量絶縁膜５を堆積した後、制御ゲートに用いる多結晶シ
リコン膜３５を通常のＣＶＤ法で形成する。Next, as shown in FIG. 17B, after depositing the capacitance insulating film 5, a polycrystalline silicon film 35 used for a control gate is formed by a normal CVD method.
【００７８】図１７（ｃ）に示されるように、通常のリ
ソグラフィ法および通常のドライエッチングで多結晶シ
リコン膜３５から制御ゲート６と消去ゲート１０とを同
時に形成する。この時、制御ゲート６は、チャネル領域
側の段差側面領域１３に位置する浮遊ゲート４を完全に
覆うようにする。また、消去ゲート１０はチャネル領域
以外の領域、チャネル領域と平行になっている部分の浮
遊ゲート４を覆うよう形成する。As shown in FIG. 17C, the control gate 6 and the erase gate 10 are simultaneously formed from the polycrystalline silicon film 35 by a normal lithography method and a normal dry etching. At this time, the control gate 6 completely covers the floating gate 4 located in the step side surface region 13 on the channel region side. The erase gate 10 is formed so as to cover the floating gate 4 in a region other than the channel region and in a portion parallel to the channel region.
【００７９】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域として機能する不
純物拡散領域を形成し、通常の配線および層間膜を形成
する工程によって本発明による不揮発性半導体記憶装置
（図１２）が製造できる。 （第１２の実施形態） 図１８（ａ）から（ｄ）を参照しながら、本発明による
不揮発性半導体記憶装置の製造方法の更に他の実施形態
を説明する。Although the detailed description of the subsequent steps is omitted,
The non-volatile semiconductor memory device (FIG. 12) according to the present invention can be manufactured by forming an impurity diffusion region functioning as a high-concentration source region and a drain region and forming a normal wiring and an interlayer film. Twelfth Embodiment With reference to FIGS. 18A to 18D, still another embodiment of the method for manufacturing the nonvolatile semiconductor memory device according to the present invention will be described.
【００８０】まず、図１８（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に高濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。First, as shown in FIG. 18A, a step of 100 to 150 nm is formed in the semiconductor substrate 1, and a high concentration drain region 9a is formed at the bottom of the step. After that, the floating gate 4 is formed along the step side surface region 13. The semiconductor substrate 1 and the floating gate 4 are separated by a 10-nm tunnel insulating film 3. This structure is formed by a method similar to the method described in the ninth embodiment.
【００８１】次に、図１８（ｂ）に示されるように、容
量絶縁膜５を堆積した後、制御ゲートに用いる多結晶シ
リコン膜３５を通常のＣＶＤ法で形成する。Next, as shown in FIG. 18B, after depositing the capacitance insulating film 5, a polycrystalline silicon film 35 used for the control gate is formed by a normal CVD method.
【００８２】図１８（ｃ）に示されるように、通常のリ
ソグラフィ法、および通常のドライエッチングで、多結
晶シリコン膜３５から制御ゲート６を形成する。この
時、制御ゲート６は、チャネル領域側の段差側面領域１
３に位置する浮遊ゲート４を覆うようにする。As shown in FIG. 18C, the control gate 6 is formed from the polycrystalline silicon film 35 by a normal lithography method and a normal dry etching. At this time, the control gate 6 is connected to the step side surface region 1 on the channel region side.
3 to cover the floating gate 4.
【００８３】図１８（ｄ）に示されるように、第２の容
量絶縁膜１００を堆積する。この容量絶縁膜１００とし
て、本実施形態では、シランガスおよび窒化酸素ガスを
用いた化学的気相成長法によってシリコンリッチオキサ
イド膜を２０ｎｍ堆積する。この後、消去ゲート１０の
ための多結晶シリコン膜を堆積し、通常のリソグラフィ
およびドライエッチングにより多結晶シリコン膜を消去
ゲート１０の形状に加工する。このとき、消去ゲート１
０はチャネル領域以外の部分で制御ゲート６と平行にな
っている部分の浮遊ゲート４を覆うよう形成する。As shown in FIG. 18D, a second capacitance insulating film 100 is deposited. In this embodiment, a silicon-rich oxide film having a thickness of 20 nm is deposited as the capacitor insulating film 100 by a chemical vapor deposition method using a silane gas and an oxygen nitride gas. Thereafter, a polycrystalline silicon film for the erase gate 10 is deposited, and the polycrystalline silicon film is processed into the shape of the erase gate 10 by ordinary lithography and dry etching. At this time, erase gate 1
0 is formed to cover the floating gate 4 in a portion other than the channel region and in parallel with the control gate 6.
【００８４】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域となる不純物拡散
領域を形成し、通常の配線および層間膜を形成する工程
によって本発明の第７の実施形態における不揮発性半導
体記憶装置を製造できる。Although the detailed description of the subsequent steps is omitted,
A non-volatile semiconductor memory device according to the seventh embodiment of the present invention can be manufactured by forming impurity diffusion regions serving as high-concentration source regions and drain regions and forming ordinary wirings and interlayer films.
【００８５】本製造方法によれば、第１の容量絶縁膜５
とは独立して、消去ゲート１０と浮遊ゲート４との間の
第２の容量絶縁膜１００を形成するので、各絶縁膜の膜
厚および材料を自由に選択することができる。このた
め、信頼性の向上および動作電圧の最適化などがはかれ
る。According to the present manufacturing method, the first capacitance insulating film 5
Independently, since the second capacitor insulating film 100 is formed between the erase gate 10 and the floating gate 4, the thickness and material of each insulating film can be freely selected. For this reason, improvement of reliability and optimization of operating voltage are achieved.
【００８６】なお、上記製造方法の各実施形態におい
て、浮遊ゲート４を形成した後に、浮遊ゲート４をマス
クとして、ドーズ量が１×１０12ｃｍ-2から１×１０13
ｃｍ-2のホウ素イオンをエネルギー３０ＫｅＶで注入し
てもよい。このイオン注入によって、第１絶縁膜３を隔
てて制御ゲート６に接するチャネル領域のしきい値（Ｖ
t）を選択的に制御することができる。In each of the above embodiments of the manufacturing method, after the floating gate 4 is formed, the dose is set to 1 × 10 12 cm −2 to 1 × 10 13 using the floating gate 4 as a mask.
cm −2 boron ions may be implanted at an energy of 30 KeV. By this ion implantation, the threshold value (V) of the channel region in contact with the control gate 6 with the first insulating film 3 interposed therebetween.
t ) can be selectively controlled.
【００８７】また、各実施形態において、浮遊ゲート４
および制御ゲート６の材料として、多結晶シリコン膜を
用いたが、この多結晶シリコン膜には堆積時または堆積
後に不純物がドープされ、それによって高い導電性が与
えられる。これらの浮遊ゲート４および制御ゲート６の
材料は、上述の多結晶シリコン膜に限定されず、他の導
電性材料、例えばシリサイドや高融点金属材料を用いて
も良い。In each embodiment, the floating gate 4
The polycrystalline silicon film is used as the material of the control gate 6, and the polycrystalline silicon film is doped with impurities during or after the deposition, thereby providing high conductivity. The material of the floating gate 4 and the control gate 6 is not limited to the above-described polycrystalline silicon film, and other conductive materials, for example, silicide or a high melting point metal material may be used.
【００８８】なお、本発明の不揮発性半導体記憶装置は
通常の単結晶シリコン基板を用いて形成したものに限定
されず、ＳＯＩ基板や、半導体層が表面に形成された絶
縁性基板等を用いても良い。The nonvolatile semiconductor memory device of the present invention is not limited to a device formed using a normal single crystal silicon substrate, but may be formed using an SOI substrate, an insulating substrate having a semiconductor layer formed on the surface, or the like. Is also good.
【００８９】[0089]
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、第１レベルにある第１表面領域、第１レベルよりも
低い第２レベルにある第２表面領域、および、第１表面
領域と第２表面領域とを連結する段差側面領域を含む表
面を有する基板を用い、浮遊ゲートの一部分が第１絶縁
膜を介して段差側面領域に対向し、浮遊ゲートの他の一
部分が第１絶縁膜を介して第２表面領域と対向してお
り、また、制御ゲートの一部が第１表面領域から絶縁さ
れながら第１表面上に延びているため、段差側面領域と
第２表面領域との間のコーナー部分近傍に強い電界が形
成されるとともに、浮遊ゲートと制御ゲートとの間の電
位差によってチャネル領域中に局所的に強い電界が形成
される。このため、段差側面領域および第２表面領域か
ら浮遊ゲートへの電子注入効率が著しく向上し、データ
の書き込み速度が従来の不揮発性半導体記憶装置に比較
して格段に改善される。また、電子注入効率の向上によ
って、書き込み動作の電圧を低減することも可能にな
る。このため、不揮発性半導体記憶装置と他の論理演算
回路とを１つのチップ上に集積した場合においても、実
用的なデータ書き込み速度を維持しながら、不揮発性半
導体記憶装置と論理演算回路とを同一の電源電圧で動作
させることが可能になる。According to the nonvolatile semiconductor memory device of the present invention, the first surface area at the first level, the second surface area at the second level lower than the first level, and the first surface area Using a substrate having a surface including a step side surface region connecting to the second surface region, a part of the floating gate is opposed to the step side region via the first insulating film, and another part of the floating gate is a first insulating film. And a portion of the control gate extends on the first surface while being insulated from the first surface region, so that the portion between the step side surface region and the second surface region And a strong electric field is locally formed in the channel region due to a potential difference between the floating gate and the control gate. Therefore, the efficiency of electron injection from the step side surface region and the second surface region to the floating gate is significantly improved, and the data writing speed is significantly improved as compared with the conventional nonvolatile semiconductor memory device. Further, by improving the electron injection efficiency, the voltage of the writing operation can be reduced. For this reason, even when the nonvolatile semiconductor memory device and another logical operation circuit are integrated on one chip, the nonvolatile semiconductor memory device and the logical operation circuit can be the same while maintaining a practical data write speed. It can be operated with the power supply voltage of
【００９０】ドレイン領域が記段差側面領域と第２表面
領域との間のコーナー部分を覆っている場合、当該コー
ナー部分の近傍にドレイン領域とチャネル領域との間の
接合が位置するため、コーナー部分の近傍に強電界が形
成される結果、その部分から浮遊ゲートへの電子注入効
率が上昇する。When the drain region covers the corner between the step surface region and the second surface region, the junction between the drain region and the channel region is located near the corner, so As a result, a strong electric field is formed in the vicinity of, and the efficiency of electron injection from that portion to the floating gate is increased.
【００９１】本発明の不揮発性半導体記憶装置の製造方
法によれば、電子注入効率が向上した不揮発性半導体記
憶装置を製造できる。半導体基板を用意する工程が、半
導体基板の表面を部分的にマスクで覆う工程と、半導体
基板のうちマスクで覆われていない部分をエッチングす
ることによって、半導体基板の表面に凹部を形成する工
程とを含み、マスクを除去する前に、不純物イオンを凹
部の底面に注入することによって、第２表面領域にドレ
イン領域を形成する工程を更に含む場合、段差側面領域
と第２表面領域との間のコーナーの近傍に端部が達する
ドレイン領域を簡単に形成できる。このため、コーナー
部分の近傍に強い電界を形成できる不揮発性半導体記憶
装置が提供される。According to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, a nonvolatile semiconductor memory device with improved electron injection efficiency can be manufactured. The step of preparing a semiconductor substrate includes a step of partially covering the surface of the semiconductor substrate with a mask, and a step of forming a concave portion on the surface of the semiconductor substrate by etching a portion of the semiconductor substrate that is not covered by the mask. And forming a drain region in the second surface region by implanting impurity ions into the bottom surface of the concave portion before removing the mask, wherein the step between the step side surface region and the second surface region is performed. The drain region whose end reaches the vicinity of the corner can be easily formed. For this reason, a nonvolatile semiconductor memory device capable of forming a strong electric field near a corner portion is provided.
【００９２】凹部を形成する工程が、異方性エッチング
および等方性エッチングを順次行う工程を包含し、等方
性エッチングによってマスクの端部を段差側面領域より
オーバーハングさせる場合、ドレイン領域の一部が段差
側面領域に延びないようにすることが容易である。The step of forming the recess includes a step of sequentially performing anisotropic etching and isotropic etching. When the end of the mask is overhanged by the isotropic etching from the side surface of the step, one of the drain regions is formed. It is easy to prevent the portion from extending to the step side surface region.
【図１】不揮発性半導体記憶装置の第１の従来例の断面
図である。FIG. 1 is a sectional view of a first conventional example of a nonvolatile semiconductor memory device.
【図２】不揮発性半導体記憶装置の第２の従来例の断面
図である。FIG. 2 is a sectional view of a second conventional example of a nonvolatile semiconductor memory device.
【図３】不揮発性半導体記憶装置の第３の従来例の断面
図である。FIG. 3 is a sectional view of a third conventional example of a nonvolatile semiconductor memory device.
【図４】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。FIG. 4 is a sectional view showing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図５】半導体基板の表面に段差が存在するときの電界
ピークのゲート電圧依存性を示す図である。FIG. 5 is a diagram showing gate voltage dependence of an electric field peak when a step is present on the surface of a semiconductor substrate.
【図６】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。FIG. 6 is a sectional view showing a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図７】本発明の第３の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。FIG. 7 is a sectional view showing a nonvolatile semiconductor memory device according to a third embodiment of the present invention.
【図８】図７の装置の改良例を示す断面図である。FIG. 8 is a sectional view showing an improved example of the device of FIG. 7;
【図９】本発明の第４の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。FIG. 9 is a sectional view showing a nonvolatile semiconductor memory device according to a fourth embodiment of the present invention.
【図１０】本発明の第５の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。FIG. 10 is a perspective view showing a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention.
【図１１】本発明の第６の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。FIG. 11 is a perspective view showing a nonvolatile semiconductor memory device according to a sixth embodiment of the present invention.
【図１２】本発明の第７の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。FIG. 12 is a perspective view showing a nonvolatile semiconductor memory device according to a seventh embodiment of the present invention.
【図１３】（ａ）から（ｆ）は、本発明の第８の実施形
態に係る不揮発性半導体記憶装置の製造方法を示す工程
断面図である。13A to 13F are process cross-sectional views illustrating a method for manufacturing a nonvolatile semiconductor memory device according to an eighth embodiment of the present invention.
【図１４】（ａ）から（ｃ）は、本発明の第８の実施形
態に係る不揮発性半導体記憶装置の製造方法を示す工程
断面図である。FIGS. 14A to 14C are process cross-sectional views illustrating a method for manufacturing a nonvolatile semiconductor memory device according to an eighth embodiment of the present invention.
【図１５】（ａ）から（ｃ）は、第９の実施形態に係る
不揮発性半導体記憶装置の製造方法を示す工程断面図で
ある。FIGS. 15A to 15C are process cross-sectional views illustrating a method for manufacturing the nonvolatile semiconductor memory device according to the ninth embodiment.
【図１６】（ａ）から（ｃ）は、第１０の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。FIGS. 16A to 16C are process cross-sectional views illustrating a method for manufacturing the nonvolatile semiconductor memory device according to the tenth embodiment.
【図１７】（ａ）から（ｃ）は、第１１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。17A to 17C are process cross-sectional views illustrating a method for manufacturing the nonvolatile semiconductor memory device according to the eleventh embodiment.
【図１８】（ａ）から（ｄ）は、第１２の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。FIGS. 18A to 18D are process cross-sectional views illustrating a method for manufacturing the nonvolatile semiconductor memory device according to the twelfth embodiment. FIGS.
【図１９】本発明の不揮発性半導体記憶装置の段差底部
コーナおよびその近傍の構成例を示す断面図である。FIG. 19 is a cross-sectional view showing a configuration example of a step bottom corner and its vicinity in the nonvolatile semiconductor memory device of the present invention.
１ 半導体基板 ３ トンネル絶縁膜（第１絶縁膜） ４ 浮遊ゲート ５ 容量絶縁膜（第２絶縁膜） ６ 制御ゲート ７ 浅いドレイン領域 ８ ソース領域 ９ ドレイン領域 １０ 消去ゲート ２２ レジストマスク ２５ レジストマスク ３０ 多結晶シリコン膜 １００ 第２の容量絶縁膜（第３絶縁膜） Reference Signs List 1 semiconductor substrate 3 tunnel insulating film (first insulating film) 4 floating gate 5 capacitor insulating film (second insulating film) 6 control gate 7 shallow drain region 8 source region 9 drain region 10 erase gate 22 resist mask 25 resist mask 30 many Crystalline silicon film 100 Second capacitance insulating film (third insulating film)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−291470（ＪＰ，Ａ) 特開 平１−140775（ＪＰ，Ａ) 特開 昭63−285966（ＪＰ，Ａ) 特開 平10−107166（ＪＰ，Ａ) 米国特許5414287（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-291470 (JP, A) JP-A-1-140775 (JP, A) JP-A-63-285966 (JP, A) JP-A-10- 107166 (JP, A) US Patent 5,414,287 (US, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記第１表面領域に形成されたソース領域と、 前記第２表面領域に形成されたドレイン領域と、 前記基板の前記表面上に形成された第１絶縁膜と、 前記第１絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲート上に形成された第２絶縁膜と、 前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートと、 を備えた不揮発性半導体記憶装置であって、 前記第１絶縁膜は、前記第１表面領域、前記段差側面領
域および前記第２表面領域に形成されており、前記浮遊
ゲートは、前記第１絶縁膜を介して前記第１表面領域の
一部、前記段差側面領域、および記第２表面領域の一部
と対向しており、 前記制御ゲートの一部は、前記第２絶縁膜を介して前記
浮遊ゲートに対向し、 かつ、前記制御ゲートの他の一部は、前記浮遊ゲートと
前記ソース領域との間において前記第１表面領域に対向
し、 書き込み時において、前記第１表面領域にチャネル領域
が形成され、前記チャネルホットエレクトロンが前記浮
遊ゲートに注入される、不揮発性半導体記憶装置。1. A first surface region at a first level, a second surface region at a second level lower than the first level, and a step connecting the first surface region and the second surface region. A substrate having a surface including a side surface region, a source region formed in the first surface region, a drain region formed in the second surface region, and a first insulating film formed on the surface of the substrate A floating gate formed on the first insulating film; a second insulating film formed on the floating gate; a control gate capacitively coupled to the floating gate via the second insulating film; Wherein the first insulating film is formed in the first surface region, the step side surface region, and the second surface region, and the floating gate is provided in the first insulating region. The first surface region through the membrane Part, the step side surface area, and a part of the second surface area, a part of the control gate faces the floating gate via the second insulating film, and the control gate The other part is opposed to the first surface region between the floating gate and the source region, and at the time of writing, a channel region is formed in the first surface region, and the channel hot electrons float in the first surface region. A non-volatile semiconductor storage device injected into a gate.
と前記第２表面領域との間のコーナー部分を覆っている
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。2. The nonvolatile semiconductor memory device according to claim 1 , wherein said drain region covers a corner portion between said step side surface region and said second surface region.
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板を用意する工程
と、 前記基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に導電性材料薄膜を堆積する工程と、 前記導電性材料薄膜をエッチングすることによって、前
記第１絶縁膜を介して前記段差側面領域の少なくとも一
部に対向する部分を有する浮遊ゲートであって、その上
端が前記第１レベルよりも上に突出していない浮遊ゲー
トを形成する工程と、 前記浮遊ゲートの露出表面に第２絶縁膜を形成する工程
と、 前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートを形成する工程と、 を包含し、 前記制御ゲートの一部が前記第１表面領域上に位置する
ように前記制御ゲートをパターニングする工程を包含
し、 前記基板を用意する工程は、 前記基板の表面を部分的にマスクで覆う工程と、 前記基板のうち前記マスクで覆われていない部分をエッ
チングすることによって、前記基板の表面に凹部を形成
する工程とを含み、 前記マスクを除去する前に、不純物イオンを前記凹部の
底面に注入することによって、前記第２表面領域にドレ
イン領域を形成する工程を含む ことを特徴とする不揮発
性半導体記憶装置の製造方法。3. A first surface region at a first level, a second surface region at a second level lower than the first level, and a step connecting the first surface region and the second surface region. A step of preparing a substrate having a surface including a side surface region; a step of forming a first insulating film on the substrate; a step of depositing a conductive material thin film on the first insulating film; A floating gate having a portion opposed to at least a part of the step side surface region via the first insulating film by etching, wherein an upper end of the floating gate does not protrude above the first level. Forming a second insulating film on an exposed surface of the floating gate; and forming a control gate capacitively coupled to the floating gate via the second insulating film. The said Comprising the step of part of the control gate patterning the control gate so as to be positioned in the first surface region
The step of preparing the substrate includes the step of partially covering the surface of the substrate with a mask and the step of etching a portion of the substrate not covered by the mask.
Forming a recess on the surface of the substrate
And a step of, before removing the mask, impurity ions of the recess
By injecting into the bottom surface, the second surface area is drained.
A method for manufacturing a nonvolatile semiconductor memory device, comprising a step of forming an in-region .
チングおよび等方性エッチングを順次行う工程を包含
し、 前記等方性エッチングによって、前記マスクの端部を前
記段差側面領域よりオーバーハングさせることを特徴と
する請求項３記載の不揮発性半導体記憶装置の製造方
法。4. The step of forming the concave portion includes a step of sequentially performing anisotropic etching and isotropic etching, and the end of the mask is overhanged from the step side surface region by the isotropic etching. 4. The method according to claim 3 , wherein the method is performed.
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