JP3018576B2 - Jitter correction device - Google Patents

Jitter correction device

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JP3018576B2
JP3018576B2 JP3137903A JP13790391A JP3018576B2 JP 3018576 B2 JP3018576 B2 JP 3018576B2 JP 3137903 A JP3137903 A JP 3137903A JP 13790391 A JP13790391 A JP 13790391A JP 3018576 B2 JP3018576 B2 JP 3018576B2
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phase modulation
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interpolation
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康彦 松山
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ソニー・プレシジョン・テクノロジー株式会社
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、例えば、相対移動する
2物体間の相対移動量に応じた位相変調信号に基づいて
移動量の検出を行う移動量検出装置に適用して好適なジ
ッタ補正装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to, for example, a jitter amount suitable for a movement amount detecting apparatus which detects a movement amount based on a phase modulation signal corresponding to a relative movement amount between two objects which move relatively. Related to the device.
【0002】[0002]
【従来の技術】相対移動する2物体間の相対移動量に応
じて位相が変化するようにされた位相変調信号を内挿処
理して上記相対移動量を検出するジッタ補正装置の従来
技術として、例えば、本出願人の出願にかかる実公昭第
58−52484号公報に開示された技術を掲げること
ができる。
2. Description of the Related Art As a prior art of a jitter correction apparatus for detecting the relative movement amount by interpolating a phase modulation signal whose phase is changed according to the relative movement amount between two objects moving relatively, For example, the technology disclosed in Japanese Utility Model Publication No. 58-52484 filed by the present applicant can be cited.
【0003】この技術では、一定周期の周期を有する磁
気スケール上を、この磁気スケールの長さ方向に一定間
隔離れて配置された2つの検出ヘッドを相対的に移動さ
せることにより位相変調信号を得るようにしている。そ
して、このようにして得られた位相変調信号を内挿クロ
ックにより内挿処理して、上記磁気スケールの1周期内
を高分解能で表示器上に表示するようにした技術であっ
て、次に示すようなジッタ補正処理を施している。
In this technique, a phase modulation signal is obtained by relatively moving two detection heads arranged at a fixed interval in the length direction of the magnetic scale on a magnetic scale having a fixed cycle. Like that. Then, the phase modulation signal obtained in this manner is interpolated by an interpolation clock to display one cycle of the magnetic scale on a display with high resolution. The jitter correction processing as shown is performed.
【0004】このジッタ補正処理は、図7に示すよう
に、位相変調信号SにジッタTjが含まれていて、その
位相変調信号Sの計測エッヂである立ち下がりエッヂ8
と内挿クロックCPの計数エッヂ(図示しないカウンタ
による計数値が変化するエッヂ)である立ち下がりエッ
ヂ1〜7の中、任意の立ち下がりエッヂ、例えば、立ち
下がりエッヂ4との位相差が小さい場合には、位相変調
信号SのジッタTjによって、内挿クロックCPの計数
値が、計数値=3または4に変動して表示されることを
防止するようにしたものである。すなわち、そのような
場合には、位相変調信号Sの立ち下がりエッヂ8を内挿
クロックCPの略1/2周期分の位相差Δφだけ所定の
CR(コンデンサと抵抗)遅延回路で遅延して遅延位相
変調信号S´を生成するように制御するものである。
In this jitter correction processing, as shown in FIG. 7, a phase modulation signal S contains a jitter Tj and a falling edge 8 which is a measurement edge of the phase modulation signal S.
When the phase difference between any falling edge, for example, falling edge 4 among falling edges 1 to 7 which is a counting edge of the interpolation clock CP (an edge whose count value changes by a counter not shown) is small. In this configuration, the count value of the interpolation clock CP is prevented from being changed and displayed as the count value = 3 or 4 due to the jitter Tj of the phase modulation signal S. That is, in such a case, the falling edge 8 of the phase modulation signal S is delayed by a predetermined CR (capacitor and resistance) delay circuit by a phase difference Δφ corresponding to approximately 1 / cycle of the interpolation clock CP. This is to control to generate the phase modulation signal S ′.
【0005】このように遅延した位相変調信号S´にお
いて、ジッタTjが発生しても、そのジッタTjの範囲
内に内挿クロックCPの計数エッヂである立ち下がりエ
ッヂ4が含まれることがないので、内挿クロックCPの
計数値は、計数値=4で一定値になり、表示器(図示せ
ず)上の表示が変動することがない。
[0005] Even if the jitter Tj occurs in the phase-modulated signal S 'thus delayed, the falling edge 4 which is the counting edge of the interpolation clock CP is not included in the range of the jitter Tj. , The count value of the interpolation clock CP becomes a constant value when the count value = 4, and the display on the display (not shown) does not fluctuate.
【0006】[0006]
【発明が解決しようとする課題】ところで、上述のよう
な補正処理を実現するためには、内挿クロックCPの計
数エッヂである立ち下がりエッヂと位相変調信号Sの立
ち下がりエッヂとの位相差を測定する位相差測定回路
と、この位相差測定回路の2値出力に応じて開閉するス
イッチと、このスイッチによって動作が制御される上記
CR遅延回路とが必要になる。しかしながら、上述した
従来のジッタ補正装置では、精度をさらに高精度にしよ
うとして分解能をあげるために内挿クロックCPの周波
数を高くした場合には、その内挿クロックCPの周期、
言い換えれば、分解能に応じた新たなCR遅延回路が必
要になるという煩雑さがある。さらに、多軸、例えば、
3軸を基準とする工作機械等に3つの磁気スケール等が
取り付けられている移動量検出装置にこれらを適用しよ
うとする場合には、そのようなCR遅延回路が1軸毎に
個別に3回路必要になるとともに上述の位相差測定回路
も1軸毎に必要となるので、それぞれ3回路必要にな
り、部品点数の増加と配線基板面積の増加等に基づいて
製造コストが著しく高くなるという問題があった。
By the way, in order to realize the above-described correction processing, the phase difference between the falling edge, which is the counting edge of the interpolation clock CP, and the falling edge of the phase modulation signal S is determined. A phase difference measurement circuit to be measured, a switch that opens and closes according to the binary output of the phase difference measurement circuit, and the CR delay circuit whose operation is controlled by the switch are required. However, in the above-described conventional jitter correction apparatus, when the frequency of the interpolation clock CP is increased in order to increase the resolution in order to further increase the accuracy, the cycle of the interpolation clock CP,
In other words, there is a complication that a new CR delay circuit corresponding to the resolution is required. Further, multi-axis, for example,
If these are to be applied to a moving amount detecting device in which three magnetic scales or the like are attached to a machine tool or the like based on three axes, such CR delay circuits are individually provided in three circuits for each axis. In addition to the necessity, the above-described phase difference measurement circuit is also required for each axis, so that three circuits are required for each axis, and the manufacturing cost is significantly increased due to an increase in the number of components and an increase in the wiring board area. there were.
【0007】本発明はこのような課題に鑑みてなされた
ものであり、多軸に関連して発生する各軸ごとの位相変
調信号に対して共用可能であり、しかも分解能に関係な
く使用することを可能とするジッタ補正装置を提供する
ことを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and can be used for a phase modulation signal for each axis generated in relation to multiple axes, and can be used regardless of resolution. It is an object of the present invention to provide a jitter correction device which enables the above.
【0008】[0008]
【課題を解決するための手段】本発明ジッタ補正装置
は、例えば、図1および図2に示すように、スケール1
と、このスケール1上を相対移動する検出ヘッド2,3
とが多軸の各軸ごとに設けられて、各軸ごとの相対移動
量に応じて各軸ごとの位相変調信号XS,YS,ZSを
出力する各軸ごとのスケール装置12,13,14と、
上記各軸ごとの位相変調信号XS,YS,ZSが供給さ
れてそれらを選択的に取り込む切換回路21と、この切
換回路21によって選択された位相変調信号XSと内挿
クロック/CP,CPとが供給されて、ジッタ補正制御
信号S4 と同期化位相変調信号S3 を出力する信号処理
回路41と、上記各軸ごとの位相変調信号XS,YS,
ZSと内挿クロック/CPと同期化位相変調信号S3と
が供給されて、各軸ごとの位相変調信号計数値XD,Y
D,ZDと内挿クロック計数値CDとを出力する内挿回
路40と、内挿回路40からの各軸ごとの位相変調信号
計数値XD,YD,ZDと内挿クロック計数値CDと、
信号処理回路41からのジッタ補正制御信号S 4 と同期
化位相変調信号S3 とが供給される演算回路30とを備
え、信号処理回路41から出力されるジッタ補正制御信
号S4 は、位相変調信号XS,YS,ZSの計数エッヂ
時点における上記内挿クロックCPのレベルを判別し、
そのレベルに応じて、ローレベルまたはハイレベルとな
る2値信号であり、演算回路30は、検出ヘッド2,3
が相対的に一の方向に移動中あるいはその一の方向に移
動後静止状態にあるときには、内挿クロック計数値CD
に補正をかけずに出力し、一方、上記一の方向と反対の
方向に移動後静止状態にあるときには、ジッタ補正制御
信号S4のレベルに応じて内挿クロック計数値CDに補
正をかけて出力するようにしたものである。
According to the present invention, a jitter correcting apparatus is provided.
Is a scale 1 as shown in FIGS. 1 and 2, for example.
And detection heads 2 and 3 relatively moving on the scale 1
Is provided for each axis of the multi-axis, and the relative movement of each axis
The phase modulation signals XS, YS, ZS for each axis are
Scale devices 12, 13, 14 for each axis to be output;
The phase modulation signals XS, YS, ZS for each axis are supplied.
A switching circuit 21 for selectively taking them in,
Interpolation with phase modulation signal XS selected by conversion circuit 21
Clock / CP and CP are supplied to perform jitter correction control
Signal SFourAnd the synchronized phase modulation signal SThreeOutput signal processing
Circuit 41 and the phase modulation signals XS, YS,
ZS, interpolation clock / CP, and synchronization phase modulation signal S3
Are supplied, and the phase modulation signal count values XD, Y for each axis are supplied.
Interpolation circuit that outputs D, ZD and interpolation clock count value CD
Path 40 and a phase modulated signal for each axis from interpolation circuit 40
Count values XD, YD, ZD and interpolation clock count value CD;
Jitter correction control signal S from signal processing circuit 41 FourAnd sync
Phase modulated signal SThreeAnd an arithmetic circuit 30 to which
The jitter correction control signal output from the signal processing circuit 41
No. SFourIs a counting edge of the phase modulation signals XS, YS, ZS.
Determine the level of the interpolation clock CP at the time,
Depending on the level, it may be low level or high level.
The arithmetic circuit 30 detects the detection heads 2 and 3
Is moving relatively in one direction or in one direction.
In the stationary state after the operation, the interpolation clock count value CD
Output without correction, while the opposite of the above one direction
Jitter correction control when in the stationary state after moving in the direction
Complement to the interpolation clock count value CD according to the level of the signal S4.
The output is multiplied by a positive number.
【0009】[0009]
【作用】本発明によれば、位相変調信号XSの計数エッ
ヂ時点における内挿クロックCPのレベルを判別し、そ
のレベルに応じてローレベルまたはハイレベルとなる2
値信号である位相補正制御信号S4を出力する信号処理
回路41を一回路のみ設け、その信号処理回路41を各
軸のスケール装置12,13,14に共用している。そ
して、検出ヘッド2,3が相対的に一の方向に移動中あ
るいはその一の方向に移動後静止状態にあるときには、
内挿クロック計数値CDに補正をかけずに出力し、一
方、上記一の方向と反対の方向に移動後静止状態にある
ときには、ジッタ補正制御信号S4のレベルに応じて内
挿クロック計数値CDに補正をかけて出力するようにし
たので、この出力による表示を行う表示器42におい
て、ジッタ、すなわち、表示のちらつきが発生しない。
According to the present invention, the level of the interpolation clock CP at the time of the counting edge of the phase modulation signal XS is determined, and the level of the interpolation clock CP becomes low or high according to the level.
Only one signal processing circuit 41 for outputting the phase correction control signal S4 as a value signal is provided, and the signal processing circuit 41 is shared by the scale devices 12, 13, and 14 of each axis. Then, when the detection heads 2 and 3 are relatively moving in one direction or in a stationary state after moving in the one direction,
The interpolated clock count value CD is output without correction, while when the interpolated clock count value CD is stationary after moving in the direction opposite to the one direction, the interpolated clock count value CD is adjusted according to the level of the jitter correction control signal S4. Is corrected, and the output is performed, so that the display 42 that performs display based on this output does not cause jitter, that is, display flicker.
【0010】また、位相補正制御信号S4が内挿クロッ
クCPの周期に対応して発生するので、分解能に関係な
く使用することができる。
Further, since the phase correction control signal S4 is generated corresponding to the cycle of the interpolation clock CP, it can be used regardless of the resolution.
【0011】したがって、多軸に関連して発生する各軸
ごとの位相変調信号に対して共用可能であり、しかも分
解能に関係なく使用することができる。
Therefore, it is possible to share a phase modulation signal for each axis generated in relation to multiple axes, and to use it regardless of the resolution.
【0012】[0012]
【実施例】以下、本発明ジッタ補正装置の一実施例につ
いて図面を参照して説明する。なお、この実施例は、
X,YおよびZ軸の3軸を有する工作機械(図示せず)
に適用した例について示しているが3軸に限定されるも
のではない。少なくとも2軸を有する工作機械等に適用
することができる。図2において、1はX軸に取り付け
られた磁気スケールであり、一定周期(例えば200 μ
m)の正弦波波信号による磁気目盛が形成されている。
なお、スケールは磁気スケールに限らず、光学式スケー
ル、容量式スケール等を用いることができる。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a jitter correcting apparatus according to the present invention. In this example,
Machine tool having three axes of X, Y and Z axes (not shown)
However, the present invention is not limited to three axes. The present invention can be applied to a machine tool having at least two axes. In FIG. 2, reference numeral 1 denotes a magnetic scale attached to the X axis, which has a constant period (for example, 200 μm).
A magnetic scale is formed by the sine wave signal of m).
The scale is not limited to a magnetic scale, but may be an optical scale, a capacitive scale, or the like.
【0013】磁気スケール1上を長さ方向R,Lに相対
移動する磁気ヘッドである第1および第2の検出ヘッド
2,3が設けられている。第1の検出ヘッド2と第2の
検出ヘッド3との間隔Pは、上記一定周期をλとすると
きP=(m±1/4 )・λ(mは整数)の間隔に配置され
ている。
There are provided first and second detection heads 2 and 3 which are magnetic heads relatively moving on the magnetic scale 1 in the longitudinal directions R and L. The interval P between the first detection head 2 and the second detection head 3 is arranged at an interval of P = (m ± 1/4) · λ (m is an integer), where λ is the fixed period. .
【0014】第1および第2の検出ヘッド2,3の入力
側には、励磁回路4からキャリア周波数f0 /2 の励磁
電流信号が供給されている。この励磁回路4には、信号
発生器7からキャリア周波数f0 /2 にされた信号が供
給されている。この信号発生器7には発振器6からクロ
ックパルスCPが供給されている。なお、クロックパル
スCPは後述するように内挿クロックとしても使用され
るので、必要に応じて内挿クロックCPともいう。
The input side of the first and second detection heads 2 and 3 is supplied with an excitation current signal having a carrier frequency f 0/2 from an excitation circuit 4. The excitation circuit 4 is supplied from the signal generator 7 with a signal having a carrier frequency f0 / 2. The clock pulse CP is supplied from the oscillator 6 to the signal generator 7. Note that the clock pulse CP is also used as an interpolation clock as will be described later, and is also referred to as an interpolation clock CP as needed.
【0015】このような構成において、第1および第2
の検出ヘッド2,3が磁気スケール1上を長さ方向Rあ
るいはその反対方向Lに相対的に移動することで、これ
ら第1および第2の検出ヘッド2,3から磁気スケール
1によって正弦波状に変調された信号が得られる。ここ
で、第1の検出ヘッド2からの正弦波状に変調された信
号はπ/2 の移相器8を通じて加算器9の一方の入力端
子に供給される。一方、第2の検出ヘッド3からの正弦
波状に変調された信号は、直接、加算器9の他方の入力
端子に供給される。加算器9によって加算された信号か
ら帯域通過フィルタ10を通じて位相変調信号S1 が抽
出される。この位相変調信号S1 は、周知(例えば、特
開昭第57-514号、特開昭59-178309 号または実開昭第58
-53484号公報に開示されている)のように、つぎの数1
に示すように表される信号である。
In such a configuration, the first and second
Are relatively moved in the longitudinal direction R or the opposite direction L on the magnetic scale 1 so that the first and second detection heads 2 and 3 form a sine wave by the magnetic scale 1. A modulated signal is obtained. Here, the sine-wave modulated signal from the first detection head 2 is supplied to one input terminal of an adder 9 through a π / 2 phase shifter 8. On the other hand, the sine-wave modulated signal from the second detection head 3 is directly supplied to the other input terminal of the adder 9. The phase modulation signal S 1 is extracted from the signal added by the adder 9 through the band pass filter 10. This phase modulation signal S 1 is well known (for example, Japanese Patent Application Laid-Open No. 57-514, Japanese Patent Application Laid-Open No.
-53484), the following equation 1
Is a signal represented as shown in FIG.
【0016】[0016]
【数1】S1 =sin(ωt+(2π/ λ) x)S 1 = sin (ωt + (2π / λ) x)
【0017】ただし、記号xは磁気スケール1の長さ方
向R,Lの移動距離を表し、ωはω=2 ・π・f0 であ
る。
Here, the symbol x represents the moving distance in the longitudinal directions R and L of the magnetic scale 1, and ω is ω = 2 · π · f0.
【0018】ここで、クロックパルスCPの周期を周期
Tcp、キャリア周波数f0 の周期を周期T0 、目盛一周
期λあたり必要とする分解能をnとすると、第1および
第2の検出ヘッド2,3が静止状態にあるときには、位
相変調信号S1 の周期Ts はTs =n・Tcpになる。一
方、第1および第2の検出ヘッド2,3がスケール1に
対して相対的に移動しているときには、位相変調信号S
1 の周期が変化して、移動量dはd=nTcp−Ts (単
位は時間)になる。したがって、スケール1上の移動距
離lは、 l={(nTcp−Ts)/n}・λ=(λ/n)・d で表される。
Here, assuming that the cycle of the clock pulse CP is the cycle Tcp, the cycle of the carrier frequency f0 is the cycle T0, and the required resolution per cycle λ of the scale is n, the first and second detection heads 2 and 3 when at rest, the period Ts of the phase modulation signals S 1 becomes Ts = n · Tcp. On the other hand, when the first and second detection heads 2 and 3 are relatively moving with respect to the scale 1, the phase modulation signal S
The period of 1 changes, and the movement amount d becomes d = nTcp-Ts (unit is time). Therefore, the moving distance 1 on the scale 1 is expressed as follows: l = {(nTcp−Ts) / n} · λ = (λ / n) · d
【0019】このような属性を有する位相変調信号S1
がリミッタ回路11により波形整形されて、X軸のスケ
ール装置12から方形波の出力信号であるX軸の位相変
調信号XSが出力される。
The phase modulation signal S 1 having such attributes
Is shaped by the limiter circuit 11, and the X-axis scaler 12 outputs the X-axis phase modulation signal XS, which is a square wave output signal.
【0020】同様に、Y軸の位相変調信号YSとZ軸の
位相変調信号ZSとが、スケール装置12に対応する構
成にされたスケール装置13、14から出力される。
Similarly, the Y-axis phase modulation signal YS and the Z-axis phase modulation signal ZS are output from scale devices 13 and 14 configured to correspond to the scale device 12.
【0021】上記各軸ごとの位相変調信号XS〜ZSと
クロックパルスCPとそのクロックパルスCPの反転信
号であるクロックパルス/CPが図1に示すジッタ補正
回路に供給される。
The phase modulation signals XS to ZS for each axis, the clock pulse CP, and the clock pulse / CP which is an inverted signal of the clock pulse CP are supplied to the jitter correction circuit shown in FIG.
【0022】この図1例によるジッタ補正回路は、切換
回路としてのセレクタ21と内挿回路40と信号処理回
路41と演算回路30と表示回路42とを備えている。
The jitter correction circuit shown in FIG. 1 includes a selector 21 as a switching circuit, an interpolation circuit 40, a signal processing circuit 41, an arithmetic circuit 30, and a display circuit 42.
【0023】ここでセレクタ21は、演算回路30から
制御端子A,Bに供給される2ビットの軸選択信号S2
によって指定された位相変調信号(この実施例では、位
相変調信号XSとする。)を信号処理回路41に供給す
るものである。
Here, the selector 21 outputs a 2-bit axis selection signal S2 supplied to the control terminals A and B from the arithmetic circuit 30.
Is supplied to the signal processing circuit 41 (in this embodiment, the phase modulation signal XS).
【0024】信号処理回路41は、フリップフロップ3
1とフリップフロップ15,16とを有し、セレクタ2
1によって選択された位相変調信号XSと内挿クロック
CP,/CPとに基づいて同期化位相変調信号S3 とジ
ッタ補正制御信号S4 とを生成するものである。
The signal processing circuit 41 includes a flip-flop 3
1 and flip-flops 15 and 16, and the selector 2
Phase modulation signal XS and interpolation clock CP selected by 1, and generates the synchronized phase-modulated signal S 3 and jitter correction control signal S 4 based on the / CP.
【0025】内挿回路40は、位相変調信号XS〜ZS
の立ち下がりエッヂを計数するカウンタ22〜24とそ
れらの計数値をラッチクロックLK (同期化位相変調信
号S 3)により保持して位相変調信号計数値XD〜ZDを
演算回路30に供給するラッチ25〜27と、内挿クロ
ックCPの立ち下がりエッヂを計数するカウンタ33と
その計数値をラッチクロックLK により保持して内挿ク
ロック計数値CDを演算回路30に供給するラッチ32
とを備えるものである。
The interpolation circuit 40 includes phase modulation signals XS to ZS.
Counters 22 to 24 for counting the falling edge of
These count values are stored in the latch clock LK (synchronized phase modulation signal).
No. S Three) To hold the phase modulation signal count values XD to ZD.
Latches 25 to 27 to be supplied to the arithmetic circuit 30 and interpolation clocks
A counter 33 for counting the falling edge of the clock CP;
The count value is held by the latch clock LK and interpolation is performed.
Latch 32 for supplying lock count value CD to arithmetic circuit 30
Is provided.
【0026】演算回路30はマイクロプロセッサであ
り、後に詳しく述べるように、検出ヘッド2,3が相対
的に一の方向(例えば、方向R)に移動中あるいはその
方向Rに移動後静止状態にあるときには、内挿クロック
計数値CDに補正をかけずに表示回路42に出力し、一
方、上記方向Rと反対の方向Lに移動後静止状態にある
ときには、ジッタ補正制御信号S4 のレベルに応じて内
挿クロック計数値CDに補正をかけて表示回路42に出
力するものである。なお、表示回路42は、演算回路3
0に接続される表示器駆動回路(図示せず)とその表示
駆動回路によって制御される表示器(図示せず)とから
構成されている。
The arithmetic circuit 30 is a microprocessor, and as will be described in detail later, the detecting heads 2 and 3 are relatively moving in one direction (for example, direction R) or are in a stationary state after moving in that direction R. sometimes, outputs without applying correction in the interpolation clock count value CD to the display circuit 42, whereas, when in the mobile after a stationary state in the direction L opposite to the direction R, in response to the level of the jitter correction control signal S 4 Then, the interpolation clock count value CD is corrected and output to the display circuit 42. The display circuit 42 is provided with the arithmetic circuit 3
The display drive circuit (not shown) is connected to the display drive circuit and the display is controlled by the display drive circuit (not shown).
【0027】次に上記実施例の動作について、第1に内
挿回路40等による移動量の計算処理について説明し、
第2に信号処理回路41等によるその移動量についての
ジッタ補正処理について説明する。
Next, with respect to the operation of the above embodiment, first, the calculation processing of the movement amount by the interpolation circuit 40 and the like will be described.
Second, a description will be given of a jitter correction process for the movement amount by the signal processing circuit 41 and the like.
【0028】A.内挿回路40等による移動量の計算処
理 X軸について、図3のタイムチャートおよび図4のフロ
ーチャートを参照して説明する。この場合、演算回路3
0の軸選択信号S2 に基づきセレクタ21によりX軸の
位相変調信号XS(図3D参照)が選択されて、フリッ
プフロップ31のデータ入力端子Dに供給される(ステ
ップS1)。
A. Calculation of Movement Amount by Interpolation Circuit 40 and the Like The X-axis will be described with reference to the time chart of FIG. 3 and the flowchart of FIG. In this case, the arithmetic circuit 3
By the selector 21 on the basis of the axis selection signal S 2 of 0 X-axis of the phase modulation signal XS (see Fig. 3D) is selected, it is supplied to the data input terminal D of the flip-flop 31 (step S1).
【0029】フリップフロップ31は、供給された位相
変調信号XSをクロックパルス/CPの立ち上がりエッ
ヂに同期化して同期化位相変調信号S3(図3E参照)を
出力する(図3中、時刻t1 点参照)。このように同期
化するのはカウンタ33およびカウンタ22〜24にお
いてジッタ等により±1カウントの誤差が発生すること
を防止するためである。
The flip-flop 31 synchronizes the supplied phase modulation signal XS with the rising edge of the clock pulse / CP and outputs a synchronized phase modulation signal S 3 (see FIG. 3E) (point t 1 in FIG. 3). reference). The synchronization is performed in order to prevent occurrence of an error of ± 1 count due to jitter or the like in the counter 33 and the counters 22 to 24.
【0030】演算回路30は供給された同期化位相変調
信号S3 がローレベルからハイレベルに移る点(時刻t
1 点等)を監視する(ステップS2、ステップS3)。
The arithmetic circuit 30 determines the point at which the supplied synchronized phase modulation signal S 3 shifts from a low level to a high level (time t).
Is monitored (step S2, step S3).
【0031】そして、この同期化位相変調信号S3 のロ
ーレベルからハイレベルに移る点、言い換えれば、立ち
上がりエッヂが、ラッチクロックLK としてラッチ25
および第1のラッチ32に供給された時点、この場合、
時刻t1 点において、ラッチ25では、位相変調信号X
Sの立ち下がりエッヂ43a までをカウンタ22で計数
したX軸位相変調信号計数値XDが保持され、一方、ラ
ッチ32では内挿クロックCP1(図3A参照)までの内
挿クロック計数値XCDが保持される。これらのX軸位
相変調信号計数データXDと内挿クロック計数データX
CDとは演算回路30に読み込まれる(ステップS
4)。
[0031] Then, a point going from the synchronization phase modulation signal S 3 of the low level to the high level, in other words, the rise edge, the latch 25 as a latch clock LK
And when supplied to the first latch 32, in this case,
At time t1, the latch 25 outputs the phase modulated signal X
The counter 22 holds the X-axis phase modulation signal count value XD counted up to the falling edge 43a of S by the counter 22, while the latch 32 holds the interpolation clock count value XCD up to the interpolation clock CP1 (see FIG. 3A). You. These X-axis phase modulation signal count data XD and interpolation clock count data X
The CD is read into the arithmetic circuit 30 (step S
4).
【0032】同様に、演算回路30は、軸選択信号S2
に基づきセレクタ21により、他のY軸およびZ軸の位
相変調信号YS,ZSを選択し、選択した位相変調信号
YS,ZSについてのY軸およびZ軸位相変調信号計数
値YD,ZDをラッチ26,27から、順次、取り込む
とともに、内挿クロック計数値YCD,ZCDを第1の
ラッチ32から、順次、取り込む。そして、再び、例え
ば、時刻t2 点において、ラッチクロックLK により立
ち下がりエッヂ43qまでのX軸位相変調信号計数値X
Dと内挿クロックCP2までの内挿クロック計数値XC
Dとが演算回路30に読み込まれる(再び、ステップS
4)。ここで、演算回路30は時刻t2 点で取り込んだ
今回の計数値と時刻t1 点で取り込んだ前回の計数値と
から、数2に示すように、移動量dxを計算する(ステ
ップS5)。なお、数2における各記号の意味は以下の
通りである。 dx :移動量 XCDnew :今回のX軸内挿クロック計数値 XCDold :前回のX軸内挿クロック計数値 n:周期λあたりの分解能(内挿クロック数に対応す
る) XDnew :今回のX軸位相変調信号計数値 XDold :前回のX軸位相変調信号計数値
Similarly, the arithmetic circuit 30 outputs the axis selection signal S 2
The selector 21 selects the other Y-axis and Z-axis phase modulation signals YS and ZS based on the, and latches the Y-axis and Z-axis phase modulation signal count values YD and ZD for the selected phase modulation signals YS and ZS. , 27, and the interpolated clock count values YCD, ZCD are sequentially received from the first latch 32. Then, again, for example, at time t2, the count value X of the X-axis phase modulation signal up to the falling edge 43q by the latch clock LK.
D and the interpolation clock count XC up to the interpolation clock CP2
D is read into the arithmetic circuit 30 (again, step S
4). Here, the arithmetic circuit 30 calculates the movement amount dx as shown in Expression 2 from the current count value captured at the time t2 and the previous count value captured at the time t1 (step S5). In addition, the meaning of each symbol in Formula 2 is as follows. dx: Movement amount XCDnew: Current X-axis interpolation clock count value XCDold: Previous X-axis interpolation clock count value n: Resolution per cycle λ (corresponding to the number of interpolation clocks) XDnew: Current X-axis phase modulation Signal count value XDold: Previous X-axis phase modulation signal count value
【0033】[0033]
【数2】 dx =XCDnew −XCDold −n(XDnew −XDold )Dx = XCDnew−XCDold−n (XDnew−XDold)
【0034】このようにして移動量dxを計算し、この
移動量dxを表示回路42を構成する表示器に表示する
ことができる。
In this way, the movement amount dx can be calculated, and the movement amount dx can be displayed on the display constituting the display circuit 42.
【0035】以上の動作説明が内挿回路40等による移
動量dxの計算処理についての動作説明である。次に、
信号処理回路41等によるジッタ補正処理について説明
する。
The above operation has been described for the calculation of the movement amount dx by the interpolation circuit 40 and the like. next,
The jitter correction processing by the signal processing circuit 41 and the like will be described.
【0036】B.信号処理回路41等によるジッタ補正
処理 図5のタイムチャートおよび図6のフローチャートを参
照して説明する。なお、ジッタは磁気ヘッド2,3(図
2参照)の機械的振動、ノイズ等によって位相変調信号
XS〜ZSに発生するものであり、そのジッタ量はクロ
ックパルスCPの周期Tcpの1/2以下であることが確
認されている。また、そのジッタが問題となるのは、位
相変調信号XS〜ZSの計数エッヂであり、本実施例で
は立ち下がりエッヂが相当する。また、本実施例による
ジッタ補正処理は次ののケースで行われる。
B. The jitter correction processing by the signal processing circuit 41 and the like will be described with reference to the time chart of FIG. 5 and the flowchart of FIG. The jitter is generated in the phase modulation signals XS to ZS due to mechanical vibration, noise, and the like of the magnetic heads 2 and 3 (see FIG. 2), and the amount of the jitter is 以下 or less of the period Tcp of the clock pulse CP. Has been confirmed. Also, the jitter is a problem in the counting edges of the phase modulation signals XS to ZS, and in the present embodiment, the falling edges correspond. Further, the jitter correction processing according to the present embodiment is performed in the following case.
【0037】 検出ヘッド2,3が、図2中、方向R
に移動中にはジッタ補正処理を行わない。移動中である
ので、表示回路42を構成する表示器上の表示にちらつ
きが発生していても問題がないからである。
In FIG. 2, the detection heads 2 and 3
No jitter correction processing is performed during the movement. This is because there is no problem even if the display on the display constituting the display circuit 42 flickers because the display is moving.
【0038】 検出ヘッド2,3が、図2中、方向L
に移動中にはジッタ補正処理を行わない。のケースと
同様の理由による。
The detection heads 2 and 3 are arranged in a direction L in FIG.
No jitter correction processing is performed during the movement. For the same reasons as in the case of
【0039】 検出ヘッド2,3が、図2中、方向R
に移動後、停止した場合にもジッタ補正処理は行わな
い。後述するように、演算回路30のソフトウェアで対
処することが可能だからである。
The detection heads 2 and 3 are arranged in a direction R in FIG.
No jitter correction processing is performed even when the operation is stopped after moving to step (1). This is because, as described later, it is possible to cope with the software of the arithmetic circuit 30.
【0040】 検出ヘッド2,3が、図2中、方向L
に移動後、停止した場合にジッタ補正処理を行う。ジッ
タ補正処理を行わないとすると、停止中にもかかわらず
表示回路42を構成する表示器の表示がちらつく可能性
があるからである。
In FIG. 2, the detection heads 2 and 3
Then, when the operation is stopped, jitter correction processing is performed. If the jitter correction process is not performed, there is a possibility that the display of the display device constituting the display circuit 42 may flicker even during the stop.
【0041】先ず、ジッタ補正制御信号S4 の特性につ
いて説明する。
[0041] First, a description the characteristics of the jitter correction control signal S 4.
【0042】セレクタ21(図1参照)によって選択さ
れてフリップフロップ15およびフリップフロップ31
に供給される位相変調信号XSを図5Cに示す。この位
相変調信号XSの立ち下がりエッヂ51aが内挿クロッ
クCPのハイレベルの区間内にあるときには(図5中、
位置a1点参照)、フリップフロップ15の出力Qは内
挿クロックCPのつぎの立ち上がりエッヂ52aでハイ
レベルからローレベルに移る。また、フリップフロップ
31の出力/Q(S3)は内挿クロック/CPのつぎの立
ち上がりエッヂ53a(図5B参照)でローレベルから
ハイレベルに移る(図5E参照)。このとき、フリップ
フロップ16の出力/Qであるジッタ補正制御信号S4
はハイレベルからローレベルに移る(図5F、位置a2
点参照)。
The flip-flops 15 and 31 selected by the selector 21 (see FIG. 1)
5C is shown in FIG. 5C. When the falling edge 51a of the phase modulation signal XS is within the high level section of the interpolation clock CP (in FIG. 5,
The output Q of the flip-flop 15 shifts from high level to low level at the next rising edge 52a of the interpolation clock CP. The output / Q (S 3 ) of the flip-flop 31 shifts from a low level to a high level at the next rising edge 53a (see FIG. 5B) of the interpolation clock / CP (see FIG. 5E). At this time, the jitter correction control signal S 4 which is the output / Q of the flip-flop 16
Shifts from the high level to the low level (FIG. 5F, position a2).
Point).
【0043】このように、位相変調信号XSの立ち下が
りエッヂ51aが内挿クロックCPのハイレベルの区間
内にあるときには、その後、内挿クロックCPの周期T
cpの1/2周期以内に位相変調信号S4 がローレベルの
信号となりその状態が保持されることになる。
As described above, when the falling edge 51a of the phase modulation signal XS is within the high-level section of the interpolation clock CP, thereafter, the period T of the interpolation clock CP
phase modulation signal S 4 within half cycle of the cp is that the state becomes a low level signal is maintained.
【0044】一方、位相変調信号XSの立ち上がりエッ
ヂ51bが内挿クロックCPのローレベルの区間内にあ
るときには(図5中、位置b1点参照)、フリップフロ
ップ15の出力Qは内挿クロックCPのつぎの立ち上が
りエッヂ52bでハイレベルからローレベルに移る(図
5D参照)。また、フリップフロップ31の出力/Q
(S3)は内挿クロック/CPのつぎの立ち上がりエッヂ
53bでローレベルからハイレベルに移る。このとき、
フリップフロップ16の出力/Qである位相補正制御信
号S4 はローレベルからハイレベルに移る(図5F、位
置b2点参照)。
On the other hand, when the rising edge 51b of the phase modulation signal XS is within the low-level section of the interpolation clock CP (see the point b1 in FIG. 5), the output Q of the flip-flop 15 becomes the output Q of the interpolation clock CP. At the next rising edge 52b, the level shifts from the high level to the low level (see FIG. 5D). Also, the output / Q of the flip-flop 31
(S 3 ) shifts from low level to high level at the next rising edge 53b of the interpolation clock / CP. At this time,
Phase correction control signal S 4, which is an output / Q of the flip-flop 16 goes from low level to high level (see FIG. 5F, the position b2 points).
【0045】このように、位相変調信号XSの立ち下が
りエッヂが内挿クロックCPのローレベルの区間内にあ
るときには、その後、内挿クロックCPの周期Tcpの1
/2周期以内に位相補正制御信号S4 がハイレベルの信
号となりその状態が保持されることになる。
As described above, when the falling edge of the phase modulation signal XS is within the low-level section of the interpolation clock CP, then the period Tcp of the interpolation clock CP becomes 1
/ Within two periods the phase correction control signal S 4 so that the state becomes a high level signal is maintained.
【0046】次に、演算回路30によるジッタ補正処理
について説明する。まず、ジッタ補正制御信号S4 を取
り込み、ハイレベルかどうかを判定する(図6、ステッ
プS11)。ハイレベルであるときにはジッタ補正処理
を行わずに前回のX軸内挿クロック計数値XCDold を
今回のX軸内挿クロック計数値XCDnew に更新する
(ステップS12)
Next, the jitter correction processing by the arithmetic circuit 30 will be described. First, capture the jitter correction control signal S 4, determines whether the high level (Fig. 6, step S11). When the level is at the high level, the previous X-axis interpolation clock count value XCDold is updated to the current X-axis interpolation clock count value XCDnew without performing the jitter correction process (step S12).
【0047】なお、以下の説明においては、表示回路4
2を構成する図示しない表示器にXCDnew の値が表示
されるものとする(ステップS13)。
In the following description, the display circuit 4
It is assumed that the value of XCDnew is displayed on a display (not shown) constituting No. 2 (step S13).
【0048】ステップS11の判断が成立せず、ジッタ
補正制御信号S4 のレベルがローレベルであるときには
次の数3の判断処理を行う(ステップS14)。
[0048] it does not hold the determination in step S11, performs the determination process for the next few 3 when the level of the jitter correction control signal S 4 is at the low level (step S14).
【0049】[0049]
【数3】XCDnew −XCDold ≧0XCDnew−XCDold ≧ 0
【0050】数3の左辺の値が0値であるときには方向
R(計数値が増加する方向)に移動後に静止した状態で
あることが判断され、正の値であるときには方向Rに移
動中であることが判断されるので、ジッタ補正処理は行
わず上述したステップS12,S13の処理を行う。
When the value on the left side of Equation 3 is 0, it is determined that the vehicle is stationary after moving in the direction R (the direction in which the count value increases). When the value is positive, the vehicle is moving in the direction R. Since it is determined that there is, the processing of steps S12 and S13 described above is performed without performing the jitter correction processing.
【0051】数3の左辺の値が負の値であった場合には
次の数4の判断処理を行う(ステップS15)。
If the value on the left side of Equation 3 is a negative value, the following Equation 4 is determined (Step S15).
【0052】[0052]
【数4】XCDnew −XCDold =−1XCDnew−XCDold = −1
【0053】数4の左辺の値が−1でなかった場合、す
なわち−2以下の値であった場合には、計数値が減少す
る方向であるので、方向Lに移動中であると判断され、
ジッタ補正処理は行わず上述したステップS12,S1
3の処理を行う。
If the value on the left side of Equation 4 is not −1, that is, if it is a value of −2 or less, it is determined that the movement is in the direction L because the count value is decreasing. ,
Steps S12 and S1 described above without performing the jitter correction process
Step 3 is performed.
【0054】数4の右辺が−1であった場合、すなわ
ち、方向Lに移動後に静止した状態にあるときであっ
て、ジッタ補正制御信号S4 がハイレベル状態であると
き(ステップS1の判定が成立していないのでこの条件
が成立している)、ジッタ補正処理が行われる(ステッ
プS16)。すなわち、前回のX軸内挿クロック計数値
XCDold をそのまま今回のX軸内挿クロック計数値X
CDnew としてステップS12に示したような更新処理
を行わない。そして、その更新処理を行わなかったX軸
内挿クロック計数値XCDnewを表示する(ステップS
13)。
When the right side of Equation 4 is −1, that is, when it is stationary after moving in the direction L, and when the jitter correction control signal S 4 is in the high level state (determination in step S 1). Is not satisfied, this condition is satisfied), and the jitter correction process is performed (step S16). That is, the previous X-axis interpolation clock count value XCDold is used as is for the current X-axis interpolation clock count value XCDold.
The update processing as shown in step S12 is not performed as CDnew. Then, the X-axis interpolation clock count value XCDnew that has not been updated is displayed (step S).
13).
【0055】このジッタ補正処理を図5との関連で説明
する。図5において、位相変調信号XSの立ち下がりエ
ッヂが方向Rに移動するときには内挿クロック計数値X
CDが増加する方向であるものとし、その反対方向Lに
移動するときには内挿クロック計数値XCDが減少する
方向であるものとする。
This jitter correction processing will be described with reference to FIG. In FIG. 5, when the falling edge of the phase modulation signal XS moves in the direction R, the interpolation clock count value X
It is assumed that the CD is in the increasing direction, and when the CD moves in the opposite direction L, the interpolation clock count value XCD is in the decreasing direction.
【0056】いま、位相変調信号XSが方向Lに移動し
て、位置b1’点で静止したとする。この状態では、位
相変調信号XSは内挿クロックCPのハイレベルになっ
ており、ジッタ補正制御信号S4 は周期Tcpの1/2周
期以内にローレベルの状態になる(図5C,位置a1点
と位置a2点との関係に同じ)ので、ジッタ補正処理を
行わない。位相変調信号XSにジッタがあり、内挿クロ
ックCPの領域e〜fに立ち下がりエッヂ51bが移動
したとき(図中b1点参照)、ジッタ補正制御信号S4
は周期Tcpの1/2周期以内にハイレベルとなり、ジッ
タ補正処理が行われることになる。
Now, it is assumed that the phase modulation signal XS moves in the direction L and stops at the position b1 '. In this state, the phase-modulated signal XS is at the high level of the interpolation clock CP, jitter correction control signal S 4 is in a state of low level within a half period of the period Tcp (FIG. 5C, the position point a1 And the position a2), so that the jitter correction processing is not performed. When there is jitter in the phase modulation signal XS and the falling edge 51b moves to the regions e to f of the interpolation clock CP (see point b1 in the figure), the jitter correction control signal S 4
Becomes high level within 1 / of the cycle Tcp, and the jitter correction process is performed.
【0057】すなわち、このジッタ補正処理では、検出
ヘッド2,3が方向Lに移動後停止し、そのとき位相変
調信号XSの立ち下がりエッヂ51bが内挿クロックC
Pのローレベルにある状態(ジッタ補正制御信号S4
周期Tcpの1/2周期内にハイレベルになる状態)で
は、内挿クロック計数値XCDを減算しないように処理
する。つまり、計数エッヂfを、図中、右から左に通過
しても計数せず、前回の内挿クロック計数値XCDold
を今回の内挿クロック計数値XCDnew とみなすように
制御している。
That is, in this jitter correction processing, the detection heads 2 and 3 stop after moving in the direction L, and at that time, the falling edge 51b of the phase modulation signal XS is set to the interpolation clock C.
In the state in P a low level (state jitter correction control signal S 4 becomes a high level in the half period of the periodic Tcp), to process so as not to subtract the interpolation clock count value XCD. In other words, even if the counting edge f is passed from right to left in the figure, the counting is not performed, and the previous interpolation clock count value XCDold is not counted.
Is regarded as the current interpolation clock count value XCDnew.
【0058】このように、上述の実施例によれば、内挿
クロックCPのレベルと位相変調信号XSの計数エッヂ
との関係でジッタ補正処理を行うようにしているので、
分解能が変化しても(内挿クロックCPの周期が変化し
ても)、ジッタ補正を自動的に行うことができるので、
従来の技術で示したような分解能に対応した遅延回路は
不要となり、回路が著しく簡単になるという利点があ
る。
As described above, according to the above-described embodiment, the jitter correction process is performed based on the relationship between the level of the interpolation clock CP and the count edge of the phase modulation signal XS.
Even if the resolution changes (even if the period of the interpolation clock CP changes), the jitter can be automatically corrected.
There is no need for a delay circuit corresponding to the resolution as shown in the prior art, and there is an advantage that the circuit is significantly simplified.
【0059】また、位相変調信号XS,YS,ZSをセ
レクタ21で選択して取り込んだのちに、ジッタ補正処
理を行うようにしているのでジッタ補正処理に関連する
信号処理回路31の共用化が可能であるという利点があ
る。
Further, the jitter correction processing is performed after the phase modulation signals XS, YS, ZS are selected and taken in by the selector 21, so that the signal processing circuit 31 related to the jitter correction processing can be shared. There is an advantage that is.
【0060】なお、本発明は上述の実施例に限らず本発
明の要旨を逸脱することなく種々の構成を採り得ること
はもちろんである。
The present invention is not limited to the above-described embodiment, but can adopt various configurations without departing from the gist of the present invention.
【0061】[0061]
【発明の効果】以上説明したように、本発明によれば、
位相変調信号の計数エッヂ時点における内挿クロックの
レベルを判別し、そのレベルに応じてローレベルまたは
ハイレベルとなる2値信号である位相補正制御信号を出
力する信号処理回路を一回路のみ設け、その信号処理回
路を各軸のスケール装置に共用している。そして、検出
ヘッドが相対的に一の方向に移動中あるいはその一の方
向に移動後静止状態にあるときには、内挿クロック計数
値に補正をかけずに出力し、一方、上記一の方向と反対
の方向に移動後静止状態にあるときには、ジッタ補正制
御信号のレベルに応じて内挿クロック計数値に補正をか
けて出力するようにしたので、この出力による表示を行
う表示器において、ジッタ、すなわち、表示のちらつき
が発生しないという効果が得られる。
As described above, according to the present invention,
A signal processing circuit that determines the level of the interpolation clock at the time of counting edges of the phase modulation signal and outputs a phase correction control signal that is a binary signal having a low level or a high level according to the level is provided, and only one circuit is provided. The signal processing circuit is shared by the scale devices of each axis. When the detection head is moving relatively in one direction or in a stationary state after moving in the one direction, the interpolation clock count value is output without correction, while the detection clock is opposite to the one direction. In the stationary state after moving in the direction of, the interpolation clock count value is corrected and output in accordance with the level of the jitter correction control signal. This has the effect of preventing the display from flickering.
【0062】また、位相補正制御信号が内挿クロックの
周期に対応して発生するので、分解能に関係なく使用す
ることができるという効果を有する。
Further, since the phase correction control signal is generated corresponding to the cycle of the interpolation clock, there is an effect that it can be used regardless of the resolution.
【0063】したがって、多軸に関連して発生する各軸
ごとの位相変調信号に対して共用可能であり、しかも分
解能に関係なく使用することができるという効果を有す
る。
Therefore, it is possible to share the phase modulation signal for each axis generated in relation to multiple axes and to use the signal regardless of the resolution.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明によるジッタ補正装置の一実施例の構成
を示す回路ブロック図である。
FIG. 1 is a circuit block diagram showing a configuration of an embodiment of a jitter correction apparatus according to the present invention.
【図2】X軸〜Z軸の位相変調信号発生回路を示す回路
ブロック図である。
FIG. 2 is a circuit block diagram illustrating an X-axis to Z-axis phase modulation signal generation circuit.
【図3】図1に示す回路における内挿処理の動作説明に
供されるタイムチャートである。
FIG. 3 is a time chart for explaining the operation of an interpolation process in the circuit shown in FIG. 1;
【図4】図1に示す回路における内挿処理の動作説明に
供されるフローチャートである。
FIG. 4 is a flowchart provided to explain an operation of an interpolation process in the circuit shown in FIG. 1;
【図5】図1に示す回路におけるジッタ補正処理の動作
説明に供されるタイムチャートである。
FIG. 5 is a time chart for explaining an operation of a jitter correction process in the circuit shown in FIG. 1;
【図6】図1に示す回路におけるジッタ補正処理の動作
説明に供されるフローチャートである。
FIG. 6 is a flowchart provided to explain an operation of a jitter correction process in the circuit shown in FIG. 1;
【図7】従来のジッタ補正装置の動作説明に供されるタ
イムチャートである。
FIG. 7 is a time chart for explaining the operation of a conventional jitter correction apparatus.
【符号の説明】[Explanation of symbols]
21 セレクタ 30 演算回路 40 内挿回路 41 信号処理回路 CD 内挿クロック計数値 S3 同期化位相変調信号 S4 ジッタ補正制御信号 XD〜ZD 位相変調信号計数値Reference Signs List 21 selector 30 arithmetic circuit 40 interpolation circuit 41 signal processing circuit CD interpolation clock count value S 3 synchronization phase modulation signal S 4 jitter correction control signal XD to ZD phase modulation signal count value
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01D 5/00 - 5/252 G01D 5/39 - 5/62 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G01D 5/00-5/252 G01D 5/39-5/62

Claims (1)

    (57)【特許請求の範囲】(57) [Claims]
  1. 【請求項1】 スケールと、このスケール上を相対移動
    する検出ヘッドとが多軸の各軸ごとに設けられて、上記
    各軸ごとの相対移動量に応じて各軸ごとの位相変調信号
    を出力する各軸ごとのスケール装置と、上記各軸ごとの
    位相変調信号が供給されてそれらを選択的に取り込む切
    換回路と、この切換回路によって選択された位相変調信
    号と内挿クロックとが供給されて、ジッタ補正制御信号
    と同期化位相変調信号を出力する信号処理回路と、上記
    各軸ごとの位相変調信号と内挿クロックと上記同期化位
    相変調信号とが供給されて、各軸ごとの位相変調信号計
    数値と内挿クロック計数値とを出力する内挿回路と、上
    記内挿回路からの各軸ごとの位相変調信号計数値と内挿
    クロック計数値と、上記信号処理回路からのジッタ補正
    制御信号と同期化位相変調信号とが供給される演算回路
    とを備え、上記信号処理回路から出力されるジッタ補正
    制御信号は、上記位相変調信号の計数エッヂ時点におけ
    る上記内挿クロックのレベルを判別し、そのレベルに応
    じて、ローレベルまたはハイレベルとなる2値信号であ
    り、上記演算回路は、上記検出ヘッドが相対的に一の方
    向に移動中あるいはその一の方向に移動後静止状態にあ
    るときには、上記内挿クロック計数値に補正をかけずに
    出力し、一方、上記一の方向と反対の方向に移動後静止
    状態にあるときには、上記ジッタ補正制御信号のレベル
    に応じて上記内挿クロック計数値に補正をかけるように
    したことを特徴とするジッタ補正装置。
    1. A scale and a detection head which relatively moves on the scale are provided for each of the multiple axes, and output a phase modulation signal for each of the axes according to the relative movement amount of each of the axes. A scale device for each axis, a switching circuit for supplying a phase modulation signal for each axis and selectively taking in the phase modulation signal, and a phase modulation signal and an interpolation clock selected by the switching circuit. A signal processing circuit for outputting a jitter correction control signal and a synchronized phase modulation signal, and a phase modulation signal for each axis, an interpolation clock and the synchronized phase modulation signal being supplied, and a phase modulation for each axis. An interpolation circuit that outputs a signal count value and an interpolation clock count value; a phase modulation signal count value and an interpolation clock count value for each axis from the interpolation circuit; and a jitter correction control from the signal processing circuit. Signal and synchronization position An arithmetic circuit to which a phase modulation signal is supplied, wherein the jitter correction control signal output from the signal processing circuit determines the level of the interpolation clock at the counting edge of the phase modulation signal, and determines the level. A low-level signal or a high-level signal corresponding to the binary signal. When the detection head is relatively moving in one direction or in a stationary state after moving in the one direction, The interpolation clock count value is output without being corrected, while, when moving in the direction opposite to the one direction and in the stationary state, the interpolation clock count value is corrected according to the level of the jitter correction control signal. A jitter correction device, wherein
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