JP3009102B2

JP3009102B2 - 半導体装置、その製造方法、及び差動増幅装置

Info

Publication number: JP3009102B2
Application number: JP9327111A
Authority: JP
Inventors: 潔竹内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 2000-02-14
Anticipated expiration: 2017-11-12
Also published as: JPH11145304A

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、半導体集積回路に
関し、特に特性のバラツキの小さいＭＩＳＦＥＴを有す
る半導体集積回路、その製造方法、及びそれを用いる差
動増幅回路に関する。

【０００２】

【従来の技術】微小な電圧を増幅するのに有効な回路と
して、２つの同一のトランジスタが組み合わされた差動
増幅回路が知られており、半導体集積回路においても広
く用いられている。

【０００３】２つのMISFET、すなわち、２つのトランジ
スタT1とT2を用いた差動増幅回路では、トランジスタＴ
１とＴ２は「差動対」と呼ばれている。差動増幅回路
は、差動信号Vin1とVin2を入力し、差動出力信号Vout1
およびVout2を出力する。

【０００４】この例においては、入力信号の差（Vin1-V
in2）が大きいほど出力信号の差（Vout1-Vout2）は大き
くなる。また、入力信号の差の符号と出力信号の差の符
合が一致する。

【０００５】差動増幅回路の重要な用途の一つは、入力
信号の差（Vin1-Vin2）の正負を判定することである。
そのためには２つのトランジスタT1とT2の特性が揃って
いることが必要である。トランジスタT1とT2のしきい値
電圧に差があり、トランジスタT1のしきい値がトランジ
スタT2のしきい値よりdV_THだけ高いとすると、dV_TH＞Vi
n1-Vin2>0の範囲において、Vin1-Vin2>0であるにもかか
わらずVout1-Vout2<0となり、符合の判定に誤りが生ず
る。

【０００６】言い換えれば、しきい値電圧差dV_THの入力
オフセット電圧が生ずる。従って高精度な符合の判定を
実現するには、しきい値電圧差dV_THのような特性の不揃
いをなるべく抑えることが必要である。このような誤差
は、MISFET特性のばらつきにより生ずる。

【０００７】

【発明が解決しようとする課題】集積回路の微細化が進
展するにつれ、電源電圧が低下し、より小さい電位差の
正負を精度良く検出したいという要求がある。このため
には差動対を構成するMISFET間の特性ばらつき、特にし
きい値V_THのばらつきを小さくすることが必要である。

【０００８】しきい値V_THのばらつきのうち、製造プロ
セスの場所的要因により発生する不均一は、集積化され
た差動増幅装置においてあまり問題にならない。なぜな
ら、その影響は差動対MISFETを互いに近接して配置する
ことで抑えることができるからである。

【０００９】しかしそれ以外に、基板内のトランジスタ
のチャンネルとなる領域に導入される不純物のミクロな
ゆらぎにより生ずるしきい値VTHのばらつきが存在す
る。すなわち、微細なMISFETのチャンネル領域（厳密に
はチャンネル下の空乏層領域）に存在する不純物の数
は、幅と長さが0.1μmのMISFETを想定すると、例えば平
均して300個に過ぎない。一個一個の不純物の配置はイ
オン注入や拡散により導入されているためランダムであ
り、その平均的濃度が確定しているだけである。このた
め個々のMOSFET内の不純物の数は、320個であったり、2
80個であったりし得る。

【００１０】このような不純物の配置のランダムさによ
るしきい値V_THのばらつき（不揃い）は、それが全くラ
ンダムな現象であることから、MISFETをいかに近接させ
ようとも取り除くことができず、またMISFETを微細化す
るほど顕著になるという性質がある。

【００１１】このように微細化を進めると、不純物分布
のゆらぎによるしきい値電圧V_THの不揃いが増大する一
方、取り扱う電圧は小さくなっていくから、十分な性能
を持つ差動増幅装置の実現が困難になるという問題があ
る。

【００１２】本発明は上記事情に鑑みてなされたもので
ある。従って、本発明の目的は、特性の揃ったトランジ
スタからなる半導体集積回路、その製造方法、それを利
用する差動増幅装置を提供することである。

【００１３】本発明の他の目的は、不純物分布の揺らぎ
に起因する特性の不揃いが防止された半導体集積回路、
その製造方法、それを利用する差動増幅装置を提供する
ことにある。

【００１４】本発明の更に他の目的は、MISFETを用いた
集積回路において、入力オフセット電圧を抑制し、高精
度の電圧検出が可能である差動増幅装置を提供すること
である。

【００１５】

【課題を解決するための手段】本発明の第１の観点を達
成するために、本発明の半導体装置は、複数のＭＩＳＦ
ＥＴを含む。前記複数のＭＩＳＦＥＴの各々は、基板上
に形成されたゲート電極と、前記基板表面に形成された
ソース領域とドレイン領域を有し、前記基板の少なくと
も前記ゲート電極下の領域には第１の領域が設けられ、
前記第１の領域より前記基板の内部には第２の領域が設
けられている。前記第１の領域の厚さと前記第２の領域
の厚さの和は前記ソース領域あるいは前記ドレイン領域
の厚さより小さく、前記第２の領域は前記第１の領域よ
り不純物濃度が高い。

【００１６】複数のＭＩＳＦＥＴを含み、前記複数のＭ
ＩＳＦＥＴの各々は、基板上に形成されたゲート電極
と、前記基板表面に形成されたソース領域とドレイン領
域を有し、前記ゲート電極にしきい値電圧が印加された
とき形成される空乏層内に、前記基板の表面からの第１
の領域と、前記第１の領域より前記基板の内部には前記
第１の領域に続く第２の領域が存在し、前記第２の領域
は前記第１の領域より不純物濃度が高い半導体装置。

【００１７】前記第１の領域の厚さと前記第２の領域の
厚さの和は前記ソース領域あるいは前記ドレイン領域の
厚さより小さく、前記第１の領域は前記基板と同じ導電
型または真性であり、前記第２の領域は前記基板と同じ
導電型である。

【００１８】本発明の半導体装置の製造方法は、半導体
基板に形成された素子分離絶縁膜間の前記半導体基板の
表面領域に第１の領域と第２の領域を形成する第１のス
テップと、前記半導体基板の前記表面領域にソース領
域、ドレイン領域、ゲート電極を有するＭＩＳＦＥＴを
形成する第２のステップとを具備する。ここで、前記第
２の領域は前記第１の領域より不純物濃度が高い。

【００１９】前記第１のステップは、前記半導体基板表
面に不純物イオンを注入して前記第２の領域を形成する
ステップと、前記半導体基板表面に前記第２の領域より
不純物濃度の低い層を前記第１の領域として形成するス
テップと、前記素子分離絶縁膜を形成するステップとを
含むでもよい。

【００２０】または、前記第１のステップは、前記素子
分離絶縁膜を形成するステップと、

【００２１】前記素子分離絶縁膜間の前記半導体基板表
面に不純物イオンを注入して前記第２の領域を形成する
ステップと、前記素子分離絶縁膜間の前記半導体基板表
面に前記第２の領域より不純物濃度の低い層を前記第１
の領域として形成するステップとを含むでもよい。

【００２２】本発明の半導体装置は、同一に設計された
第1と第2のMISFETを有し、前記第1のMISFETのゲート電
極に印加される電圧と前記第2のMISFETのゲート電極に
印加される電圧との差を増幅して出力する増幅装置にお
いて、前記MISFETのチャネル領域における基板不純物濃
度の深さ方向分布が、同一しきい値を与え、かつ不純物
濃度が深さ方向に一様な場合と比べ、実効基板濃度が小
さくなるように設定されていることを特徴とする。

【００２３】また、半導体装置は、同一に設計された第
1と第2のMISFETを有し、前記第1のMISFETのゲート電極
に印加された電圧と前記第2のMISFETのゲート電極に印
加された電圧との差を増幅して出力する増幅装置におい
て、前記MISFETのチャネル反転層直下に形成される空乏
層の範囲内における基板不純物濃度の深さ方向分布が、
基板表面からの第１の領域おいて、前記第１の領域より
内部の第２の領域より小さくなることを特徴とする。

【００２４】更に、半導体装置は、同一に設計された第
1と第2のMISFETを有し、前記第1のMISFETのゲート電極
に印加された電圧と前記第2のMISFETのゲート電極に印
加された電圧との差を増幅して出力する増幅装置におい
て、前記MISFETのチャネル領域に、エピタキシャル成長
層を有し、前期エピタキシャル成長層の不純物濃度がそ
の直下の半導体領域よりも低い。

【００２５】以上述べたように、本発明においては、差
動対MISFETにおける、不純物のミクロなゆらぎによるし
きい値ばらつきを低減する不純物の深さ分布を採用す
る。より具体的には、差動対を構成するMISFETのチャン
ネルが形成される領域において、基板表面近傍の不純物
濃度が、それより深い部分と比べて低く抑えられてい
る。

【００２６】ＭＩＳＦＥＴの動作時の空乏層内に前記基
板の表面からの第１の領域と、前記第１の領域より前記
基板の内部方向に第２の領域が設けられ、前記第２の領
域の最高不純物濃度は前記第１の領域の最高不純物濃度
の１００倍以上である半導体装置。

【００２７】本発明の半導体装置は、ゲート電極と、前
記ゲート電極下の基板内の反転層に設けられた１０¹⁸at
oms／cm^-3以上の第１の半導体領域と、前記ゲート電極
と前記第１の半導体領域との間の中間層は、ゲート酸化
膜と第２の半導体領域からなり、少なくとも前記ゲート
酸化膜の容量と前記第１の半導体領域と第２の半導体領
域の基板の深さ方向の厚さと不純物濃度とに基づいて、
前記ゲート電極を有するＭＩＳＦＥＴのしきい値分布が
制御される。

【００２８】

【発明の実施の形態】以下に、本発明の半導体集積回路
を添付図面を参照して詳細に説明する。

【００２９】最初に本発明の概念を説明する。

【００３０】本発明は、チャンネル領域における基板不
純物の深さ方向の濃度分布が、不純物のミクロなゆらぎ
によるトランジスタのしきい値のばらつきにいかなる影
響を与えるかという知見に基づいている。

【００３１】チャンネル領域とは図１に模式的に示すMI
SFETにおいて、ゲート電極３直下の領域であって、両側
のソース・ドレイン拡散層４、５で挟まれた半導体領域
を指す。ソース、ドレイン、ゲートの端子に適切な電圧
を印加すると、チャンネル領域の表面には反転層７が形
成される。反転層７の基板内部には空乏層が形成され
る。理論的および実験的検討により、不純物分布のゆら
ぎによるトランジスタのしきい値のばらつきは以下の２
式によって記述されることを発見した。

【００３２】

【式１】

【００３３】

【式２】

【００３４】ここで、ΔV_TH：しきい値の標準偏差、F(N
_EFF)：式(1)の第３辺にて近似されるN_EFFの増加関数、
ｑ：電荷素量、C_OX：ゲート絶縁膜の単位面積あたりの
容量、W_DEP：MISFETが反転したときの反転層下の空乏層
の深さ、K：図２で紙面内上下方向を法線とする面内
で、一辺がW_DEPの正方形を単位としたチャンネルの面
積、N_SUB(x)：チャンネル領域における不純物濃度の深
さの関数、x：基板表面を原点とした深さ方向の位置座
標、である。

【００３５】これは一個のMISFETについてのばらつきで
ある。差動対MISFET間のしきい値差の標準偏差は、不純
物のゆらぎによるばらつきには場所的相関がないことか
ら、統計学の法則より2^1/2V_THとなる。特に、基板濃度
が深さ方向に一定の場合を考えると

【００３６】

【式３】

【００３７】であり、また式(1)よりしきい値ばらつき
の標準偏差は基板濃度が大きいほど増す。N_EFFはしきい
値ばらつきに関して実効的な基板濃度を与え、以後これ
を実効基板濃度と呼ぶ。N_EFFはしきい値ばらつきの指標
であり、これが大きいほどしきい値ばらつきが増加す
る。式(1)より、しきい値ばらつきはN_EFFが大きいほど
増す。また素子寸法（すなわちK）が小さいほどばらつ
きは増す。なお、式(1)、(2)におけるW_DEPは、公知の以
下の２式を連立することにより決定される。

【００３８】

【式４】

【００３９】

【式５】

【００４０】ここで、E(x)：半導体中の深さ方向の電
界、ε_S：半導体基板の誘電率、ψ_S：反転時のバンドの
曲がり（シリコンの場合は約１Ｖ）、V_BS：ソースを基
準とした基板の電位（基板バイアス）である。

【００４１】なおチャンネル領域の空乏層の幅は、ドレ
イン電圧が印加されている場合、図１に示すように、ソ
ース側よりもドレイン側のほうが広く、また基板バイア
スにも依存する。

【００４２】本発明では、空乏層の幅W_DEPを、ドレイン
とソースの電圧が同一であって、基板バイアスは所定の
設計値しきい値電圧に設定された状態での値と定義す
る。このときチャンネル領域の空乏層の幅はチャンネル
に沿って一定となる。このように定義した空乏層の幅W
_DEPは、ドレイン電圧が印加された状態においては、図
２に示すソース近傍での幅とほぼ等しい。

【００４３】しきい値電圧V_THは式(4)、(5)と組み合わ
せて

【００４４】

【式６】

【００４５】で決定される。ここで，V_FBはフラットバ
ンド電圧である。

【００４６】ある微小領域内の不純物の平均数をｎとす
ると、同領域内の不純物数は２項分布に従い、その標準
偏差はｎの平方根で与えられ、ｎが大きいほど大きい。
これに加えて、発明者らは、ある数の不純物ゆらぎがも
たらすしきい値のずれは、微小領域の基板表面からの距
離に依存することを見出した。

【００４７】基板表面から離れるほど（xが大なほど）
不純物数ゆらぎのしきい値への影響は小さくなり、x=W
_DEPに至ると影響がなくなる。式(1)、(2)はこれらの現
象を定量的に表すものである。式(1)、(2)より、一般に
不純物濃度を減らすほどばらつきは小さくなる。また、
基板表面に近い不純物を減らすほうが、深い部分の不純
物を減らすよりも、ばらつきを小さくする効果が大き
い。

【００４８】本発明におけるMISFETの構造上の特徴は、
図１の一点鎖線に沿った不純物の深さ方向分布にある。

【００４９】本発明はこの現象を応用したものである。
このような不純物濃度やその深さ分布を変えることによ
るばらつき低減の効果は、実効基板濃度がどれだけ小さ
くなるかによって定量的に記述できる。

【００５０】図２は、本発明による不純物分布の一例を
説明するためのものである。図２において実曲線は、本
発明による、図１の一点鎖線に沿った深さ方向の不純物
分布を模式的に示すものである。

【００５１】図２に一点鎖線で示す一様な不純物分布に
より、所望のしきい値が実現されていると仮定する。こ
のとき、ゲート絶縁膜厚さとゲートの材質が同一とし
て、実線のような不均一な分布によっても所望のしきい
値を得ることができる。

【００５２】ここでW_DEPは先に定義した空乏層の幅であ
り、表面から深さW_DEPの範囲において、基板表面に近い
第１の領域においては実線の分布が一点鎖線を下回り、
第１の領域より深い基板内部の部分（第２の領域）では
逆に実線が一点鎖線を上回る分布としている。表面近傍
の第１の領域での濃度が低い結果、しきい値ばらつきは
一点鎖線の分布の場合よりも減少する。

【００５３】しかし、深さW_DEPの範囲内の第２の領域部
分での濃度が高いため、しきい値は破線の場合と同じに
設定される。さらにこの深い部分での濃度が高いため、
ソース・ドレインからの空乏層の横方向の広がりが抑え
られ、短チャンネル効果は一点鎖線の場合よりも改善さ
れる効果も期待される。

【００５４】このように基板表面の空乏層幅W_DEPの範囲
において、不純物濃度が表面側で低く、内部側で高い分
布とすることで、短チャンネル効果を劣化させず、しき
い値を変化させず、しきい値ばらつきのみを低減するこ
とができる。

【００５５】図３は、本発明による他の不純物分布の例
を説明するためのものである。図２においては、濃度分
布が後に説明に用いる階段状分布に近く、基板表面付近
にほぼ濃度が一定の低濃度層が存在している。しかしな
がら、不純物濃度が基板に近づくほど指数関数的に減少
する図３のような分布であっても同様の効果を得ること
ができる。

【００５６】また、このような分布のほうが、不純物導
入にイオン注入法を用いる場合に容易である。基板表面
においては実線の分布が一点鎖線を下回り、深い部分で
は逆に実線が一点鎖線を上回る分布としている点は図２
と同様である。図３のような分布は、不純物を１回イオ
ン注入することで容易に実現することができる。

【００５７】本発明の本質を厳密に述べれば、チャンネ
ル領域における基板不純物濃度の深さ方向分布が、同一
しきい値を与えかつ不純物濃度が深さ方向に一様な場合
と比べ、実効基板濃度が小さくなるように設定されるこ
とにある。

【００５８】ここで「同一しきい値」とは、設計上要求
される所定の値であって、回路動作などの要求からあら
かじめ定められる。典型値は0.5Vである。実効基板濃度
が小さいことがばらつきを減少させる。

【００５９】上記例はこの条件を満足する典型的な例で
ある。ただし、実効基板濃度をいちいち計算するのは煩
雑であるが、チャンネル反転層直下に形成される空乏層
の範囲内（x=0からW_DEP）における基板不純物濃度の深
さ方向分布が、基板表面において最小となる分布を用い
るなら、前記条件はほぼ自動的に満足される。

【００６０】なお、基板表面での不純物分布がほぼ一定
であるか指数関数的に変化するか、x=0からW_DEPの範囲
に着目したとき濃度の最大がx<W_DEPであるかx=W_DEPであ
るか、などの細部は、ばらつきを減らすという観点から
は重要ではない。また、実効基板濃度はx=0からW_DEPで
の不純物濃度分布で決まるから、W_DEPより深い部分の不
純物分布はばらつきに対しては影響しない。

【００６１】次に、基板表面の不純物濃度を下げること
で、いかにして上述した効果が得られるかをさらに詳細
に説明する。議論を簡単にするため、不純物分布として
図４に示す階段分布を仮定して計算を行う。すなわち、
不純物濃度が基板表面で小さく、深いところで大きくな
る分布を、x=0からdまではN(x)=N1、x>dでN(x)=N2であ
る階段状分布で近似する。

【００６２】図５に、図４の分布を仮定して、式(2)、
(4)、(5)、(6)により計算したしきい値電圧と実効基板
濃度との関係を示す。ただし、表面近傍の第１の領域の
濃度N1と基板内部の第２の領域の濃度N2とを固定し、濃
度が変化する境界の深さdをパラメータとして変化さ
せ、ゲート材料がｎ型ポリシリコンのｎチャンネル型ト
ランジスタを想定している。N1=1ｘ10¹⁶cm^-2、ゲート酸
化膜厚（t_OX）は3.5nmとし、濃度N2について1ｘ10¹⁷cm
^-2、1ｘ10¹⁸cm^-2、1ｘ10¹⁹cm^-2の３つの場合について示
した。図中の3本の実曲線は、左から順に濃度N2が上記
濃度の場合と対応する。

【００６３】ある濃度N1とN2の組に対するこのような曲
線は、dを変化させることにより実現可能な、しきい値
と実効基板濃度の値の組み合わせの軌跡を示す。破線は
d=0（すなわちN(x)=N2で一定）とし、N2を連続的に変化
させたときの結果である（一様分布に対応）。この場合
は実効基板濃度が実際の基板濃度と一致するから、縦軸
はN2に等しく、しきい値はほぼN2の平方根に比例する。

【００６４】各実線の上端、すなわち破線との交点では
d=0であり、ここを出発点としてdを増す（低濃度層の厚
さを増す）と、しきい値と実効基板濃度は共に実線に沿
って減少する。ただしW_DEP<dとなった時点で実効基板濃
度は一定（N_EFF=N1）となり、曲線は水平な直線とな
る。N1としてはゼロが理想であるが、現実には理想状態
の実現は困難なので、より現実的な1ｘ10¹⁶cm^-2を仮定
した。

【００６５】図５を参照して本発明の効果を説明する。
仮定しているゲート材料、ゲート酸化膜厚においては、
1ｘ10¹⁸cm^-2の一様基板濃度においてしきい値0.5Vが得
られる。図５の点Aはこの状態に対応する。

【００６６】一様基板濃度であるから、実効基板濃度は
実際の基板濃度1ｘ10¹⁸cm^-2に等しい。これと同じしき
い値電圧を得ながら、不純物の深さ方向分布のみを変更
して実効基板濃度を下げる方法を考える。それには、例
えば点Bの状態を実現すれば良い。

【００６７】点Bは左から３本め曲線上に位置すること
から、N2=1ｘ10¹⁹cm^-2とし、dを適当な値に設定すれば
実現可能であることが図５から読み取れる。図５からd
の具体的な値は直接読み取れないが、図５を描くために
行った式(2)、(4)、(5)、(6)の計算結果から、d=17nmが
適切であることが決定される。

【００６８】N2が1ｘ10¹⁹cm^-2に限らず1ｘ10¹⁸cm^-2より
大きい値であれば、同様にしきい値が等しく、実効基板
濃度のみが低下した状態を実現するdを決定することが
可能である。

【００６９】このような設計手順により実現される点B
のような状態においては、「基板不純物濃度の分布を除
いて全く同一構造を有し、同一しきい値を有する一様基
板濃度の素子と比べて実効基板濃度が低い」（言い換え
れば、点Bは破線より下に位置する）ということで特徴
づけられる。実効基板濃度が低いことから、しきい値ば
らつきは抑えられる。

【００７０】以上では図４の単純な不純物分布を仮定し
たが、これは本発明の適用範囲を限定するものではな
い。ただし図５は図２のような現実的な分布の良い近似
になっており、図５は実際の設計に十分適用できる。式
(2)、(4)、(5)、(6)は任意の不純物分布に適用できるか
ら、このような近似を用いず、図２や図３のような一般
的な不純物分布を想定し、その実効不純物濃度を個々に
計算することによっても設計は可能である。

【００７１】図２や図３に示すような、実効基板濃度を
低減させる不純物分布は、イオン注入法により実現可能
である。すなわち、基板表面の不純物濃度を下げるため
には、不純物を導入するためのイオン注入において、濃
度のピーク位置が十分深い位置となるように注入エネル
ギを調節すればよい。

【００７２】図３のような1個のピークを持つ分布を実
現するためには、濃度のピーク位置を調整した１回のイ
オン注入により実現可能である。図２のように、深い部
分で一様な分布を得るためには、ピーク深さの異なるイ
オン注入を複数回、順次行うことにより実現可能であ
る。

【００７３】深さ方法の不純物分布をより精密に制御で
きる方法として、半導体のエピタキシャル成長を用いる
ことができる。イオン注入では、注入エネルギを高める
と不純物分布の裾の広がりが大きくなり、不純物の深さ
分布が必ずしも自由に設定できるわけではない。

【００７４】一方、エピタキシャル成長技術を用いる
と、成長層の不純物濃度を原料ガスへの不純物混入量に
より制御可能であることから、イオン注入よりも深さ分
布をより自由に制御可能である。すなわち、異なる濃度
のエピタキシャル層を順次積層することにより、深さ方
向に任意の分布を持つ不純物分布を形成することができ
る。この性質により、本発明における不純物分布の深さ
分布の実現を容易にすることができる。

【００７５】一般にMISFETを微細化するほどW_DEPは小さ
くなるため、所望の表面低濃度層の厚さが薄くなる。こ
のため微細化が進むと、イオン注入法を用いた場合、基
板表面の低不純物濃度層の濃度を十分下げることが難し
くなっていく。そこで、基板に不純物を導入したのち、
その上に不純物を含まない半導体層をエピタキシャル成
長すれば、表面付近での濃度を急峻に低下させることが
でき、薄い低濃度層を精密に形成することが可能とな
る。

【００７６】図６にエピタキシャル成長を利用して図２
の不純物分布を作成するための工程フローを示す。

【００７７】まず、図６（ａ）を参照して、半導体基板
に素子分離絶縁膜11を形成したのち、イオン注入により
基板に高不純物濃度層12を設ける。つづいて、図６
（ｂ）に示されるように、公知の気相化学成長（CVD）
法により、不純物を混入しない半導体層13を、半導体が
露出する面上にのみ選択的にエピタキシャル成長させ
る。

【００７８】続いて図６（ｃ）に示されるように、酸化
によるゲート絶縁膜形成、ゲート電極形成、ソース・ド
レイン拡散層形成を通常のMISFETと同様にして行う。

【００７９】エピタキシャル層13とイオン注入層12との
間では不純物濃度が急峻に変化することから、図４に示
したような階段状に近い不純物分布が得られる。

【００８０】すなわち、図４において濃度N1の個所が半
導体層13、濃度N2の個所が高不純物濃度層12によって構
成され、急峻な濃度変化が得られ、実効基板濃度を効果
的に下げることが可能となる。

【００８１】図６においては、エピタキシャル成長は素
子分離絶縁膜11を形成した後に行っていたが、図７に示
すように、素子分離絶縁膜11の形成前にエピタキシャル
成長を行ってもよい。

【００８２】すなわち、図７（ａ）に示されるように、
まずイオン注入により基板に高不純物濃度層12を設け
る。

【００８３】つづいて、図７（ｂ）に示されるように、
公知の気相化学成長（CVD）法により、不純物を混入し
ない半導体層13を、半導体基板全面にエピタキシャル成
長させる。続いて図７（ｃ）に示されるように、素子分
離絶縁膜の形成、酸化によるゲート絶縁膜形成、ゲート
電極形成、ソース・ドレイン拡散層形成を通常のMISFET
と同様にして行う。

【００８４】以上において、MISFETはバルク半導体基板
に形成されているものとして説明した。しかし、SOI基
板を用いたMISFETにおいても同様の効果が得られる。た
だし、チャンネルの空乏層が埋め込み酸化膜の下にまで
達する場合、式(2)、(4)、(5)の積分範囲は埋め込み酸
化膜部分を含める必要がある。そのとき、埋め込み酸化
膜内ではN_SUB(x)=0とおけば、いままでの議論はそのま
ま適用できる。

【００８５】以上において、MISFETとしてはｎチャンネ
ル型を用いる例を示した。しかしｐチャンネル型MISFET
を用いても良く、その場合は今までの説明において電圧
の符合を逆転させれば良いことは明らかである。

【００８６】次に、上記ＭＩＳＦＥＴを用いる半導体装
置について説明する。

【００８７】MISFETを用いた差動増幅回路の最も基本的
な構成を図８に示す。２つのトランジスタT1とT2を併せ
て「差動対」と呼ぶ。差動信号を受け入れるための２つ
の入力端子Vin1とVin2は、同一に設計された2個のトラ
ンジスタT1とT2のゲート電極に接続されている。入力信
号Vin1とVin2が増幅されて出力信号Vout1およびVout2と
して出力される。

【００８８】この例においては、入力信号の差（Vin1-V
in2）が大きいほど出力信号の差（Vout1-Vout2）は大き
くなる。また、入力信号の差の符号と出力信号の差の符
合が一致する。

【００８９】差動増幅回路の重要な用途の一つは、入力
信号の差（Vin1-Vin2）の正負を判定することである。
そのためには２つのトランジスタT1とT2の特性が揃って
いることが必要である。例えば図８の例において、トラ
ンジスタT1とT2のしきい値電圧に差があり、トランジス
タT1のしきい値がトランジスタT2のしきい値よりdVTHだ
け高いとすると、dV_TH＞Vin1-Vin2>0の範囲において、V
in1-Vin2>0であるにもかかわらずVout1-Vout2<0とな
り、符合の判定に誤りが生ずる。従って、本発明のＭＩ
ＳＦＥＴが使用されれば、この不具合を解消することが
できる。

【００９０】図８には最も基本的な差動増幅装置を示し
たが、これは一例であって、差動増幅装置の回路構成は
多様である。図９はSRAMのセンスアンプにしばしば用い
られる差動増幅装置の構成を示す。差動対はｎチャンネ
ルMISFET T1とT2により構成される。図８における定電
流源Issの働きをするのが図９のMISFET T11である。飽
和領域で動作させることによりMISFET T11は近似的に
定電流源として動作する。また、図８における負荷抵抗
R1、R2に代わって、図９ではｐチャンネルMISFET T3と
T4とから成るいわゆるカレントミラー構成が用いられて
いる。すなわち、同一に形成されたT3とT4とがソース電
極とゲート電極を互いに接続されており、両者がともに
飽和領域で動作するときT4にはT3と同じだけの電流が流
れる。

【００９１】この構成においては、入力信号Vin1の電圧
が上がると、T3を流れる電流が増す。この結果、T4の電
流も増大し、出力電圧Vout1が上昇する。本構成により
高い利得が実現できる。単純な抵抗を負荷とした場合、
利得を高めるには抵抗を大きくすることが必要である。
しかし集積回路においては、高抵抗を作り込むのは大き
な面積を要して不利であるから、この例のようにトラン
ジスタの組み合わせで負荷を構成することが多い。

【００９２】なお、図９の回路は出力端子が単一で非対
称構造であるが、差動出力を得たい場合は、図１０のよ
うに図９の回路を２個組み合わせた対称構成を用いるこ
とができる。図１０は２個の差動増幅装置を組み合わせ
た構成であるから、T1とT2とから成る第１の差動対とT5
とT6とから成る第２の差動対とを有する。

【００９３】図１１はDRAMのセンスアンプとして用いら
れる差動増幅装置の基本構成である。差動対はｎチャン
ネルMISFET T1とT2により構成される。T1とT3から成る
左側の増幅要素の出力が、T2とT4とから成る右側の増幅
要素の入力信号Vin2に対する節点N2において直結されて
いる。逆に右側の増幅要素の出力が左側の増幅要素の入
力信号Vin1に対する節点N1において直結されている。す
なわち、出力が入力にたすきがけのようにフィードバッ
クされている。ここで入力信号Vin1とVin2に対する端子
は、同時に出力端子を兼ねる特殊な構造であって、読み
出し後ただちに再書込みを行うDRAMの動作に適してい
る。

【００９４】動作において、まず入力端子Vin1にはDRAM
の記憶セルから読み出された微小な電圧（正または負）
と基準電圧（通常電源電圧の1/2）とを加算した電圧
が、Vin2には基準電圧が印加される。このときMISFET
T11とT12は共にオフとし、節点N11とN12も基準電圧とし
ておく。

【００９５】次にT11をオンにすると、仮にVin1>Vin2で
あれば、T2よりもT1のほうがより導電性が高くなってい
るから、Vin1よりもVin2のほうがより電圧が下がる。こ
れによりT2と比べたT1の導電性がさらに増加し、Vin2の
電圧が優先的に下がっていく。これによりVin1とVin2と
の電位差がある程度増幅されたら、続いてT12をオンに
する。

【００９６】すると正帰還作用によりT1とT4はオン状態
に、T2とT3はオフ状態に移行し、Vin1はVdd、Vin2はVss
に等しくなって増幅が完了する。結果の電圧Vin1または
Vin2は外部に読み出される他、Vin1は読み出しされた記
憶セルの蓄積容量にも印加され、データの書き戻しが実
現する。Vin1<Vin2のときは同様な以上とは対称の動作
となる。

【００９７】このように、本回路はVin1がVin2より高い
か低いかを判定し、高ければVin1を電源電圧Vddまで高
め、低ければVin1を接地電位Vssまで下げるという、DRA
M動作に適する機能を有する。

【００９８】なお、ここではｎチャンネルMISFET T1と
T2を差動対とみなして説明したが、これは最初の微小電
圧の増幅がまずT1とT2によりなされる動作を想定したた
めである。この場合T3とT4は最初の微小電位差の検出を
行う働きをしないから、負荷素子とみなすことができ
る。ただし、T1、T2、T11とT3、T4、T12の役割を逆転さ
せる動作も可能であって、この場合はT3とT4が差動対を
構成すると解釈できる。

【００９９】以上で例示したように、一般にMISFETを用
いる差動増幅装置は図１２のように、同一のMISFET T1
とT2とから成る差動対と、それらのゲートに結合された
入力端子Vin1とVin2と、高低の電源端子VddとVss（例え
ば、前者が5V、後者が0V）と、負荷またはバイアス回路
として動作する付加回路C1とC2と、少なくとも一個の出
力端子Vout、とを有する。

【０１００】出力端子は差動出力とするため2本設ける
場合が多い。特殊な場合には、図１１の例のように、出
力端子が入力端子と共通となっても良い。いずれの場合
であっても、Vin1とVin2との差が増幅され、Voutに出力
されるという基本的動作は共通である。

【０１０１】ここで特に重要なのが、差動対MISFET T1
とT2の特性が揃っていることである。本発明は、差動対
MISFETに特殊な垂直不純物分布を用いることによりT1と
T2のしきい値ばらつきを抑え、両者の特性の不揃いを減
らすものである。

【０１０２】本発明の特徴は、図１２の基本構造を有す
る差動増幅回路において用いられる差動対MISFETの構造
にある。図１２の基本構造を有するならば、差動増幅回
路の具体的構成は、図９、１０、１１のいずれかであっ
ても、また他のいかなるものであっても、本発明は有効
である。

【０１０３】

【発明の効果】本発明によれば、MISFETを入力部分に用
いた差動増幅装置において、ばらつきにより生ずる入力
オフセット電圧を低減し、微小な電位差の符合を高い精
度で検出可能な差動増幅装置を実現することができる。

【図面の簡単な説明】

【図１】図１は、MISFETの断面を示す図である。

【図２】図２は、断面A-A'に沿った不純物濃度分布を示
す図である。

【図３】図３は、断面A-A'に沿った不純物濃度分布
（２）

【図４】図４は、理想的な不純物分布を示す図である。

【図５】図５は、実効基板濃度の計算結果を示すずであ
る。

【図６】図６は、本発明を適用した半導体装置の製造方
法を示す図である。

【図７】図７は、本発明を適用した半導体装置の製造方
法を示す図である。

【図８】図８は、基本的な差動増幅装置の構成を示す図
である。

【図９】図９は、カレントミラー負荷差動増幅装置（非
対称型）の構成を示す図である。

【図１０】図１０は、カレントミラー負荷差動増幅装置
（対称型）の構成を示す図である。

【図１１】図１１は、クロスカップル型差動増幅装置の
構成を示す図である。

【図１２】図１２は、一般化した差動増幅装置の構成を
示す図である。

【符号の説明】 1：半導体基板 2：ゲート絶縁膜 3：ゲート電極 4：ソース 5：ドレイン 6：空乏層７：反転層 11：素子分離絶縁膜 12：イオン注入層 13：エピタキシャル層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】複数のＭＩＳＦＥＴを含み、前記ＭＩＳＦ
ＥＴは差動増幅器を構成し、前記複数のＭＩＳＦＥＴの
各々は、基板上に形成されたゲート電極と、前記基板表
面に形成されたソース領域とドレイン領域を有し、前記
基板の少なくとも前記ゲート電極下の領域には、前記ゲ
ート電極にしきい値電圧が印加されたとき空乏層領域が
形成され、前記乏層領域は、第１の領域と、前記第１の
領域より前記基板の内部の第２の領域とからなり、前記
第２の領域は前記第１の領域より不純物濃度が高く、前
記第１の領域の厚さは、反転時のバンドの曲がり、フラ
ットバンド電圧、ゲート絶縁膜の単位面積当たりの容
量、及び前記第１の領域と前記第２の領域の不純物濃度
分布とに基づいて決定される半導体装置。
【請求項２】前記第１の領域の厚さと前記第２の領域の
厚さの和は前記ソース領域あるいは前記ドレイン領域の
厚さより大きい請求項１に記載の半導体装置。
【請求項３】前記第１の領域の厚さと前記第２の領域の
厚さの和は前記ソース領域あるいは前記ドレイン領域の
厚さより小さい請求項１に記載の半導体装置。
【請求項４】前記第１の領域は前記基板と同じ導電型ま
たは真性であり、前記第２の領域は前記基板と同じ導電
型である請求項１乃至３のいずれかに記載の半導体装
置。
【請求項５】半導体基板に形成された素子分離絶縁膜間
の前記半導体基板の表面領域に第１の領域と第２の領域
を形成する第１のステップと、前記第２の領域は前記第
１の領域より不純物濃度が高く、前記第１の領域の厚さ
は、反転時のバンドの曲がり、フラットバンド電圧、ゲ
ート絶縁膜の単位面積当たりの容量、及び前記第１の領
域と前記第２の領域の不純物濃度分布とに基づいて決定
され、前記半導体基板の前記表面領域にソース領域、ドレイン
領域、ゲート電極を有するＭＩＳＦＥＴを形成する第２
のステップとを具備する半導体装置の製造方法。
【請求項６】前記第１のステップは、前記半導体基板表面に不純物イオンを注入して前記第２
の領域を形成するステップと、前記半導体基板表面に前記第２の領域より不純物濃度の
低い層を前記第１の領域として形成するステップと、前記素子分離絶縁膜を形成するステップとを含む請求項
５に記載の半導体装置の製造方法。
【請求項７】前記第１のステップは、前記素子分離絶縁膜を形成するステップと、前記素子分離絶縁膜間の前記半導体基板表面に不純物イ
オンを注入して前記第２の領域を形成するステップと、前記素子分離絶縁膜間の前記半導体基板表面に前記第２
の領域より不純物濃度の低い層を前記第１の領域として
形成するステップとを含む請求項５に記載の半導体装置
の製造方法。
【請求項８】同一に設計された第1と第2のMISFETを有
し、前記第1のMISFETのゲート電極に印加される電圧と
前記第2のMISFETのゲート電極に印加される電圧との差
を増幅して出力する半導体装置であり、不純物濃度が深
さ方向に一様な分布のときのしきい値電圧と同一のしき
い値電圧が前記第１と第２のＭＩＳＦＥＴの各々のゲー
トに与えられたとき形成される空乏層領域は、第１の領
域と、前記第１の領域より前記基板の内部の第２の領域
とからなり、前記第２の領域は前記第１の領域より不純
物濃度が高く、かつ前記深さ方向に一様な分布のときの
不純物濃度より低く、前記第１の領域の厚さは、反転時
のバンドの曲がり、フラットバンド電圧、ゲート絶縁膜
の単位面積当たりの容量、及び前記第１の領域と前記第
２の領域の不純物濃度分布とに基づいて決定される半導
体装置。
【請求項９】同一に設計された第1と第2のMISFETを有
し、前記第1のMISFETのゲート電極に印加された電圧と
前記第2のMISFETのゲート電極に印加された電圧との差
を増幅して出力する半導体装置であって、前記第１のMI
SFETと前記第２のＭＩＳＦＥＴの各々のゲート電極の下
のゲート絶縁膜の下のチャネル領域に、第１の領域とし
てエピタキシャル成長層を有し、前記エピタキシャル成
長層の不純物濃度がその直下の半導体領域である第２の
領域よりも低く、前記エピタキシャル成長層の厚さは、
反転時のバンドの曲がり、フラットバンド電圧、ゲート
絶縁膜の単位面積当たりの容量、及び前記第１の領域と
前記第２の領域の不純物濃度分布とに基づいて決定され
ている半導体装置。
【請求項１０】前記第２の領域の最高不純物濃度は前記
第１の領域の最高不純物濃度の１００倍以上である請求
項８又は９に記載の半導体装置。
【請求項１１】ゲート電極と、前記ゲート電極下の基板
内の反転層に設けられた１０^１８atoms／cm^-3以上の第
１の半導体領域と、前記ゲート電極と前記第１の半導体
領域との間の中間層は、ゲート酸化膜と第２の半導体領
域からなり、少なくとも前記ゲート酸化膜の容量と前記
第１の半導体領域と第２の半導体領域の基板の深さ方向
の厚さと不純物濃度とに基づいて、前記ゲート電極を有
するＭＩＳＦＥＴのしきい値が制御され、第２の半導体
領域の不純物濃度は、前記しきい値を達成するための深
さ方向に一様な分布のときの不純物濃度より低い半導体
装置。