JP3007634B2 - Teletext receiver - Google Patents
Teletext receiverInfo
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- JP3007634B2 JP3007634B2 JP63136411A JP13641188A JP3007634B2 JP 3007634 B2 JP3007634 B2 JP 3007634B2 JP 63136411 A JP63136411 A JP 63136411A JP 13641188 A JP13641188 A JP 13641188A JP 3007634 B2 JP3007634 B2 JP 3007634B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、テレビ電波に多重されて放送されている文
字放送の受信装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving apparatus for teletext broadcasting multiplexed and broadcast on television radio waves.
従来の技術 近年、コード方式の文字放送が実用化され、内蔵型の
文字放送受像機も種々開発されている。それに対応して
文字放送の利用形態も多様性が求められている。その一
方法として、テレビ画像を見ながら文字放送を見る手段
あるいは異なる複数の文字放送の番組、ページを一度に
見る手段が考えられている。2. Description of the Related Art In recent years, teletext broadcasting based on a code system has been put into practical use, and various types of built-in teletext receivers have been developed. Correspondingly, the usage form of teletext is also required to be diverse. As one of the methods, a means of watching a text broadcast while watching a television image or a means of viewing a plurality of different text broadcast programs and pages at a time has been considered.
以下図面を参照しながら、上述したような従来の文字
放送受信機について説明を行う。Hereinafter, a conventional teletext receiver as described above will be described with reference to the drawings.
第９図は従来の文字放送受信機のブロック図を示すも
のである。第９図において１はコンポジット映像信号の
入力端子である。２は映像RGB入力端子である。３は映
像信号を同期分離する同期分離回路で、水平同期信号、
垂直同期信号を作成する。４はシステムのクロックを作
成するクロック発生回路で、水平同期信号に同期したク
ロックを発生する。５は復号された文字情報を表示する
ための表示アドレス発生回路で、後述する表示用メモリ
14の表示用アドレスを作成している。６は映像信号の垂
直帰線期間に多重された文字信号を抜き取る抜取り回路
で、デジタル信号に変換後、後述するフィールドメモリ
に記録処理をする。７は文字信号を１フィールド間記録
するフィールドメモリで、抜取り回路６と、後述する制
御回路９とで時分割してメモリがアクセスされる。８は
各種タイミング信号を作成するタイミング発生回路で、
抜取り回路６に文字放送の多重期間を示す10H（水平走
査期間）〜21Hの信号送出と、制御回路９へのシステム
クロック送出、及び多重期間を示す信号の送出、表示期
間の境界を示す信号送出のタイミング信号送出と、後述
するスイッチ回路17への切換信号送出と、表示アドレス
発生回路５へのアドレス発生用のタイミング信号送出等
を行なっている。FIG. 9 shows a block diagram of a conventional teletext receiver. In FIG. 9, reference numeral 1 denotes a composite video signal input terminal. Reference numeral 2 denotes a video RGB input terminal. Reference numeral 3 denotes a sync separation circuit for synchronizing and separating video signals.
Create a vertical sync signal. Reference numeral 4 denotes a clock generation circuit for generating a system clock, which generates a clock synchronized with the horizontal synchronization signal. Reference numeral 5 denotes a display address generation circuit for displaying the decoded character information, and a display memory described later.
14 display addresses have been created. A sampling circuit 6 extracts a character signal multiplexed during a vertical blanking period of a video signal, converts the signal into a digital signal, and performs a recording process on a field memory described later. Reference numeral 7 denotes a field memory for recording a character signal for one field, and the memory is accessed in a time-division manner by a sampling circuit 6 and a control circuit 9 described later. Reference numeral 8 denotes a timing generation circuit for generating various timing signals.
Sending a signal of 10H (horizontal scanning period) to 21H indicating a multiplex period of teletext to the sampling circuit 6, transmitting a system clock to the control circuit 9, transmitting a signal indicating the multiplex period, and transmitting a signal indicating a boundary of the display period. , A switching signal to a switch circuit 17 described later, a timing signal for generating an address to the display address generating circuit 5, and the like.
上記制御回路９は通常CPUが使用されており、フィー
ルドメモリ７、バッファメモリ10の制御と、後述するメ
モリコントローラ12及び切換回路13へのCPUアドレス信
号、データ信号、リードライト信号の送出を行なってい
る。The control circuit 9 generally uses a CPU. The control circuit 9 controls the field memory 7 and the buffer memory 10 and transmits CPU address signals, data signals, and read / write signals to a memory controller 12 and a switching circuit 13 described later. I have.
バッファメモリ10は文字信号を記録するためのもの
で、フィールドメモリ７に一時的に記録された文字情報
を読み出して順次記録する。11は操作部で受信動作の操
作を行なう。12はメモリコントローラで、制御回路９か
らのアドレス信号のデコードと、表示アドレス発生回路
５から送出される表示アドレスのデコードと、後述する
切換回路13のCPU期間／表示期間の切換コントロールを
行う。表示メモリ14は復号処理された文字情報を記録す
るためのもので、約16KバイトのRAMで構成される。15は
表示処理回路で、表示期間中に表示用メモリ14に記録さ
れたデータを再生してRGB,YS,YM信号を作成する。16は
漢字フォントを有するキャラクタジェネレータ、17は文
字情報RGB信号と映像RGB信号を切換えるスイッチ回路、
18は表示管である。The buffer memory 10 is for recording character signals, and reads character information temporarily recorded in the field memory 7 and records it sequentially. Reference numeral 11 denotes an operation unit for performing a receiving operation. Reference numeral 12 denotes a memory controller which decodes an address signal from the control circuit 9, decodes a display address sent from the display address generation circuit 5, and controls switching of a CPU period / display period of a switching circuit 13 described later. The display memory 14 is for recording the decoded character information, and is composed of about 16 Kbytes of RAM. Reference numeral 15 denotes a display processing circuit which reproduces data recorded in the display memory 14 during a display period to create RGB, YS, and YM signals. 16 is a character generator having a kanji font, 17 is a switch circuit for switching between character information RGB signal and video RGB signal,
18 is a display tube.
以上のように構成された文字放送受信装置について、
以下その動作について説明する。Regarding the teletext receiving apparatus configured as described above,
The operation will be described below.
まず操作部11を操作して、文字放送の番組をリクエス
トする。同期分離回路３は、映像信号入力端子１に入力
された映像信号を同期分離して、水平同期信号、垂直同
期信号を発生する。クロック発生回路４は、水平同期信
号に同期した11.45MHzのクロックを発生している。タイ
ミング発生回路８は、水平同期信号、垂直同期信号を入
力として、垂直帰線期間の第10H〜第21H及び第273H〜第
284Hの文字信号の多重期間を示す信号を抜取り回路６に
加える。抜取り回路６は波形等化、誤り訂正をした後、
フィールドメモリ７の各多重Ｈに対応したアドレス領域
に前記文字信号を記録する。これらの動作は、前記10H
〜21H及び273H〜284Hの多重期間に実行され、それ以外
の時はフィールドメモリ７は制御回路９の制御下におか
れる。制御回路９は前記多重期間以外の期間にフィール
ドメモリ７に記録された文字情報を読出した後、前記操
作部11でリクエストした文字情報と同一の情報であれ
ば、バッファメモリ10に逐次記録する。制御回路９は蓄
積した文字情報をプロトコルに従って復号処理を行な
い、表示用メモリ14に、第７図に示す（イ）、（ロ）、
（ハ）、（ニ）、（ホ）以外の期間を利用して記録す
る。第７図の（イ）、（ロ）、（ハ）、（ニ）の領域が
表示期間であり、制御の遅延を考慮して（ホ）の部分を
含めた以外の期間が実際に制御回路９が表示用メモリ14
を制御する期間である。表示期間は、表示アドレス発生
回路５のアドレス信号がメモリコントローラ12に入力さ
れる。First, the operation unit 11 is operated to request a teletext program. The sync separation circuit 3 separates the video signal input to the video signal input terminal 1 into a sync signal and generates a horizontal sync signal and a vertical sync signal. The clock generation circuit 4 generates an 11.45 MHz clock synchronized with the horizontal synchronization signal. The timing generation circuit 8 receives the horizontal synchronizing signal and the vertical synchronizing signal as inputs, and performs the 10H to 21H and 273H to 273H
A signal indicating the multiplex period of the 284H character signal is applied to the sampling circuit 6. After the sampling circuit 6 performs waveform equalization and error correction,
The character signal is recorded in an address area of the field memory 7 corresponding to each multiplex H. These operations are based on the 10H
21H and 273H to 284H during the multiplexing period. At other times, the field memory 7 is under the control of the control circuit 9. After reading out the character information recorded in the field memory 7 during a period other than the multiplexing period, the control circuit 9 sequentially records the character information in the buffer memory 10 if the information is the same as the character information requested by the operation unit 11. The control circuit 9 decodes the stored character information according to the protocol, and stores the decoded character information in the display memory 14 as shown in FIGS.
Recording is performed using periods other than (c), (d), and (e). The areas (a), (b), (c), and (d) in FIG. 7 are display periods, and the control circuit actually includes a period other than that including the part (e) in consideration of control delay. 9 is the display memory 14
Is a period in which During the display period, an address signal of the display address generation circuit 5 is input to the memory controller 12.
メモリコントローラ12はアドレス信号をデコードして
表示用メモリ14のチップセレクト信号を作成している。The memory controller 12 decodes the address signal to create a chip select signal for the display memory 14.
さらにメモリコントローラ12は、切換回路13の切換コ
ントロール信号も作成しており、第７図に示す、表示期
間中は表示側に切換えている。表示処理回路15は、表示
期間中に発生した表示アドレスに従って表示メモリ14を
読み出して、RGB,YS,YM信号に変換している。再生した
文字情報のRGB,YS,YM信号は、スイッチ回路17で映像RGB
信号と切換えることにより表示管18に表示される。Further, the memory controller 12 also generates a switching control signal for the switching circuit 13, and switches to the display side during the display period shown in FIG. The display processing circuit 15 reads out the display memory 14 in accordance with the display address generated during the display period and converts it into RGB, YS, and YM signals. The RGB, YS, and YM signals of the reproduced character information are
The display is displayed on the display tube 18 by switching to a signal.
スイッチ回路17に加える切換信号により、第２図に示
すように全面文字情報のモードと、あるいはタイミング
発生回路８からの切換信号は使用せず、表示処理回路15
で再生されたYS信号に従って切替えて、スーパー表示す
るモードが考えられている。前記の２つのモードはプロ
トコルで定められた表示モードである。According to the switching signal applied to the switch circuit 17, the mode of the whole character information or the switching signal from the timing generation circuit 8 is not used as shown in FIG.
There is considered a mode in which switching is performed in accordance with the YS signal reproduced in and super display is performed. The above two modes are display modes defined by the protocol.
これに対して、第６図に示す表示モードはプロトコル
上は、水平248ドット、垂直204ラインの情報を、水平12
8ドット、垂直102ラインに圧縮してスーパーモードで表
示するもので、本来の水平248ドット、水平204ラインの
情報を単純に行なえば水平方向は１ドットおきにサンプ
リング、垂直方向は１ラインおきにサンプリングするこ
とで得られる。これらの処理は、制御回路９にマイクロ
コンピュータを使用しているので、プログラムを変更す
ることで容易に得られる。またさらにキャラクタジェネ
レータ16に小型の文字フォントを採用することにより、
さらに精度の高い縮小画面の表示が実現可能であり、実
用化されている。On the other hand, in the display mode shown in FIG. 6, information of 248 dots horizontally and 204 lines of vertical
It is compressed to 8 dots and 102 vertical lines and displayed in super mode. If the original information of 248 horizontal dots and 204 horizontal lines is simply performed, sampling is performed every other dot in the horizontal direction and every other line in the vertical direction. Obtained by sampling. Since these processes use a microcomputer for the control circuit 9, they can be easily obtained by changing the program. Furthermore, by adopting a small character font for the character generator 16,
It is possible to realize a display of a reduced screen with higher accuracy, and it has been put to practical use.
発明が解決しようとする課題 しかしながら上記のような方法では、文字情報を第６
図に示す位置に表示しようとすれば、表示メモリ14上の
位置も第６図に示す位置に記録する必要があり、スイッ
チ回路17の切換信号を変更して表示位置を第７図に示す
（イ）の位置から、（ロ）、（ハ）、（ニ）に変更しよ
うとすれば、表示メモリ14上の記録位置も対応して変更
する必要があった。さらにその場合、第７図の（イ）、
（ロ）、（ハ）、（ニ）のように４ケ所の表示位置を随
時可変できるようにするには、１ページ分の情報しか記
録できず、表示メモリ14の有効利用ができない欠点があ
った。However, in the above method, the character information is stored in the sixth
If the display is to be made at the position shown in the figure, the position on the display memory 14 must also be recorded at the position shown in FIG. 6, and the switching position of the switch circuit 17 is changed to show the display position in FIG. If it is attempted to change from the position (a) to (b), (c), or (d), the recording position on the display memory 14 must be changed accordingly. In that case, FIG. 7 (a),
In order to be able to change the four display positions at any time as shown in (b), (c) and (d), there is a disadvantage that information of only one page can be recorded and the display memory 14 cannot be used effectively. Was.
さらに従来のようにテレビ画像上に文字情報をスーパ
ーインポーズするのみではなく、水平方向248ドット、
垂直方向204ラインの文字情報上に、縮小した文字情報
を重ねて表示したり、縮小した文字情報を任意の位置に
複数表示する要望も高まっている。In addition to the conventional superimposition of character information on TV images as in the past, 248 dots in the horizontal direction,
There has been a growing demand for displaying reduced character information over character information of 204 lines in the vertical direction, and displaying a plurality of reduced character information at arbitrary positions.
本発明は上記課題に鑑みてなされたもので、スーパー
インポーズして縮小して文字情報を表示する場合に、表
示メモリの記録位置を変更しなくても、表示位置を任意
に設定でき、さらに縮小した文字情報を複数ページ、任
意の位置に表示でき、さらに縮小した文字情報と、縮小
しない文字情報を重ねて表示可能な文字放送受信装置を
提供するものである。The present invention has been made in view of the above problems, and when displaying text information by superimposing and reducing, it is possible to arbitrarily set a display position without changing a recording position of a display memory. An object of the present invention is to provide a teletext receiver capable of displaying reduced character information on a plurality of pages at an arbitrary position, and further capable of displaying reduced character information and non-reduced character information in a superimposed manner.
課題を解決するための手段 この目的を達成するために本発明の文字放送受信装置
は、同期分離回路、文字信号を抜き取る抜取り回路、文
字信号を復号処理する制御回路、２組の表示メモリ、表
示するためのタイミングおよびアドレス信号を発生する
表示信号発生回路、表示開始位置を設定するラッチ、表
示メモリから読み出して文字情報をRGB信号に再生する
表示処理回路、文字情報の表示信号と、テレビ表示信号
を切換えるスイッチ回路、表示部等より構成されてい
る。Means for Solving the Problems In order to achieve this object, a teletext receiver according to the present invention comprises a synchronization separation circuit, a sampling circuit for extracting a character signal, a control circuit for decoding a character signal, two sets of display memories, Signal generation circuit for generating a timing and address signal for performing the operation, a latch for setting a display start position, a display processing circuit for reading character information into an RGB signal by reading from display memory, a display signal for character information, and a television display signal , And a display unit and the like.
作用 かかる本発明の構成によれば、抜取り回路で文字多重
信号を抜取った後、制御回路で復号処理を行ない、表示
メモリ１には非圧縮の文字情報を記録して、表示メモリ
２には圧縮した文字情報を記録する。前記各々の表示メ
モリの文字情報を表示処理回路でRGB,YS,YM信号に再生
して表示する際に、映像RGB信号とともにスイッチ回路
に加え、制御回路からのコントロール信号と再生された
YS信号と表示信号発生回路からの表示位置信号により、
前記２種類の文字情報RGBと映像RGBの出力を切換えて表
示部に出力するとともに、前記表示位置を変化させた場
合に、ラッチの内容を変更することにより、縮小された
文字情報の表示位置を任意に変化させることができる。According to the configuration of the present invention, after extracting the character multiplexed signal by the extraction circuit, the control circuit performs a decoding process, records uncompressed character information in the display memory 1, and stores it in the display memory 2. Record the compressed character information. When the character information in each of the display memories is reproduced and displayed as RGB, YS, and YM signals in the display processing circuit, in addition to the video RGB signal, in addition to the switch circuit, the control signal from the control circuit is reproduced.
By the YS signal and the display position signal from the display signal generation circuit,
The output of the two types of character information RGB and the image RGB is switched and output to the display unit, and when the display position is changed, the content of the latch is changed to change the display position of the reduced character information. It can be changed arbitrarily.
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例における文字放送
受信装置のブロック図を示すものである。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a teletext receiving apparatus according to an embodiment of the present invention.
第１図において、１は映像信号入力端子、２は映像RG
B入力端子、３は同期分離回路、４はクロック発生回
路、５は表示アドレス発生回路、６は抜取り回路、７は
フィールドメモリ、10はバッファメモリ、11は操作部、
12はメモリコントローラ、13は切換回路、14は表示用メ
モリ、15は表示処理回路、16はキャラクタジェネレー
タ、18は表示部で、以上は第９図の構成と同じ物であ
る。In FIG. 1, 1 is a video signal input terminal, and 2 is a video RG.
B input terminal, 3 is a synchronization separation circuit, 4 is a clock generation circuit, 5 is a display address generation circuit, 6 is a sampling circuit, 7 is a field memory, 10 is a buffer memory, 11 is an operation unit,
Reference numeral 12 denotes a memory controller, 13 denotes a switching circuit, 14 denotes a display memory, 15 denotes a display processing circuit, 16 denotes a character generator, and 18 denotes a display unit.
また図において、19は水平方向128ドット、垂直方向1
02ライン分表示するための表示アドレスを発生する表示
アドレス発生回路、20は前記と同じ表示アドレス発生回
路、21は前記と同じ表示アドレス発生回路、22は前記と
同じ表示アドレス発生回路である。23は表示アドレス発
生回路５の表示開始アドレスを設定するラッチ、24は同
じく表示アドレス発生回路19の表示開始アドレスを設定
するラッチ、25は表示アドレス発生回路20の表示開始ア
ドレスを設定するラッチ、26は表示アドレス発生回路21
の表示開始アドレスを設定するラッチ、27は表示アドレ
ス発生回路22の表示開始アドレスを設定するラッチであ
る。28は表示アドレス発生回路19、表示アドレス発生回
路20、表示アドレス発生回路21、表示アドレス発生回路
22の表示アドレスの合成、デコード等の処理を行なうメ
モリコントローラ、29は制御回路33の制御信号、アドレ
ス信号と、メモリコントローラ28の制御信号、アドレス
信号の切換えを行なう切換回路である。30は表示用メモ
リで、約16Kバイトのメモリ容量を有する。31は表示処
理回路で、表示用メモリ30に記録された文字情報を表示
処理してRGB,YS,YM信号に変換する。32はタイミング発
生回路で、各種タイミング信号を作成する。33は制御回
路で、CPUは使用している。34はスイッチ回路で、映像R
GB入力信号と、表示処理回路15からの文字情報のRGB信
号と、表示処理回路31からの文字情報のRGB信号との切
換えを、制御回路33からの２ビットの信号と、表示処理
回路29からの信号とタイミング発生回路32からの信号入
力で行なう。In the figure, 19 indicates 128 dots in the horizontal direction and 1 dot in the vertical direction.
A display address generation circuit for generating a display address for displaying 02 lines, 20 is the same display address generation circuit as described above, 21 is the same display address generation circuit as above, and 22 is the same display address generation circuit as above. 23, a latch for setting the display start address of the display address generation circuit 5, 24, a latch for setting the display start address of the display address generation circuit 19, 25, a latch for setting the display start address of the display address generation circuit 20, 26 Is the display address generator 21
And 27, a latch for setting the display start address of the display address generation circuit 22. Reference numeral 28 denotes a display address generation circuit 19, a display address generation circuit 20, a display address generation circuit 21, and a display address generation circuit.
Reference numeral 29 denotes a memory controller which performs processing such as synthesis and decoding of display addresses, and reference numeral 29 denotes a switching circuit which switches a control signal and an address signal of the control circuit 33 and a control signal and an address signal of the memory controller 28. Reference numeral 30 denotes a display memory having a memory capacity of about 16 Kbytes. Reference numeral 31 denotes a display processing circuit which performs display processing on character information recorded in the display memory 30 and converts the information into RGB, YS, and YM signals. Reference numeral 32 denotes a timing generation circuit which creates various timing signals. 33 is a control circuit used by the CPU. 34 is a switch circuit, video R
Switching between the GB input signal, the RGB signal of the character information from the display processing circuit 15 and the RGB signal of the character information from the display processing circuit 31 is performed by switching the 2-bit signal from the control circuit 33 and the display processing circuit 29 And the signal input from the timing generation circuit 32.
以上のように構成された文字放送受信装置について、
以下その動作について第２図〜第８図を用いて説明す
る。まず、制御回路33からスイッチ回路34にb0＝0,b1＝
０のデータを供給する。次に操作部11で文字放送の番組
をリクエストする。１例として「303」番組をリクエス
トすると、制御回路33は従来例に示すようにフィールド
メモリ７に記録した文字情報の中で該当する情報をバッ
ファメモリ10に順次蓄積する。「303」番組の情報を１
ページ分蓄積すると、制御回路９はキャラクタジェネレ
ータ16等をアクセスして復号処理を行ない、表示用メモ
リ14に記録する。表示処理回路15は第７図の（イ）、
（ロ）、（ハ）、（ニ）に示す表示期間中に、表示用メ
モリ14の記録内容をラッチした後、表示処理してRGB,Y
S,YM信号に変換する。スイッチ回路34には切換コントロ
ール入力信号として、制御回路33からの制御信号が２ビ
ットと、タイミング発生回路32からの信号と、表示処理
回路29及び表示処理回路31からの信号が入力されてい
る。その入力対出力の特性を第４図に記している。スイ
ッチ回路34にはすでにb0＝0,b1＝０の信号を記録してい
るので、表示処理回路15のYS信号に従い、第２図に示す
ように表示部18の画面全体にひとつの文字情報が表示さ
れる。Regarding the teletext receiving apparatus configured as described above,
The operation will be described below with reference to FIGS. First, the control circuit 33 sends b 0 = 0, b 1 =
0 data is supplied. Next, the operation unit 11 requests a teletext program. As an example, when requesting the program “303”, the control circuit 33 sequentially accumulates corresponding information in the character information recorded in the field memory 7 in the buffer memory 10 as shown in the conventional example. "303" program information 1
After accumulating the pages, the control circuit 9 accesses the character generator 16 and the like to perform a decoding process, and records it in the display memory 14. The display processing circuit 15 is shown in FIG.
During the display periods shown in (b), (c), and (d), after the recorded contents of the display memory 14 are latched, display processing is performed and RGB, Y
Convert to S, YM signal. The switch circuit 34 receives, as switching control input signals, a 2-bit control signal from the control circuit 33, a signal from the timing generation circuit 32, and a signal from the display processing circuit 29 and the display processing circuit 31. The characteristics of the input versus output are shown in FIG. Since the signals of b 0 = 0 and b 1 = 0 have already been recorded in the switch circuit 34, one character is displayed on the entire screen of the display unit 18 as shown in FIG. Information is displayed.
次に制御回路33がスイッチ回路34にb0＝1,b1＝０を記
録した後、文字放送の番組をリクエストした時の説明を
行なう。まず、この時の表示画面は第６図に例を示すよ
うに、文字情報は水平方向128ドット、垂直方向102ライ
ンのスーパー画面となり、表示位置は第７図に示す
（イ）、（ロ）、（ハ）、（ニ）の任意の１ケ所の場所
に表示可能である。一例として、操作部11の操作で文字
放送の「305」番組をリクエストすると、制御回路33は
復号処理を行ない、まずバッファメモリ10に復号処理し
た文字情報を記録した後、水平方向１ビットおきに、垂
直方向１ラインおきに表示メモリ30に記録する。次に制
御回路33はテレビの垂直ブランキング期間を利用して、
ラッチ27にCRT画面上の表示位置を示す第７図の（ｅ）
点を表示開始アドレスとして設定し、表示用メモリ30の
メモリアドレスを記録する。タイミング発生回路32は第
７図に示す（イ）、（ロ）、（ハ）、（ニ）の各表示ゲ
ート信号を作成していて、表示するポジションに応じ
て、表示アドレス発生回路及びスイッチ回路に表示ゲー
ト信号を送出している。一例として、第６図の場所に子
画面として文字情報を表示する時は、表示アドレス発生
回路22に、第７図に相当する表示ゲート信号と（ｅ）の
ポイントでストローブ信号を送出して他の表示アドレス
発生回路には出力しないようにする。第５図はそれらの
タイミングを水平方向の時間軸で記したもので、第５図
Ｆが第７図（ニ）の水平方向の表示ゲート信号に該当し
て、第５図Ｇが第７図（ｅ）に該当する。ちなみに第５
図においてＡは映像信号入力端子１に加わる入力映像信
号、Ｂは同期分離回路３で同期分離した水平同期信号、
Ｃはクロック発生回路４で作成した11.45MHzのクロック
信号である。また垂直方向についても、水平方向の表示
ゲート信号と同様である。Next, a description will be given of a case where the control circuit 33 requests the teletext program after recording b 0 = 1 and b 1 = 0 in the switch circuit. First, the display screen at this time is a super screen of 128 dots in the horizontal direction and 102 lines in the vertical direction, as shown in the example of FIG. 6, and the display position is shown in FIGS. , (C), and (d) can be displayed at any one place. As an example, when requesting a teletext “305” program by operating the operation unit 11, the control circuit 33 performs a decoding process, first records the decoded text information in the buffer memory 10, and then every other bit in the horizontal direction. Is recorded in the display memory 30 every other line in the vertical direction. Next, the control circuit 33 uses the vertical blanking period of the television,
FIG. 7E showing the display position on the CRT screen in the latch 27.
The point is set as the display start address, and the memory address of the display memory 30 is recorded. The timing generation circuit 32 generates the display gate signals (a), (b), (c), and (d) shown in FIG. 7, and the display address generation circuit and the switch circuit according to the display position. Is sent a display gate signal. As an example, when character information is displayed as a sub-screen at the place shown in FIG. 6, a display gate signal corresponding to FIG. Is not output to the display address generating circuit of the above. FIG. 5 shows these timings on the horizontal time axis. FIG. 5F corresponds to the horizontal display gate signal in FIG. 7D, and FIG. This corresponds to (e). By the way, the fifth
In the figure, A is an input video signal applied to the video signal input terminal 1, B is a horizontal synchronizing signal synchronized and separated by the sync separation circuit 3,
C is a clock signal of 11.45 MHz generated by the clock generation circuit 4. The vertical direction is the same as the display gate signal in the horizontal direction.
表示アドレス発生回路22は、あらかじめ設定されたラ
ッチ27の内容を、第７図（ｅ）のタイミングのストロー
ブ信号で読み出し、表示開始アドレスを設定した後、水
平方向のアドレスについては11.45MHzのクロックを分周
して作成している。垂直方向については水平同期信号を
分周して、第７図（ニ）に相当する期間のみ表示アドレ
ス信号としてメモリコントローラ28に出力している。メ
モリコントローラ28は第７図の（イ）、（ロ）、
（ハ）、（ニ）に示す領域は、メモリコントローラ28の
アドレス信号を表示用メモリ30に出力するとともに、チ
ップイネーブル信号、リードライト信号も出力してい
る。それ以外の期間は、制御回路33が表示メモリを制御
している。The display address generating circuit 22 reads out the contents of the latch 27 set in advance by the strobe signal at the timing shown in FIG. 7 (e), sets the display start address, and then applies the 11.45 MHz clock for the horizontal address. Created by dividing. In the vertical direction, the horizontal synchronizing signal is frequency-divided and output to the memory controller 28 as a display address signal only during a period corresponding to FIG. The memory controller 28 is shown in FIG.
The areas shown in (c) and (d) output the address signal of the memory controller 28 to the display memory 30 and also output the chip enable signal and the read / write signal. In other periods, the control circuit 33 controls the display memory.
表示処理回路31は表示期間中に、表示用メモリ30のデ
ータをリードした後、RGB,YS,YM各信号に再生してい
る。スイッチ回路34は再生された文字情報のRGB信号
と、映像RGB入力端子２に入力した映像RGB信号を第７図
（ニ）の期間のみ文字情報RGB信号を出力するように切
換えて表示部18に第６図のようにスーパーインポーズで
表示している。前記説明では第６図に示す位置にのみ文
字情報をスーパーインポーズしているが、第７図の
（イ）、（ロ）、（ハ）の位置に表示しようとすれば、
前記同様に、ラッチ27を設定した後、表示しようとする
ゲート信号を表示アドレス発生回路22と、スイッチ回路
34に送出すると共に、ラッチ24〜ラッチ26にそれぞれCR
T画面上の表示位置を示す第７図の（ｂ），（ｃ），
（ｄ）点を表示開始アドレスとして設定し、前記第７図
の（ニ）に表示されている文字情報を移動して表示しよ
うとする位置に応じて、それぞれ第７図（ｂ），
（ｃ），（ｄ）の点でラッチ24〜ラッチ26の各レジスタ
の値を読み、表示しようとする位置に応じて、表示開始
アドレスを各表示アドレス発生回路に設定する。例え
ば、第７図の（イ）の位置に（ニ）の表示を移動する場
合には、（ｂ）点を表示開始アドレスとしてラッチ24に
設定する。また表示メモリ上で、第７図（ニ）以外に記
録されている文字情報を表示する時も、各ラッチに設定
されたレジスタ値の設定値を変えるだけで他は前記同様
である。The display processing circuit 31 reads the data of the display memory 30 during the display period, and then reproduces the RGB, YS, and YM signals. The switch circuit 34 switches the reproduced character information RGB signal and the image RGB signal input to the image RGB input terminal 2 so that the character information RGB signal is output only during the period of FIG. It is displayed in superimposed as shown in FIG. In the above description, the character information is superimposed only at the position shown in FIG. 6, but if the character information is to be displayed at the positions (a), (b) and (c) in FIG.
As described above, after setting the latch 27, the gate signal to be displayed is displayed by the display address generation circuit 22 and the switch circuit.
34 and the latches 24 to 26
(B), (c), and (c) of FIG.
(D) The point is set as a display start address, and the character information displayed in (d) of FIG. 7 is moved and displayed according to the position to be displayed.
At the points (c) and (d), the values of the registers of the latches 24 to 26 are read, and the display start address is set in each display address generating circuit according to the position to be displayed. For example, when the display of (d) is moved to the position of (a) in FIG. 7, the point (b) is set in the latch 24 as the display start address. When displaying character information other than that shown in FIG. 7 (d) on the display memory, the same operation as described above is performed, except that the set value of the register value set in each latch is changed.
次に制御回路33がスイッチ回路34にb0＝０、b1＝１を
記録した後、文字放送の番組をリクエストした時の動作
を説明する。まず、この時の表示画面は第３図のように
縮小された４画面分の文字情報が一度に表示される。こ
れらの動作は前記同様に復号した文字情報を１度バッフ
ァメモリ10に記録後、水平方向の文字情報を１ビットお
きに、垂直方向の文字情報を１ラインおきに表示メモリ
30に記録する。この時スイッチ回路34には、第７図の
（イ）、（ロ）、（ハ）、（ニ）のうち文字情報を表示
する領域のゲート信号のみが出力されている。また表示
していない領域は、ラスター色が表示されている。以上
の動作を４画面分くり返して第３図の画面を完成させ
る。Next, an operation when the control circuit 33 requests the teletext program after recording b 0 = 0 and b 1 = 1 in the switch circuit 34 will be described. First, on the display screen at this time, character information for four screens reduced at a time as shown in FIG. 3 is displayed at a time. In these operations, the character information decoded in the same manner as described above is once recorded in the buffer memory 10, and then the horizontal character information is displayed every other bit and the vertical character information is displayed every other line.
Record at 30. At this time, only the gate signal of the area for displaying the character information among (a), (b), (c), and (d) of FIG. 7 is output to the switch circuit 34. The areas not displayed are displayed in a raster color. The above operation is repeated for four screens to complete the screen shown in FIG.
次に制御回路33がスイッチ回路34にb0＝１、b1＝１を
記録した後、文字放送の番組をリクエストした時の動作
を説明する。この時の表示画面は第８図のように水平方
向248ドット、垂直方向204ラインの文字情報に水平方向
128ドット、垂直方向102ラインの文字情報を重畳して表
示する。これらの動作は前記説明したように、まず文字
放送の番組をリクエストして、表示用メモリ15に復号処
理した文字情報を記録する。表示用メモリ30にも前記同
様に、復号処理した文字情報を記録する。タイミング発
生回路32はスイッチ回路34に、第７図（ニ）に相当する
表示ゲート信号を送出して、表示処理回路15と表示処理
回路31のRGB信号を切換えて、表示部18に出力する。ま
たこ時に縮小画面の表示位置を変化する時は、表示アド
レス発生回路22に送出する表示ゲート信号及びスイッチ
回路34に送出する表示ゲート信号を第７図（イ）、
（ロ）、（ハ）、（ニ）に示す中から１つまたは複数送
出する。また表示内容を別の縮小画面に可変する時は、
表示アドレス発生回路と対になったラッチの内容を可変
することにより表示可能となる。また、縮小画面を複数
画面表示する時は、表示アドレス発生回路19、表示アド
レス発生回路20、表示アドレス発生回路21、表示アドレ
ス発生回路22にそれぞれ、表示ゲート信号を送出した
後、ラッチの設定を行なう。同時にタイミング発生回路
32からスイッチ回路34に複数の縮小画面の表示ゲート信
号を送出して、スイッチ回路34を切換えて表示してい
る。尚、前記説明した表示ゲート信号の切換及びスイッ
チ回路の切換えは、ゲート回路、セレクタ等の組み合せ
で実現可能である。Next, the operation when the control circuit 33 requests the teletext program after recording b 0 = 1 and b 1 = 1 in the switch circuit 34 will be described. At this time, the display screen is composed of character information of 248 dots in the horizontal direction and 204 lines in the vertical direction as shown in FIG.
Character information of 128 dots and 102 lines in the vertical direction is superimposed and displayed. As described above, these operations first request a teletext program and record the decoded text information in the display memory 15. In the same manner as described above, the decoded character information is also recorded in the display memory 30. The timing generation circuit 32 sends a display gate signal corresponding to FIG. 7 (d) to the switch circuit 34, switches the RGB signals of the display processing circuit 15 and the display processing circuit 31, and outputs it to the display unit 18. When the display position of the reduced screen is changed at this time, the display gate signal sent to the display address generation circuit 22 and the display gate signal sent to the switch circuit 34 are changed as shown in FIG.
One or more of the data shown in (b), (c) and (d) are transmitted. Also, when changing the display content to another reduced screen,
The display is enabled by changing the contents of the latch paired with the display address generation circuit. Also, when displaying a plurality of reduced screens, the display gate signal is sent to each of the display address generation circuit 19, the display address generation circuit 20, the display address generation circuit 21, and the display address generation circuit 22, and then the latch setting is performed. Do. Simultaneous timing generation circuit
Display gate signals of a plurality of reduced screens are transmitted from the switch 32 to the switch circuit 34, and the switch circuit 34 is switched and displayed. The switching of the display gate signal and the switching of the switch circuit described above can be realized by a combination of a gate circuit, a selector, and the like.
発明の効果 以上のように本発明は、同期分離回路、抜取り回路、
制御回路、表示メモリ、ラッチ、表示信号発生回路、表
示処理回路、スイッチ回路を設けることにより、文字情
報を縮小処理してスーパーインポーズ表示する場合に、
表示メモリの記録位置を可変しなくても表示位置の移動
ができ、さらに縮小画面を複数番組表示することができ
る。さらに縮小しない文字情報に重畳して任意の位置に
縮小した文字情報を表示することが可能となり、その実
用効果は大なるものがある。Effect of the Invention As described above, the present invention provides a synchronization separation circuit, a sampling circuit,
By providing a control circuit, a display memory, a latch, a display signal generation circuit, a display processing circuit, and a switch circuit, when character information is reduced and superimposed and displayed,
The display position can be moved without changing the recording position of the display memory, and a plurality of reduced screens can be displayed. Further, it is possible to display the reduced character information at an arbitrary position by superimposing the character information on the non-reduced character information.
第１図は本発明の一実施例における文字放送受信装置の
ブロック図、第２図は文字情報の一表示例を示す正面
図、第３図は縮小した文字情報の表示例を示す正面図、
第４図は本発明のスイッチ回路の特性図、第５図は本発
明の水平方向のタイミング図、第６図はスーパーインポ
ーズ表示の例を示す正面図、第７図は本発明の文字情報
の表示位置説明図、第８図は本発明のさらに他の表示例
を示す正面図、第９図は従来例のブロック図である。 ３……同期分離回路、６……抜取り回路、７……フィー
ルドメモリ、23,24,25,26,27……ラッチ、5,19,20,21,2
2……表示アドレス発生回路、32……タイミング発生回
路、33……制御回路、14,30……表示メモリ、15,31……
表示処理回路、34……スイッチ回路。FIG. 1 is a block diagram of a teletext receiving apparatus according to an embodiment of the present invention, FIG. 2 is a front view showing an example of displaying character information, FIG. 3 is a front view showing a display example of reduced character information,
4 is a characteristic diagram of the switch circuit of the present invention, FIG. 5 is a horizontal timing diagram of the present invention, FIG. 6 is a front view showing an example of superimposed display, and FIG. 7 is character information of the present invention. FIG. 8 is a front view showing still another display example of the present invention, and FIG. 9 is a block diagram of a conventional example. 3 ... Sync separation circuit, 6 ... Extraction circuit, 7 ... Field memory, 23,24,25,26,27 ... Latch, 5,19,20,21,2
2 ... Display address generation circuit, 32 ... Timing generation circuit, 33 ... Control circuit, 14,30 ... Display memory, 15,31 ...
Display processing circuit, 34 ... Switch circuit.
フロントページの続き (72)発明者 坂本 賢 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 畝村 豊明 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 近藤 友二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 森居 隆史 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 川上 俊勝 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 石橋 洋一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−82791（ＪＰ，Ａ) 特開 昭63−31384（ＪＰ，Ａ) 特開 昭48−85027（ＪＰ，Ａ)Continued on the front page (72) Inventor Satoshi Sakamoto 1006 Kazuma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. 72) Inventor Yuji Kondo 1006 Kadoma, Kazuma, Osaka Prefecture, Matsushita Electric Industrial Co., Ltd. Toshikatsu Kawakami 1006, Kazuma, Kazuma, Osaka Prefecture, Matsushita Electric Industrial Co., Ltd. (JP, A) JP-A-63-31384 (JP, A) JP-A-48-85027 (JP, A)
Claims (3)
路と、 前記テレビ映像信号に多重された文字信号を抜取る抜取
回路と、 抜取った文字信号を記録するメモリと、 文字信号を復号処理する制御回路と、 前記復号処理された文字情報を記録する第１の表示メモ
リと、 前記復号処理された文字情報が水平方向及び垂直方向に
圧縮して１頁分又は複数頁分記録される第２の表示メモ
リと、 前記第１の表示メモリに記録された文字情報を表示する
ためのタイミング及びアドレス信号を作成する表示アド
レス発生回路により構成された第１の表示信号発生回路
と、 前記第２の表示メモリに圧縮して記録された文字情報を
表示するための複数頁分のタイミング及びアドレス信号
を前記第２の表示メモリのそれぞれの頁に対応して作成
する複数の表示アドレス発生回路により構成された第２
の表示信号発生回路と、 前記第１の表示信号発生回路を構成する表示アドレス発
生回路に対応して配設されたラッチからなり、前記第１
の表示メモリに記録された文字情報のCRT画面上表示開
始位置を示す表示開始アドレスを設定する第１のラッチ
手段と、 前記第２の表示信号発生回路を構成する複数の表示アド
レス発生回路にそれぞれ対応して配設された複数のラッ
チからなり、前記第２の表示メモリに記録された複数頁
分の文字情報の頁に対応してそれぞれのCRT画面上の表
示開始位置を示す表示開始アドレスを設定する複数のラ
ッチからなる第２のラッチ手段と、 前記第１と第２の表示メモリに記録された文字情報をRG
B信号等の表示信号に再生処理する表示処理回路と、 文字情報の表示信号と映像信号の表示信号を切換えるス
イッチ回路を備え、 前記第１の表示信号発生回路は前記第１のラッチ手段に
あらかじめ設定された表示開始アドレスを読み出してか
ら表示アドレス信号を作成し、前記第２の表示信号発生
回路は前記第２のラッチ手段の複数のラッチにあらかじ
め設定された表示開始アドレスのうち所望の表示開始ア
ドレスを読み出して表示開始アドレスを設定してから表
示アドレス信号を作成し、前記スイッチ回路により前記
第１の表示メモリに記録された文字情報の表示信号と映
像信号の表示信号又は前記第２の表示メモリに記録され
た文字情報の表示信号と映像信号の表示信号を切換えて
表示できるようにするとともに、前記第２の表示メモリ
に水平方向及び垂直方向を圧縮して、順次１頁分あるい
は複数の頁分記録された文字情報を表示する際に、前記
第２の表示信号発生回路によって表示位置を変化させる
場合に、前記第２のラッチ手段に設定された表示開始ア
ドレスを変更してそれに応じて表示位置が変更された頁
に対応する文字情報のCRT画面上の表示開始位置を示す
表示開始アドレスを前記第２の表示信号発生回路に設定
してから表示アドレスを作成することにより、前記第２
の表示メモリに記録した単一の頁あるいは複数の頁の頁
中の特定の１頁あるいは複数の頁の情報を前記第２の表
示信号発生回路に設定された表示開始アドレスに対応す
るCRT画面上の表示位置に可変表示することができるよ
うにしたことを特徴とする文字放送受信装置。A synchronizing / separating circuit for synchronizing / separating a television image signal; an extracting circuit for extracting a character signal multiplexed on the television image signal; a memory for recording the extracted character signal; A first display memory for recording the decoded character information, and a first or plural pages in which the decoded character information is compressed in the horizontal and vertical directions and recorded for one or more pages. A second display memory; a first display signal generation circuit including a display address generation circuit for generating a timing and address signal for displaying character information recorded in the first display memory; and the second display memory. A plurality of tables for generating timings and address signals for a plurality of pages for displaying the character information compressed and recorded in the display memory of the second display memory. A second address configured by a second address generation circuit.
A display signal generation circuit, and a latch disposed corresponding to a display address generation circuit constituting the first display signal generation circuit.
A first latch means for setting a display start address indicating a display start position on the CRT screen of the character information recorded in the display memory; and a plurality of display address generation circuits constituting the second display signal generation circuit. A plurality of latches arranged correspondingly, and a display start address indicating a display start position on each CRT screen corresponding to a plurality of pages of character information of a plurality of pages recorded in the second display memory. Second latch means comprising a plurality of latches to be set; and RG converting character information recorded in the first and second display memories.
A display processing circuit for reproducing and processing a display signal such as a B signal; and a switch circuit for switching between a display signal of character information and a display signal of a video signal. The display address signal is created after reading out the set display start address, and the second display signal generation circuit sets a desired display start address among display start addresses preset in a plurality of latches of the second latch means. An address is read out, a display start address is set, a display address signal is created, and a display signal of character information and a display signal of a video signal recorded in the first display memory by the switch circuit or the display signal of the second display. The display signal of the character information and the display signal of the video signal recorded in the memory can be switched and displayed, and the second display memory When compressing the horizontal and vertical directions to sequentially display the character information recorded for one page or a plurality of pages, when the display position is changed by the second display signal generation circuit, the second And the display start address indicating the display start position on the CRT screen of the character information corresponding to the page whose display position has been changed in response to the second display signal generation. By setting the display address after setting the circuit, the second
The information of a specific page or a plurality of pages in a single page or a plurality of pages recorded in the display memory is stored on the CRT screen corresponding to the display start address set in the second display signal generation circuit. A teletext receiving apparatus characterized in that it can be variably displayed at the display position of (1).
を切換えるスイッチ回路に複数の縮小画面用の表示ゲー
ト信号を送出するタイミング発生回路の表示ゲート出力
位置を変化させて前記スイッチ回路を切換えることによ
り、映像信号に文字情報をスーパーインポーズ表示がで
きるようにしたことを特徴とする前記請求項１記載の文
字放送受信装置。2. A switching circuit for switching a display signal of a plurality of reduced screens to a switch circuit for switching a display signal of character information and a display signal of a video signal by changing a display gate output position of a timing generation circuit for switching the switch circuit. 2. The teletext receiving apparatus according to claim 1, wherein the text information can be superimposed and displayed on the video signal.
は複数頁分の文字情報を表示する際に、文字情報の表示
信号と映像信号の表示信号を切換えるスイッチ回路に複
数の縮小画面用の表示ゲート信号を送出するタイミング
発生回路で決定される表示位置に単一あるいは複数頁分
の文字情報を映像信号とスーパーインポーズあるいは第
１の表示メモリに記録された文字情報と多重して表示す
ることを特徴とする前記請求項１記載の文字放送受信装
置。3. A switch circuit for switching between a display signal of a character information and a display signal of a video signal when displaying one or more pages of character information recorded in a second display memory. A single or a plurality of pages of character information are multiplexed with a video signal and superimposed or character information recorded in a first display memory and displayed at a display position determined by a timing generation circuit for transmitting a display gate signal of 2. The teletext receiving apparatus according to claim 1, wherein
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