JP2989222B2 - Picture recorder - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、レーザプリンタやデジタル複写機等の画
像記録装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image recording apparatus such as a laser printer or a digital copier.
レーザプリンタ等の画像記録装置では、画素クロツク
信号（WCLK）に同期した画像信号（VIDEO）に応じてレ
ーザダイオードを点滅制御し、そのレーザダイオードが
発生するレーザビームを主走査して画像形成媒体（一般
にドラム状あるいはベルト状の感光体）を照射すること
によつて画像を形成するようになつている。2. Description of the Related Art In an image recording apparatus such as a laser printer, a laser diode is controlled to blink according to an image signal (VIDEO) synchronized with a pixel clock signal (WCLK), and a laser beam generated by the laser diode is main-scanned to form an image forming medium ( Generally, an image is formed by irradiating a drum-shaped or belt-shaped photosensitive member.
このようなレーザビームによる光走査方式として、レ
ーザダイオードからのレーザ光をポリゴンミラー（回転
多面鏡）によつて回転偏向させて主走査（スキヤン）
し、同時にその主走査方向と直交する方向に画像形成媒
体を回動させて副走査する方式が良く知られている。As an optical scanning method using such a laser beam, a laser beam from a laser diode is rotated and deflected by a polygon mirror (rotating polygon mirror) to perform main scanning (scanning).
At the same time, a method of rotating the image forming medium in a direction orthogonal to the main scanning direction and performing sub-scanning is well known.
その場合、ポリゴンミラーは光束を等角速度的に偏向
させるので、被走査面上での走査速度を一定にするため
に、一般にｆθレンズが用いられている。In this case, since the polygon mirror deflects the light beam at a constant angular velocity, an fθ lens is generally used to keep the scanning speed on the surface to be scanned constant.
しかし、このｆθレンズは特殊なレンズであり、大型
でコストも高いので、近時これを使用しない光走査方式
が提案され実用化されている（例えば、特開昭62−3276
8号公報参照）。However, since this fθ lens is a special lens, large in size and high in cost, an optical scanning method not using it has recently been proposed and put into practical use (for example, Japanese Patent Application Laid-Open No. Sho 62-3276).
No. 8).
そのようなｆθレンズを用いない光走査方式によれ
ば、レーザビームによる被走査面上の走査速度は一定に
ならないから、画像走査用の画素クロツクの周波数fkが
一定だと書き込まれた画像に歪が生じてしまう。According to such an optical scanning method that does not use an fθ lens, the scanning speed of the surface to be scanned by the laser beam is not constant, so that if the frequency fk of the pixel clock for image scanning is constant, the written image may be distorted. Will occur.
そのため、被走査面上の走査速度の変化に応じて画素
クロツクの周波数fkを変化させる必要がある。すなわ
ち、走査速度が大きいところではそれに応じて画素クロ
ツクの周波数fkを高くし、走査速度の小さいところでは
その周波数fkを低くしなければならない。Therefore, it is necessary to change the frequency fk of the pixel clock according to the change in the scanning speed on the surface to be scanned. That is, when the scanning speed is high, the frequency fk of the pixel clock must be increased accordingly, and when the scanning speed is low, the frequency fk must be lowered.
ところで、画素クロツクの周波数fkは１画素の情報書
込みに割り当てられる時間Ｔの逆数であるから、この周
波数fkが変化することは時間Ｔが変化することに対応す
る。By the way, since the frequency fk of the pixel clock is the reciprocal of the time T allocated to the writing of information of one pixel, a change in the frequency fk corresponds to a change in the time T.
したがつて、レーザビームの照射光量が一定であると
すれば、走査速度の大きい（時間Ｔが短い）ところと走
査速度が小さい（時間Ｔが長い）ところでは、１画素あ
たりの露光量に差異が生じることになり、走査速度の変
化に応じて画像濃度が変化してしまうことになる。Therefore, if the irradiation light amount of the laser beam is constant, there is a difference in the exposure amount per pixel between a position where the scanning speed is high (time T is short) and a position where the scanning speed is low (time T is long). And the image density changes in accordance with the change in the scanning speed.
そこで、このような濃度変化が発生しないように、画
素クロツクの周波数変化に応じて、光源であるレーザダ
イオードのドライブ電流を変化させてその発光量（発光
パワー）を変化させるようにしている。Therefore, in order to prevent such a density change from occurring, the drive current of the laser diode as the light source is changed according to the frequency change of the pixel clock to change the light emission amount (light emission power).
ところで、このような画像記録装置においては、１主
走査期間において次のような意味を持つたタイミング信
号が必要になる。By the way, in such an image recording apparatus, a timing signal having the following meaning is required in one main scanning period.
＊PCDA……感光体の有効印字領域の走査期間 ＊CURV……画素クロツク周波数の変調領域及びレーザダ
イオード発光パワー変調領域の走査期間 ＊LSYNC …印字データ処理部に対するVIDEO信号送出用
同期タイミング ＊LGATE …主走査方向の印字領域の走査期間 ＊SYNC1 …ポリゴンミラーのエツジ走査タイミング ＊SYNC0 …同期信号のためのレーザダイオード発光タイ
ミング これらのタイミング信号を発生させるために、従来は
例えば第27図に示すような回路が使用されている。* PCDA: Scanning period of effective print area of photoconductor * CURV: Scanning period of pixel clock frequency modulation area and laser diode light emission power modulation area * LSYNC: Synchronization timing for sending VIDEO signal to print data processing unit * LGATE: Scanning period of print area in main scanning direction * SYNC1 ... edge scanning timing of polygon mirror * SYNC0 ... Laser diode emission timing for synchronization signal In order to generate these timing signals, conventionally, for example, as shown in FIG. Circuit is used.
この回路は、基準クロツク発振回路70が発生する基準
クロツクSCLKを、同期信号であるビームデイテクト信号
DETPの入力でリセツトされてカウントする１個のカウン
タを用い、そのカウント出力をデコーダ群72に入力させ
てその各デコーダによつて、それぞれ固定されたカウン
ト値でデコードして、第28図に示すような各タイミング
信号（PCDE,CURV,LSYNC,LGATE,SYNC1,SYNC0）を発生さ
せるようになつている。This circuit converts the reference clock SCLK generated by the reference clock oscillation circuit 70 into a beam detect signal, which is a synchronization signal.
Using one counter which is reset at the input of DETP and counts, the count output is input to a decoder group 72, and each decoder decodes the count output with a fixed count value, as shown in FIG. Such timing signals (PCDE, CURV, LSYNC, LGATE, SYNC1, SYNC0) are generated.
しかしながら、このような従来の主走査用タイミング
信号発生回路によつて発生される各タイミング信号の関
係、すなわち第28図に示す各期間T1〜T9は一定であつ
た。However, the relationship between the timing signal by connexion occur such conventional main scanning timing signal generating circuit, i.e. the periods T 1 through T 9 shown in FIG. 28 was found to be constant.
そのため、１台の画像記録装置で異なる解像度や画像
記録速度を実現しようとしたり、あるいは主走査方向の
印字領域をページ単位で変化させようとする場合などに
は、デコーダ回路を多数設けなければならず、ある場合
にはカウンタの段数も冗長になり、回路規模が大きくな
つてコスト高になつてしまうという問題があつた。Therefore, in order to realize different resolutions and image recording speeds with one image recording apparatus, or to change the printing area in the main scanning direction in page units, a large number of decoder circuits must be provided. However, in some cases, the number of stages of the counter becomes redundant, and there is a problem that the circuit scale becomes large and the cost increases.
また、このような光走査方式を採用した従来の画像記
録装置では、上述のようにレーザダイオードの発光量を
変化させるための光量変調データ及び画素クロツクの周
波数を変化させるための周波数変調データはいずれも固
定値、例えばICの入力端のプルアツプ又はプルダウンや
ROM内のデータとして記憶されていた。Further, in the conventional image recording apparatus adopting such an optical scanning method, as described above, both the light quantity modulation data for changing the light emission amount of the laser diode and the frequency modulation data for changing the frequency of the pixel clock are used. Is also a fixed value, for example, pull-up or pull-down
It was stored as data in ROM.
そのため、複数の特性で光量変調を行ないたい場合
（例えば、画素密度を変更したい場合，感体の感度ある
いは画像濃度により光量特性を変更したい場合等）、及
び複数の特性で周波数変調を行ないたい場合（画素密度
を変更したい場合等）には、ICの入力端の状態を変えた
り、ROMを交換したりしなければならず、変更が面倒で
ありコストアツプにもつながつていた。Therefore, when it is desired to perform light quantity modulation with a plurality of characteristics (for example, when it is desired to change the pixel density, when it is desired to change the light quantity characteristic depending on the sensitivity of the photosensitive body or the image density), and when it is desired to perform frequency modulation with a plurality of characteristics. In order to change the pixel density (for example, to change the pixel density), it was necessary to change the state of the input terminal of the IC or replace the ROM, which was troublesome and costly.
この発明は上記の点に鑑みてなされたものであり、上
述のような画像記録装置において、レーザビームの主走
査に必要な各タイミング信号の１主走査期間内での発生
タイミングを、簡単な回路構成で自由に設定できるよう
にし、それによつてさまざまな解像度や画像形成速度、
あるいは主走査方向の印字領域に対応できるようにする
ことを第１の目的とする。The present invention has been made in view of the above points, and in the above-described image recording apparatus, the generation timing of each timing signal required for main scanning of a laser beam within one main scanning period can be determined by a simple circuit. It can be set freely in the configuration, so that various resolutions, image formation speeds,
Alternatively, a first object is to be able to correspond to a print area in the main scanning direction.
また、光量変調データあるいは周波数変調データを容
易に変更できるようにし、レーザビームによる画像形成
媒体の主走査時におけるレーザダイオードの光量分布及
び画素クロツク信号の周波数分布を任意に制御できるよ
うにすることを第２の目的とする。Further, it is desired that the light amount modulation data or the frequency modulation data can be easily changed, and the light amount distribution of the laser diode and the frequency distribution of the pixel clock signal can be arbitrarily controlled during the main scanning of the image forming medium by the laser beam. This is the second purpose.
この発明は、画素クロツク信号に同期した画像信号に
応じてレーザダイオードを点滅制御し、そのレーザダイ
オードが発生するレーザビームを主走査して画像形成媒
体を照射することによつて画像を形成する画像記録装置
において、上記の目的を達成するため、 請求項１記載の発明では、主走査制御データを格納す
るRAMをアクセスするアドレスデータを発生するアドレ
スカウンタと、そのアドレスデータによつてRAMから読
み出されるデータをレーザビームの主走査開始前の所定
タイミングでラツチするデータレジスタと、このデータ
レジスタにラツチされたデータの一部を初期値としてロ
ードしてダウンカウントするダウンカウンタと、データ
レジスタにラツチされたデータの他の一部によつて上記
ダウンカウンタに供給するクロツクをプリスケールする
プリスケーラと、上記ダウンカウンタがカウントオーバ
した時に発生する信号をクロツクとして動作するシーケ
ンサとを有し、 このシーケンサから上記RAM内の主走査制御データに
従つたタイミングで主走査期間内に必要な各タイミング
信号を発生する主走査コントローラを設けたものであ
る。According to the present invention, an image for forming an image by irradiating an image forming medium by main-scanning a laser beam generated by the laser diode in accordance with an image signal synchronized with a pixel clock signal, and irradiating a laser beam generated by the laser diode. In the printing apparatus, in order to achieve the above object, according to the first aspect of the present invention, an address counter for generating address data for accessing a RAM for storing main scanning control data is read from the RAM using the address data. A data register that latches data at a predetermined timing before the start of the main scanning of the laser beam, a down counter that loads a part of the data latched into the data register as an initial value and counts down, and a latch that latches the data register. Preset the clock supplied to the down counter by another part of the data. It has a prescaler for scaling and a sequencer that operates as a clock with a signal generated when the down counter counts over, and a sequencer which is necessary within the main scanning period at a timing according to the main scanning control data in the RAM from the sequencer. A main scanning controller for generating each timing signal is provided.
請求項２記載の発明では、レーザダイオードの発光量
を変化させる変化量と方向とインターバルを含む光量変
調データを格納するRAMと、 そのRAMのアドレスデータを発生するアドレスカウン
タと、そのアドレスデータによつて上記RAMから読み出
される光量変調データをレーザビームの主走査開始前の
所定タイミングでラツチするデータレジスタと、このデ
ータレジスタにラツチされた光量変調データのインター
バル成分をロードして主走査制御クロツクでダウンカウ
ントするダウンカウンタと、このダウンカウンタがカウ
ントオーバした時に上記データレジスタにラツチされて
いる光量変調データの変化量成分の値だけその変化方向
に応じて出力をアツプあるいはダウンするアツプダウン
カウンタとからなる光量変調器と、 上記アツプダウンカウンタにセツトする初期値を記憶
するレジスタと、上記アツプダウンカウンタの出力を入
力とするD/Aコンバータと、このD/Aコンバータの出力に
応じて前記レーザダイオードのドライブ電流を制御する
回路とを設け、 上記RAMに格納された光量変調データに従つて、各主
走査毎にレーザダイオードの光量分布を制御するように
したものである。According to the second aspect of the present invention, a RAM for storing light amount modulation data including a change amount, a direction, and an interval for changing a light emission amount of a laser diode, an address counter for generating address data of the RAM, A data register for latching the light quantity modulation data read from the RAM at a predetermined timing before the start of the main scanning of the laser beam, and an interval component of the latched light quantity modulation data is loaded into the data register and down-loaded by the main scanning control clock. A down counter for counting, and an up-down counter for increasing or decreasing the output by the value of the change amount component of the light quantity modulation data latched in the data register when the down counter counts over according to the change direction. Light intensity modulator and above down A register for storing an initial value to be set in the counter, a D / A converter receiving the output of the up / down counter, and a circuit for controlling the drive current of the laser diode in accordance with the output of the D / A converter. The light amount distribution of the laser diode is controlled for each main scan in accordance with the light amount modulation data stored in the RAM.
請求項３記載の発明では、画素クロツク信号を発生さ
せるための基準信号の周波数を変化させる変化量と方向
とインターバルを含む周波数変調データを格納するRAM
と、 そのRAMのアドレスデータを発生するアドレスカウン
タと、そのアドレスデータによつて上記RAMから読み出
される周波数変調データをレーザビームの主走査開始前
の所定タイミングでラツチするデータレジスタと、この
データレジスタにラツチされた周波数変調データのイン
ターバル成分をロードして上記基準信号でダウンカウン
トするダウンカウンタと、このダウンカウンタがカウン
トオーバした時に上記データレジスタにラツチされてい
る周波数変調データの変化量成分の値だけその変化方向
に応じて出力をアツプあるいはダウンするアツプダウン
カウンタとからなる周波数変調器と、 上記アツプダウンカウンタにセツトする初期値を記憶
するレジスタと、上記アツプダウンカウンタの出力に応
じた周波数で上記基準信号を発生する分周器とを設け、 上記RAMに格納された周波数変調データに従つて、各
主走査毎に画素クロツク信号の周波数分布を制御するよ
うにしたものである。According to the third aspect of the present invention, a RAM for storing frequency modulation data including a change amount, a direction, and an interval for changing the frequency of a reference signal for generating a pixel clock signal.
An address counter for generating address data of the RAM, a data register for latching frequency modulation data read from the RAM at the predetermined timing before the start of the main scanning of the laser beam by the address data, and a data register. A down counter that loads an interval component of the latched frequency modulation data and counts down with the reference signal; and a value of a change amount component of the frequency modulation data latched in the data register when the down counter counts over. A frequency modulator comprising an up / down counter for increasing or decreasing the output in accordance with the direction of change, a register for storing an initial value to be set in the up / down counter, and a frequency modulator corresponding to the output of the up / down counter. Generate a reference signal A divider is provided, in which so as to control the frequency distribution of the sub connexion, pixel clock signals for each main scan in the frequency modulation data stored in the RAM.
さらに請求項４記載の発明は、上記請求項３記載の画
像形成装置において、電圧制御発振器と、この電圧制御
発振器の発振出力を分周する分周器と、この分周器の出
力信号と上記基準信号とを入力する位相比較器とを有
し、この位相比較器の出力をローパスフイルタを通して
上記電圧制御発振器に入力させるように構成したフエー
ズ・ロツクド・ループ（PLL）回路を設け、その電圧制
御発振器の発振出力を画素クロツク信号とするようにし
たものである。According to a fourth aspect of the present invention, in the image forming apparatus according to the third aspect, a voltage controlled oscillator, a frequency divider for dividing the oscillation output of the voltage controlled oscillator, an output signal of the frequency divider, A phase comparator for inputting a reference signal, and a phase locked loop (PLL) circuit configured to input the output of the phase comparator to the voltage-controlled oscillator through a low-pass filter. The oscillation output of the oscillator is used as a pixel clock signal.
請求項１記載の画像記録装置では、CPUが任意に設定
できるRAMに格納された主走査制御データに従うタイミ
ングで、主走査コントローラが主走査期間内に必要な各
タイミング信号をシーケンサから発生する。In the image recording apparatus according to the first aspect, the main scanning controller generates each necessary timing signal within the main scanning period from the sequencer at a timing according to the main scanning control data stored in the RAM which can be arbitrarily set by the CPU.
したがつて、解像度や画像形成速度あるいは主走査方
向の印字領域等の選択指定に応じて、異なる主走査デー
タをRAMに格納することによつて、同じ主走査コントロ
ーラから第28図に示した期間T1〜T9がそれぞれ異なる各
タイミング信号を発生させることができる。Therefore, different main scan data is stored in the RAM in accordance with the selection designation of the resolution, the image forming speed, the print area in the main scan direction, and the like, so that the same main scan controller performs the period shown in FIG. T 1 to T 9 can generate different timing signals.
請求項２及び３記載の画像記録装置では、それぞれCP
Uが任意に設定できるRAMに格納した光量変調データ又は
周期数変調データに基づいて、それぞれレーザビームの
各主走毎に各変調領域内でのレーザダイオードの光量分
布又は画素クロツク信号の周波数分布を制御することが
できるので、同一の光量変調装置で複数の光量変調特性
を実現することができ、周波数変調特性の変更も容易で
ある。In the image recording apparatus according to claims 2 and 3, the CP
Based on the light amount modulation data or the cycle number modulation data stored in the RAM that can be arbitrarily set by U, the light amount distribution of the laser diode or the frequency distribution of the pixel clock signal in each modulation region is calculated for each main run of the laser beam. Since control can be performed, a plurality of light intensity modulation characteristics can be realized by the same light intensity modulation device, and the frequency modulation characteristics can be easily changed.
また、請求項４記載の画像記録装置は、PLL回路を設
けてその電圧制御発振器の発振出力を画素クロツク信号
とすることにより、上述のように周波数分布が制御され
る基準信号をてい倍した周波数分布の画素クロツク信号
が得られるので、画素密度や光学装置の種類によらず同
一の画素クロツク作成回路を使用することができる。In the image recording apparatus according to the present invention, a PLL circuit is provided and the oscillation output of the voltage-controlled oscillator is used as a pixel clock signal, so that the frequency obtained by multiplying the reference signal whose frequency distribution is controlled as described above is doubled. Since a pixel clock signal having a distribution is obtained, the same pixel clock generation circuit can be used regardless of the pixel density or the type of optical device.
以下、この発明の実施例を図面によつて具体的に説明
する。Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings.
レーザプリンタの概要 第２図はこの発明を適用した画像記録装置、すなわち
この発明の一実施例であるレーザプリンタの機構部の概
略構成図である。Outline of Laser Printer FIG. 2 is a schematic configuration diagram of an image recording apparatus to which the present invention is applied, that is, a mechanism of a laser printer according to an embodiment of the present invention.
このレーザプリンタ１は、オプシヨンの大量給紙台12
上に載置されてシステム構成されている。This laser printer 1 is equipped with an optional large-volume paper feeding table 12.
The system is configured by being placed on the top.
そして、プリントスタートにより、画像形成媒体であ
るドラム状の感光体２が図示しないメインモータによつ
て矢示方向（副走査方向）に回転され、メインチヤージ
ヤ３によつて一様に負帯電された表面にレーザ走査ユニ
ツト４により画像信号に応じて点滅制御されるレーザ光
をドラム軸方向に主走査しながら照射して露光し、静電
潜像を形成する。When the printing is started, the drum-shaped photosensitive member 2 as an image forming medium is rotated in a direction indicated by an arrow (sub-scanning direction) by a main motor (not shown), and is uniformly negatively charged by a main charger 3. The surface is irradiated with a laser beam which is controlled to blink by a laser scanning unit 4 in accordance with an image signal while being main-scanned in the drum axis direction, and is exposed to form an electrostatic latent image.
さらに、この静電潜像の露光により負帯電の電荷が消
滅または低減した領域に現像装置５によつてトナーを付
与することにより、感光体２の表面にトナー像（可視像
化）が形成され、レジストローラ対７により所定タイミ
ングで送られてくる転写紙（記録紙）上に転写／除電チ
ヤージヤ６によつて転写する。Further, a toner image (visible image) is formed on the surface of the photoreceptor 2 by applying toner by using the developing device 5 to a region where the negatively charged electric charge disappears or is reduced by the exposure of the electrostatic latent image. Then, the image is transferred onto transfer paper (recording paper) sent at a predetermined timing by a pair of registration rollers 7 by a transfer / discharge charger 6.
その転写紙を感光体２から分離して、定着器８を通し
て加熱しながら加圧してトナー像を定着した後、矢示Ａ
方向（機外）へ排紙するか、あるいは排紙用搬送路９を
通して排紙トレイ10上へ排紙する。The transfer paper is separated from the photoreceptor 2 and is heated and pressed through a fixing unit 8 to fix the toner image.
The paper is discharged in the direction (outside the machine) or discharged onto the paper discharge tray 10 through the paper discharge path 9.
なお、転写紙は給紙トレイ11又は大量給紙台12のいず
れか選択されたものから１枚ずつ繰り出され、先端がレ
ジストローラ対７に挟持された位置で一旦待機した後、
所定のタイミングでレジストローラ対７が再駆動するこ
とにより転写位置である感光体１の転写／除電チヤージ
ヤ６と対向する位置へ送り込まれる。The transfer paper is fed out one by one from a selected one of the paper feed tray 11 and the large-volume paper feed table 12, and after temporarily waiting at a position where the leading end is sandwiched by the registration roller pair 7,
When the registration roller pair 7 is driven again at a predetermined timing, the photoconductor 1 is fed to a position facing the transfer / discharge charger 6 of the photoconductor 1, which is a transfer position.
このレーザプリンタ１の上部には、このレーザプリン
タ全体を制御する後述するデータコントローラ13及び機
器コントローラ14の各基板が収納されている。Above the laser printer 1, substrates for a data controller 13 and a device controller 14, which will be described later, which control the entire laser printer, are housed.
レーザ走査ユニツト 第３図及び第４図は、それぞれ前述したレーザ走査ユ
ニツト４の平面図及び要部斜視図である。Laser Scanning Unit FIGS. 3 and 4 are a plan view and a perspective view, respectively, of the laser scanning unit 4 described above.
このレーザ走査ユニツト４は、第３図に示すケース10
0の側面に取付けたレーザダイオード（ID）ユニツト101
と、底面中央付近に取付けた第１シリンドリカルレンズ
102,第１ミラー103,スフエリカルレンズ104と、底面後
部に取付けたポリゴンモータ105によつて矢示方向に定
速回転されるポリゴンミラー（回転多面鏡）106と、前
側に取付けた第２ミラー107と、底面側部に取付けた第
３ミラー110と、側面に取付けたフオトセンサによる周
期検知センサ111とを備えている。This laser scanning unit 4 is a case 10 shown in FIG.
Laser diode (ID) unit 101 mounted on the side of 0
And the first cylindrical lens attached near the bottom center
102, a first mirror 103, a spherical lens 104, a polygon mirror (rotating polygon mirror) 106 which is rotated at a constant speed in a direction indicated by an arrow by a polygon motor 105 mounted on the rear portion of the bottom surface, and a second mirror mounted on the front side. It includes a mirror 107, a third mirror 110 attached to the bottom side, and a period detection sensor 111 using a photo sensor attached to the side.
そのLDユニツト101は、内部に後述するレーザダイオ
ードと、そのレーザダイオードから射出する発散性光束
を平行光束化するコリメートレンズと、このコリメート
レンズを通過したレーザ光の光束形状を走査方向に長く
副走査方向に短い形状に整形するアパーチヤ部材とが一
体的に組込まれると共に、レーザダイオードの出力を制
御する自動出力制御（APC）回路の一部を形成したプリ
ント基板114を備えている。The LD unit 101 includes a laser diode, which will be described later, a collimating lens that converts a divergent light beam emitted from the laser diode into a parallel light beam, and a sub-scanning unit that scans the light beam shape of the laser light passing through the collimating lens in the scanning direction. An aperture member for shaping the laser diode into a short shape in the direction is integrally incorporated, and a printed circuit board 114 forming a part of an automatic output control (APC) circuit for controlling the output of the laser diode is provided.
なお、このLDユニツト101のレーザダイオードには、
それから後方に射出されるレーザ光を受光するモニタ用
フオトダイオードが一体的に組込まれている。In addition, the laser diode of this LD unit 101 includes:
Then, a monitoring photodiode for receiving the laser beam emitted backward is integrally incorporated.
また、第１シリンドリカルレンズ102は、LDユニツト1
01から射出されたレーザ光を、第４図に破線で示す感光
体２上において副走査方向に整形させる機能を果す。Also, the first cylindrical lens 102 is an LD unit 1
The laser beam emitted from 01 is shaped in the sub-scanning direction on the photosensitive member 2 indicated by a broken line in FIG.
スフエリカルレンズ104は、第１ミラー103で反射され
たレーザ光を絞り込んで、レーザビームとなして更に斜
め上方へ約５゜屈折させてポリゴンミラー106のミラー
面106aに入射させる。The spherical lens 104 narrows down the laser light reflected by the first mirror 103, turns it into a laser beam, refracts the laser light obliquely upward by about 5 °, and makes it incident on the mirror surface 106a of the polygon mirror 106.
ポリゴンミラー106は、各ミラー面106aを湾曲させて
形成したアールポリゴンミラーを使用して、従来第２ミ
ラー107との間に配置されているｆθレンズを使用しな
いポストオブジエクト型光偏向器（光ビームを集光光束
とした後に偏向器を配置する型式の光偏向器）としてい
る。The polygon mirror 106 uses a round polygon mirror formed by curving each mirror surface 106a, and uses a post-object type optical deflector (optical device) that does not use an fθ lens conventionally disposed between the second mirror 107 and the second mirror 107. An optical deflector of a type in which a deflector is arranged after a beam is converted into a condensed light beam.
そのポリゴンミラー106は、モータ105によつて定速回
転されて照射光を反射する。The polygon mirror 106 is rotated at a constant speed by a motor 105 to reflect the irradiation light.
その回転により、照射光を反射するミラー面106aの照
射光に対する角度が次第に大きくなり、図示の例では36
0゜/6回転する毎に照射光に対面するミラー面106aが更
新されて、ポリゴンミラー106の反射光は繰り返し振ら
れる。Due to the rotation, the angle of the mirror surface 106a that reflects the irradiation light with respect to the irradiation light gradually increases.
The mirror surface 106a facing the irradiation light is updated each time the rotation rotates by 0 ゜ / 6, and the light reflected by the polygon mirror 106 is repeatedly shaken.
第２ミラー107は、ポリゴンミラー106で反射されたレ
ーザビーム（走査ビーム）を感光体２に向けて反射す
る。The second mirror 107 reflects the laser beam (scanning beam) reflected by the polygon mirror 106 toward the photoconductor 2.
さらに、第３ミラー110はポリゴンミラー106で反射さ
れたレーザビームによる感光体２上の走査領域外に配置
され、入射されたレーザビームを同期検知センサ111に
向けて反射する。Further, the third mirror 110 is disposed outside the scanning area on the photoconductor 2 by the laser beam reflected by the polygon mirror 106, and reflects the incident laser beam toward the synchronization detection sensor 111.
112は、この同期検知センサ111によつて検知されるビ
ームデイテクト信号（DETP）を後述する機器コントロー
ラ14へ導くための接続ケーブルである。Reference numeral 112 denotes a connection cable for guiding a beam detect signal (DETP) detected by the synchronization detection sensor 111 to a device controller 14 described later.
このレーザ走査ユニツト４によれば、LDユニツト101
のレーザダイオードからのレーザ光が、内部のコリメー
トレンズで平行光束化されてアパーチヤ部材で整形され
て射出される。According to the laser scanning unit 4, the LD unit 101
Is collimated by an internal collimating lens, shaped by an aperture member, and emitted.
そのレーザ光は、第１シリンドリカルレンズ102を通
過して第１ミラー103で反射され、スフエリカルレンズ1
04で集光されると共に上方に屈折されて、ポリゴンミラ
ー106のミラー面106aに入射される。The laser light passes through the first cylindrical lens 102, is reflected by the first mirror 103, and is
The light is condensed at 04 and refracted upward, and is incident on the mirror surface 106a of the polygon mirror 106.
そして、このポリゴンミラー106のミラー面106aで反
射されたレーザビームは、更に第２ミラー107で反射さ
れて第２シリンドリカルレンズ108を介して感光体２上
に照射される。Then, the laser beam reflected by the mirror surface 106a of the polygon mirror 106 is further reflected by the second mirror 107 and irradiated on the photoreceptor 2 via the second cylindrical lens 108.
このとき、ポリゴンミラー106の矢示方向への回転に
よつて、レーザビームは第４図に示す感光体２上を矢示
Ｂ方向に走査（主走査又はライン走査）する走査ビーム
となり、この走査ビームによる感光体２上の主走査がポ
リゴンミラー106の各ミラー面106a毎に繰返される。At this time, by the rotation of the polygon mirror 106 in the direction indicated by the arrow, the laser beam becomes a scanning beam for scanning (main scanning or line scanning) the photosensitive member 2 in the direction indicated by the arrow B shown in FIG. The main scanning on the photoconductor 2 by the beam is repeated for each mirror surface 106a of the polygon mirror 106.
同時に、感光体２が前述したように主走査方向と直交
する方向（副走査方向）に回転し、さらにこの走査の間
LDユニツト101のレーザダイオードを画像信号に応じてO
N（通電）/OFF（非通電）させて点滅制御し、一様に負
帯電された感光体２の表面を微小ドツト単位で選択的に
除電することによつて、感光体２上に書込み画像に応じ
た静電潜像が形成される。At the same time, the photosensitive member 2 rotates in the direction (sub-scanning direction) perpendicular to the main scanning direction as described above, and during this scanning,
Set the laser diode of the LD unit 101 to O according to the image signal.
N (conducting) / OFF (non-conducting) is controlled to blink, and the surface of the uniformly negatively charged photoreceptor 2 is selectively discharged in units of minute dots to thereby write an image on the photoreceptor 2. An electrostatic latent image corresponding to the image is formed.
また、ポリゴンミラー106で反射された走査ビーム
（レーザビーム）は、感光体２上を走査する前及び主走
査の区切り（ミラー面106aの切り換わり：ラインの切り
換わり）に相当する時期に第３ミラー110に入射され、
その反射ビームが同期検知センサ111に入射して検知さ
れる。Further, the scanning beam (laser beam) reflected by the polygon mirror 106 becomes the third beam before scanning on the photosensitive member 2 and at the time corresponding to the break of main scanning (switching of the mirror surface 106a: switching of line). Incident on the mirror 110,
The reflected beam enters the synchronous detection sensor 111 and is detected.
それによつて、この同期検知センサ111からビームデ
イテクト信号（DETP）が出力され、それが後述する機器
コントローラ14に入力して、レーザビームによる走査開
始タイミング等の制御がなされる。As a result, a beam detect signal (DETP) is output from the synchronization detection sensor 111, and is input to a device controller 14 to be described later to control the timing of starting scanning with a laser beam.
制御系の概要 第５図は、このレーザプリンタの制御系の構成の概要
を示すブロツク図である。Outline of Control System FIG. 5 is a block diagram showing an outline of the configuration of the control system of the laser printer.
このレーザプリンタ１の制御部（コントローラ）は、
データコントローラ13と機器コントローラ14によつて構
成されている。The control unit (controller) of the laser printer 1
It is composed of a data controller 13 and a device controller 14.
データコントローラ13は、操作パネル15からの入力情
報を処理したり、操作パネル15の図示しない表示器に対
する表示制御等を司る。The data controller 13 processes input information from the operation panel 15, controls display on the display (not shown) of the operation panel 15, and the like.
また、ワードプロセツサ，パーソナルコンピユータ，
オフイスコンピユータ，データプロセツサ，ワークステ
ーシヨン，画像編集処理装置等のホストコンピユータ16
からの画像データを受信して、必要に応じて機器コント
ローラ14に転送したりする。Word processors, personal computers,
Host computers 16 such as office computers, data processors, workstations, and image editing processors
, And transfers the image data to the device controller 14 as necessary.
機器コントローラ14には、後述するLDドライバ60と前
述したフオトセンサによる同期検知センサ111の他に、
各種のセンサ，スイツチ，モータ，クラツチ等多数の入
出力手段が接続されている。The device controller 14 includes, in addition to the LD driver 60 described below and the synchronization detection sensor 111 using the photo sensor described above,
Many input / output means such as various sensors, switches, motors and clutches are connected.
この機器コントローラ14は、データコントローラ13が
指定するプリントサイクルを実行するために、各センサ
やスイツチからの検出信号を参照しつつ、第２図に示し
たレーザプリンタ１のプリントエンジンを構成する各機
構要素及び大量供給台12をシーケンス制御する。The device controller 14 refers to detection signals from the respective sensors and switches to execute the print cycle specified by the data controller 13, and performs various functions constituting the print engine of the laser printer 1 shown in FIG. The elements and the mass supply table 12 are sequenced.
さらに、オプシヨンのソータ17,両面ユニツト18,メイ
ルボツクス19などが連結されている場合には、それらの
制御も司る。Further, when an option sorter 17, a double-sided unit 18, a mail box 19, and the like are connected, they also control them.
《機器コントローラの詳細》 第６図は、機器コントローラ14の内部構成を示すブロ
ツク図である。<< Details of Device Controller >> FIG. 6 is a block diagram showing the internal configuration of the device controller 14.
この機器コントローラ14の主体は、レーザプリンタ１
のプリントエンジンの機構要素を所定のタイミングで付
勢／消勢して所定サイズ及び濃度の画像を転写紙に記録
するプリントサイクルを実行するように設計されたLSI
（大規模集積回路）21である。The main part of this device controller 14 is the laser printer 1
An LSI designed to execute a print cycle in which a mechanical element of a print engine is energized / deactivated at a predetermined timing to record an image of a predetermined size and density on a transfer paper.
(Large-scale integrated circuit) 21.
このLSI21には、データコントローラ13及び大量給紙
台12等のオプシヨンユニツトをそれぞれ接続するインタ
フエース用バツフア22,23と、水晶振動子を用いて一定
周波数のクロツク信号OSCを発生する発振器24と、各モ
ータを接続するモータドライバ25と、各クラツチと接続
するクラツチドライバ26と、高圧電源等と接続する出力
バツフア27と、LDドライバ60と接続する電圧／電流変換
回路28と、同期検知センサ111を含む各センサ及びスイ
ツチ等を接続する入力バツフア29が接続されている。The LSI 21 includes interface buffers 22 and 23 for connecting option units such as a data controller 13 and a large-volume paper feed table 12 respectively, an oscillator 24 for generating a clock signal OSC of a constant frequency using a crystal oscillator, and A motor driver 25 for connecting each motor, a clutch driver 26 for connecting to each clutch, an output buffer 27 for connecting to a high-voltage power supply or the like, a voltage / current conversion circuit 28 for connecting to an LD driver 60, and a synchronous detection sensor 111 An input buffer 29 for connecting each sensor including the switch and the like is connected.
さらに、このLSI21には各種のレーザ走査ユニツトに
適応させるための光走査特性補償用データ及びその他の
データを格納したROM30と、装着したレーザ走査ユニツ
トに対応する光走査特性補償用データやその他のデータ
を指定するためのデイツプスイツチ31と、データコント
ローラ13から指示されたプリント枚数等のプリント条件
データを格納するためのEEPROM（不揮発性メモリ）32と
が接続されている。Further, the LSI 21 stores ROM 30 for storing optical scanning characteristic compensation data and other data for adapting to various laser scanning units, and optical scanning characteristic compensation data and other data corresponding to the mounted laser scanning unit. And a EEPROM (non-volatile memory) 32 for storing print condition data such as the number of prints specified by the data controller 13.
ここで、デイツプスイツチ31及びROM30に格納されて
いるデータについて、第７図及び第８図を参照して具体
的に説明する。Here, the data stored in the date switch 31 and the ROM 30 will be specifically described with reference to FIG. 7 and FIG.
デイツプスイツチ31は、例えば第７図に示すように８
連（８個）のスイツチからなるものを使用し、それらを
２個ずづの２グループと４個の１グループとに分ける。For example, as shown in FIG.
A switch consisting of a series (eight) switches is used, and they are divided into two groups of two switches and one group of four switches.
そして、スイツチSW1及びSW2のグループが画素密度選
択スイツチ、スイツチSW3及びSW4のグループが光学系選
択スイツチ、スイツチSW5〜SW8のグループが横レジスト
調整スイツチとしてそれぞれ機能する。The group of switches SW1 and SW2 functions as a pixel density selection switch, the group of switches SW3 and SW4 functions as an optical system selection switch, and the group of switches SW5 to SW8 functions as a horizontal registration adjustment switch.
これらの各グループにおける各スイツチの１（ON）/0
（OFF）の組み合わせにより、次のような選択ができ
る。1 (ON) / 0 of each switch in each of these groups
The following selections can be made by the combination of (OFF).
〈画素密度選択スイツチ〉 SW1 SW2 ０ ０ 240DPI ０ １ 300DPI １ ０ 400DPI １ １ 480DPI （DPI:ドツト／インチ） 〈光学系選択スイツチ〉 SW3 SW4 ０ ０ 曲面回転多面鏡 ０ １ 回転偏向器＋平担化レンズ １ １ カルバノミラー １ １ 回転偏向器＋ｆθレンズ ここで、回転偏向器は回転多面鏡あるいはホログラム
スキヤナである。<Pixel density selection switch> SW1 SW2 0 0 240 DPI 0 1 300 DPI 1 0 400 DPI 1 1 480 DPI (DPI: dots / inch) <Optical system selection switch> SW3 SW4 0 0 Curved rotating polygon mirror 0 1 Rotating deflector + flattening Lens 11 1 Carbano mirror 11 1 Rotating deflector + fθ lens Here, the rotating deflector is a rotating polygon mirror or a hologram scanner.
〈横レジスト調整〉 SW5 SW6 SW7 SW8 ０ ０ ０ ０ −64 ドツト ０ ０ ０ １ −56 ドツト ０ ０ １ ０ −48 ドツト ０ ０ １ １ −40 ドツト ０ １ ０ ０ −32 ドツト ０ １ ０ １ −24 ドツト ０ １ １ ０ −16 ドツト ０ １ １ １ − 8 ドツト １ ０ ０ ０ ＋／−０ドツト（中心値） １ ０ ０ １ ＋ 8 ドツト １ ０ １ ０ ＋16 ドツト １ ０ １ １ ＋24 ドツト １ １ ０ ０ ＋32 ドツト １ １ ０ １ ＋40 ドツト １ １ １ ０ ＋48 ドツト １ １ １ １ ＋56 ドツト この横レジストの（−）は通紙方向に対して中心値よ
りドツト分だけ左側から画像が書き込まれる。（＋）は
通紙方向に対して中心値よりドツト分だけ右側から画像
が書き込まれる。<Horizontal Registration Adjustment> SW5 SW6 SW7 SW8 00 00 -64 Dot 0 0 0 1 -56 Dot 0 0 1 0 -48 Dot 0 0 1 1-40 Dot 0 1 0 0 -32 Dot 0 1 0 1-24 Dot 0 1 1 0 -16 Dot 0 1 1 1 -8 Dot 1 0 0 0 +/- 0 Dot (center value) 1 0 0 1 +8 Dot 1 0 1 0 +16 Dot 1 0 1 1 1 +24 Dot 1 1 10 0 +32 dot 1 110 1 +40 dot 1 1 1 0 +48 dot 1 1 1 1 +56 dot In the horizontal register (-), an image is written from the left side of the center value in the sheet passing direction by the dot. In the case of (+), an image is written from the right side by a dot from the center value in the sheet passing direction.
この実施例では、このように４種類の光学系と、その
各光学系毎に４種類ずつの記録画素密度を選択できるよ
うになつている。In this embodiment, four types of optical systems and four types of recording pixel densities can be selected for each optical system.
そのため、第６図のROM30には第８図（イ）〜（ニ）
に示すように、４種類の各光学系毎に記録画素密度（24
0DPI,300DPI,400DPIを示し、480DPIは図示を省略）に対
応して、それぞれ異なる光走査特性補償用データ（主走
査制御データ，光量変調データ，及び周波数変調データ
からなる）を格納している。Therefore, the ROM 30 shown in FIG.
As shown in the figure, the recording pixel density (24
In correspondence with 0 DPI, 300 DPI, and 400 DPI, and 480 DPI are not shown, different data for optical scanning characteristic compensation (consisting of main scanning control data, light quantity modulation data, and frequency modulation data) are stored.
この光走査特性補償用データは、前述したデイツプス
イツチ31のスイツチSW1〜SW4によつて選択される。The data for optical scanning characteristic compensation is selected by the switches SW1 to SW4 of the above-mentioned date switch 31.
第９図は、第６図に示した機器コントローラ14におけ
るLSI21の内部構成を示すブロツク図である。FIG. 9 is a block diagram showing the internal configuration of the LSI 21 in the device controller 14 shown in FIG.
このLSI21は、CPU33、露光コントローラ34,RAM35,A/D
コンバータ36,入出力ポート（I/O）37,アドレスデコー
ダ38,シリアルインタフエース・コントローラ39,40,タ
イマ41〜43,インタラプト・コントローラ44,及びD/Aコ
ンバータ群45を備えている。The LSI 21 includes a CPU 33, an exposure controller 34, a RAM 35, an A / D
It includes a converter 36, an input / output port (I / O) 37, an address decoder 38, serial interface controllers 39 and 40, timers 41 to 43, an interrupt controller 44, and a D / A converter group 45.
なお、上記各部はアドレスバス46及びデータバス47に
よつて相互に接続されている。The above components are interconnected by an address bus 46 and a data bus 47.
CPU33は、電源投入直後に前述したデイツプスイツチ3
1からの８ビツトデータを入出力ポート（I/O）37を介し
て入力し、それによつて指定された光走査特性補償用デ
ータ（主走査制御データ，光量変調データ，周波数変調
データ）を、第６図に示したROM30から読み出してRAM35
に書き込む。Immediately after the power is turned on, CPU 33
The 8-bit data from 1 is input via an input / output port (I / O) 37, and the data for optical scanning characteristic compensation (main scanning control data, light quantity modulation data, frequency modulation data) specified by the input data is input to the input port. Reading from the ROM 30 shown in FIG.
Write to.
露光コントローラ34は、CPU33がROM30から読み出した
データにより動作する。そのため、CPU33はROM30から読
み出したデータを露光コントローラ34の後で説明する内
部レジスタ50（第１図）に書き込む。The exposure controller 34 operates based on data read from the ROM 30 by the CPU 33. Therefore, the CPU 33 writes the data read from the ROM 30 into an internal register 50 (FIG. 1) described after the exposure controller 34.
そして、露光コントローラ34はその内部レジスタ50の
データに従つて画素クロツク信号WCLKを発生し、レーザ
ダイオードの基準光量を設定すると共に、RAM35から読
み出した主走査制御データ（カウントデータ）に基づい
て主走査方向の記録開始信号等を発生し、画像信号VIDE
Oを直接、RAM35から読み出した光量変調データに基づく
光量制御データをD/Aコンバータ群45及び第６図の電圧
／電流変換回路28を介して第５図のLDドライバ60へ出力
して、レーザダイオードの発光タイミング及び発光パワ
ーを制御する。The exposure controller 34 generates a pixel clock signal WCLK according to the data in the internal register 50, sets the reference light amount of the laser diode, and performs main scanning based on main scanning control data (count data) read from the RAM 35. Direction recording start signal, etc.
O is directly output to the LD driver 60 of FIG. 5 via the D / A converter group 45 and the voltage / current conversion circuit 28 of FIG. The light emission timing and light emission power of the diode are controlled.
露光コントローラの詳細 第１図は、この露光コントローラ34の内部構成を示す
ブロツク図である。Details of Exposure Controller FIG. 1 is a block diagram showing the internal configuration of the exposure controller 34.
この露光コントローラ34において、主走査コントロー
ラ51は、RAM35から読み出した主走査制御データに基づ
いて、CURV,LSYNC,LGATE等の各種のタイミング信号を発
生する。In the exposure controller 34, the main scanning controller 51 generates various timing signals such as CURV, LSYNC, and LGATE based on the main scanning control data read from the RAM 35.
その信号CURVは、画素クロツク周波数の変調領域及び
レーザダイオードの発光パワーすなわち光量の変調領域
の走査期間でアクテイブとなる変調開始信号であり、こ
の信号の出力によつてパワーコントローラ67が割込信号
INTを第９図のインタラプト・コントローラ44へ出力す
ると共に、その割込信号INTによつてラツチ回路66に後
述するLDドライバ60から出力される２値信号LDCT1及びL
DCT2をラツチさせる。The signal CURV is a modulation start signal that becomes active during the scanning period of the pixel clock frequency modulation region and the light emitting power of the laser diode, that is, the light amount modulation region, and the power controller 67 outputs an interrupt signal in response to the output of this signal.
In addition to outputting INT to the interrupt controller 44 shown in FIG. 9, the interrupt signal INT causes the latch circuit 66 to output binary signals LDCT1 and LCT output from an LD driver 60 to be described later.
Latch DCT2.
光量変調器52は、RAM35から読み出した光量変調デー
タに基づいて光量制御データを第９図のD/A群45へ出力
して、レーザダイオードの発光量を変化させる。The light amount modulator 52 outputs the light amount control data to the D / A group 45 in FIG. 9 based on the light amount modulation data read from the RAM 35, and changes the light emission amount of the laser diode.
周波数変調器53は、CPU33が内部レジスタ50に設定し
た周波数でPLL基準信号CLKAを発生させると共に、RAM35
から読み出した周波数変調データに基づいてPLL基準信
号CLKAを変調する。The frequency modulator 53 generates the PLL reference signal CLKA at the frequency set in the internal register 50 by the CPU 33,
And modulates the PLL reference signal CLKA based on the frequency modulation data read from the.
データを書き込む際にアドレスをデコードするデコー
ダ55により指示される内部レジスタ50には、CPU33によ
りレーザダイオードの光量上限データ及び光量下限デー
タ,PLL基準信号CLKAの基準周波数データ，及びテストパ
ターンデータ等が書き込まれる。When writing data, the CPU 33 writes the upper limit data and lower limit data of the laser diode, the reference frequency data of the PLL reference signal CLKA, the test pattern data, and the like to the internal register 50 designated by the decoder 55 that decodes the address when writing data. It is.
テストパターン発生器56は、CPU33によつて書き込ま
れた内部レジスタ50のデータに基づいてテストパターン
を生成する。The test pattern generator 56 generates a test pattern based on the data of the internal register 50 written by the CPU 33.
ビデオコントローラ57は、テストパターン発生器56が
生成したテストパターンや、データコントローラ13から
送られてくる画像データを主走査コントローラ51の出力
に基づいて変調して、画像信号VIDEOを発生する。The video controller 57 generates an image signal VIDEO by modulating the test pattern generated by the test pattern generator 56 and the image data sent from the data controller 13 based on the output of the main scanning controller 51.
タイミング発生器54は、入力する発振器24からのクロ
ツク信号OSCに基づいて、タイミング信号φ,T0,T1,T2を
発生する。The timing generator 54 generates timing signals φ, T 0 , T 1 , and T 2 based on a clock signal OSC from the input oscillator 24.
タイミング信号φは露光コントローラ34がRAM35をア
クセスするタイミングを決める信号であり、タイミング
信号T0,T1,T2はRAM35より主走査制御データ，光量変調
データ及び周波数変調データを読み出すタイミングを定
める信号である。The timing signal φ is a signal that determines the timing at which the exposure controller 34 accesses the RAM 35, and the timing signals T 0 , T 1 , and T 2 are signals that determine the timing at which the main scanning control data, the light quantity modulation data, and the frequency modulation data are read from the RAM 35. It is.
すなわち第14図に示すように、タイミング信号T0の立
ち下がりで主走査制御データを、タイミング信号T1の立
ち下がりで光量変調データを、タイミング信号T2の立ち
下がりで周波数変調データをそれぞれ読み出す。That is, as shown in FIG. 14, reads the main scanning control data at the falling edge of the timing signal T 0, the falling timing signal T 1 the light intensity modulation data, at the falling edge of the timing signal T 2 the frequency modulation data, respectively .
なお、T0,T1,T2はいずれもφを３分周したクロツク信
号であり、互いにφの１周期分位相がずれている。Note that T 0 , T 1 , and T 2 are clock signals obtained by dividing φ by 3 and are out of phase with each other by one period of φ.
またクロツク信号OSCは、タツプセレクタ64により第
５図の同期検知センサ111からのビームデイテクト信号D
ETPの立ち下がりに同期した基準クロツク信号CLK0が選
択される。The clock signal OSC is output by the tap selector 64 from the beam detection signal D from the synchronization detection sensor 111 shown in FIG.
Reference clock signal CLK 0 in synchronization with the falling edge of the ETP is selected.
分周器58,59,位相比較器61,及び電圧制御発振器62
は、外付けのローパスフイルタ68と共にフエーズ・ロツ
クド・ループ（PLL）回路65を構成しており、ビームデ
イテクト信号DETPでリセツトされて、周波数変調器53が
指定する周波数で分周器58が出力するPLL基準信号CLKA
をてい倍した周波数の画素クロツク信号WCLKを発生す
る。Frequency dividers 58 and 59, phase comparator 61, and voltage controlled oscillator 62
Constitutes a phase locked loop (PLL) circuit 65 together with an external low-pass filter 68, is reset by the beam detect signal DETP, and is output by the frequency divider 58 at the frequency specified by the frequency modulator 53. PLL reference signal CLKA
A pixel clock signal WCLK having a frequency multiplied by 2 is generated.
分周器63は、この画素クロツク信号WCLKを分周して主
走査制御クロツクSCLKを生成する。The frequency divider 63 divides the frequency of the pixel clock signal WCLK to generate a main scanning control clock SCLK.
主走査コントローラ 主走査コントローラ51の具体的構成例とその作用及び
主走査制御データについて、第10図及び第15図乃至第18
図を参照して説明する。Main Scanning Controller FIG. 10 and FIGS. 15 to 18 show a specific configuration example of the main scanning controller 51, its operation, and main scanning control data.
This will be described with reference to the drawings.
主走査制御データは、第３図及び第４図に示した同期
検知センサ111からのビームデイテクト信号DETPを始点
とした主走査方向（第４図に示したＢ方向）の主走査同
期信号LSYNC,主走査画像領域指定信号LGATE、及びその
他の前述した主走査に必要なタイミング信号（PCDA,CUR
V,SYNC1,SYNC0）を生成するための基礎データであり、
時系列で隣りあうタイミング信号の切り換わりインター
バル、すなわち第28図に示した各タイミング信号間の期
間T1〜T9を主走査制御クロツクSCLKでカウントした場合
のカウント値（DS1,DS2,DS3,……）で表わしたものであ
る。The main scanning control data includes a main scanning synchronization signal LSYNC in the main scanning direction (B direction shown in FIG. 4) starting from the beam detect signal DETP from the synchronization detection sensor 111 shown in FIGS. 3 and 4. , Main scanning image area designation signal LGATE, and other timing signals (PCDA, CUR
V, SYNC1, SYNC0)
When switched interval timing signals adjacent in series, i.e. the count value when the period T 1 through T 9 between the timing signals shown in FIG. 28 and counted in a main scanning control clock SCLK (DS1, DS2, DS3, ……)).
主走査コントローラ51は第10図に示すように、アドレ
スカウンタ511,ダウンカウンタ512,データレジスタ513,
シーケンサ514及びプリスケーラ515によつて構成されて
いる。As shown in FIG. 10, the main scanning controller 51 includes an address counter 511, a down counter 512, a data register 513,
It comprises a sequencer 514 and a prescaler 515.
なお、ROM30は第６図に、CPU33及びRAM35は第９図に
も示したものであり、電源が投入された際のイニシヤラ
イズ時に、前述したデイツプスイツチ31の状態やROM30
の内容、あるいは他のブロツクからの指示信号等に基づ
いて、CPU33が第８図に示したように、使用する走査ユ
ニツトの光学系の種類や解像度（画素密度）、あるいは
印字速度や印字領域等に応じて、ROM30に複数組格納さ
れているデータ群の中から１つを選択して、RAM35上の
ある領域に転送して格納する。The ROM 30 is shown in FIG. 6, and the CPU 33 and the RAM 35 are also shown in FIG. 9. At the time of initialization when the power is turned on, the state of the aforementioned dip switch 31 and the ROM 30 are described.
As shown in FIG. 8, the CPU 33 determines the type of optical system and resolution (pixel density) of the scanning unit to be used, or the printing speed and printing area, as shown in FIG. , One of a plurality of data groups stored in the ROM 30 is selected and transferred to a certain area on the RAM 35 for storage.
そして、第15図に示すように、ビームデイテクト信号
DETPの立ち下がり直後のタイミング信号T0で、RAM35か
ら読み出した主走査制御データの内容であるDS1（主走
査制御データの最先頭の内容）を、データレジスタ513
に取り込んだ後ダウンカウンタ512にロードする。Then, as shown in FIG. 15, the beam detect signal
The timing signal T 0 immediately after the fall of the DETP, DS1 is the content of the main scanning control data read from the RAM35 (the forefront of the contents of the main scanning control data), the data register 513
After that, the data is loaded into the down counter 512.
この主走査制御データは１バイトで構成されており、
その各ビツトは第16図に示すような意味づけを持つてい
る。This main scanning control data is composed of one byte,
Each bit has a meaning as shown in FIG.
すなわち、このデータの第６〜０ビツトは上述したカ
ウント値のデータでダウンカウンタ512にロードされ、
これを初期値としてダウンカウントされる。第７ビツト
（MSB）は、スキツプの可否を示す１ビツトデータで、
プリスケーラ515及びシーケンサ514に他のビツトと同時
にラツチされる。That is, the 6th to 0th bits of this data are loaded into the down counter 512 with the above-described count value data,
This is used as an initial value to count down. The seventh bit (MSB) is 1-bit data indicating whether or not skipping is possible.
The prescaler 515 and the sequencer 514 are latched simultaneously with other bits.
プリスケーラ515にラツチされたこの第７ビツトが
“1"であれば、主走査制御クロツクSCLKをプリスケール
（この例では128分周）する作用をなす。If the seventh bit latched by the prescaler 515 is "1", the main scan control clock SCLK is prescaled (divided by 128 in this example).
すなわち、ダウンカウンタ512は主走査制御データの
第７ビツトが“0"の場合は、第６〜０ビツトで示された
値を主走査制御クロツクSCLKそのものでダウンカウント
してクロツクCLK1を発生するが、第７ビツトが“1"の場
合は、第６〜０ビツトで示された値を主走査制御クロツ
クSCLKの128分周されたクロツクでダウンカウントし
て、クロツクCLK1を発生する。That is, when the seventh bit of the main scanning control data is "0", the down counter 512 counts down the value indicated by the sixth to zero bits by the main scanning control clock SCLK itself to generate the clock CLK1. If the seventh bit is "1", the value indicated by the sixth to zero bits is down-counted by the clock obtained by dividing the main scanning control clock SCLK by 128 to generate the clock CLK1.
シーケンサ514に対してラツチされた第７ビツトは、
次のCLK1の入力を無視する作用をなす。これによつて、
シーケンサ514が発生する後述する各信号の変化間隔が
クロツクSCLKの128クロツク分以上あつても、この第７
ビツトを“1"にしたデータを用いれば、それを表現する
ことが可能になる。The seventh bit latched against sequencer 514
It acts to ignore the next CLK1 input. By this,
Even if the change interval of each signal to be described later generated by the sequencer 514 is equal to or longer than 128 clocks of the clock SCLK, this seventh
If data with the bit set to "1" is used, it can be expressed.
ダウンカウンタ512は、そのダウンカウントがオーバ
になるとクロツクCLK1を発生し、アドレスカウンタ511
のアドレス値をインクリメントし、RAM35へのアドレス
値を更新する。すなわち、RAM35のDS1データアクセスア
ドレスを１インクリメントする。The down counter 512 generates a clock CLK1 when the down count is over, and the address counter 511
Is incremented, and the address value to the RAM 35 is updated. That is, the DS1 data access address of the RAM 35 is incremented by one.
そして、タイミング信号T0に同期してRAM35から読み
出した次のアドレスの内容であるDS2を、データレジス
タ513に取り込んだ後ダウンカウンタ512にロードして、
主走査制御クロツクSCLKでダウンカウントする。Then, the DS2 is the contents of the next address read from the RAM35 in synchronism with the timing signal T 0, then loaded to the down counter 512 after taking in the data register 513,
It counts down with the main scanning control clock SCLK.
その後、再びダウンカウンタ512がカウントオーバに
なるとクロツクCLK1を発生し、アドレスカウンタ511の
アドレス値をインクリメントし、RAM35へのアドレス値
を更新する。すなわち、RAM35のDS2データアクセスアド
レスを１インクリメントする。Thereafter, when the down counter 512 counts over again, a clock CLK1 is generated, the address value of the address counter 511 is incremented, and the address value to the RAM 35 is updated. That is, the DS2 data access address of the RAM 35 is incremented by one.
再び、タイミング信号T0に同期してRAM35から読み出
した次のアドレスの内容であるDS3を、データレジスタ5
13に取り込んだ後ダウンカウンタ512にロードして、主
走査制御クロツクSCLKでダウンカウントする。Again, the DS3 is the contents of the next address read from the RAM35 in synchronism with the timing signal T 0, the data register 5
After the data is loaded into the counter 13, it is loaded into the down counter 512, and the down counter is counted down by the main scanning control clock SCLK.
以下同様に実行して、クロツクCLK1を生成すると共
に、シーケンサ515がそのクロツクCLK1をカウントし
て、第15図の下部に示すPCDA,CURV,LSYNC,LGATE,SYNC1,
及びSYNC0の各タイミング信号を生成する。In the same manner as described above, the clock CLK1 is generated, and the sequencer 515 counts the clock CLK1, and the PCDA, CURV, LSYNC, LGATE, SYNC1, SYNC1 shown in the lower part of FIG.
And SYNC0 timing signals.
したがつて、この主走査コントローラ51によれば、RA
M35に格納する主走査データ（変化タイミングのカウン
トデータ）を変更することにより、各タイミング信号の
変化タイミング（第28図に示した期間T1〜T9）を種々に
変えることができる。Therefore, according to the main scanning controller 51, RA
By changing the main scanning data (count data change timing) to be stored in M35, it can be changed (period T 1 through T 9 shown in FIG. 28) changes the timing of the timing signal to various.
これらのタイミング信号の内CURV信号等の一部は、第
１図に示した光量変調器52及び周波数変調器53に与えら
れる。A part of the CURV signal and the like among these timing signals is given to the light quantity modulator 52 and the frequency modulator 53 shown in FIG.
ここで、シーケンサ514が発生する上述した各信号の
変化間隔がクロツクSCLKの128クロツク分以上あつて
も、主走査制御データの第７ビツトを“1"にしたデータ
を用いることによつてそれを生成できることについて、
CPU33によつてRAM35の1000番地以降に転送された主走査
制御データが、第17図に示すような場合を例に第18図も
参照して具体的に説明する。Here, even if the change interval of each of the above-mentioned signals generated by the sequencer 514 is equal to or more than 128 clocks of the clock SCLK, it is determined by using the data in which the seventh bit of the main scanning control data is set to "1". About what can be generated,
The main scanning control data transferred by the CPU 33 to the address after the address 1000 in the RAM 35 will be specifically described with reference to FIG. 18 by taking as an example the case shown in FIG.
まず、1000番地のデータの第７ビツトは“0"なので、
第６〜０ビツトの値に従つて、同期入力（DETPの立ち上
がり）からSCLKの２クロツク後にPCDE信号が立ち上が
る。First, since the seventh bit of the data at address 1000 is "0",
According to the value of the sixth to zero bits, the PCDE signal rises two clocks of SCLK after the synchronization input (rising of DETP).
同様に、1001番地のデータの第７ビツトも“0"なの
で、第６〜０ビツトの値に従つて、信号PCDAの立ち上が
りからSCLKの１クロツク後にCURV信号が立ち上がる。Similarly, since the seventh bit of the data at address 1001 is also "0", the CURV signal rises one clock of SCLK after the rise of the signal PCDA according to the values of the sixth to zero bits.
次に、1002番地のデータの第７ビツトは“1"なので、
第６〜０ビツトの値によつて、CURV信号の立ち上がりか
らSCLKで128×１クロツク後にはアドレスカウンタ511の
みがインクリメントされ、LSYNC信号は変化しない。そ
して、1003番地のデータに従つてさらにSCLKで３クロツ
ク後、CURV信号の立ち上がりからは128×１＋３＝131ク
ロツク後にLSYNC信号が立ち上がる。Next, since the seventh bit of the data at address 1002 is "1",
According to the values of the 6th to 0th bits, only 128 × 1 clocks after SCLK from the rise of the CURV signal, only the address counter 511 is incremented, and the LSYNC signal does not change. Then, after 3 clocks with SCLK further according to the data at address 1003, the LSYNC signal rises 128 × 1 + 3 = 131 clocks after the rise of the CURV signal.
光量変調器 光量変調器52の具体的構成例及びその作用と光量変調
データについて、第11図と第19図及び第20図を参照して
説明する。Light Amount Modulator A specific configuration example of the light amount modulator 52, its operation, and light amount modulation data will be described with reference to FIGS. 11, 19, and 20. FIG.
光量変調データは、第９図のCPU33が露光コントロー
ラ34の内部レジスタ50（第１図参照）に書き込んだレー
ザダイオードの光量上限データを基に、レーザダイオー
ドの発光量を変化させるためのデータである。The light quantity modulation data is data for changing the light emission quantity of the laser diode based on the laser diode light quantity upper limit data written into the internal register 50 (see FIG. 1) of the exposure controller 34 by the CPU 33 in FIG. .
そして、第19図に示すように１バイトで構成されてお
り、レーザダイオードの発光量を変化させる変化量（第
5,6ビツト）DPnVと、変化させる方向（第７ビツト）U/D
と、変化のインターバル（第０〜４ビツト）DPnIの成分
を含むデータである。And, as shown in FIG. 19, it is composed of one byte, and the change amount (the
5,6 bits) DPnV and direction of change (7th bit) U / D
And data including a change interval (0th to 4th bits) DPnI.
光量変調器52は第11図に示すように、アドレスカウン
タ521,ダウンカウンタ522,データレジスタ523及びアツ
プダウンカウンタ524によつて構成されている。As shown in FIG. 11, the light quantity modulator 52 includes an address counter 521, a down counter 522, a data register 523, and an up / down counter 524.
そして、第20図に示すように、ビームデイテクト信号
DETPの立ち下がり直後のタイミング信号T1で第９図のRA
M35から読み出した光量変調データの内容であるDP1（光
量変調データの最先頭のDP1）を、データレジスタ523に
取り込んだ後、そのインターバル成分DP1Iをダウンカウ
ンタ522にロードする。Then, as shown in FIG. 20, the beam detect signal
RA of Figure 9 with the timing signal T 1 of the immediately after the falling edge of the DETP
After the DP1 (the first DP1 of the light intensity modulation data), which is the content of the light intensity modulation data read from the M35, is taken into the data register 523, the interval component DP1I is loaded into the down counter 522.
主走査コントローラ51が生成するCURV信号がハイレベ
ルの間は、CPU33が露光コントローラ34の内部レジスタ5
0に書き込んだレーザダイオードの光量上限データPREF
を、アツプダウンカウンタ524からD/Aコンバータ群45の
後で第12図によつて説明するD/Aコンバータ454に対して
出力するが、CURV信号がローレベルになるとダウンカウ
ンタ522がクロツクCLK2を発生し、光量変調データの内
容であるDP1に含まれている光量の変化量を示すデータD
P1V分だけアツプダウンカウンタ524がその出力をアツプ
ダウン指示データU/Dに従つて変化させ、今U/Dがダウン
の指示であるとすると、PREF−DP1Vを出力する。While the CURV signal generated by the main scanning controller 51 is at the high level, the CPU 33 operates the internal register 5 of the exposure controller 34.
Laser diode light amount upper limit data PREF written to 0
Is output from the up / down counter 524 to the D / A converter 454 described with reference to FIG. 12 after the D / A converter group 45, and when the CURV signal becomes low level, the down counter 522 outputs the clock CLK2. Data D indicating the amount of change in the amount of light generated and contained in DP1, which is the content of the light amount modulation data
The up-down counter 524 changes its output by P1V according to the up-down instruction data U / D, and if the U / D is a down instruction now, outputs PREF-DP1V.
また、クロツクCLK2によりアドレスカウンタ521のア
ドレス値をインクリメントし、RAM35のアドレス値を更
新する。すなわち、RAM35のDP1データアクセスアドレス
を１インクリメントする。Further, the address value of the address counter 521 is incremented by the clock CLK2, and the address value of the RAM 35 is updated. That is, the DP1 data access address of the RAM 35 is incremented by one.
そして、タイミング信号T1に同期してRAM35から読み
出した次のアドレスの内容であるDP2をデータレジスタ5
23に取り込んだ後、そのインターバル成分DP2Iをダウン
カウンタ522にロードして、主走査制御クロツクSCLKで
ダウンカウントする。Then, DP2 data register 5 is the contents of the next address read from the RAM35 in synchronism with the timing signal T 1
After the data is loaded into the counter 23, the interval component DP2I is loaded into the down counter 522, and the down count is performed by the main scanning control clock SCLK.
ダウンカウンタ522がカウントオーバになるクロツクC
LK2を発生し、データDP2に含まれている光量の変化量を
示すデータDP2V分だけアツプダウンカウンタ524がその
出力をアツプダウン指示データU/Dに従つて変化させ、
今U/Dが同じくダウンの指示であるとすると、PRFE−DP1
V−DP2Vを出力する。Clock C when the down counter 522 counts over
LK2 is generated, and the up-down counter 524 changes its output according to the up-down instruction data U / D by the data DP2V indicating the amount of change in the amount of light contained in the data DP2,
Assuming that U / D is also down, PRFE-DP1
Outputs V-DP2V.
同時に、アドレスカウンタ521のアドレス値をインク
リメントし、RAM35へのアドレス値を更新する。すなわ
ち、RAM35のDP2データアクセスアドレスを１インクリメ
ントする。At the same time, the address value of the address counter 521 is incremented, and the address value to the RAM 35 is updated. That is, the DP2 data access address of the RAM 35 is incremented by one.
そして、タイミング信号T1に同期してRAM35から読み
出した次のアドレスの内容であるDP3をデータレジスタ5
23に取り込んだ後、ダウンカウンタ522にロードして、
主走査制御クロツクSCLKでダウンカウントする。Then, in synchronism with the timing signal T 1 is the content of the next address read from the RAM 35 DP3 data register 5
After loading into 23, load it into the down counter 522,
It counts down with the main scanning control clock SCLK.
以下同様に実行して、クロツクCLK2を発生する毎にア
ツプダウンカウンタ524からの出力を変化させ、後述す
るLDドライバ60によるレーザダイオードの発光量を制御
する。The same operation is performed thereafter, and the output from the up-down counter 524 is changed every time the clock CLK2 is generated, and the light emission amount of the laser diode by the LD driver 60 described later is controlled.
LDドライバとその関連回路 第12図にLDドライバ60とその光量を制御するためのD/
Aコンバータ群45及び電圧／電流変換回路28の具体的回
路例を示す。LD Driver and Related Circuits FIG. 12 shows an LD driver 60 and a D / D for controlling the amount of light.
A specific circuit example of the A converter group 45 and the voltage / current conversion circuit 28 is shown.
D/Aコンバータ群45は第９図にも示したが、第６図のL
SI21の中にあり、４個のD/Aコンバータ451〜454と、イ
ンピーダンス変換器としてて使用されるオペアンプ455
とから構成されている。The D / A converter group 45 is also shown in FIG.
Four D / A converters 451 to 454 in SI21 and an operational amplifier 455 used as an impedance converter
It is composed of
D/Aコンバータ451〜453はいずれも８ビツトのもので
あり、第９図に示したCPU33のデータバスに接続されて
いて、CPU33が直接これらを制御する。Each of the D / A converters 451 to 453 is an 8-bit one and is connected to the data bus of the CPU 33 shown in FIG. 9, and the CPU 33 directly controls these.
D/Aコンバータ454は、オペアンプ455の出力端子と、
第10図の露光コントローラ34内の光量変調器52の第11図
に示したアツプダウンカウンタ524の出力端子に接続さ
れている。The D / A converter 454 is connected to the output terminal of the operational amplifier 455,
The light amount modulator 52 in the exposure controller 34 shown in FIG. 10 is connected to the output terminal of the up-down counter 524 shown in FIG.
D/Aコンバータ451,452,454の各出力は、電圧／電流変
換回路28の各オペアンプ281〜283を通して各トランジス
タ284〜286に入力する。The outputs of the D / A converters 451, 452, and 454 are input to the transistors 284 to 286 through the operational amplifiers 281 to 283 of the voltage / current conversion circuit 28.
そして、それぞれD/Aコンバータ451〜453に入力した
デジタル値を対応するアナログ出力電圧に変換し、それ
をさらに電圧／電流変換回路28でそれぞれ電流Ipa,Ipb,
Ipdに変換している。Then, the digital values input to the respective D / A converters 451 to 453 are converted into corresponding analog output voltages, which are further converted into currents Ipa, Ipb,
Converted to Ipd.
なお、D/Aコンバータ453は、CPU33により設定された
デジタル値をアナログ電圧に変換して出力し、オペアン
プ455によつてインピーダンス変換してD/Aコンバータ45
4のレフアレンス入力電圧Vrefとして与えている。The D / A converter 453 converts the digital value set by the CPU 33 into an analog voltage and outputs the analog voltage. The impedance is converted by an operational amplifier 455 and the D / A converter 453 is converted.
4 is given as the reference input voltage Vref.
この電圧／電流変換回路28から、電流Ipa,Ipb,Ipdの
加算値IpTをLDドライバ60に供給すると、LDドライバ60
ではそれをオペアンプ601で増幅して、パワートランジ
スタ602によつて電流IpTに応じたドライブ電流ILDをレ
ーザダイオードLDに流して、その発光量を制御する。From the voltage / current converting circuit 28, a current Ipa, Ipb, when the added value Ip T of Ipd is supplied to the LD driver 60, the LD driver 60
Then, it is amplified by an operational amplifier 601 and a drive current I LD corresponding to the current I P T is supplied to a laser diode LD by a power transistor 602 to control the light emission amount.
この電流IpTとドライブ電流ILDとは、第23図に示すよ
うに負の傾きを持つ一次関数になつている。したがつ
て、D/Aコンバータ451〜454のデジタル入力値を変化さ
せることによつて、ドライブ電流ILDを制御することが
可能になる。The current Ip T and the drive current I LD are linear functions having a negative slope as shown in FIG. Therefore, the drive current I LD can be controlled by changing the digital input values of the D / A converters 451 to 454.
なお、レーザダイオードLDのオン（点灯）／オフ（消
灯）は、第10図のビデオコントローラから入力する画像
信号VIDEOにより、反転回路603を介して制御される。The ON (lighting) / OFF (lighting out) of the laser diode LD is controlled via an inversion circuit 603 by an image signal VIDEO input from the video controller in FIG.
すなわち、画像信号VIDEOが非記録を示すハイレベル
の時は、反転回路603の出力がローレベルになるので、
レーザダイオードLDはそのアノード側がダイオードD1を
介して接地された状態になり消灯する。That is, when the image signal VIDEO is at a high level indicating non-recording, the output of the inversion circuit 603 is at a low level.
The laser diode LD is turned off ready for the anode side is grounded via the diode D 1.
画像信号VIDEOが記録を示すローレベルの時は、反転
回路603の出力がハイレベルになるので、レーザダイオ
ードLDにはパワートランジスタ602によるドライブ電流I
LDが流れて点灯する。When the image signal VIDEO is at a low level indicating recording, the output of the inverting circuit 603 is at a high level.
LD flows and lights up.
そのレーザダイオードLDの発光量をモニタ用のフオト
ダイオードPDによつて検出して、可変抵抗VRによつて調
整される検出電圧をコンパレータ604,605によつて比較
電圧Va,Vbと比較し、その比較結果を２値信号LDCT1とLD
CT2として露光コントローラ34へ出力する。The light emission amount of the laser diode LD is detected by a monitoring photodiode PD, and the detection voltage adjusted by the variable resistor VR is compared with comparison voltages Va and Vb by comparators 604 and 605, and the comparison result is obtained. To the binary signals LDCT1 and LD
Output to the exposure controller 34 as CT2.
比較電圧Va,Vbは抵抗R1,R2,R3の抵抗値によつて決ま
り、第24図に示すように信号LDCT1がレーザダイオードL
Dの光量最大値Pmaxに、信号LDCT2が光量最小値Pminにそ
れぞれ対応して反転するように、各抵抗R1,R2,R3の抵抗
値を設定しておく。Comparison voltage Va, Vb is determined connexion by the resistance value of the resistor R 1, R 2, R 3 , signal LDCT1 As shown in FIG. 24 is a laser diode L
The resistance values of the resistors R 1 , R 2 , and R 3 are set so that the signal LDCT2 is inverted to the light amount maximum value Pmax of D in correspondence with the light amount minimum value Pmin.
露光コントローラ34にはAPC割込機能があり、CPU33に
よつて第10図に示した露光コントローラ34内のレジスタ
50を設定することによつてAPC割込が発生する。The exposure controller 34 has an APC interrupt function, and the CPU 33 controls a register in the exposure controller 34 shown in FIG.
APC interrupt is generated by setting 50.
この時、画像信号VIDEO（この場合はレーザダイオー
ド駆動指令信号）がアクテイブになり、レーザダイオー
ドLDが発光を開始する。At this time, the image signal VIDEO (in this case, the laser diode drive command signal) becomes active, and the laser diode LD starts emitting light.
その後、露光コントローラ34はCPU33に対して割込信
号INTを発生させ、同時に２値信号LDCT1,LDCT2の値をラ
ツチ回路66にラツチさせて、それをレジスタ50に格納す
る。After that, the exposure controller 34 generates an interrupt signal INT to the CPU 33, and at the same time, causes the latch circuit 66 to latch the values of the binary signals LDCT1 and LDCT2, and stores the latched value in the register 50.
CPU33は、割込処理ルーチン内でそのLDCT1,LDCT2の値
を読み込んで、その結果によりD/Aコンバータ451〜453
のデジタル入力値を変化させることにより、レーザダイ
オードLDの発光量の制御を行なう。The CPU 33 reads the values of the LDCT1 and LDCT2 in the interrupt processing routine, and according to the result, the D / A converters 451 to 453.
The light emission amount of the laser diode LD is controlled by changing the digital input value of the laser diode LD.
D/Aコンバータ451は光量の粗い制御を行ない、D/Aコ
ンバータ452は細かい制御を行なうため、電圧／電流変
換回路28の抵抗Ra,Rbの値を選択して、1LSB当りの電流
値IpTの変化量を変えている。The D / A converter 451 performs coarse control of the light amount, and the D / A converter 452 performs fine control. Therefore, the values of the resistors Ra and Rb of the voltage / current conversion circuit 28 are selected, and the current value Ip T per 1 LSB is selected. Is changing the amount of change.
例えば、D/Aコンバータ451の1LSBがD/Aコンバータ452
の255LSBに等しくなるように、抵抗Ra,Rbを設定するこ
とにより、最大16ビツト相当のA/Dコンバータと同じ制
御が可能になる。For example, one LSB of the D / A converter 451 is the D / A converter 452
By setting the resistors Ra and Rb so as to be equal to 255 LSB, the same control as that of an A / D converter corresponding to a maximum of 16 bits can be performed.
さらに、第11図に示した光量変調器52内のアツプダウ
ンカウンタ524からの光量変調データをD/Aコンバータ45
4に入力させてレーザダイオードLDの光量変調をする。Further, the light amount modulation data from the up-down counter 524 in the light amount modulator 52 shown in FIG.
Input to 4 to modulate the light amount of the laser diode LD.
すなわち、仮に画像信号VIDEOが１ライン全ドツト記
録（ローレベル）であつた場合には、第11図に示した光
量変調器52内のアツプダウンカウンタ524の出力によ
り、レーザダイオードLDのドライブ電流ILDは、大略で
第25図に示すような主走査方向に対する電流レベル分布
を示すものとなる。In other words, if the image signal VIDEO is the one-dot full dot recording (low level), the drive current I of the laser diode LD is determined by the output of the up-down counter 524 in the light quantity modulator 52 shown in FIG. The LD roughly indicates a current level distribution in the main scanning direction as shown in FIG.
光量基準データPREFは、レーザダイオードLDの光量上
限データPmaxにより制御される通電レベルである。The light amount reference data PREF is an energization level controlled by the light amount upper limit data Pmax of the laser diode LD.
第25図において、±DPnV（ｎ＝1,2,3,……）は、光量
変調データの内容であるDPnに含まれている光量を変化
させるデータ分であり、その＋は通電レベルのDPnVステ
ップのアツプを−は通電レベルのDPnVステップのダウン
を指定し、DPnのインターバル成分DPnI（ｎ＝1,2,3,…
…）は、主走査の進行量を指定する。In FIG. 25, ± DPnV (n = 1, 2, 3,...) Is a data amount for changing the light amount included in DPn, which is the content of the light amount modulation data, and + indicates the power level DPnV. For the step up,-designates the DPnV step down of the power supply level, and the interval component DPnI of DPn (n = 1, 2, 3,...)
..) Designates the amount of progress of the main scanning.
たとえば、DPnIは主走査制御クロツクSCLKがDPnIパル
ス分進んだときに、電流レベルをDPnVステップだけアツ
プ又はダウンすることを意味する。For example, DPnI means that the current level is increased or decreased by a DPnV step when the main scanning control clock SCLK advances by DPnI pulses.
周波数変調器 次に、第13図と第21図及び第22図等を参照して、第１
図の周波数変調器53と周波数変調データ及びPLL回路65
等について具体的に説明する。Frequency Modulator Next, referring to FIG. 13, FIG. 21 and FIG.
The frequency modulator 53 and the frequency modulation data and PLL circuit 65 shown in FIG.
Is specifically described.
周波数変調データは、第９図のCPU33が露光コントロ
ーラ34の内部レジスタ50に書き込んだPLL基準信号CLKA
の基準周波数データFINTを基に、PLL基準信号CLKAの周
波数を変化させるためのデータである。The frequency modulation data corresponds to the PLL reference signal CLKA written in the internal register 50 of the exposure controller 34 by the CPU 33 in FIG.
This is data for changing the frequency of the PLL reference signal CLKA based on the reference frequency data FINT.
そして、第21図に示すように１バイトで構成されてお
り、PLL基準信号CLKAの周波数を変化させる変化量（第
5,6ビツト）DFmVと、変化させる方向（第７ビツト）U/D
と、変化のインターバル（第０〜４ビツト）DFmIの成分
を含むデータである。And, as shown in FIG. 21, it is composed of one byte, and the amount of change (the amount of change) for changing the frequency of the PLL reference signal CLKA.
5,6 bits) DFmV and direction of change (7th bit) U / D
And data including the component of the change interval (0th to 4th bits) DFmI.
周波数変調器53は第13図に示すように、アドレスカウ
ンタ531,ダウンカウンタ532,データレジスタ533及びア
ツプダウンカウンタ534によつて構成されている。As shown in FIG. 13, the frequency modulator 53 includes an address counter 531, a down counter 532, a data register 533, and an up-down counter 534.
この周波数変調器53は、PLL基準信号CLKAの周波数を
指定するデータを第10図の分周器58に与え、その指定し
た周波数のPLL基準信号CLKAを分周器58に発生させる作
用をなす。The frequency modulator 53 supplies data designating the frequency of the PLL reference signal CLKA to the frequency divider 58 in FIG. 10, and has the function of causing the frequency divider 58 to generate the PLL reference signal CLKA having the designated frequency.
まず、この分周器58について説明すると、この分周器
58はダウンカウンタであり、周波数変調器53が与える周
波数データの数だけ基準クロツク信号CLK0をカウントす
ると、基準クロツク信号CLK0の10クロツクの長さのパル
スを出力する。これを繰り返し行い、PLL基準信号CLKA
として出力するものである。First, the frequency divider 58 will be described.
58 is a down counter, the count of the reference clock signal CLK 0 to the number of frequency data frequency modulator 53 provides outputs to the pulse length of 10 clock of the reference clock signal CLK 0. By repeating this, the PLL reference signal CLKA
Is output.
周波数変調器53が与える周波数データが変らないと、
一定の長さのパルスで且つ一定の周期のPLL基準信号CLK
Aを出力するが、周波数変調器53が周波数データを更新
すると、パルス幅は変らないが周期が変わつたPLL基準
信号CLKAを出力する。If the frequency data provided by the frequency modulator 53 does not change,
PLL reference signal CLK of fixed length pulse and fixed period
A is output, but when the frequency modulator 53 updates the frequency data, it outputs a PLL reference signal CLKA whose pulse width does not change but whose period changes.
そこで、その周波数変調器53は第22図に示すように、
ビームデイテクト信号DETPの立ち下がり直後のタイミン
グ信号T2でRAM35から読み出した周波数変調データの内
容であるDF1（周波数変調データの最先頭のDF1）を、デ
ータレジスタ533に取り込んだ後、そのインターバル成
分DF1Iをダウンカウンタ532にロードする。Therefore, the frequency modulator 53, as shown in FIG.
After the DF1 (the first DF1 of the frequency modulation data) which is the content of the frequency modulation data read from the RAM 35 with the timing signal T2 immediately after the fall of the beam detect signal DETP is taken into the data register 533, the interval component DF1I Is loaded into the down counter 532.
主走査コントローラ51が生成するCURV信号がハイレベ
ルの間は、CPU33が露光コントローラ34の内部レジスタ5
0に書き込んだPLL基準信号CLKAの基準周波数データFINT
を分周器58に対しアツプダウンカウンタ534から出力す
るが、CURV信号がローレベルになると、ダウンカウンタ
532がクロツクCLK3を発生し、アツプダウンカウンタ534
が周波数変調データの内容であるDF1に含まれている周
波数の変化量のデータDF1V分だけその出力をアツプダウ
ン指示データU/Dに従つて変化させ、今U/Dがダウンの指
示であるとすると、分周器58に対しFINT−DF1Vを出力す
る。While the CURV signal generated by the main scanning controller 51 is at the high level, the CPU 33 operates the internal register 5 of the exposure controller 34.
Reference frequency data FINT of PLL reference signal CLKA written to 0
Is output from the up-down counter 534 to the frequency divider 58, but when the CURV signal goes low, the down-counter
532 generates a clock CLK3 and an up-down counter 534
Changes the output in accordance with the up / down instruction data U / D by the frequency change data DF1V contained in the frequency modulation data DF1, and now U / D is the down instruction. , And outputs FINT-DF1V to the frequency divider 58.
また、クロツクCLK3によりアドレスカウンタ531のア
ドレス値をインクリメントし、RAM35へのアドレス値を
更新する。すなわち、RAM35のDE1データアクセスアドレ
スを１インクリメントする。Further, the address value of the address counter 531 is incremented by the clock CLK3, and the address value to the RAM 35 is updated. That is, the DE1 data access address of the RAM 35 is incremented by one.
そして、タイミング信号T2に同期してRAM35から読み
出した次のアドレスの内容であるデータDF2をデータレ
ジスタ533に取り込んだ後、そのインターバル成分DF2I
をダウンカウンタ532にロードして、PLL基準信号CLKAで
ダウンカウントする。After the data DF2, which is the content of the next address read from the RAM 35 in synchronization with the timing signal T2, is taken into the data register 533, the interval component DF2I
Is loaded into the down counter 532, and the down counter is counted down by the PLL reference signal CLKA.
ダウンカウンタ532がカウントオーバになるとクロツ
クCLK3を発生し、データDF2に含まれている周波数の変
化量のデータDF2V分だけ、アツプダウンカウンタ534か
らの出力をアツプダウン指示データU/Dに従つて変化さ
せ、今U/Dがダウンの指示であるとすると、分周器58に
対しFINT−DF1V−DF2Vを出力する。When the down counter 532 counts over, a clock CLK3 is generated, and the output from the up-down counter 534 is changed in accordance with the up-down instruction data U / D by the data DF2V of the frequency change included in the data DF2. If the U / D is instructed to go down, FINT-DF1V-DF2V is output to the frequency divider 58.
同時に、アドレスカウンタ531のアドレス値をインク
リメントし、RAM35へのアドレス値を更新する。すなわ
ち、RAM35のDF2データアクセスアドレスを１インクリメ
ントする。At the same time, the address value of the address counter 531 is incremented, and the address value to the RAM 35 is updated. That is, the DF2 data access address of the RAM 35 is incremented by one.
そして、タイミング信号T2に同期してRAM35から読み
出した次のアドレスの内容であるデータDF3をデータレ
ジスタ533に取り込んだ後、そのインターバル成分DF3I
をダウンカンウタ532にロードして、PLL基準信号CLKAで
ダウンカンウトする。After the data DF3, which is the content of the next address read from the RAM 35 in synchronization with the timing signal T2, is taken into the data register 533, the interval component DF3I
Is loaded into the downcounter 532 and downcounted with the PLL reference signal CLKA.
以下同様に実行して、クロツクCLK3を発生すると共
に、分周器58へのアツプダウンカウンタ534からの出力
を変化させ、PLL基準信号CLKAを変調する。In the same manner, the clock CLK3 is generated, the output from the up-down counter 534 to the frequency divider 58 is changed, and the PLL reference signal CLKA is modulated.
周波数変調器53がこのように分周器58に与えるカウン
ト値を変更するので、これに対応して分周器58が発生す
るPLL基準信号CLKAの周波数が変わる。Since the frequency modulator 53 changes the count value given to the frequency divider 58 in this way, the frequency of the PLL reference signal CLKA generated by the frequency divider 58 changes correspondingly.
このような周波数変調器53と分周器58の動作により、
PLL基準信号CLKAは大略で第26図に示すように、予め第
６図のROM30に格納され第９図のCPU33によりRAM35に書
き込まれた周波数変調データ及びPLL基準信号CLKAの基
準周波数データFINTにより規定される主走査方向の周波
数変調分布を示すものとなる。By the operation of the frequency modulator 53 and the frequency divider 58,
The PLL reference signal CLKA is generally defined by frequency modulation data previously stored in the ROM 30 of FIG. 6 and written to the RAM 35 by the CPU 33 of FIG. 9 and reference frequency data FINT of the PLL reference signal CLKA, as shown in FIG. 26. 4 shows a frequency modulation distribution in the main scanning direction.
第26図において、±DFmV（ｍ＝1,2,3,……）は、周波
数変調データの内容であるDFmに含まれている周波数を
変化させる変化量のデータであり、その＋は周波数のDF
mVステツプのアツプを、−は周波数のDFmVステツプのダ
ウンをそれぞれ指定し、DFmのインターバル成分DFmI
（ｍ＝1,2,3,……）は、主走査の進行量を指定する。In FIG. 26, ± DFmV (m = 1, 2, 3,...) Is data of a change amount for changing the frequency included in DFm which is the content of the frequency modulation data, and + indicates the frequency. DF
The mV step up is specified, and-is the frequency DFmV step down, and the interval component DFmI of DFm is specified.
(M = 1, 2, 3,...) Specifies the amount of progress of the main scanning.
たとえば、DFmIは主走査がPLL基準信号CLKAのDFmIパ
ルス分進んだときに、そのPLL基準信号CLKAの周波数をD
FmVステツプダウンすることを意味する。For example, DFmI sets the frequency of the PLL reference signal CLKA to D when the main scan advances by the DFmI pulse of the PLL reference signal CLKA.
FmV means to step down.
第１図において、分周器58が発生するPLL基準信号CLK
Aは位相比較器61に入力され、この位相比較器61は画素
クロツク信号WCLKの分周器59と外付けのローパスフイル
タ68及び電圧制御発振器62と共に、周波数変調器53が指
定する周波数の画素クロツク信号WCLKを発生するPLL回
路65を構成している。In FIG. 1, a PLL reference signal CLK generated by a frequency divider 58 is shown.
A is input to a phase comparator 61. The phase comparator 61, together with a frequency divider 59 for a pixel clock signal WCLK, an external low-pass filter 68 and a voltage controlled oscillator 62, has a pixel clock of a frequency designated by a frequency modulator 53. A PLL circuit 65 that generates the signal WCLK is configured.
そして、このPLL回路65の電圧制御発振器62から、PLL
基準信号CLKAに同期した画素クロツク信号WCLKをビデオ
コントローラ57及び分周器63に与えることにより、デー
タコントローラ13からの画像データをビデオコントロー
ラ57がその画素クロツク信号WCLKに同期してシリアルに
読み出し、それを信号処理した後画像信号VIDEOとして
出力して、第12図に示したLDドライバ60に与える。Then, from the voltage controlled oscillator 62 of the PLL circuit 65, the PLL
By supplying the pixel clock signal WCLK synchronized with the reference signal CLKA to the video controller 57 and the frequency divider 63, the video controller 57 reads out image data from the data controller 13 serially in synchronization with the pixel clock signal WCLK. Is output as an image signal VIDEO after signal processing, and is applied to the LD driver 60 shown in FIG.
以上説明した光量変調器52及び周波数変調器53等の動
作と、ROM30に予め格納されていてCPU33により選択的に
RAM35に書き込まれる光量変調データ及び周波数変調デ
ータにより、第３図及び第４図に示したLDユニツト101
内のレーザダイオードLDには、第25図に示したような電
流レベル分布の通電が行われる。The operations of the light amount modulator 52 and the frequency modulator 53 described above and the like are selectively stored in the ROM 30 in advance and selectively performed by the CPU 33.
The LD unit 101 shown in FIG. 3 and FIG.
The laser diode LD inside is energized with a current level distribution as shown in FIG.
また、画素クロツク信号WCLKの周波数が、第26図に示
したような周波数変調分布を示すPLL基準信号CLKAをて
い倍した周波数分布のものとなり、この画素クロツク信
号WCLKに同期して主走査１ラインのドツト記録が行われ
る。In addition, the frequency of the pixel clock signal WCLK has a frequency distribution that is a multiple of the PLL reference signal CLKA indicating the frequency modulation distribution as shown in FIG. 26, and one line of the main scan is synchronized with the pixel clock signal WCLK. Is recorded.
なお、第25図に示すような電流レベル分布及び第26図
に示すような周波数分布は、光量変調データ及び周波数
変調データの設定（変更）により任意の分布特性を得る
ことができる。The current level distribution as shown in FIG. 25 and the frequency distribution as shown in FIG. 26 can have any distribution characteristics by setting (changing) the light quantity modulation data and the frequency modulation data.
従つて、この実施例では４種類のレーザ走査ユニツト
のそれぞれに適合する第８図（イ）〜（ニ）に示した４
グループのデータをROM30に格納しており、それらをデ
イツプスイツチ31によつて任意に選択して設定するする
ことができる。Therefore, in this embodiment, the four laser scanning units shown in FIGS.
The group data is stored in the ROM 30 and can be arbitrarily selected and set by the dip switch 31.
種類が異なるレーザ走査ユニツトは、走査領域ずれが
有り得るので、主走査画像領域を定めるタイミング信号
もレーザ走査ユニツトの種類毎に定めるように、主走査
制御データも４種類のレーザ走査ユニツトのそれぞれに
適合する４グループのデータををROM30に格納してい
る。Since different types of laser scanning units may have a scanning area shift, the main scanning control data is adapted to each of the four types of laser scanning units so that the timing signal for determining the main scanning image area is also determined for each type of laser scanning unit. Four groups of data to be stored are stored in the ROM 30.
そしてその各グループは、４組の記録画素密度に対応
して４組のデータとなつている。Each group has four sets of data corresponding to the four sets of recording pixel densities.
以上説明してきたように、請求項１記載の発明によれ
ば、CPUが任意に設定できるRAMに格納された主走査制御
データに従うタイミングで、主走査期間内に必要な各タ
イミング信号を発生するので、画像記録装置における解
像度や画像形成速度あるいは主走査方向の印字領域等の
選択指定に応じて、異なる主走査データをRAMに格納す
ることによつて、同じ主走査コントローラから変化タイ
ミングの異なる各タイミング信号を発生させることがで
きる。しかもそのための主走査コントローラの構成は比
較的簡単である。As described above, according to the first aspect of the present invention, each timing signal required in the main scanning period is generated at a timing according to the main scanning control data stored in the RAM which can be arbitrarily set by the CPU. By storing different main scan data in the RAM according to the selection designation of the resolution, the image forming speed, the print area in the main scan direction, and the like in the image recording apparatus, each of the timings having different change timings from the same main scan controller. A signal can be generated. In addition, the configuration of the main scanning controller for that purpose is relatively simple.
したがつて、低コストで異なつた解像度，印字速度，
印字領域等に対応することができる。Therefore, low cost, different resolution, printing speed,
It can correspond to a printing area or the like.
また、請求項２乃至４記載の各発明によれば、CPUが
任意に設定できるRAMに格納した光量変調データあるい
は周期数変調データに基づいて、それぞれレーザビーム
の各主走毎に各変調領域内でのレーザダイオードの光量
分布あるいは画素クロツク信号の周波数分布を制御する
ことができるので、同一の光量変調装置で複数の光量変
調特性を実現することができ、周波数変調特性の変更も
容易である。According to each of the second to fourth aspects of the present invention, based on the light quantity modulation data or the cycle number modulation data stored in the RAM which can be arbitrarily set by the CPU, each modulation area is provided for each main run of the laser beam. In this case, the light amount distribution of the laser diode or the frequency distribution of the pixel clock signal can be controlled, so that a plurality of light amount modulation characteristics can be realized by the same light amount modulation device, and the frequency modulation characteristics can be easily changed.
したがつて、ｆθレンズを使用しない光走査方式の画
像記録装置において、画素密度や感光体の感度あるいは
画像濃度の変更等に容易に対処でき、常に歪や濃度むら
のない画像を得ることができる。Therefore, in an optical scanning type image recording apparatus that does not use an fθ lens, it is possible to easily cope with changes in pixel density, photoconductor sensitivity, image density, etc., and to always obtain an image without distortion or density unevenness. .
さらに、PLL回路を設けてその電圧制御発振器の発振
出力を画素クロツク信号とすることにより、各主走査毎
にその周波数分布が制御される基準信号をてい倍した周
波数分布の画素クロツク信号が得られるので、画素密度
や光学装置の種類によらず同一の画素クロツク作成回路
を使用することができる。Further, by providing a PLL circuit and using the oscillation output of the voltage controlled oscillator as a pixel clock signal, a pixel clock signal having a frequency distribution that is a multiple of a reference signal whose frequency distribution is controlled for each main scan can be obtained. Therefore, the same pixel clock generation circuit can be used regardless of the pixel density and the type of the optical device.
第１図は第９図における露光コントローラ34の内部構成
を示すブロツク図、 第２図はこの発明の一実施例であるレーザプリンタの機
構部の概略構成図、 第３図及び第４図は第２図におけるレーザ走査ユニツト
４の平面図及び要部斜視図、 第５図は第２図に示したレーザプリンタの制御系の構成
の概要を示すブロツク図、 第６図は第５図における機器コントローラ14の内部構成
を示すブロツク図、 第７図は第６図におけるデイツプスイツチ31の構成例を
示す模式図、 第８図（イ）〜（ニ）は第６図におけるROM30の各光学
系毎にそれぞれ異なる光走査特性補償用データの格納状
態の説明図、 第９図は第６図におけるLSI21の内部構成を示すブロツ
ク図、 第10図は第１図における主走査コントローラ52の構成例
を示すブロツク図、 第11図は第10図における光量変調器52の構成例を示すブ
ロツク図、 第12図は第５図におけるLDドライバ60及びその関連回路
の構成例を示す回路図、 第13図は第10図における周波数変調器53の構成例を示す
ブロツク図、 第14図は第９図に示すRAM35から主走査制御データ，光
量変調データ，及び周波数変調データを読み出すタイミ
ングを示すタイムチヤート、 第15図は第11図に示した主走査コントローラ52の動作を
説明するためのタイムチヤート、 第16図乃至第18図は同じく主走査コントローラ51の動作
を説明するための説明図、 第19図は第11図のRAM35に格納される光量変調データの
説明図、 第20図は第11図に示した光量変調器52の動作を説明する
ためのタイムチヤート、 第21図は第13図のRAM35に格納される周波数変調データ
の説明図、 第22図は第13図に示した周波数変調器53の動作を説明す
るためのタイムチヤート、 第23図は第12図に示したLDドライバ60における制御電流
IpTとレーザダイオードのドライブ電流ILDとの関係を示
す線図、 第24図はレーザダイオードLDの光量変調領域における光
量変化を示す線図、 第25図はレーザダイオードのドライブ電流ILDの主走査
方向における電流レベル分布の概要を示す線図、 第26図は第１図における分周器58が発生するPLL基準信
号CLKAの主走査方向における周波数分布を示す線図であ
る。 第27図は従来の画像記録装置におけるレーザビームの主
走査期間に必要な各タイミング信号を発生する回路の例
を示すブロツク図、 第28図は同じくその各タイミング信号の関係を示すタイ
ミングチヤートである。 １……レーザプリンタ、２……感光体 ３……メインチヤージヤ、４……レーザ走査ユニツト ５……現像装置、６……転写／除電チヤージヤ ７……レジストローラ対、８……定着器 ９……排紙用搬送路、10……排紙トレイ 11……給紙トレイ、12……大量給紙第 13……データコントローラ 14……機器コントローラ 15……走査パネル、21……LSI 24……発振器、28……電圧／電流変換回路 30……ROM、31……デイツプスイツチ 33……CPU、34……露光コントローラ 35……RAM、45……D/Aコンバータ群 50……露光コントローラの内部レジスタ 51……主走査コントローラ 52……光量変調器、53……周波数変調器 54……タイミング発生器 56……テストパターン発生器 57……ビデオコントローラ 58,59,63……分周器 60……LDドライバ、61……位相比較器 62……電圧制御発振器、64……タツプセレクタ 65……PLL回路 101……レーザダイオード（LD）ユニツト 106……ポリゴンミラー 111……同期検知センサ 511,521,531……アドレスカウンタ 512,522,532……ダウンカウンタ 513,523,533……データレジスタ 514……シーケンサ、515……プリスケーラ 524,534……アツプダウンカウンタFIG. 1 is a block diagram showing the internal configuration of the exposure controller 34 in FIG. 9, FIG. 2 is a schematic configuration diagram of a mechanical portion of a laser printer according to an embodiment of the present invention, and FIGS. 2 is a plan view and a perspective view of an essential part of the laser scanning unit 4, FIG. 5 is a block diagram showing an outline of a control system configuration of the laser printer shown in FIG. 2, and FIG. 6 is a device controller shown in FIG. 14 is a block diagram showing the internal configuration of FIG. 14, FIG. 7 is a schematic diagram showing an example of the configuration of the dip switch 31 in FIG. 6, and FIGS. 8 (a) to 8 (d) are for each optical system of the ROM 30 in FIG. FIG. 9 is an explanatory diagram of a storage state of different optical scanning characteristic compensation data, FIG. 9 is a block diagram showing an internal configuration of the LSI 21 in FIG. 6, and FIG. Fig. 11 shows Fig. 10. FIG. 12 is a block diagram showing a configuration example of a light quantity modulator 52, FIG. 12 is a circuit diagram showing a configuration example of an LD driver 60 and related circuits in FIG. 5, and FIG. 13 is a configuration of a frequency modulator 53 in FIG. FIG. 14 is a block diagram showing an example, FIG. 14 is a time chart showing timing for reading main scanning control data, light quantity modulation data and frequency modulation data from the RAM 35 shown in FIG. 9, and FIG. 15 is a main scanning chart shown in FIG. 16 to 18 are time charts for explaining the operation of the main scanning controller 51, and FIG. 19 is a light amount modulation stored in the RAM 35 of FIG. FIG. 20 is a time chart for explaining the operation of the light quantity modulator 52 shown in FIG. 11, FIG. 21 is an explanatory view of frequency modulation data stored in the RAM 35 of FIG. 13, FIG. 22 shows the frequency modulator 53 shown in FIG. Taimuchiyato for explaining a work, FIG. 23 controls current in the LD driver 60 shown in FIG. 12
Graph showing the relationship between the drive current I LD of ip T and the laser diode, FIG. 24 graph showing the change of light intensity in the light intensity modulation region of the laser diode LD, FIG. 25 is a main drive current I LD of the laser diode FIG. 26 is a diagram showing the outline of the current level distribution in the scanning direction. FIG. 26 is a diagram showing the frequency distribution in the main scanning direction of the PLL reference signal CLKA generated by the frequency divider 58 in FIG. FIG. 27 is a block diagram showing an example of a circuit for generating each timing signal required during a main scanning period of a laser beam in a conventional image recording apparatus, and FIG. 28 is a timing chart showing the relationship between the timing signals. . DESCRIPTION OF SYMBOLS 1 ... Laser printer, 2 ... Photoconductor 3 ... Main charger 4, ... Laser scanning unit 5 ... Developer, 6 ... Transfer / discharge charger 7 ... Register roller pair, 8 ... Fixer 9 ………………………………………………………………………………………… …………………………………………………………………………………………………………………………. ... Oscillator, 28 ... Voltage / current conversion circuit 30 ... ROM, 31 ... Dip switch 33 ... CPU, 34 ... Exposure controller 35 ... RAM, 45 ... D / A converter group 50 ... Inside the exposure controller Register 51 Main scanning controller 52 Light intensity modulator 53 Frequency modulator 54 Test pattern generator 57 Test pattern generator 57 Video controller 58, 59, 63 Frequency divider 60 … LD driver, 61… Phase comparator 62 …… Voltage controlled oscillation , 64: Tap selector 65: PLL circuit 101: Laser diode (LD) unit 106: Polygon mirror 111: Synchronous detection sensor 511, 521, 531: Address counter 512, 522, 532: Down counter 513, 523, 533: Data register 514: Sequencer, 515 …… Prescaler 524,534 …… Up-down counter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 真義 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (72)発明者 東井 秀夫 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (72)発明者 新戸 嘉春 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (72)発明者 岩崎 敬一 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 昭63−39268（ＪＰ，Ａ) 特開 昭61−277255（ＪＰ，Ａ) 特開 昭62−162547（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/04 - 1/207 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Masayoshi Miyamoto 1-3-6 Nakamagome, Ota-ku, Tokyo Inside Ricoh Co., Ltd. (72) Inventor Hideo Higashii 1-3-6 Nakamagome, Ota-ku, Tokyo Inside Ricoh Co., Ltd. (72) Inventor Yoshiharu Nito 1-3-6 Nakamagome, Ota-ku, Tokyo Inside Ricoh Co., Ltd. (72) Keiichi Iwasaki 1-3-6 Nakamagome, Ota-ku, Tokyo (56) References JP-A-63-39268 (JP, A) JP-A-61-277255 (JP, A) JP-A-62-162547 (JP, A) (58) Fields investigated ( Int.Cl. 6 , DB name) H04N 1/04-1/207
Claims (4)
信号（VIDEO）に応じてレーザダイオードを点滅制御
し、そのレーザダイオードが発生するレーザビームを主
走査して画像形成媒体を照射することによつて画像を形
成する画像記録装置において、 前記レーザビームを主走査するための主走査制御データ
を格納するRAM（35）をアクセスするアドレスデータを
発生するアドレスカウンタ（511）と、そのアドレスデ
ータによつて前記RAMから読み出されるデータを主走査
開始前の所定タイミングでラツチするデータレジスタ
（513）と、このデータレジスタにラツチされたデータ
の一部を初期値としてロードしてダウンカウントするダ
ウンカウンタ（512）と、前記データレジスタ（513）に
ラツチされたデータの他の一部によつて前記ダウンカウ
ンタ（512）に供給するクロツクをプリスケールするプ
リスケーラ（515）と、前記ダウンカウンタがカウント
オーバした時に発生する信号をクロツクとして動作する
シーケンサ（514）とを有し、 このシーケンサから前記RAM（35）内の主走査制御デー
タに従つたタイミングで主走査期間内に必要な各タイミ
ング信号を発生する主走査コントローラを設けたことを
特徴とする画像記録装置。A laser diode is controlled to blink in response to an image signal (VIDEO) synchronized with a pixel clock signal (WCLK), and a laser beam generated by the laser diode is main-scanned to irradiate an image forming medium. Therefore, in an image recording apparatus for forming an image, an address counter (511) for generating address data for accessing a RAM (35) for storing main scanning control data for main scanning with the laser beam, Accordingly, a data register (513) for latching data read from the RAM at a predetermined timing before the start of main scanning, and a down counter () for loading a part of the latched data into this data register as an initial value and counting down. 512) and another part of the data latched in the data register (513) by the down counter (5). 12) a prescaler (515) for prescaling a clock supplied to the RAM and a sequencer (514) operating as a clock when a signal generated when the down counter counts over is provided. An image recording apparatus, comprising: a main scanning controller that generates necessary timing signals within a main scanning period at a timing according to the main scanning control data.
信号（VIDEO）に応じてレーザダイオードを点滅制御
し、そのレーザダイオードが発生するレーザビームを主
走査して画像形成媒体を照射することによつて画像を形
成する画像記録装置において、 レーザダイオードの発光量を変化させる変化量と方向と
インターバルを含む光量変調データを格納するRAM（3
5）と、 そのRAMのアドレスデータを発生するアドレスカウンタ
（521）と、そのアドレスデータによつて前記RAMから読
み出される光量変調データを前記レーザビームの主走査
開始前の所定タイミングでラツチするデータレジスタ
（523）と、このデータレジスタにラツチされた光量変
調データのインターバル成分をロードして主走査制御ク
ロツク（SCLK）でダウンカウントするダウンカウンタ
（522）と、このダウンカウンタがカウントオーバした
時に前記データレジスタ（523）にラツチされている光
量変調データの変化量成分の値だけその変化方向に応じ
て出力をアツプあるいはダウンするアツプダウンカウン
タ（524）とからなる光量変調器（52）と、 前記アツプダウンカウンタ（524）にセツトする初期値
を記憶するレジスタ（50）と、 前記アツプダウンカウンタ（524）の出力を入力とするD
/Aコンバータ（454）と、 このD/Aコンバータの出力に応じて前記レーザダイオー
ドのドライブ電流を制御する回路（28,60）とを設け、 前記RAM（35）に格納された光量変調データに従つて、
各主走査毎にレーザダイオードの光量分布を制御するよ
うにしたことを特徴とする画像記録装置。2. The method according to claim 1, wherein the laser diode is turned on and off in response to an image signal (VIDEO) synchronized with the pixel clock signal (WCLK), and the laser beam generated by the laser diode is main-scanned to irradiate the image forming medium. Thus, in an image recording apparatus for forming an image, a RAM (3) for storing light amount modulation data including a change amount, a direction, and an interval for changing a light emission amount of a laser diode.
5), an address counter (521) for generating address data of the RAM, and a data register for latching the light quantity modulation data read from the RAM at a predetermined timing before the main scanning of the laser beam is started based on the address data. (523), a down counter (522) for loading an interval component of the light quantity modulation data latched into the data register and down-counting by the main scanning control clock (SCLK), and the data when the down counter counts over. A light amount modulator (52) comprising an up / down counter (524) for increasing or decreasing the output in accordance with the direction of change by the amount of change amount component of the light amount modulation data latched in the register (523); A register (50) for storing an initial value to be set in a down counter (524); D which receives the output of the down counter (524)
/ A converter (454), and a circuit (28, 60) for controlling the drive current of the laser diode according to the output of the D / A converter, and the light quantity modulation data stored in the RAM (35) is provided. Therefore,
An image recording apparatus, wherein a light amount distribution of a laser diode is controlled for each main scan.
信号（VIDEO）に応じてレーザダイオードを点滅制御
し、そのレーザダイオードが発生するレーザビームを主
走査して画像形成媒体を照射することによつて画像を形
成する画像記録装置において、 前記画素クロツク信号（WCLK）を発生させるための基準
信号（CLKA）の周波数を変化させる変化量と方向とイン
ターバルを含む周波数変調データを格納するRAM（35）
と、 そのRAMのアドレスデータを発生するアドレスカウンタ
（531）と、そのアドレスデータによつて前記RAMから読
み出される周波数変調データを前記レーザビームの主走
査開始前の所定タイミングでラツチするデータレジスタ
（533）と、このデータレジスタにラツチされた周波数
変調データのインターバル成分をロードして前記基準信
号（CLKA）でダウンカウントするダウンカウンタ（53
2）と、このダウンカウンタがカウントオーバした時に
前記データレジスタ（533）にラツチされている周波数
変調データの変化量成分の値だけその変化方向に応じて
出力をアツプあるいはダウンするアツプダウンカウンタ
（534）とからなる周波数変調器（53）と、 前記アツプダウンカウンタ（534）にセツトする初期値
を記憶するレジスタ（50）と、 前記アツプダウンカウンタ（534）の出力に応じた周波
数で前記基準信号（CLKA）を発生する分周器（58）とを
設け、 前記RAM（35）に格納された周波数変調データに従つ
て、各主走査毎に前記画素クロツク信号（WCLK）の周波
数分布を制御するようにしたことを特徴とする画像記録
装置。3. A method of controlling the blinking of a laser diode according to an image signal (VIDEO) synchronized with a pixel clock signal (WCLK), and irradiating an image forming medium by main scanning with a laser beam generated by the laser diode. Accordingly, in an image recording apparatus for forming an image, a RAM (35) for storing frequency modulation data including a change amount, a direction, and an interval for changing a frequency of a reference signal (CLKA) for generating the pixel clock signal (WCLK). )
An address counter (531) for generating address data of the RAM; and a data register (533) for latching frequency-modulated data read from the RAM at the predetermined timing before the start of the main scanning of the laser beam by the address data. ) And a down counter (53) for loading the interval component of the frequency-modulated data latched into the data register and counting down with the reference signal (CLKA).
2) and an up-down counter (534) for increasing or decreasing the output in accordance with the direction of the change by the value of the change component of the frequency modulation data latched in the data register (533) when the down counter counts over. ), A register (50) for storing an initial value to be set in the up-down counter (534), and the reference signal at a frequency corresponding to the output of the up-down counter (534). A frequency divider (58) for generating (CLKA), and controls the frequency distribution of the pixel clock signal (WCLK) for each main scan in accordance with the frequency modulation data stored in the RAM (35). An image recording apparatus characterized in that:
圧制御発振器（62）と、この電圧制御発振器の発振出力
を分周する分周器（59）と、この分周器の出力信号と上
記基準信号（CLKA）とを入力する位相比較器（61）とを
有し、この位相比較器の出力をローパスフィルタ（68）
を通して前記電圧制御発振器（62）に入力させるように
構成したフエーズ・ロツクド・ループ回路を設け、 前記電圧制御発振器（62）の発振出力を画素クロツク信
号（WCLK）とするようにしたことを特徴とする画像記録
装置。4. An image recording apparatus according to claim 3, wherein said voltage-controlled oscillator (62), a frequency divider (59) for dividing the oscillation output of said voltage-controlled oscillator, and an output signal of said frequency divider. A phase comparator (61) for inputting the reference signal (CLKA) and an output of the phase comparator to a low-pass filter (68)
A phase-locked loop circuit configured to be input to the voltage controlled oscillator (62) through the circuit, and an oscillation output of the voltage controlled oscillator (62) is used as a pixel clock signal (WCLK). Image recording device.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/589,197 US5019913A (en) | 1989-10-02 | 1990-09-27 | Recording apparatus having control data selectively designated in memory which corresponds to one of multiple optical scanning systems |
| GB9021116A GB2238929B (en) | 1989-10-02 | 1990-09-28 | Image recording apparatus |
| DE4031052A DE4031052A1 (en) | 1989-10-02 | 1990-10-01 | IMAGE RECORDING DEVICE |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25739989 | 1989-10-02 | ||
| JP1-257399 | 1989-10-02 | ||
| JP1-258610 | 1989-10-03 | ||
| JP25861089 | 1989-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04126448A JPH04126448A (en) | 1992-04-27 |
| JP2989222B2 true JP2989222B2 (en) | 1999-12-13 |
Family
ID=26543197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15767190A Expired - Fee Related JP2989222B2 (en) | 1989-10-02 | 1990-06-18 | Picture recorder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989222B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4776644B2 (en) | 2008-03-05 | 2011-09-21 | シャープ株式会社 | Image forming apparatus |
-
1990
- 1990-06-18 JP JP15767190A patent/JP2989222B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04126448A (en) | 1992-04-27 |
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