JP2986410B2

JP2986410B2 - Semiconductor wafer failure analysis method and apparatus

Info

Publication number: JP2986410B2
Application number: JP8172251A
Authority: JP
Inventors: 一樹中田; 敏夫萩
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-07-13
Filing date: 1996-07-02
Publication date: 1999-12-06
Anticipated expiration: 2016-07-02
Also published as: JPH09134940A

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体ウェハ上に
形成されたデバイスの電気的欠陥の原因となったパター
ン欠陥を特定する半導体ウェハの不良解析方法及び装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer failure analysis method and apparatus for identifying a pattern defect that has caused an electrical defect of a device formed on a semiconductor wafer.

【０００２】[0002]

【従来の技術】近年、デバイスのパターンの微細化、構
造の複雑化及びプロセス期間の長期化に伴って、採算性
が持てるようなデバイスの歩留りを確保することは極め
て困難になっている。デバイスの歩留りを向上させるた
めには、不良デバイスの解析を行なって不良の原因を明
確にし、不良を引き起こした工程や装置に対する対策を
講じることが重要であり、今後、不良解析方法の向上が
ますます望まれる。2. Description of the Related Art In recent years, it has become extremely difficult to secure a profitable device yield as the device pattern becomes finer, the structure becomes more complicated, and the process period becomes longer. In order to improve the device yield, it is important to analyze the defective device to clarify the cause of the defect, and to take measures for the process or equipment that caused the defect, and the defect analysis method will be improved in the future. More and more desired.

【０００３】ところで、デバイスにおける不良の原因と
しては、いくつか挙げられるが、特に重要なものとし
て、半導体ウェハ上のパターンに影響を及ぼす欠陥が挙
げられ、その例としては、半導体ウェハ上にパーティク
ルが付着したり、フォトリソグラフィ工程でフォーカス
が不適当であったり、エッチング条件が悪くてエッチン
グ残渣が存在したりする場合が挙げられる。[0003] By the way, there are several causes of a defect in a device, and particularly important is a defect which affects a pattern on a semiconductor wafer. As an example, particles are formed on a semiconductor wafer. There are cases where the film adheres, the focus is inappropriate in the photolithography process, and the etching residue is poor due to poor etching conditions.

【０００４】以下、図面を参照しながら、従来の不良解
析方法の一例について説明する。Hereinafter, an example of a conventional failure analysis method will be described with reference to the drawings.

【０００５】図１６は、従来の不良解析方法の一例のフ
ローを示している。FIG. 16 shows a flow of an example of a conventional failure analysis method.

【０００６】まず、半導体デバイスのプロセスが終了し
た後、不良ビットの位置を示すマップであるフェイルビ
ットマップを作成する。次に、フェイルビットマップの
アドレスに基づき、不良ビット部を光学顕微鏡や電子顕
微鏡を用いて観察する。First, after the process of the semiconductor device is completed, a fail bit map which is a map indicating the position of the defective bit is created. Next, the defective bit portion is observed using an optical microscope or an electron microscope based on the address of the fail bit map.

【０００７】次に、不良ビット部分の堆積膜を沸酸、燐
酸、硫酸過酸化水素水、王水、水酸化カリウム等の溶剤
を用いて剥離した後、該不良ビット部分を再び観察して
不良工程を推測する。Next, the deposited film at the defective bit portion is peeled off using a solvent such as hydrofluoric acid, phosphoric acid, sulfuric acid hydrogen peroxide, aqua regia, potassium hydroxide, etc., and the defective bit portion is observed again to determine the defective bit portion. Guess the process.

【０００８】前記の作業を行なっても、不良工程の推測
ができない場合には、不良ビット部分の堆積膜の剥離及
び観察を不良工程の推測ができるまで繰り返し行なう。If it is not possible to infer the defective process even after performing the above-mentioned operations, the peeling and observation of the deposited film at the defective bit portion are repeated until the defective process can be estimated.

【０００９】しかしながら、前記従来の不良解析方法に
よると、次のような問題がある。すなわち、不良ビッ
トの原因となったパターン欠陥を特定するためには、１
不良箇所につき約１時間を要するため、多数の不良ビッ
トを解析して定量的な不良解析結果が得ることが実際に
は困難であるので、対策を講じるべき工程や装置が明確
にならないという問題、不良解析作業には熟練と経験
を要するため、作業者によって不良要因の判明率や不良
解析結果が異なるという問題、膜剥離の過程におい
て、人体に有害な溶剤を使用せざるを得ないという問題
があった。However, according to the conventional failure analysis method, there are the following problems. That is, in order to identify the pattern defect that caused the defective bit, 1
Since it takes about one hour for a defective part, it is actually difficult to analyze a large number of defective bits and obtain a quantitative failure analysis result. Since failure analysis requires skill and experience, the problem is that the rate of finding the failure factor and the result of failure analysis differ depending on the operator, and the problem of having to use a solvent harmful to the human body in the process of film peeling. there were.

【００１０】そこで、このような問題を回避する不良解
析方法として、近時、次のような方法が提案されてい
る。Therefore, the following method has recently been proposed as a failure analysis method for avoiding such a problem.

【００１１】図１は、この不良解析方法の概念図であっ
て、図１において、（ａ）はプロセスの途中の各工程で
パターン欠陥の検査を行なって得られた工程毎のパター
ン欠陥の分布であるパターン欠陥マップを示し、（ｂ）
はプロセス終了後に電気特性検査を行なって得られたウ
ェハの電気的な欠陥の分布であるフェイルビットマップ
（ＦＢＭ）を示し、（ｃ）はパターン欠陥マップとフェ
イルビットマップとを重ね合せた状態を示している。
尚、図１（ｂ）において、点は１ビット欠陥部を示し、
線はビット欠陥が連続してなるライン欠陥部を示し、枠
はビット欠陥部が群状に発生してなるブロック欠陥部を
示している。また、図１（ａ），（ｂ），（ｃ）におい
ては長方形状の領域内に各欠陥を示したが、実際はウェ
ハ上に形成されたビット欠陥及びパターン欠陥を示して
いる。FIG. 1 is a conceptual diagram of this failure analysis method. In FIG. 1, (a) shows a pattern defect distribution for each process obtained by performing a pattern defect inspection in each process in the process. (B)
Shows a fail bit map (FBM), which is a distribution of electrical defects of the wafer obtained by performing an electrical characteristic inspection after the process, and (c) shows a state in which the pattern defect map and the fail bit map are superimposed. Is shown.
In FIG. 1B, a dot indicates a 1-bit defective portion,
The line indicates a line defect portion in which bit defects are continuous, and the frame indicates a block defect portion in which bit defect portions are generated in a group. 1A, 1B, and 1C show each defect in a rectangular area, but actually show bit defects and pattern defects formed on a wafer.

【００１２】以下、図１及び図２を参照しながら、前記
従来の不良解析方法について説明する。Hereinafter, the conventional failure analysis method will be described with reference to FIGS.

【００１３】まず、半導体製造装置のプロセスにおける
第１工程が完了すると、第１工程のパターン欠陥検査を
行なうと共に第２工程に移行する。次に、第２工程が完
了すると、第２工程のパターン欠陥検査を行なうと共に
第３工程に移行する。このような作業を繰り返し、最終
工程である第ｚ工程が終了すると、第ｚ工程のパターン
欠陥検査を行なった後、図１（ａ）に示したパターン欠
陥マップを作成すると共に、デバイスの電気的特性を測
定して図１（ｂ）に示すフェイルビットマップを作成す
る。First, when the first step in the process of the semiconductor manufacturing apparatus is completed, the pattern defect inspection of the first step is performed, and the process shifts to the second step. Next, when the second step is completed, the pattern defect inspection in the second step is performed, and the process proceeds to the third step. Such operations are repeated, and when the z-th step, which is the final step, is completed, a pattern defect inspection in the z-th step is performed, and a pattern defect map shown in FIG. The characteristics are measured and a fail bit map shown in FIG. 1B is created.

【００１４】次に、パターン欠陥マップとフェイルビッ
トマップとを比較して、不良ビットの発生原因となった
パターン欠陥及びその発生工程を特定する。この場合、
パターン欠陥マップにおいては、各パターン欠陥の発生
工程が既に判明しているため、フェイルビットマップ上
の各不良ビットの位置に対応するパターン欠陥マップ上
のパターン欠陥を検索することによって、不良ビットの
発生原因となったパターン欠陥及びその発生工程を特定
することが可能である。その後、パターン欠陥が発生し
た工程及び装置に対してパターン欠陥情報をフィードバ
ックする。Next, the pattern defect map and the fail bit map are compared with each other to identify the pattern defect that has caused the defective bit and the process of generating the pattern defect. in this case,
In the pattern defect map, since the generation process of each pattern defect is already known, the generation of the defective bit is performed by searching the pattern defect map corresponding to the position of each defective bit on the fail bit map. It is possible to specify the pattern defect that caused the process and the process of generating the pattern defect. Thereafter, the pattern defect information is fed back to the process and the device where the pattern defect has occurred.

【００１５】次に、前記従来の不良解析方法において用
いるパターン欠陥マップの作成方法、特にウェハ上のパ
ターン欠陥の発生工程を特定する方法について図３を参
照しながら説明する。すなわち、図３（ａ）に示す第ｎ
工程の終了後のウェハ上のパターン欠陥の分布から、図
３（ｂ）に示す第ｎ−１工程の終了後の前記ウェハ上の
パターン欠陥の分布をすべて引くことにより、図３
（ｃ）に示すように第ｎ工程で新たに発生したパターン
欠陥を特定する。Next, a method of creating a pattern defect map used in the above-described conventional failure analysis method, particularly a method of specifying a process of generating a pattern defect on a wafer will be described with reference to FIG. That is, the n-th cell shown in FIG.
By subtracting all the pattern defect distributions on the wafer after the end of the (n-1) th step shown in FIG. 3B from the distribution of pattern defects on the wafers after the end of the step, FIG.
As shown in (c), a pattern defect newly generated in the n-th step is specified.

【００１６】[0016]

【発明が解決しようとする課題】ところが、本件発明者
らが実際に前記の不良解析方法を用いてパターン欠陥マ
ップを作成してみたところ、電気的特性の不良の原因と
なったパターン欠陥を確実に特定することができなかっ
た。そこで、前記の不良解析方法について種々検討を加
えた結果、次に示す第１〜第４の問題点があることを見
出した。However, when the inventors of the present invention actually made a pattern defect map using the above-described failure analysis method, it was found that a pattern defect which caused a failure in electrical characteristics was reliably detected. Could not be identified. Then, as a result of conducting various studies on the above-mentioned failure analysis method, it was found that there were the following first to fourth problems.

【００１７】まず、従来の不良解析方法の第１の問題点
を説明するが、その前に、従来の不良解析方法における
パターン欠陥マップの作成方法について図４（ａ），
（ｂ），（ｃ）を参照しながら説明する。まず、第ｎ−
２工程で作成したパターン欠陥マップにパターン欠陥１
が存在すると、第ｎ−１工程で作成したパターン欠陥マ
ップにおいてパターン欠陥を検索する。第ｎ−１工程の
パターン欠陥マップでパターン欠陥１，２，３が検出さ
れると、パターン欠陥１は第ｎ−２工程で既に存在して
いたものであるから残りのパターン欠陥２，３は第ｎ−
１工程で発生したものと判断する。次に、第ｎ工程で作
成したパターン欠陥マップにおいてパターン欠陥を検索
し、第ｎ工程のパターン欠陥マップでパターン欠陥１，
２，３，４，５，６が見つかると、パターン欠陥１，
２，３は第ｎ−１工程で既に存在していたものであるか
ら残りのパターン欠陥４，５，６は第ｎ工程で発生した
ものと判断する。これにより、図４（ｄ）、（ｅ）、
（ｆ）に示すように、第ｎ−２工程で１つのパターン欠
陥が発生し、第ｎ−１工程で２つのパターン欠陥が発生
し、第ｎ工程で３つのパターン欠陥が発生したものと判
断するのである。First, a first problem of the conventional failure analysis method will be described. Before that, a method of creating a pattern defect map in the conventional failure analysis method will be described with reference to FIGS.
This will be described with reference to (b) and (c). First, the n-th
Pattern defect 1 in the pattern defect map created in two steps
Exists, a pattern defect is searched for in the pattern defect map created in the (n-1) th step. When pattern defects 1, 2, and 3 are detected in the pattern defect map in the (n-1) th step, the remaining pattern defects 2, 3 are removed because pattern defect 1 already exists in the (n-2) th step. N-th
It is determined that it occurred in one process. Next, pattern defects are searched for in the pattern defect map created in the n-th step, and pattern defects 1 and 2 are found in the pattern defect map in the n-th step.
When 2, 3, 4, 5, 6 are found, the pattern defect 1,
Since patterns 2 and 3 have already existed in the (n-1) th step, it is determined that the remaining pattern defects 4, 5, and 6 have occurred in the n-th step. Thereby, FIGS. 4 (d), (e),
As shown in (f), it is determined that one pattern defect has occurred in the (n-2) th step, two pattern defects have occurred in the (n-1) th step, and three pattern defects have occurred in the (n) th step. You do it.

【００１８】ところが、前記のようにしてパターン欠陥
の発生工程を特定すると、次のような問題が発生する。
すなわち、図５の上側部分に示す上面から見た観察像の
ように、実際のパターン欠陥は円形状ではなく歪な形状
をしている。また、このような実際のパターン欠陥をレ
ーザー散乱型のパターン欠陥検査装置や、画像認識型の
パターン欠陥検査装置を用いて検査した場合、その信号
強度は図５に示すようにマルチピークになる場合が多
い。このため、１つのパターン欠陥を工程によって１個
と認識する場合と複数個と認識する場合とがある。信号
強度の識別しきい値を図５の下側部分における二点鎖線
で示すように第ｎ−１工程と第ｎ工程とにおいて同じ値
としても、基板の反射率の変化等により、信号強度の検
出値は第ｎ−１工程と第ｎ工程との間で異なるのが通常
である。このため、第ｎ−１工程で検出した信号強度が
破線で示す値であり、第ｎ工程で検出した信号強度が実
線で示す値であるとすると、図４（ｂ），（ｃ）のパタ
ーン欠陥２は、図６（ａ），（ｂ）に示すように、第ｎ
−１工程では１つのパターン欠陥２Ａとして検出される
が、第ｎ工程では２つのパターン欠陥２Ａ，２Ｂとして
検出されることがある。尚、図６における一点鎖線は、
パターン欠陥を検索する所定の領域、例えば一辺が５０
μｍの正方形の領域を示している。このような場合、第
ｎ−１工程でパターン欠陥２Ａが見つかると、パターン
欠陥２Ａが存在する所定領域内において第ｎ工程におけ
るパターン欠陥を検索し、第ｎ工程でパターン欠陥２
Ａ，２Ｂが検出されると、パターン欠陥２Ａは第ｎ−１
工程で発生し、残りのパターン欠陥２Ｂは第ｎ工程で発
生したものと判断される。However, when the process of generating a pattern defect is specified as described above, the following problem occurs.
That is, the actual pattern defect has a distorted shape, not a circular shape, like the observation image viewed from the upper surface shown in the upper part of FIG. When such an actual pattern defect is inspected using a laser scattering type pattern defect inspection device or an image recognition type pattern defect inspection device, the signal intensity becomes multi-peak as shown in FIG. There are many. Therefore, there is a case where one pattern defect is recognized as one by a process, and a case where it is recognized as a plurality. As shown by the two-dot chain line in the lower part of FIG. Normally, the detection value differs between the (n-1) th step and the nth step. Therefore, assuming that the signal intensity detected in the (n-1) th step is a value indicated by a broken line and the signal intensity detected in the nth step is a value indicated by a solid line, the patterns shown in FIGS. As shown in FIGS. 6A and 6B, the defect 2 has an n-th defect.
In the -1 step, it is detected as one pattern defect 2A, but in the nth step, it may be detected as two pattern defects 2A and 2B. The dashed line in FIG.
A predetermined area for searching for a pattern defect, for example, 50 on one side
It shows a square area of μm. In such a case, when the pattern defect 2A is found in the (n-1) th step, the pattern defect in the nth step is searched in a predetermined area where the pattern defect 2A exists, and the pattern defect 2A is found in the nth step.
When A and 2B are detected, the pattern defect 2A becomes the (n-1) th.
It is determined that the remaining pattern defects 2B occurred in the process and occurred in the n-th process.

【００１９】以上説明したように、前記従来の不良解析
方法によると、パターン欠陥２Ｂが第ｎ−１工程で発生
しているにも拘らず、該パターン欠陥２Ｂは第ｎ工程で
も発生したものと誤認されてしまうという第１の問題点
がある。As described above, according to the conventional failure analysis method, although the pattern defect 2B occurs in the (n-1) th step, the pattern defect 2B also occurs in the n-th step. There is a first problem of being mistakenly recognized.

【００２０】次に、従来の不良解析方法の第２の問題点
について説明する。Next, a second problem of the conventional failure analysis method will be described.

【００２１】図７は０．５μｍデザインルールのデバイ
スのビットライン形成工程で検出されたパターン欠陥の
マップの例である。実際のパターン欠陥は、円形状や歪
な形状をしたものに限らず、図７に示すようにクラスタ
ー状のパターン欠陥７である場合がある。クラスター状
のパターン欠陥７は、分布状況及びその形状からハンド
リング等によって形成された傷欠陥と見られ、多数の欠
陥が部分的に集中して発生する。このようなクラスター
状のパターン欠陥７に対処するため、通常の不良解析方
法においてはマージ（併合）設定を行なっている。すな
わち、クラスター状のパターン欠陥７は、通常１つの原
因により発生することが多いので、所定の範囲内に分布
する複数の欠陥は１つの欠陥とみなすのである。FIG. 7 is an example of a map of a pattern defect detected in a bit line forming step of a device having a 0.5 μm design rule. Actual pattern defects are not limited to those having a circular or distorted shape, but may be cluster-shaped pattern defects 7 as shown in FIG. The cluster-shaped pattern defects 7 are considered as flaws formed by handling or the like based on the distribution state and the shape thereof, and a large number of defects are partially concentrated. In order to deal with such cluster-like pattern defects 7, a merge setting is performed in a normal failure analysis method. That is, since the cluster-shaped pattern defects 7 usually occur due to one cause, a plurality of defects distributed within a predetermined range are regarded as one defect.

【００２２】ところが、クラスター状のパターン欠陥７
にも種々の形態が存在し、図８（ａ），（ｂ）に示すよ
うに、クラスター状のパターン欠陥７が第１のグループ
７Ａと第２のグループ７Ｂとから構成されており、第１
のグループ７Ａと第２のグループ７Ｂとの間に比較的大
きな間隔が存在する場合がある。However, the cluster-like pattern defects 7
8A and 8B, the cluster-shaped pattern defects 7 are composed of a first group 7A and a second group 7B, and the first
There may be a relatively large interval between the group 7A and the second group 7B.

【００２３】前述したように、基板の反射率の変化等に
より信号強度の検出値は第ｎ−１工程と第ｎ工程との間
で異なるのが通常である。このため、前記従来の不良解
析方法によると、クラスター状のパターン欠陥７を構成
する第１のグループ７Ａと第２のグループ７Ｂとがマー
ジされる場合とマージされない場合とが発生する。例え
ば、図８（ａ）に示すように、第ｎ−１工程ではクラス
ター状のパターン欠陥７を１つの欠陥と見る一方、図８
（ｂ）に示すように、第ｎ工程ではクラスター状のパタ
ーン欠陥７を第１のグループ７Ａよりなるパターン欠陥
と第２のグループ７Ｂよりなるパターン欠陥との２つの
欠陥と見てしまうことがある。このため、第ｎ工程で新
たなパターン欠陥が発生していないにも拘らず、第ｎ工
程で、クラスター状のパターン欠陥７の第１のグループ
７Ａよりなる新たなパターン欠陥が発生したと見てしま
うことがある。As described above, the detected value of the signal intensity usually differs between the (n-1) th step and the nth step due to a change in the reflectance of the substrate or the like. Therefore, according to the conventional failure analysis method, there are cases where the first group 7A and the second group 7B constituting the cluster-like pattern defect 7 are merged and where they are not merged. For example, as shown in FIG. 8A, in the (n-1) th step, the cluster-shaped pattern defects 7 are regarded as one defect, while
As shown in (b), in the n-th step, the cluster-shaped pattern defects 7 may be regarded as two defects, that is, a pattern defect composed of the first group 7A and a pattern defect composed of the second group 7B. . Therefore, it is considered that a new pattern defect including the first group 7A of the cluster-shaped pattern defects 7 has occurred in the n-th step, although no new pattern defect has occurred in the n-th step. Sometimes.

【００２４】また、クラスター状のパターン欠陥７の欠
陥座標は、第ｎ−１工程では図８（ａ）に示す位置にな
るのに対して、第ｎ工程では図８（ｂ）に示す位置にな
る。この場合、図８（ａ）に示す欠陥座標と図８（ｂ）
に示す欠陥座標との間隔がパターン欠陥を検索する所定
の領域（図６における一点鎖線）よりも大きい場合に
は、クラスター状のパターン欠陥７を構成する第１のグ
ループ７Ａ及び第２のグループ７Ｂのいずれもを第ｎ工
程で発生したパターン欠陥と判断してしまうことがあ
る。The defect coordinates of the cluster-shaped pattern defect 7 are at the position shown in FIG. 8A in the (n-1) th step, whereas they are at the position shown in FIG. Become. In this case, the defect coordinates shown in FIG.
Are larger than a predetermined area (a chain line in FIG. 6) for searching for a pattern defect, the first group 7A and the second group 7B constituting the cluster-shaped pattern defect 7 May be determined to be pattern defects generated in the n-th step.

【００２５】以上説明したように、従来の不良解析方法
によると、クラスター状のパターン欠陥に対しては、パ
ターン欠陥の発生工程、発生数及び発生位置を誤認して
しまうという第２の問題点がある。As described above, according to the conventional failure analysis method, there is a second problem that, for a cluster-like pattern defect, the generation process, the number and the position of the generation of the pattern defect are erroneously recognized. is there.

【００２６】次に、従来の不良解析方法の第３の問題点
について説明する。Next, a third problem of the conventional failure analysis method will be described.

【００２７】フェイルビットマップ（ＦＢＭ）の座標系
とパターン欠陥マップの座標系とを一致させるために
は、ＦＢＭの不良データを相関比較フォーマットに変換
する必要があり、図９（ａ）は相関比較フォーマットを
示している。図９（ａ）において、１０は１ダイのＦＢ
Ｍ、１１は１ビット不良部であって、１ビット不良部１
１の座標は（ｘ₁，ｙ₁）である。また、１２Ａ，１２
Ｂはライン不良部（不良ビットがライン状に連続して並
んでいる不良部）であって、ライン不良部１２Ａ，１２
Ｂの中心座標はそれぞれ（ｘ₂，ｙ₂），（ｘ₃，
ｙ₃）である。In order to match the coordinate system of the fail bit map (FBM) with the coordinate system of the pattern defect map, it is necessary to convert the FBM failure data into a correlation comparison format. The format is shown. In FIG. 9A, reference numeral 10 denotes one die FB.
M and 11 are 1-bit defective portions, and 1-bit defective portion 1
The coordinates of 1 are (x ₁ , y ₁ ). Also, 12A, 12
B is a line defective portion (a defective portion in which defective bits are continuously arranged in a line), and the line defective portions 12A and 12B
The center coordinates of B are (x ₂ , y ₂ ), (x ₃ ,
y ₃ ).

【００２８】図９（ｂ）は１ビット不良部１１のサイズ
の表示方法を示し、図９（ｃ）はライン不良部１２Ａ，
１２Ｂのサイズ表示方法を示している。このように、Ｆ
ＢＭの不良データは、１ダイのＦＢＭ１０の原点（パタ
ーン欠陥マップの原点と一致している）からの座標と、
１ビット不良部１１及びライン不良部１２Ａ，１２Ｂの
ｘ，ｙのサイズとによって表現される。FIG. 9B shows a method of displaying the size of the one-bit defective part 11, and FIG.
12B shows a size display method of 12B. Thus, F
The defect data of the BM includes coordinates from the origin of the FBM 10 of one die (which coincides with the origin of the pattern defect map),
It is represented by the x and y sizes of the 1-bit defective portion 11 and the line defective portions 12A and 12B.

【００２９】次に、図１０に基づいて、１ビット不良部
１１とパターン欠陥マップとを比較する方法について説
明する。図１０において、１３は１ビット不良部１１の
発生原因となったパターン欠陥を検索する検索領域を示
しており、１４Ａ，１４Ｂは検索領域１３内に存在する
パターン欠陥を示している。検索領域１３は不良解析装
置の座標特定精度を考慮して、１ビット不良部１１の中
心座標（ｘ₁，ｙ₁）を原点とする例えば５０μｍの範
囲に設定されており、検索領域１３内に存在するパター
ン欠陥１４Ａ，１４Ｂのうち１ビット不良部１１の中心
座標（ｘ₁，ｙ₁）から最も近いものを不良原因となっ
たパターン欠陥と特定する。ライン不良部１２Ａ，１２
Ｂとパターン欠陥マップとを比較する場合も、基本的に
は、１ビット不良部１１とパターン欠陥マップとを比較
する場合と同様であって、ライン不良部１２Ａ，１２Ｂ
の中心座標から最も近いパターン欠陥を不良原因となっ
たパターン欠陥と特定するのである。Next, a method for comparing the 1-bit defective portion 11 with the pattern defect map will be described with reference to FIG. In FIG. 10, reference numeral 13 denotes a search area for searching for a pattern defect that has caused the occurrence of the 1-bit defective portion 11, and reference numerals 14 A and 14 B denote pattern defects existing in the search area 13. The search area 13 is set in a range of, for example, 50 μm having the origin at the center coordinates (x ₁ , y ₁ ) of the 1-bit defective portion 11 in consideration of the coordinate identification accuracy of the failure analysis device. Among the existing pattern defects 14A and 14B, the one closest to the center coordinates (x ₁ , y ₁ ) of the 1-bit defective portion 11 is identified as the pattern defect that caused the defect. Line defective portions 12A, 12
The comparison between B and the pattern defect map is basically the same as the case where the 1-bit defective portion 11 is compared with the pattern defect map, and the line defective portions 12A and 12B are compared.
Then, the pattern defect closest to the center coordinates is identified as the pattern defect that caused the defect.

【００３０】ところが、前記の不良解析方法を用いてパ
ターン欠陥の発生工程を検索してみたところ、ライン不
良部１２Ａ，１２Ｂとパターン欠陥とが対応しない場合
があり、ライン不良を引き起こしたパターン欠陥を誤認
するという第３の問題点に直面した。However, when the pattern defect occurrence process was searched using the above-described defect analysis method, the line defect portions 12A and 12B sometimes did not correspond to the pattern defect. I faced the third problem of misperception.

【００３１】次に、従来の不良解析方法の第４の問題点
について説明する。Next, a fourth problem of the conventional failure analysis method will be described.

【００３２】従来の不良解析方法においては、ビット不
良部の中心から最も近い距離に位置するパターン欠陥を
不良原因となったパターン欠陥と特定する。そのため、
小さいサイズのパターン欠陥例えば配線パターン間の距
離よりも小さいサイズのパターン欠陥がビット不良部か
ら近い距離の位置に存在すると共に、大きいサイズのパ
ターン欠陥例えば配線パターン間の距離よりも大きいサ
イズのパターン欠陥がビット不良部から遠い距離の位置
に存在する場合には、実際には不良原因とならない小さ
いサイズのパターン欠陥を不良原因となったパターン欠
陥と誤認してしまうという問題がある。In the conventional failure analysis method, a pattern defect located at the closest distance from the center of a bit defective portion is specified as a pattern defect that caused a failure. for that reason,
A pattern defect having a small size, for example, a pattern defect having a size smaller than the distance between wiring patterns exists at a position close to the bit defective portion, and a pattern defect having a large size, for example, a pattern defect having a size larger than the distance between wiring patterns However, there is a problem that a pattern defect having a small size that does not actually cause a defect is erroneously recognized as a pattern defect that has caused a defect when the pattern defect exists at a position far from the bit defective portion.

【００３３】前記に鑑み、本発明は、パターン欠陥の発
生工程を正確に把握できるようにすることを第１の目的
とし、クラスター状のパターン欠陥の発生工程、発生数
及び発生位置を正確に把握できるようにすることを第２
の目的とし、ライン不良が発生した場合に該ライン不良
の発生原因となったパターン欠陥を正確に特定できるよ
うにすることを第３の目的とし、様々なサイズのパター
ン欠陥が存在する場合に不良原因となったパターン欠陥
を正確に特定できるようにすることを第４の目的とす
る。In view of the above, it is a first object of the present invention to accurately grasp a process of generating a pattern defect, and to accurately grasp a generation process, a number and a position of a cluster-shaped pattern defect. To be able to do the second
The third object of the present invention is to make it possible to accurately identify a pattern defect that has caused a line defect when a line defect has occurred. It is a fourth object of the present invention to be able to accurately specify a pattern defect that has caused a defect.

【００３４】[0034]

【課題を解決するための手段】前記第１の目的を達成す
るため、請求項１の発明が講じた解決手段は、半導体製
造の各処理工程で半導体ウェハのパターン欠陥を検査し
てパターン欠陥の分布であるパターン欠陥マップを作成
する第１の工程と、半導体製造の各処理工程が終了した
後に電気的欠陥の分布であるフェイルビットマップを作
成する第２の工程と、前記第１の工程で作成されたパタ
ーン欠陥マップと前記第２の工程で作成されたフェイル
ビットマップとを比較することにより電気的欠陥の原因
となったパターン欠陥が発生した処理工程を特定する第
３の工程とを備えた半導体ウェハの不良解析方法を前提
とし、前記第３の工程は、第ｎ−１番目の処理工程で作
成された第１のパターン欠陥マップ及び第ｎ番目の処理
工程で作成された第２のパターン欠陥マップにおいてパ
ターン欠陥をそれぞれ検索し、前記第１のパターン欠陥
マップにおいて検出された各パターン欠陥の位置から所
定の距離内の領域である各所定領域で前記第２のパター
ン欠陥マップにおいて検出されたすべてのパターン欠陥
は第ｎ−１番目以前の処理工程で発生したと判断すると
共に、前記各所定領域外で前記第２のパターン欠陥マッ
プにおいて検出されたパターン欠陥は第ｎ番目の処理工
程で発生したと判断する工程を含む構成とするものであ
る。Means for Solving the Problems In order to achieve the first object, a solution taken by the invention of claim 1 is to inspect a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and inspect the pattern defect. A first step of creating a pattern defect map that is a distribution, a second step of creating a fail bit map that is an electrical defect distribution after each processing step of semiconductor manufacturing is completed, and the first step. A third step of comparing the created pattern defect map with the fail bit map created in the second step to specify a processing step in which a pattern defect causing an electrical defect has occurred. The third step is a first pattern defect map created in the (n-1) -th processing step and a n-th processing pattern created in the n-th processing step. 2 is searched for in the second pattern defect map in each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected in the first pattern defect map. It is determined that all the detected pattern defects have occurred in the (n-1) th or earlier processing steps, and the pattern defects detected in the second pattern defect map outside the predetermined regions are the nth processing steps. It is configured to include a step of determining that it has occurred in the step.

【００３５】請求項１の構成により、第ｎ−１番目の処
理工程で発生したパターン欠陥が歪な形状を有してお
り、第ｎ−１番目の処理工程で作成された第１のパター
ン欠陥マップにおいては１個のパターン欠陥として検出
され、第ｎ番目の処理工程で作成された第２のパターン
欠陥マップにおいては複数のパターン欠陥として検出さ
れた場合でも、該複数のパターン欠陥は、第１のパター
ン欠陥マップにおいて検出された１個のパターン欠陥の
位置から所定の距離内の領域である所定領域で検出され
るため、第ｎ−１番目以前の処理工程で発生したと判断
されるので、第ｎ番目の処理工程で発生したと誤認され
ることがなくなる。According to the structure of the first aspect, the pattern defect generated in the (n-1) -th processing step has a distorted shape, and the first pattern defect generated in the (n-1) -th processing step. Even if the plurality of pattern defects are detected as one pattern defect in the map and are detected as a plurality of pattern defects in the second pattern defect map created in the n-th processing step, the plurality of pattern defects remain in the first pattern defect. Since it is detected in a predetermined area that is within a predetermined distance from the position of one pattern defect detected in the pattern defect map, it is determined that the pattern defect has occurred in the (n-1) th or earlier processing step. It is not erroneously recognized as having occurred in the n-th processing step.

【００３６】前記第１の目的を達成するため、請求項２
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成する第１の工程
と、半導体製造の各処理工程が終了した後に電気的欠陥
の分布であるフェイルビットマップを作成する第２の工
程と、前記第１の工程で作成されたパターン欠陥マップ
と前記第２の工程で作成されたフェイルビットマップと
を比較することにより電気的欠陥の原因となったパター
ン欠陥が発生した処理工程を特定する第３の工程とを備
えた半導体ウェハの不良解析方法を前提とし、前記第３
の工程は、第ｎ−１番目の処理工程で作成された第１の
パターン欠陥マップ及び第ｎ番目の処理工程で作成され
た第２のパターン欠陥マップにおいてパターン欠陥をそ
れぞれ検索し、前記第２のパターン欠陥マップにおいて
検出された各パターン欠陥の位置から所定の距離内の領
域である各所定領域で前記第１のパターン欠陥マップに
おいて検出されなかった前記第２のパターン欠陥マップ
上のパターン欠陥は第ｎ番目の処理工程で発生したと判
断すると共に、前記各所定領域で前記第１のパターン欠
陥マップにおいて検出された前記第２のパターン欠陥マ
ップ上のパターン欠陥は第ｎ−１番目以前の処理工程で
発生したと判断する工程を含む構成とするものである。In order to achieve the first object, a second aspect is provided.
The solution taken by the invention of the invention is that a first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects, and each processing step of semiconductor manufacturing After the completion, a second step of creating a fail bitmap, which is a distribution of electrical defects, is compared with the pattern defect map created in the first step and the fail bitmap created in the second step. And a third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by performing the third step.
The step of searching for a pattern defect in the first pattern defect map created in the (n-1) th processing step and the pattern defect in the second pattern defect map created in the nth processing step. The pattern defects on the second pattern defect map which are not detected in the first pattern defect map in each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected in the pattern defect map are It is determined that the pattern defect has occurred in the n-th processing step, and the pattern defect on the second pattern defect map detected in the first pattern defect map in each of the predetermined areas is the processing of the (n-1) th or earlier processing. It is configured to include a step of determining that it has occurred in the step.

【００３７】請求項２の構成により、第ｎ−１番目の処
理工程で発生したパターン欠陥が歪な形状を有してお
り、第ｎ−１番目の処理工程で作成された第１のパター
ン欠陥マップにおいては１個のパターン欠陥として検出
され、第ｎ番目の処理工程で作成された第２のパターン
欠陥マップにおいては複数のパターン欠陥として検出さ
れた場合でも、該複数のパターン欠陥のそれぞれは、第
２のパターン欠陥マップにおいて検出された位置から所
定の距離内の領域である所定領域で第１のパターン欠陥
マップにおいても検出されるため、第ｎ−１番目以前の
処理工程で発生したと判断されるので、第ｎ番目の処理
工程で発生したと誤認されることがなくなる。According to the second aspect of the present invention, the pattern defect generated in the (n-1) th processing step has a distorted shape, and the first pattern defect generated in the (n-1) th processing step. Each of the plurality of pattern defects is detected as one pattern defect in the map, and is detected as a plurality of pattern defects in the second pattern defect map created in the n-th processing step. Since it is also detected in the first pattern defect map in a predetermined area that is within a predetermined distance from the position detected in the second pattern defect map, it is determined that the error occurred in the (n-1) th or earlier processing step. Therefore, it is not erroneously recognized as having occurred in the n-th processing step.

【００３８】前記第２の目的を達成するため、請求項３
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成する第１の工程
と、半導体製造の各処理工程が終了した後に電気的欠陥
の分布であるフェイルビットマップを作成する第２の工
程と、前記第１の工程で作成されたパターン欠陥マップ
と前記第２の工程で作成されたフェイルビットマップと
を比較することにより電気的欠陥の原因となったパター
ン欠陥が発生した処理工程を特定する第３の工程とを備
えた半導体ウェハの不良解析方法を前提とし、前記第３
の工程は、前記パターン欠陥マップにおいてパターン欠
陥を検索してパターン欠陥が複数個検出された場合に
は、複数個のパターン欠陥のうちの一のパターン欠陥と
該一のパターン欠陥から０．２５μｍ〜１．５μｍの距
離内の領域で検出された他のパターン欠陥とを併合して
１個のパターン欠陥と見なす工程を含む構成とするもの
である。In order to achieve the second object, a third aspect is provided.
The solution taken by the invention of the invention is that a first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects, and each processing step of semiconductor manufacturing After the completion, a second step of creating a fail bitmap, which is a distribution of electrical defects, is compared with the pattern defect map created in the first step and the fail bitmap created in the second step. And a third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by performing the third step.
The step of searching for a pattern defect in the pattern defect map and, when a plurality of pattern defects are detected, detecting one pattern defect of the plurality of pattern defects and 0.25 μm The configuration includes a step of combining other pattern defects detected in an area within a distance of 1.5 μm and deeming the pattern defect to be one pattern defect.

【００３９】請求項３の構成により、パターン欠陥が複
数個検出された場合には、複数個のパターン欠陥のうち
の一のパターン欠陥と該一のパターン欠陥から０．２５
μｍ〜１．５μｍの距離内の領域で検出された他のパタ
ーン欠陥とを併合して１個のパターン欠陥と見なすた
め、パターン欠陥の数が膨大になってしまう事態が回避
されると共に、クラスター状のパターン欠陥の中心位置
の変動誤差を小さくすることができる。According to the third aspect of the present invention, when a plurality of pattern defects are detected, one of the plurality of pattern defects and 0.25
Since other pattern defects detected in an area within a distance of μm to 1.5 μm are merged and regarded as one pattern defect, a situation in which the number of pattern defects becomes enormous is avoided, and cluster defects are avoided. The variation error of the center position of the pattern defect can be reduced.

【００４０】前記第３の目的を達成するため、請求項４
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成する第１の工程
と、半導体製造の各処理工程が終了した後に電気的欠陥
の分布であるフェイルビットマップを作成する第２の工
程と、前記第１の工程で作成されたパターン欠陥マップ
と前記第２の工程で作成されたフェイルビットマップと
を比較することにより電気的欠陥の原因となったパター
ン欠陥が発生した処理工程を特定する第３の工程とを備
えた半導体ウェハの不良解析方法を前提とし、前記第３
の工程は、前記フェイルビットマップにおいて複数の不
良ビットが連続してなるライン不良部が検出された場
合、前記パターン欠陥マップにおける前記ライン不良部
の中心線から所定の距離内の領域で検出されたパターン
欠陥のうち前記中心線から最も近い距離に位置するパタ
ーン欠陥を前記ライン不良部の発生原因となったパター
ン欠陥と特定する工程を含む構成とするものである。According to a fourth aspect of the present invention, in order to achieve the third object,
The solution taken by the invention of the invention is that a first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects, and each processing step of semiconductor manufacturing After the completion, a second step of creating a fail bitmap, which is a distribution of electrical defects, is compared with the pattern defect map created in the first step and the fail bitmap created in the second step. And a third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by performing the third step.
In the step of, when a line defective portion in which a plurality of defective bits are continuous is detected in the fail bit map, it is detected in an area within a predetermined distance from a center line of the line defective portion in the pattern defect map. The method includes a step of identifying a pattern defect located closest to the center line among the pattern defects as a pattern defect that has caused the line defect portion.

【００４１】請求項４の構成により、ライン不良部の中
心線から所定の距離内の領域で検出されたパターン欠陥
のうち前記中心線から最も近い距離に位置するパターン
欠陥をライン不良部の発生原因となったパターン欠陥と
特定するため、ライン不良の中心点から近いが中心線か
らは遠い位置で発生したパターン欠陥をライン不良の発
生原因と特定する事態が回避される。According to the fourth aspect of the present invention, among the pattern defects detected in an area within a predetermined distance from the center line of the defective line portion, the pattern defect located at the closest distance from the center line is caused by the occurrence of the defective line portion. Therefore, it is possible to avoid a situation in which a pattern defect occurring at a position close to the center point of the line defect but far from the center line is identified as a cause of the line defect.

【００４２】前記第４の目的を達成するため、請求項５
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成する第１の工程
と、半導体製造の各処理工程が終了した後に電気的欠陥
の分布であるフェイルビットマップを作成する第２の工
程と、前記第１の工程で作成されたパターン欠陥マップ
と前記第２の工程で作成されたフェイルビットマップと
を比較することにより電気的欠陥の原因となったパター
ン欠陥が発生した処理工程を特定する第３の工程とを備
えた半導体ウェハの不良解析方法を対象とし、前記第３
の工程は、パターン欠陥のサイズとパターン欠陥が電気
的欠陥の原因となる確率との関係を予め求めておく工程
と、前記フェイルビットマップにおける不良ビットの中
心又は複数の不良ビットが連続してなるライン不良部の
中心線から所定の距離内の領域で検出された複数のパタ
ーン欠陥の前記不良ビットの中心又は前記ライン不良部
の中心線からの距離に、前記所定の距離内の領域で検出
されたパターン欠陥のサイズと対応する前記確率の逆数
を乗算することにより修正距離をそれぞれ求め、得られ
た修正距離のうち最も小さい値を持つ修正距離と対応す
るパターン欠陥を電気的欠陥の原因となったパターン欠
陥であると判断する工程とを含む構成とするものであ
る。According to a fifth aspect of the present invention, in order to achieve the fourth object,
The solution taken by the invention of the invention is that a first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects, and each processing step of semiconductor manufacturing After the completion, a second step of creating a fail bitmap, which is a distribution of electrical defects, is compared with the pattern defect map created in the first step and the fail bitmap created in the second step. And a third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by performing the third step.
The step of determining in advance the relationship between the size of the pattern defect and the probability that the pattern defect causes an electrical defect; and the center of defective bits or a plurality of defective bits in the fail bit map are continuously formed. The center of the plurality of pattern defects detected in a region within a predetermined distance from the center line of the line defective portion or the distance from the center line of the defective bit or the center line of the line defective portion is detected in the region within the predetermined distance. The correction distance is obtained by multiplying the size of the obtained pattern defect by the reciprocal of the corresponding probability, and the pattern defect corresponding to the correction distance having the smallest value among the obtained correction distances is a cause of the electrical defect. And determining a pattern defect.

【００４３】請求項５の構成により、不良ビットの中心
又はライン不良部の中心線から相対的に大きい距離の位
置に大きなパターン欠陥が存在すると共に、不良ビット
の中心又はライン不良部の中心線から相対的に小さい距
離の位置に小さなパターン欠陥が存在する場合、大きな
パターン欠陥は電気的欠陥の原因となる確率が大きいた
め、大きなパターン欠陥の修正距離は小さくなる一方、
小さなパターン欠陥は電気的欠陥の原因となる確率が小
さいため、小さなパターン欠陥の修正距離は大きくなる
ので、大きなパターン欠陥の修正距離は小さなパターン
欠陥の修正距離よりも小さくなる。According to the fifth aspect of the present invention, a large pattern defect exists at a relatively large distance from the center of the defective bit or the center line of the line defective part, and the center of the defective bit or the center line of the line defective part exists from the center. When there is a small pattern defect at a relatively small distance position, a large pattern defect has a high probability of causing an electrical defect, so the correction distance of a large pattern defect is small,
Since a small pattern defect has a small probability of causing an electrical defect, the correction distance of a small pattern defect is large. Therefore, the correction distance of a large pattern defect is smaller than the correction distance of a small pattern defect.

【００４４】前記第１の目的を達成するため、請求項６
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成するパターン欠陥
マップ作成手段と、半導体製造の各処理工程が終了した
後に電気的欠陥の分布であるフェイルビットマップを作
成するフェイルビットマップ作成手段と、前記パターン
欠陥マップ作成手段が作成したパターン欠陥マップと前
記フェイルビットマップ作成手段が作成したフェイルビ
ットマップとを比較することにより電気的欠陥の原因と
なったパターン欠陥が発生した処理工程を特定するパタ
ーン欠陥発生工程特定手段とを備えた半導体ウェハの不
良解析装置を前提とし、前記パターン欠陥発生工程特定
手段は、第ｎ−１番目の処理工程で作成された第１のパ
ターン欠陥マップ及び第ｎ番目の処理工程で作成された
第２のパターン欠陥マップにおいてパターン欠陥をそれ
ぞれ検索する手段と、前記第１のパターン欠陥マップに
おいて検出された各パターン欠陥の位置から所定の距離
内の領域である各所定領域で前記第２のパターン欠陥マ
ップにおいて検出されたすべてのパターン欠陥は第ｎ−
１番目以前の処理工程で発生したと判断すると共に、前
記各所定領域外で前記第２のパターン欠陥マップにおい
て検出されたパターン欠陥は第ｎ番目の処理工程で発生
したと判断する手段とを有している構成とするものであ
る。According to a sixth aspect of the present invention, the first object is achieved.
Solution means taken by the invention of the present invention are: a pattern defect map creating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects; A fail bit map creating means for creating a fail bit map that is a distribution of electrical defects after the completion of the process, a pattern defect map created by the pattern defect map creating means and a fail bit map created by the fail bit map creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect occurrence step identification unit that identifies a processing step in which a pattern defect that caused an electrical defect has occurred by comparing the pattern defect occurrence step identification means. Is the first pattern defect map created in the (n-1) th processing step Means for searching for pattern defects in the second pattern defect map created in the nth processing step, and an area within a predetermined distance from the position of each pattern defect detected in the first pattern defect map. All the pattern defects detected in the second pattern defect map in each predetermined area are n-th
Means for determining that a pattern defect detected in the second pattern defect map outside of each of the predetermined areas has occurred in the n-th processing step, while determining that the pattern defect has occurred in the first processing step or earlier. The configuration is as follows.

【００４５】請求項６の構成により、請求項１の構成と
同様、第ｎ−１番目の処理工程で発生したパターン欠陥
が歪な形状を有していても、第ｎ番目の処理工程で発生
したと誤認されることがなくなる。According to the structure of claim 6, similarly to the structure of claim 1, even if the pattern defect generated in the (n-1) th processing step has a distorted shape, the pattern defect is generated in the nth processing step. You will not be mistaken for it.

【００４６】前記第１の目的を達成するため、請求項７
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成するパターン欠陥
マップ作成手段と、半導体製造の各処理工程が終了した
後に電気的欠陥の分布であるフェイルビットマップを作
成するフェイルビットマップ作成手段と、前記パターン
欠陥マップ作成手段が作成したパターン欠陥マップと前
記フェイルビットマップ作成手段が作成したフェイルビ
ットマップとを比較することにより電気的欠陥の原因と
なったパターン欠陥が発生した処理工程を特定するパタ
ーン欠陥発生工程特定手段とを備えた半導体ウェハの不
良解析装置を前提とし、前記パターン欠陥発生工程特定
手段は、第ｎ−１番目の処理工程で作成された第１のパ
ターン欠陥マップ及び第ｎ番目の処理工程で作成された
第２のパターン欠陥マップにおいてパターン欠陥をそれ
ぞれ検索する手段と、前記第２のパターン欠陥マップに
おいて検出された各パターン欠陥の位置から所定の距離
内の領域である各所定領域で前記第１のパターン欠陥マ
ップにおいて検出されなかった前記第２のパターン欠陥
マップ上のパターン欠陥は第ｎ番目の処理工程で発生し
たと判断すると共に、前記各所定領域で前記第１のパタ
ーン欠陥マップにおいて検出された前記第２のパターン
欠陥マップ上のパターン欠陥は第ｎ−１番目以前の処理
工程で発生したと判断する手段とを有している構成とす
るものである。According to a seventh aspect of the present invention, the first object is achieved.
Solution means taken by the invention of the present invention are: a pattern defect map creating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects; A fail bit map creating means for creating a fail bit map that is a distribution of electrical defects after the completion of the process, a pattern defect map created by the pattern defect map creating means and a fail bit map created by the fail bit map creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect occurrence step identification unit that identifies a processing step in which a pattern defect that caused an electrical defect has occurred by comparing the pattern defect occurrence step identification means. Is the first pattern defect map created in the (n-1) th processing step Means for searching for pattern defects in the second pattern defect map created in the nth processing step, and an area within a predetermined distance from the position of each pattern defect detected in the second pattern defect map. It is determined that a pattern defect on the second pattern defect map that is not detected in the first pattern defect map in each predetermined region is generated in an n-th processing step, and that Means for determining that a pattern defect on the second pattern defect map detected in the first pattern defect map has occurred in the (n-1) th or earlier processing step. .

【００４７】請求項７の構成により、請求項２の構成と
同様、第ｎ−１番目の処理工程で発生したパターン欠陥
が歪な形状を有していても、第ｎ番目の処理工程で発生
したと誤認されることがなくなる。According to the structure of claim 7, similarly to the structure of claim 2, even if the pattern defect generated in the (n-1) th processing step has a distorted shape, the pattern defect is generated in the nth processing step. You will not be mistaken for it.

【００４８】前記第２の目的を達成するため、請求項８
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成するパターン欠陥
マップ作成手段と、半導体製造の各処理工程が終了した
後に電気的欠陥の分布であるフェイルビットマップを作
成するフェイルビットマップ作成手段と、前記パターン
欠陥マップ作成手段が作成したパターン欠陥マップと前
記フェイルビットマップ作成手段が作成したフェイルビ
ットマップとを比較することにより電気的欠陥の原因と
なったパターン欠陥が発生した処理工程を特定するパタ
ーン欠陥発生工程特定手段とを備えた半導体ウェハの不
良解析装置を前提とし、前記パターン欠陥発生工程特定
手段は、前記パターン欠陥マップにおいてパターン欠陥
を検索してパターン欠陥が複数個検出された場合には、
複数個のパターン欠陥のうちの一のパターン欠陥と該一
のパターン欠陥から０．２５μｍ〜１．５μｍの距離内
の領域で検出された他のパターン欠陥とを併合して１個
のパターン欠陥と見なす手段を有している構成とするも
のである。In order to attain the second object, the present invention is characterized in that:
Solution means taken by the invention of the present invention are: a pattern defect map creating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects; A fail bit map creating means for creating a fail bit map that is a distribution of electrical defects after the completion of the process, a pattern defect map created by the pattern defect map creating means and a fail bit map created by the fail bit map creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect occurrence step identification unit that identifies a processing step in which a pattern defect that caused an electrical defect has occurred by comparing the pattern defect occurrence step identification means. Searches for pattern defects in the pattern defect map and If a defect is plural detected,
One pattern defect among the plurality of pattern defects and another pattern defect detected in an area within a distance of 0.25 μm to 1.5 μm from the one pattern defect are combined to form one pattern defect. This is a configuration having a means to be regarded.

【００４９】請求項８の構成により、請求項３の構成と
同様、パターン欠陥の数が膨大になってしまう事態が回
避されると共に、クラスター状のパターン欠陥の中心位
置の変動誤差を小さくできる。According to the structure of the eighth aspect, similarly to the structure of the third aspect, it is possible to avoid a situation in which the number of pattern defects becomes enormous, and it is possible to reduce a variation error in the center position of the cluster-like pattern defects.

【００５０】前記第３の目的を達成するため、請求項９
の発明が講じた解決手段は、半導体製造の各処理工程で
半導体ウェハのパターン欠陥を検査してパターン欠陥の
分布であるパターン欠陥マップを作成するパターン欠陥
マップ作成手段と、半導体製造の各処理工程が終了した
後に電気的欠陥の分布であるフェイルビットマップを作
成するフェイルビットマップ作成手段と、前記パターン
欠陥マップ作成手段が作成したパターン欠陥マップと前
記フェイルビットマップ作成手段が作成したフェイルビ
ットマップとを比較することにより電気的欠陥の原因と
なったパターン欠陥が発生した処理工程を特定するパタ
ーン欠陥発生工程特定手段とを備えた半導体ウェハの不
良解析装置を前提とし、前記パターン欠陥発生工程特定
手段は、前記フェイルビットマップにおいて複数の不良
ビットが連続してなるライン不良部が検出された場合、
前記パターン欠陥マップにおける前記ライン不良部の中
心線から所定の距離内の領域で検出されたパターン欠陥
のうち前記中心線から最も近い距離に位置するパターン
欠陥を前記ライン不良部の発生原因となったパターン欠
陥と特定する手段を有している構成とするものである。According to a ninth aspect of the present invention, in order to achieve the third object,
Solution means taken by the invention of the present invention are: a pattern defect map creating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects; A fail bit map creating means for creating a fail bit map that is a distribution of electrical defects after the completion of the process, a pattern defect map created by the pattern defect map creating means and a fail bit map created by the fail bit map creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect occurrence step identification unit that identifies a processing step in which a pattern defect that caused an electrical defect has occurred by comparing the pattern defect occurrence step identification means. Means that a plurality of defective bits are continuously If that line failure portion is detected,
Among the pattern defects detected in an area within a predetermined distance from the center line of the line defect portion in the pattern defect map, the pattern defect located at the closest distance from the center line became the cause of the line defect portion. The configuration has means for specifying a pattern defect.

【００５１】請求項９の構成により、請求項４の構成と
同様、ライン不良の中心点から近いが中心線からは遠い
位置で発生したパターン欠陥をライン不良の発生原因と
特定する事態が回避される。According to the ninth aspect, similarly to the fourth aspect, it is possible to avoid a situation in which a pattern defect occurring at a position close to the center point of the line defect but far from the center line is identified as a cause of the line defect. You.

【００５２】前記第４の目的を達成するため、請求項１
０の発明が講じた解決手段は、半導体製造の各処理工程
で半導体ウェハのパターン欠陥を検査してパターン欠陥
の分布であるパターン欠陥マップを作成するパターン欠
陥マップ作成手段と、半導体製造の各処理工程が終了し
た後に電気的欠陥の分布であるフェイルビットマップを
作成するフェイルビットマップ作成手段と、前記パター
ン欠陥マップ作成手段が作成したパターン欠陥マップと
前記フェイルビットマップ作成手段が作成したフェイル
ビットマップとを比較することにより電気的欠陥の原因
となったパターン欠陥が発生した処理工程を特定するパ
ターン欠陥発生工程特定手段とを備えた半導体ウェハの
不良解析装置を対象とし、前記パターン欠陥発生工程特
定手段は、パターン欠陥のサイズとパターン欠陥が電気
的欠陥の原因となる確率との関係を予め求めておく手段
と、前記フェイルビットマップにおける不良ビットの中
心又は複数の不良ビットが連続してなるライン不良部の
中心線から所定の距離内の領域で検出された複数のパタ
ーン欠陥の前記不良ビットの中心又は前記ライン不良部
の中心線からの距離に、前記所定の距離内の領域で検出
されたパターン欠陥のサイズと対応する前記確率の逆数
を乗算することにより修正距離をそれぞれ求め、得られ
た修正距離のうち最も小さい値を持つ修正距離と対応す
るパターン欠陥を電気的欠陥の原因となったパターン欠
陥であると判断する手段とを有している構成とするもの
である。In order to achieve the fourth object, the present invention is characterized in that:
The present invention provides a pattern defect map creating means for inspecting a semiconductor wafer for pattern defects in each processing step of semiconductor manufacturing and creating a pattern defect map which is a distribution of pattern defects, and a semiconductor manufacturing process. A fail bit map creating means for creating a fail bit map that is a distribution of electrical defects after the process is completed; a pattern defect map created by the pattern defect map creating means; and a fail bit map created by the fail bit map creating means. And a pattern defect generation step specifying means for specifying a processing step in which a pattern defect that caused an electrical defect has occurred by comparing the pattern defect generation step with the pattern defect generation step. The measures are to determine the size of pattern defects and that pattern defects can cause electrical defects. Means for obtaining a relationship with the probability in advance, and a plurality of faults detected in an area within a predetermined distance from the center line of a defective bit in the fail bit map or a center line of a line defective portion in which a plurality of defective bits are continuous. The correction distance is obtained by multiplying the distance of the pattern defect from the center of the defective bit or the center line of the line defect part by the inverse of the probability corresponding to the size of the pattern defect detected in the area within the predetermined distance. Means for determining a pattern defect corresponding to the correction distance having the smallest value among the obtained correction distances as a pattern defect that has caused an electrical defect. It is.

【００５３】請求項１０の構成により、請求項５の構成
と同様、小さなパターン欠陥の修正距離は大きくなるの
で、大きなパターン欠陥の修正距離は小さなパターン欠
陥の修正距離よりも小さくなる。According to the structure of the tenth aspect, similarly to the structure of the fifth aspect, the correction distance of a small pattern defect is large, so that the correction distance of a large pattern defect is smaller than the correction distance of a small pattern defect.

【００５４】[0054]

BEST MODE FOR CARRYING OUT THE INVENTION

（第１の実施形態）以下、第１の実施形態について図４
を参照しながら説明する。第１の実施形態は、前述した
第１の目的を達成するものである。(First Embodiment) The first embodiment will be described with reference to FIG.
This will be described with reference to FIG. The first embodiment achieves the first object described above.

【００５５】第１の実施形態の特徴は、第ｎ−２工程で
作成したパターン欠陥マップにおいてパターン欠陥１が
存在すると、第ｎ−１工程で作成した欠陥マップにおい
てパターン欠陥を検索し、パターン欠陥１が存在してい
た所定領域、例えば一辺が５０μｍの正方形の領域で検
出されたすべてのパターン欠陥は第ｎ−２工程で発生し
たものと判断するのである。そして、パターン欠陥１が
存在していた所定領域外でパターン欠陥２，３が検出さ
れると、これらのパターン欠陥２，３は第ｎ−１工程で
発生したものと判断する。すなわち、パターン欠陥１が
存在していた所定領域に第ｎ−１工程でパターン欠陥が
検出されると、該他のパターン欠陥が第ｎ−２工程で検
出されていなくても第ｎ−２工程で発生したものと判断
するのである。従来は、第ｎ−２工程で発生したパター
ン欠陥１が存在していた所定領域に第ｎ−１工程でパタ
ーン欠陥１が検出されると、該パターン欠陥１は第ｎ−
２工程で発生したと判断し、前記所定領域内に存在する
パターン欠陥１以外のすべてのパターン欠陥は第ｎ−１
工程で発生したと判断するのに対して、第１の実施形態
においては、第ｎ−２工程で発生したパターン欠陥１が
存在していた所定領域内において検出されたすべてのパ
ターン欠陥は第ｎ−２工程で発生したと判断するのであ
る。A feature of the first embodiment is that if a pattern defect 1 exists in the pattern defect map created in the (n-2) th step, the pattern defect is searched for in the defect map created in the (n-1) th step. It is determined that all pattern defects detected in a predetermined area where 1 existed, for example, a square area having a side of 50 μm, have occurred in the (n-2) th step. When the pattern defects 2 and 3 are detected outside the predetermined area where the pattern defect 1 was present, it is determined that the pattern defects 2 and 3 have occurred in the (n-1) th step. That is, when a pattern defect is detected in the predetermined area where the pattern defect 1 has been present in the (n-1) th step, even if the other pattern defect is not detected in the (n-2) th step, the (n-2) th step is performed. It is determined that this has occurred. Conventionally, when a pattern defect 1 is detected in a predetermined region where the pattern defect 1 generated in the n-2 step is present in the n-1 step, the pattern defect 1 becomes n-th.
It is determined that the defect has occurred in two steps, and all the pattern defects other than the pattern defect 1 existing in the predetermined area are the (n-1) th.
On the other hand, in the first embodiment, all the pattern defects detected in the predetermined area where the pattern defect 1 generated in the (n-2) th step existed are determined to be the nth step. -2 It is determined that this occurred in the process.

【００５６】次に、第ｎ−１工程で作成したパターン欠
陥マップにおいてパターン欠陥２，３が検出されると、
第ｎ工程で作成したパターン欠陥マップにおいてパター
ン欠陥を検索し、パターン欠陥２，３が存在していた所
定領域、例えば一辺が５０μｍの正方形の領域で検出さ
れたすべてのパターン欠陥は第ｎ−１工程で発生したも
のと判断するのである。そして、パターン欠陥２，３が
存在していた所定領域外でパターン欠陥４，５，６が検
出されると、これらのパターン欠陥４，５，６は第ｎ工
程で発生したものと判断する。Next, when pattern defects 2 and 3 are detected in the pattern defect map created in the (n-1) th step,
A pattern defect is searched for in the pattern defect map created in the n-th step, and all pattern defects detected in a predetermined area where the pattern defects 2 and 3 exist, for example, a square area having a side of 50 μm are determined to be n−1. It is determined that it occurred in the process. When the pattern defects 4, 5, and 6 are detected outside the predetermined area where the pattern defects 2 and 3 exist, it is determined that the pattern defects 4, 5, and 6 have occurred in the n-th step.

【００５７】図４に示すパターン欠陥の分布の場合に
は、従来の方法と第１の実施形態との間において効果の
差はないが、図６に示すパターン欠陥の分布の場合に
は、従来の方法と第１の実施形態との間において大きな
効果の差が存在する。すなわち、パターン欠陥２Ａ，２
Ｂは実際には第ｎ−１工程で発生しているが、第ｎ−１
工程ではパターン欠陥２Ａのみが検出され、第ｎ工程で
はパターン欠陥２Ａ，２Ｂが検出されたとすると、第ｎ
−１工程でパターン欠陥２Ａが検出されているため、パ
ターン欠陥２Ａが存在する所定領域内で第ｎ工程で作成
したパターン欠陥マップにおいてパターン欠陥を検索す
る。第ｎ工程のパターン欠陥マップにおいてパターン欠
陥２Ａ，２Ｂが検出されているので、これらのパターン
欠陥２Ａ，２Ｂは第ｎ−１工程で発生したものと判断す
る。このため、第ｎ工程でパターン欠陥２Ｂが発生した
と誤認する事態が回避され、従来の第１の問題点が解決
される。In the case of the pattern defect distribution shown in FIG. 4, there is no difference in effect between the conventional method and the first embodiment, but in the case of the pattern defect distribution shown in FIG. There is a great difference between the method of the first embodiment and the first embodiment. That is, the pattern defects 2A, 2A
B actually occurs in the (n-1) th step,
If only the pattern defect 2A is detected in the process and the pattern defects 2A and 2B are detected in the n-th process, the n-th
Since the pattern defect 2A is detected in the -1 step, the pattern defect is searched for in the pattern defect map created in the n-th step in a predetermined area where the pattern defect 2A exists. Since the pattern defects 2A and 2B have been detected in the pattern defect map of the n-th process, it is determined that these pattern defects 2A and 2B have occurred in the (n-1) -th process. For this reason, a situation in which the pattern defect 2B is erroneously recognized as having occurred in the n-th process is avoided, and the first problem of the related art is solved.

【００５８】尚、第ｎ−１工程で一の所定領域内に２つ
のパターン欠陥が検出され、第ｎ工程で一の所定領域内
に１つのパターン欠陥が検出される場合には、第ｎ−１
工程で検出された２つのパターン欠陥はいずれも第ｎ−
１工程で発生したと判断されるので、特に問題はない。In the case where two pattern defects are detected in one predetermined area in the (n-1) th step and one pattern defect is detected in one predetermined area in the nth step, 1
Each of the two pattern defects detected in the process is the n-th defect.
There is no particular problem because it is determined to have occurred in one step.

【００５９】（第２の実施形態）以下、第２の実施形態
について、図４を参照しながら説明する。第２の実施形
態も、前述した第１の目的を達成するものである。(Second Embodiment) Hereinafter, a second embodiment will be described with reference to FIG. The second embodiment also achieves the first object described above.

【００６０】まず、第ｎ工程で作成したパターン欠陥マ
ップにおいてパターン欠陥１，２，３，４，５，６が検
出されると、各パターン欠陥１〜６が存在する各所定領
域で第ｎ−２工程及び第ｎ−１工程で作成した欠陥マッ
プにおいてパターン欠陥を検索する。パターン欠陥１に
着目すると、パターン欠陥１は第ｎ−２工程及び第ｎ−
１工程の両方において検出されているので、第ｎ−２工
程で発生したと判断し、パターン欠陥２，３に着目する
と、これらのパターン欠陥２，３は第ｎ−２工程で検出
されておらず、第ｎ−１において検出されているので、
第ｎ−１工程で発生したと判断し、パターン欠陥４，
５，６に着目すると、これらのパターン欠陥４，５，６
は第ｎ−１工程においても検出されていないので、第ｎ
工程で発生したと判断するのである。First, when pattern defects 1, 2, 3, 4, 5, and 6 are detected in the pattern defect map created in the n-th step, the n-th pattern defect is detected in each predetermined area where each of the pattern defects 1 to 6 exists. A pattern defect is searched for in the defect map created in the second step and the (n-1) th step. Paying attention to the pattern defect 1, the pattern defect 1 has the n−2th process and the n−th process.
Since it is detected in both steps, it is determined that the pattern defect has occurred in the (n-2) th step, and when focusing on the pattern defects 2 and 3, these pattern defects 2 and 3 are not detected in the (n-2) th step. Instead, since it is detected at the (n-1) th,
It is determined that the pattern defect has occurred in the (n-1) th step.
Focusing on 5,6, these pattern defects 4,5,6
Is not detected even in the (n−1) th step,
It is determined that it has occurred in the process.

【００６１】次に、図６に示すパターン欠陥の分布の場
合について説明する。第ｎ工程で所定領域内に２つのパ
ターン欠陥２Ａ，２Ｂが検出されると、パターン欠陥２
Ａ，２Ｂが存在する所定領域内で第ｎ−２工程及び第ｎ
−１工程で作成した欠陥マップにおいてパターン欠陥を
検索し、パターン欠陥２Ａ，２Ｂが第ｎ−２工程及び第
ｎ−１工程の両方において検出されている場合には第ｎ
−２工程で発生したと判断し、パターン欠陥２Ａ，２Ｂ
が第ｎ−２工程で検出されていないが第ｎ−１において
検出されている場合には第ｎ−１工程で発生したと判断
し、第ｎ−１工程で検出されていない場合には第ｎ工程
で発生したと判断する。Next, the case of the pattern defect distribution shown in FIG. 6 will be described. If two pattern defects 2A and 2B are detected in the predetermined area in the n-th step, the pattern defect 2
The (n-2) th step and the n-th step
A pattern defect is searched in the defect map created in the -1 step, and if the pattern defects 2A and 2B are detected in both the (n-2) th step and the (n-1) th step, the nth step is performed.
-2 process, it is determined that the pattern defect 2A, 2B
Is not detected in the (n-2) th step, but is detected in the (n-1) th step, it is determined to have occurred in the (n-1) th step. It is determined that this has occurred in n steps.

【００６２】パターン欠陥２Ａ，２Ｂは実際には第ｎ−
１工程で発生しているが、第ｎ−１工程ではパターン欠
陥２Ａのみが検出され、第ｎ工程ではパターン欠陥２
Ａ，２Ｂが検出されたとすると、第ｎ工程で検出された
パターン欠陥２Ａ，２Ｂが存在する所定領域には第ｎ−
１工程でパターン欠陥２Ａが検出されているので、パタ
ーン欠陥２Ａのみならずパターン欠陥２Ｂも第ｎ−１工
程で発生したものと判断するので、パターン欠陥が発生
した工程を正確に特定することができる。これにより、
従来の第１の問題点が解決される。The pattern defects 2A and 2B actually correspond to the n-th
Although it occurs in one step, only the pattern defect 2A is detected in the (n-1) th step, and
Assuming that A and 2B have been detected, the predetermined region where the pattern defects 2A and 2B detected in the n-th step exist is located in the predetermined region.
Since the pattern defect 2A is detected in one step, it is determined that not only the pattern defect 2A but also the pattern defect 2B has occurred in the (n-1) th step, so that the step in which the pattern defect has occurred can be specified accurately. it can. This allows
The first conventional problem is solved.

【００６３】（第３の実施形態）以下、第３の実施形態
について、図４を参照しながら説明する。第３の実施形
態も、前述した第１の目的を達成するものである。(Third Embodiment) Hereinafter, a third embodiment will be described with reference to FIG. The third embodiment also achieves the first object described above.

【００６４】まず、第ｎ工程で作成したパターン欠陥マ
ップにおいてパターン欠陥１，２，３，４，５，６が検
出されると、各パターン欠陥１〜６が存在する各所定領
域で第ｎ−１工程で作成したパターン欠陥マップにおい
てパターン欠陥を検索する。第ｎ−１工程ではパターン
欠陥１，２，３が検出されているがパターン欠陥４，
５，６は検出されていないので、パターン欠陥４，５，
６については第ｎ工程で発生したものと判断し、パター
ン欠陥１，２，３については取り敢えず第ｎ−１工程で
発生したものと判断する。次に、パターン欠陥１，２，
３が検出された各所定領域で第ｎ−２工程で作成したパ
ターン欠陥マップにおいてパターン欠陥を検索する。第
ｎ−２工程ではパターン欠陥１が検出されているがパタ
ーン欠陥２，３は検出されていないので、パターン欠陥
２，３については第ｎ−１工程で発生したものと判断
し、パターン欠陥１については第ｎ−２工程で発生した
ものと判断する。First, when pattern defects 1, 2, 3, 4, 5, and 6 are detected in the pattern defect map created in the n-th step, the n-th pattern defect is detected in each predetermined region where each of the pattern defects 1 to 6 exists. A pattern defect is searched for in the pattern defect map created in one process. In the (n-1) th step, pattern defects 1, 2, and 3 are detected.
Since patterns 5 and 6 are not detected, pattern defects 4, 5 and 5 are not detected.
6 is determined to have occurred in the n-th step, and pattern defects 1, 2, 3 are determined to have occurred in the (n-1) -th step. Next, pattern defects 1, 2,
In each predetermined area where No. 3 is detected, a pattern defect is searched for in the pattern defect map created in the (n-2) th step. In the (n-2) th step, pattern defect 1 is detected but pattern defects 2 and 3 are not detected. Therefore, it is determined that pattern defects 2 and 3 have occurred in the (n-1) th step. Is determined to have occurred in the (n-2) th step.

【００６５】これにより、前記の第２の実施形態と同様
にして、従来の第１の問題点が解決される。As a result, the first conventional problem is solved in the same manner as in the second embodiment.

【００６６】尚、第３の実施形態においては、第ｎ工程
で発生しているパターン欠陥１〜６についてすべてのパ
ターン欠陥に取り敢えずｎのフラグを立てておき、パタ
ーン欠陥１〜６のうち第ｎ−１工程で発生しているパタ
ーン欠陥１〜３についてはｎのフラグをｎ−１に書き直
し、パターン欠陥１〜３のうち第ｎ−２工程で発生して
いるパターン欠陥１についてはｎ−１のフラグをｎ−２
に書き直すようにすると、確実に対応することができ
る。In the third embodiment, for the pattern defects 1 to 6 generated in the n-th step, all the pattern defects are first set to the n flag. The flag of n is rewritten to n-1 for the pattern defects 1 to 3 generated in the -1 step, and n-1 for the pattern defect 1 generated in the n-2 step among the pattern defects 1 to 3. Flag of n-2
If it is rewritten to, it is possible to reliably cope with it.

【００６７】（第４の実施形態）以下、第４の実施形態
について、図８を参照しながら説明する。第４の実施形
態は、前述した第２の目的を達成するものである。(Fourth Embodiment) Hereinafter, a fourth embodiment will be described with reference to FIG. The fourth embodiment achieves the above-described second object.

【００６８】第４の実施形態は、パターン欠陥検査方法
におけるマージ設定値及びパターン欠陥検査装置のマー
ジ機能のマージ設定値を限定するものである。以下、マ
ージ設定値の下限及び上限について検討する。In the fourth embodiment, the merge set value in the pattern defect inspection method and the merge set value of the merge function of the pattern defect inspection apparatus are limited. Hereinafter, the lower limit and the upper limit of the merge setting value will be discussed.

【００６９】マージ設定値は小さければ小さい程、クラ
スター状のパターン欠陥７を構成する欠陥群がマージさ
れてなるパターン欠陥の中心座標の変動誤差が小さくな
り、クラスター状のパターン欠陥の発生位置を正確に把
握できると共に、クラスター状のパターン欠陥７の発生
工程及び発生数を正しく認識することができる。ところ
が、マージ設定値を０．２５μｍ未満にすると、０．２
５μｍ以上の間隔を持つ欠陥群は全体として１つのパタ
ーン欠陥とカウントされるため、クラスター状のパター
ン欠陥の数が膨大になり、不良解析方法の処理時間が増
大するので、実用的な検査が不可能になる。The smaller the merge set value is, the smaller the variation error of the center coordinates of the pattern defects formed by merging the defect groups constituting the cluster-shaped pattern defects 7 is, and the more accurately the occurrence position of the cluster-shaped pattern defects can be determined. In addition, the generation process and the number of generation of the cluster-shaped pattern defects 7 can be correctly recognized. However, when the merge setting value is set to less than 0.25 μm, 0.2
Since a group of defects having an interval of 5 μm or more is counted as one pattern defect as a whole, the number of cluster-shaped pattern defects becomes enormous, and the processing time of the failure analysis method increases. Will be possible.

【００７０】一方、マージ設定値を１．５μｍよりも大
きくすると、ハンドリングにより形成された傷のよう
に、欠陥の密度、個数及び分布範囲が大きいクラスター
状のパターン欠陥においては、従来技術の項において説
明したように、図８（ｂ）において示す、クラスター状
のパターン欠陥７を構成する第１のグループ７Ａと第２
のグループ７Ｂとがマージされず、パターン欠陥の発生
工程、発生数及び発生位置を誤認してしまうという問題
が発生する。On the other hand, when the merge setting value is larger than 1.5 μm, in the case of a cluster-shaped pattern defect having a large density, number and distribution range of defects, such as a flaw formed by handling, the conventional technology is not used. As described, the first group 7A and the second group 7A forming the cluster-shaped pattern defect 7 shown in FIG.
Is not merged with the group 7B, and the process, the number and the position of occurrence of pattern defects are erroneously recognized.

【００７１】以上の理由から、マージ設定値は０．２５
μｍ〜１．５μｍの範囲内に設定することが好ましいの
である。For the above reasons, the merge set value is 0.25
It is preferable to set within the range of μm to 1.5 μm.

【００７２】尚、前記の第１〜第４の実施形態におい
て、不良パターンを検索する所定範囲については、円形
の領域であっても正方形の領域であってもよい。In the first to fourth embodiments, the predetermined range for searching for a defective pattern may be a circular area or a square area.

【００７３】（第５の実施形態）以下、第５の実施形態
について、図１１を参照しながら説明する。第５の実施
形態は、前述した第３の目的を達成するものである。(Fifth Embodiment) Hereinafter, a fifth embodiment will be described with reference to FIG. The fifth embodiment achieves the third object described above.

【００７４】図１１は、ライン不良部１２とパターン欠
陥マップとを比較する方法について説明する図であっ
て、図１１において、１５はライン不良部１２の発生原
因となったパターン欠陥を検索する検索領域を示してい
る。検索領域１５は、不良解析装置の座標特定精度を考
慮して、ライン不良部１２の中心線１２ａから両側にそ
れぞれ例えば５０μｍの範囲に設定されており、検索領
域１５内に存在するパターン欠陥１６，１７のうちライ
ン不良部１２の中心線１２ａから最も近いパターン欠陥
１６をライン不良の原因となった欠陥と特定するもので
ある。FIG. 11 is a diagram for explaining a method of comparing the line defect portion 12 with the pattern defect map. In FIG. 11, reference numeral 15 denotes a search for searching for a pattern defect that caused the line defect portion 12 to occur. The area is shown. The search area 15 is set in a range of, for example, 50 μm on both sides from the center line 12a of the line defect part 12 in consideration of the coordinate identification accuracy of the defect analysis device. 17, the pattern defect 16 closest to the center line 12 a of the line defect portion 12 is identified as the defect that caused the line defect.

【００７５】従来の方法においては、パターン欠陥１
６，１７のうちライン不良部１２の中心点１２ｂから最
も近いパターン欠陥１７を不良原因となったパターン欠
陥と特定していたために、実際にはパターン欠陥１６が
ライン不良の原因となっていたにも拘らず、パターン欠
陥１７がライン不良の原因と判断するという誤りがあっ
た。しかしながら、第５の実施形態によると、ライン不
良部１２の中心線１２ａから最も近いパターン欠陥１６
をライン不良の原因となった欠陥と判断するので、ライ
ン不良の原因となったパターン欠陥を正確に特定するこ
とができる。In the conventional method, the pattern defect 1
Since the pattern defect 17 closest to the center point 12b of the line defect portion 12 was identified as the pattern defect that caused the defect, the pattern defect 16 actually caused the line defect. Nevertheless, there was an error that the pattern defect 17 was determined to be the cause of the line failure. However, according to the fifth embodiment, the pattern defect 16 closest to the center line 12a of the line defect portion 12 is formed.
Is determined to be the defect that caused the line defect, so that the pattern defect that caused the line defect can be accurately specified.

【００７６】（第６の実施形態）以下、第６の実施形態
について、図１２を参照しながら説明する。第６の実施
形態は、前記の第１〜第５の実施形態を実現する不良解
析装置である。(Sixth Embodiment) Hereinafter, a sixth embodiment will be described with reference to FIG. The sixth embodiment is a failure analyzer that realizes the first to fifth embodiments.

【００７７】パターン欠陥検査部２１は、プロセス途中
のウェハに対して各工程毎にパターン欠陥を検索し、パ
ターン欠陥の存在位置を示すパターン欠陥マップを各工
程毎に作成する。The pattern defect inspection unit 21 searches for a pattern defect in each step of the wafer in the process, and creates a pattern defect map indicating the position of the pattern defect for each step.

【００７８】パターン欠陥データ格納部２２はパターン
欠陥検査部２１が作成した各工程のパターン欠陥マップ
を格納しておく。The pattern defect data storage unit 22 stores the pattern defect map of each process created by the pattern defect inspection unit 21.

【００７９】電気的不良箇所特定部２３は、プロセス終
了後のデバイスに対して電気特性の検査を行なって、ウ
ェハの電気的な欠陥の分布であるフェイルビットマップ
を作成する。The electrical defect location identification unit 23 inspects the device after the process for electrical characteristics, and creates a fail bit map which is a distribution of electrical defects on the wafer.

【００８０】アドレスデータ格納部２４は電気的不良箇
所特定部２３が作成したフェイルビットマップのアドレ
スデータを格納する。The address data storage unit 24 stores the address data of the fail bit map created by the electrical fault location specifying unit 23.

【００８１】データ比較部２５は、パターン欠陥データ
格納部２２に格納されたパターン欠陥データとアドレス
データ格納部２４に格納されたフェイルビットマップの
アドレスデータとを比較する。データ比較部２５は、パ
ターン欠陥発生工程特定部２６と座標データ変換部２７
とデータ抽出部２８とから構成されている。The data comparing section 25 compares the pattern defect data stored in the pattern defect data storage section 22 with the address data of the fail bit map stored in the address data storage section 24. The data comparing unit 25 includes a pattern defect generation step specifying unit 26 and a coordinate data converting unit 27.
And a data extraction unit 28.

【００８２】データ比較部２５は、パターン欠陥データ
格納部２２からパターン欠陥データの入力を受け、例え
ば前記第１〜第４の実施形態に示した方法に基づき各パ
ターン欠陥の発生工程を特定する。The data comparing section 25 receives the input of the pattern defect data from the pattern defect data storage section 22 and specifies the step of generating each pattern defect based on, for example, the method shown in the first to fourth embodiments.

【００８３】座標データ変換部２７は、パターン欠陥発
生工程特定部２６から入力したパターン欠陥の発生工程
のデータ、及びアドレスデータ格納部２４から入力した
フェイルビットマップのアドレスデータを同じ座標系に
変換する。The coordinate data conversion unit 27 converts the data of the pattern defect generation process input from the pattern defect generation process identification unit 26 and the address data of the fail bit map input from the address data storage unit 24 into the same coordinate system. .

【００８４】データ抽出部２８は、同じ座標系に変換さ
れたパターン欠陥の発生工程のデータ及びフェイルビッ
トマップのアドレスデータと、例えば前記第５の実施形
態に示した方法に基づき、電気的不良箇所を引き起こす
原因となったパターン欠陥を特定して、パターン欠陥デ
ータを作成する。The data extracting unit 28 determines the location of the electrical defect based on the data of the pattern defect generation step converted into the same coordinate system and the address data of the fail bit map, for example, based on the method described in the fifth embodiment. Then, a pattern defect which caused the pattern defect is identified, and pattern defect data is created.

【００８５】データ表示部２９は、データ抽出部２８が
作成したパターン欠陥データを表示する。図１３はデー
タ表示部２９に表示されるグラフの例を示しており、電
気的不良を引き起こしたパターン欠陥の密度又は個数を
各工程毎に示すことが可能である。このグラフにより、
第３工程は、電気的不良を引き起こしたパターン欠陥の
数が最も多く、重点的に対策を講じる必要があることが
分かる。The data display section 29 displays the pattern defect data created by the data extraction section 28. FIG. 13 shows an example of a graph displayed on the data display unit 29, and it is possible to indicate the density or the number of pattern defects that have caused an electrical failure for each process. With this graph,
It can be seen that the third step has the largest number of pattern defects that have caused electrical failures, and that it is necessary to take intensive measures.

【００８６】（第７の実施形態）以下、第７の実施形態
について、図１４及び図１５を参照しながら説明する。
第７の実施形態は、前述した第４の目的を達成するもの
である。(Seventh Embodiment) Hereinafter, a seventh embodiment will be described with reference to FIGS.
The seventh embodiment achieves the fourth object described above.

【００８７】第７の実施形態は、不良ビットの中心又は
ライン不良部の中心線からパターン欠陥までの距離に対
して、パターン欠陥のサイズに依存した重み付けを行な
うものである。In the seventh embodiment, the distance from the center of a defective bit or the center line of a line defective portion to a pattern defect is weighted depending on the size of the pattern defect.

【００８８】すなわち、処理装置又は処理工程毎に及び
パターン欠陥のサイズ毎に、パターン欠陥が不良原因と
なる確率αを予め求めておき、不良ビットの中心又はラ
イン不良部の中心線からパターン欠陥までの距離Ｌ₀に
確率αを乗算して得た積（不良原因に依存する修正され
た距離）が最も小さいパターン欠陥をビット不良部の原
因になったパターン欠陥であると特定するものである。In other words, the probability α that a pattern defect causes a defect is determined in advance for each processing device or process step and for each pattern defect size, and the probability α from the center of the defective bit or the center line of the line defective portion to the pattern defect is determined. The pattern defect having the smallest product (corrected distance depending on the cause of the defect) obtained by multiplying the distance L ₀ by the probability α is identified as the pattern defect that caused the bit defective portion.

【００８９】例えば、サイズＡの第１のパターン欠陥の
不良ビットの中心又はライン不良部の中心線からの距離
がＬ_A0、サイズＡの第１のパターン欠陥が不良原因とな
る確率がα_A、サイズＢの第２のパターン欠陥の不良ビ
ットの中心又はライン不良部の中心線からの距離が
Ｌ_B0、サイズＢの第２のパターン欠陥が不良原因となる
確率がα_B、サイズＣの第３のパターン欠陥の不良ビッ
トの中心又はライン不良部の中心線からの距離がＬ_C0、
サイズＣの第３のパターン欠陥が不良原因となる確率が
α_Cであるとき、修正距離Ｌ_A＝Ｌ_A0×１／α_A 修正距離Ｌ_B＝Ｌ_B0×１／α_B 修正距離Ｌ_C＝Ｌ_C0×１／α_Cをそれぞれ計算した後、
修正距離Ｌ_A、Ｌ_B及びＬ_Cのうち最も小さいものを求
める。そして、修正距離Ｌ_A、Ｌ_B及びＬ_Cのうち最も
小さいものに対応するパターン欠陥をビット不良の原因
になったパターン欠陥と特定するのである。For example, the distance from the center of the defective bit of the first pattern defect of size A or the center line of the line defect part is L _A0 , the probability that the first pattern defect of size A is a defect cause is α _A , The distance from the center of the defective bit of the second pattern defect of size B or the center line of the line defective part is L _B0 , the probability that the second pattern defect of size B is a defect cause is α _B , and the third of the size C is third. The distance from the center of the defective bit of the pattern defect or the center line of the line defective part is L _C0 ,
When the probability that the third pattern defect having the size C causes a defect is α _C , the correction distance L _A = L _A0 × 1 / α _A correction distance L _B = L _B0 × 1 / α _B correction distance L _C = After calculating L _C0 × 1 / α _C respectively,
The smallest one of the correction distances L _A , L _B and L _C is determined. Then, the pattern defect corresponding to the smallest one of the correction distances L _A , L _B and L _C is specified as the pattern defect that caused the bit failure.

【００９０】前記のサイズＡ、Ｂ及びＣのパターン欠陥
が不良原因となる確率はラインアンドスペースの大きさ
によっても異なる。図１４（ａ）は０．３５μｍのライ
ンアンドスペースの配線ＴＥＧ図を示し、図１４（ｂ）
は０．６μｍのラインアンドスペースの配線ＴＥＧ図を
示している。また、図１５（ａ）は、０．３５μｍのラ
インアンドスペースの配線におけるパターン欠陥のサイ
ズと不良原因となる確率との関係を表すグラフを示し、
図１５（ｂ）は０．６μｍのラインアンドスペースの配
線におけるパターン欠陥のサイズと不良原因となる確率
との関係を表すグラフを示している。図１５（ａ），
（ｂ）のグラフは、パターン欠陥をＳＥＭ等により観察
することにより、パターン欠陥のサイズと不良原因とな
る確率との関係をプロットし、パターン欠陥のサイズ及
び不良原因となる確率の分布に対してスプライン近似を
行なうことにより作成する。The probability that the pattern defects of the sizes A, B and C cause a defect differs depending on the size of the line and space. FIG. 14A shows a wiring TEG diagram of a 0.35 μm line and space, and FIG.
Shows a 0.6 μm line-and-space wiring TEG diagram. FIG. 15A is a graph showing the relationship between the size of a pattern defect in a 0.35 μm line and space wiring and the probability of causing a defect,
FIG. 15B is a graph showing the relationship between the size of a pattern defect and the probability of causing a defect in a 0.6 μm line-and-space wiring. FIG. 15 (a),
The graph (b) plots the relationship between the size of a pattern defect and the probability of causing a defect by observing the pattern defect with an SEM or the like. Created by performing spline approximation.

【００９１】図１５（ａ），（ｂ）のグラフの比較から
明らかなように、ラインアンドスペースによって、パタ
ーン欠陥のサイズと不良原因となる確率との関係は異な
っている。従って、パターン欠陥が不良原因となる確率
については、実際の半導体プロセスにおけるラインアン
ドスペースと対応するグラフから求めることが好まし
い。As is clear from the comparison of the graphs of FIGS. 15A and 15B, the relationship between the size of a pattern defect and the probability of causing a defect differs depending on the line and space. Therefore, the probability that a pattern defect causes a defect is preferably obtained from a graph corresponding to a line and space in an actual semiconductor process.

【００９２】以上説明したように、第７の実施形態は、
不良ビットの中心又はライン不良部の中心線からの距離
に対してパターン欠陥のサイズに依存した重み付けを行
ない、重み付けをされた距離が小さいパターン欠陥を不
良原因となった欠陥と特定するものである。重み付け
は、不良ビットの中心又はライン不良部の中心線からの
距離に対して、パターン欠陥が不良原因となる確率の逆
数を乗算することにより行なう。As described above, in the seventh embodiment,
The distance from the center of the defective bit or the center line of the line defective portion is weighted depending on the size of the pattern defect, and a pattern defect with a small weighted distance is identified as a defect causing the defect. . The weighting is performed by multiplying the distance from the center of the defective bit or the center line of the line defective part by the reciprocal of the probability that a pattern defect causes a defect.

【００９３】不良ビットから所定距離以内の領域におけ
る該不良ビットから相対的に大きい距離の位置に大きな
パターン欠陥が存在すると共に、不良ビットから所定距
離以内の領域における該不良ビットから相対的に小さい
距離の位置に小さなパターン欠陥が存在する場合、従来
の不良解析方法によると、相対的に小さい距離の小さな
パターン欠陥が不良ビットの原因であると誤認される
が、第７の実施形態によると、パターン欠陥の不良ビッ
トからの距離に対してパターン欠陥のサイズに依存した
重み付けを行なうため、不良ビットから相対的に大きい
距離の大きなパターン欠陥が不良ビットの原因と特定さ
れるので、不良ビットの原因になるパターン欠陥を誤認
することが生じ難くなる。A large pattern defect exists at a position relatively large from the defective bit in a region within a predetermined distance from the defective bit, and a relatively small distance from the defective bit in a region within a predetermined distance from the defective bit. In the case where a small pattern defect exists at the position of, according to the conventional failure analysis method, it is erroneously recognized that a small pattern defect at a relatively small distance is the cause of the defective bit. According to the seventh embodiment, Since the distance from the defective bit to the defect is weighted depending on the size of the pattern defect, a large pattern defect at a relatively large distance from the defective bit is identified as the cause of the defective bit. It is less likely that a pattern defect will be misidentified.

【００９４】[0094]

【発明の効果】請求項１又は２の発明に係る半導体ウェ
ハの不良解析方法によると、第ｎ−１番目の処理工程で
発生したパターン欠陥が歪な形状を有しており、第ｎ番
目の処理工程で１個のパターン欠陥と検出され、第ｎ番
目の処理工程で複数のパターン欠陥として検出されたと
しても、該複数のパターン欠陥は、第ｎ−１番目以前の
処理工程で発生したと判断され、第ｎ番目の処理工程で
発生したと誤認されることがなくなるので、歪な形状の
パターン欠陥の発生工程を正確に特定することができ
る。According to the semiconductor wafer failure analysis method according to the first or second aspect of the present invention, the pattern defect generated in the (n-1) th processing step has a distorted shape, and the nth Even if one pattern defect is detected in the processing step and a plurality of pattern defects are detected in the n-th processing step, the plurality of pattern defects are determined to have occurred in the (n-1) -th or earlier processing step. Since the judgment is made and it is not erroneously recognized that the pattern defect has occurred in the n-th processing step, the step of generating a pattern defect having a distorted shape can be accurately specified.

【００９５】請求項３の発明に係る半導体ウェハの不良
解析方法によると、クラスター状のパターン欠陥の数が
膨大になってしまう事態が避けられるので、不良解析処
理に要する時間がむやみに増大する問題を回避できると
共に、クラスター状のパターン欠陥の中心位置の変動誤
差を小さくできるので、クラスター状のパターン欠陥の
発生工程、発生数及び発生位置を正確に把握することが
できる。According to the semiconductor wafer failure analysis method according to the third aspect of the present invention, it is possible to avoid a situation where the number of cluster-like pattern defects becomes enormous, so that the time required for failure analysis processing is unnecessarily increased. Can be avoided, and the fluctuation error of the center position of the cluster-like pattern defect can be reduced, so that the generation process, the number and the position of the cluster-like pattern defect can be accurately grasped.

【００９６】請求項４の発明に係る半導体ウェハの不良
解析方法によると、ライン不良部の中心点から近いが中
心線からは遠い位置で発生したパターン欠陥をライン不
良の発生原因と誤認しないので、ライン不良部の中心線
から近い位置で発生しライン不良の発生原因となったパ
ターン欠陥を正確に特定することができる。According to the semiconductor wafer failure analysis method according to the fourth aspect of the present invention, a pattern defect generated at a position close to the center point of a line defect portion but far from the center line is not mistaken for the cause of the line defect. It is possible to accurately specify a pattern defect which is generated at a position close to the center line of the line defect portion and causes a line defect.

【００９７】請求項５の発明に係る半導体ウェハの不良
解析方法によると、大きなパターン欠陥の修正距離は小
さくなる一方、小さなパターン欠陥の修正距離は大きく
なるため、大きなパターン欠陥の修正距離は小さなパタ
ーン欠陥の修正距離よりも小さくなるので、不良ビット
又はライン不良部から近い距離に存在するが、サイズが
小さいために不良原因となり難いパターン欠陥が不良原
因と誤認される事態を防止でき、不良原因となったパタ
ーン欠陥を正確に特定することができる。According to the defect analysis method for a semiconductor wafer according to the fifth aspect of the present invention, the repair distance of a large pattern defect becomes small while the repair distance of a small pattern defect becomes large. Since it is smaller than the defect correction distance, it can be prevented that a pattern defect that is present at a distance close to a defective bit or a line defective part but is difficult to cause a defect due to its small size is mistaken for a defect cause. The lost pattern defect can be specified accurately.

【００９８】請求項６又は７の発明に係る半導体ウェハ
の不良解析装置によると、請求項１又は２の発明と同
様、歪な形状のパターン欠陥の発生工程を正確に特定す
ることができる。According to the semiconductor wafer failure analyzer according to the sixth or seventh aspect of the present invention, it is possible to accurately specify the step of generating a pattern defect having a distorted shape, as in the first or second aspect of the present invention.

【００９９】請求項８の発明に係る半導体ウェハの不良
解析装置によると、請求項３の発明と同様、不良解析処
理に要する時間がむやみに増大する事態を回避できると
共に、クラスター状のパターン欠陥の発生工程、発生数
及び発生位置を正確に把握することができる。According to the semiconductor wafer failure analysis apparatus of the eighth aspect, similarly to the third aspect of the invention, it is possible to avoid a situation in which the time required for the failure analysis processing is unnecessarily increased, and it is also possible to prevent a cluster-like pattern defect from being generated. The occurrence process, the number of occurrences, and the occurrence position can be accurately grasped.

【０１００】請求項９の発明に係る半導体ウェハの不良
解析装置によると、請求項４の発明と同様、ライン不良
部の中心線から近い位置で発生しライン不良の発生原因
となったパターン欠陥を正確に特定することができる。According to the semiconductor wafer failure analysis apparatus according to the ninth aspect of the present invention, similar to the invention of the fourth aspect, the pattern defect which is generated at a position close to the center line of the line defective portion and causes the line defect is eliminated. It can be specified accurately.

【０１０１】請求項１０の発明に係る半導体ウェハの不
良解析装置によると、請求項５の発明と同様、不良原因
となったパターン欠陥を正確に特定することができる。According to the semiconductor wafer failure analysis apparatus according to the tenth aspect of the present invention, similarly to the fifth aspect of the invention, it is possible to accurately specify the pattern defect that caused the failure.

[Brief description of the drawings]

【図１】（ａ）〜（ｃ）は、従来及び本発明に係る半導
体ウェハの不良解析方法を説明する概念図である。FIGS. 1A to 1C are conceptual diagrams for explaining a conventional and wafer failure analysis method according to the present invention.

【図２】従来及び本発明に係る半導体ウェハの不良解析
方法のフローを説明する図である。FIG. 2 is a diagram illustrating a flow of a semiconductor wafer failure analysis method according to the related art and the present invention.

【図３】（ａ）〜（ｃ）は、従来及び本発明に係る半導
体ウェハの不良解析方法におけるパターン欠陥マップの
作成工程を説明する図である。FIGS. 3A to 3C are diagrams illustrating a process of creating a pattern defect map in the conventional and wafer failure analysis methods according to the present invention.

【図４】（ａ）〜（ｆ）は、従来及び本発明に係る半導
体ウェハの不良解析方法におけるパターン欠陥マップの
作成工程を説明する図である。FIGS. 4A to 4F are views for explaining a process of creating a pattern defect map in the conventional and wafer wafer failure analysis methods according to the present invention.

【図５】従来及び本発明に係る半導体ウェハの不良解析
方法において１個のパターン欠陥を複数個のパターン欠
陥と認識する場合の説明図である。FIG. 5 is an explanatory diagram in the case where one pattern defect is recognized as a plurality of pattern defects in the semiconductor wafer failure analysis methods according to the related art and the present invention.

【図６】（ａ），（ｂ）は、従来及び本発明に係る半導
体ウェハの不良解析方法におけるパターン欠陥マップの
作成工程を説明する図である。FIGS. 6A and 6B are diagrams illustrating a process of creating a pattern defect map in a semiconductor wafer failure analysis method according to the related art and the present invention.

【図７】半導体ウェハ上に形成されたクラスター状のパ
ターン欠陥を説明する図である。FIG. 7 is a diagram illustrating a cluster-like pattern defect formed on a semiconductor wafer.

【図８】（ａ），（ｂ）は、従来及び本発明に係る半導
体ウェハの不良解析方法において、クラスター状のパタ
ーン欠陥が発生した場合のパターン欠陥マップの作成工
程を説明する図である。FIGS. 8A and 8B are diagrams illustrating a process of creating a pattern defect map when a cluster-like pattern defect occurs in the conventional and wafer failure analysis methods according to the present invention.

【図９】（ａ）〜（ｃ）は、従来及び本発明に係る半導
体ウェハの不良解析方法において、フェイルビットマッ
プの不良データを相関比較フォーマットに変換する方法
を説明する図である。FIGS. 9A to 9C are diagrams for explaining a method of converting fail bitmap failure data into a correlation comparison format in the conventional and wafer failure analysis methods according to the present invention.

【図１０】従来の半導体ウェハの不良解析方法におい
て、フェイルビットマップにおける１ビット不良部の原
因となったパターン欠陥を特定する方法を説明する図で
ある。FIG. 10 is a view for explaining a method of specifying a pattern defect that caused a 1-bit defective portion in a fail bit map in a conventional semiconductor wafer defect analysis method.

【図１１】本発明に係る半導体ウェハの不良解析方法に
おいて、フェイルビットマップにおけるライン不良部の
原因となったパターン欠陥を特定する方法を説明する図
である。FIG. 11 is a view for explaining a method of specifying a pattern defect that has caused a line defective portion in a fail bit map in the semiconductor wafer defect analysis method according to the present invention.

【図１２】本発明に係る半導体ウェハの不良解析装置の
全体構成を説明するブロック図である。FIG. 12 is a block diagram illustrating the overall configuration of a semiconductor wafer failure analysis apparatus according to the present invention.

【図１３】本発明に係る半導体ウェハの不良解析装置の
表示部において表示する内容の一例を説明する図であ
る。FIG. 13 is a diagram illustrating an example of contents displayed on a display unit of the semiconductor wafer failure analysis device according to the present invention.

【図１４】（ａ），（ｂ）は、ラインアンドスペースが
０．３５μｍ又は０．６μｍの配線ＴＥＧ図である。FIGS. 14A and 14B are wiring TEG diagrams each having a line and space of 0.35 μm or 0.6 μm.

【図１５】（ａ），（ｂ）は、ラインアンドスペースが
０．３５μｍ又は０．６μｍの場合における、パターン
欠陥のサイズと不良原因となる確率との関係を示す特性
図である。FIGS. 15A and 15B are characteristic diagrams showing the relationship between the size of a pattern defect and the probability of causing a defect when the line and space is 0.35 μm or 0.6 μm.

【図１６】従来の不良解析方法のフローを説明する図で
ある。FIG. 16 is a diagram illustrating a flow of a conventional failure analysis method.

[Explanation of symbols]

１第ｎ−２工程で発生したパターン欠陥２，２Ａ，２Ｂ，３第ｎ−１工程で発生したパターン
欠陥４，５，６第ｎ工程で発生したパターン欠陥７クラスター状のパターン欠陥７Ａクラスター状のパターン欠陥の第１のグループ７Ｂクラスター状のパターン欠陥の第２のグループ１０１ダイのフェイルビットマップ１１１ビット不良部１２，１２Ａ，１２Ｂライン不良部１３１ビット不良部の検索領域１４Ａ，１４Ｂ１ビット不良部の検索領域内のパター
ン欠陥１５ライン不良部の検索領域１６，１７ライン不良部の検索領域内のパターン欠陥DESCRIPTION OF SYMBOLS 1 Pattern defect which occurred in the n-2nd process 2, 2A, 2B, 3 Pattern defect which occurred in the n-1th process 4, 5, 6 Pattern defect which occurred in the nth process 7 Cluster-like pattern defect 7A Cluster-like The first group of pattern defects 7B The second group of cluster-shaped pattern defects 10 1-bit fail bitmap 11 1-bit defective portions 12, 12A, 12B Line defective portions 13 1-bit defective portion search areas 14A, 14B Pattern defect in search area for 1-bit defective part 15 Search area for line defective part 16, 17 Pattern defect in search area for line defective part

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/66 G01N 21/88 G01R 31/26 ──────────────────────────────────────────────────続き Continued on front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H01L 21/66 G01N 21/88 G01R 31/26

Claims

(57) [Claims]

1. A semiconductor device comprising: a first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing to create a pattern defect map which is a distribution of pattern defects; A second step of creating a fail bitmap, which is a distribution of strategic defects,
A third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by comparing the pattern defect map created in the step with the fail bit map created in the second step. A defect analysis method for a semiconductor wafer, comprising: a first pattern defect map created in an (n-1) -th processing step; and a n-th processing step created in an n-th processing step. A pattern defect is searched for in the second pattern defect map, and the second pattern defect map is searched for in each predetermined region that is within a predetermined distance from the position of each pattern defect detected in the first pattern defect map. All the pattern defects detected in
-It is determined that this occurred in the previous processing step,
A method of analyzing defects in a semiconductor wafer, comprising the step of determining that a pattern defect detected in the second pattern defect map outside of each of the predetermined regions has occurred in an n-th processing step.

2. A first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing to create a pattern defect map, which is a distribution of pattern defects, and an electrical operation after each processing step of semiconductor manufacturing is completed. A second step of creating a fail bitmap, which is a distribution of strategic defects,
A third step of specifying a processing step in which a pattern defect causing an electrical defect has occurred by comparing the pattern defect map created in the step with the fail bit map created in the second step. A defect analysis method for a semiconductor wafer, comprising: a first pattern defect map created in an (n-1) -th processing step; and a n-th processing step created in an n-th processing step. A pattern defect is searched for in the second pattern defect map, and the first pattern defect map is searched for in each predetermined region that is within a predetermined distance from the position of each pattern defect detected in the second pattern defect map. It is determined that the pattern defect on the second pattern defect map that has not been detected in the above-mentioned process has occurred in the n-th processing step, and the A defect of the semiconductor wafer, comprising a step of determining that the pattern defect on the second pattern defect map detected in the first pattern defect map has occurred in the (n-1) th or earlier processing step. analysis method.

3. A first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing to create a pattern defect map, which is a distribution of pattern defects, and an electrical operation after each processing step of semiconductor manufacturing is completed. A second step of creating a fail bitmap, which is a distribution of strategic defects,
A third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by comparing the pattern defect map created in the step with the fail bit map created in the second step. A defect analysis method for a semiconductor wafer, comprising: searching for a pattern defect in the pattern defect map and detecting a plurality of pattern defects; 0.25 μm to 1.5 μm from one of the pattern defects and the one pattern defect
A defect analysis method for a semiconductor wafer, comprising a step of combining another pattern defect detected in an area within a distance of m with another pattern defect and considering it as one pattern defect.

4. A first step in which pattern defects of a semiconductor wafer are inspected in each processing step of semiconductor manufacturing to create a pattern defect map which is a distribution of pattern defects, and an electrical operation is performed after each processing step of semiconductor manufacturing is completed. A second step of creating a fail bitmap, which is a distribution of strategic defects,
A third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by comparing the pattern defect map created in the step with the fail bit map created in the second step. A failure analysis method for a semiconductor wafer, comprising: detecting a line failure portion in which a plurality of failure bits are continuous in the fail bit map; Determining a pattern defect located at the closest distance from the center line among pattern defects detected in an area within a predetermined distance from the center line of the line defect portion as a pattern defect that has caused the line defect portion; A semiconductor wafer failure analysis method, comprising:

5. A first step of inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing to create a pattern defect map which is a distribution of pattern defects, and an electric circuit after each processing step of semiconductor manufacturing is completed. A second step of creating a fail bitmap, which is a distribution of strategic defects,
A third step of identifying a processing step in which a pattern defect causing an electrical defect has occurred by comparing the pattern defect map created in the step with the fail bit map created in the second step. A failure analysis method for a semiconductor wafer, comprising: determining in advance the relationship between the size of a pattern defect and the probability that the pattern defect causes an electrical defect; The center of the defective bits or the center of the defective bits of the plurality of pattern defects detected in a region within a predetermined distance from the center line of the defective bit or the center line of the line defective portion in which the plurality of defective bits are continuous in the bit map. The correction distance is obtained by multiplying the distance from the center line by the reciprocal of the probability corresponding to the size of the pattern defect detected in the area within the predetermined distance. Determining a pattern defect corresponding to a correction distance having the smallest value among the obtained correction distances as a pattern defect that has caused an electrical defect. Wafer failure analysis method.

6. A pattern defect map generating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and generating a pattern defect map which is a distribution of pattern defects, and after each processing step of semiconductor manufacturing is completed. Fail bitmap creating means for creating a fail bitmap that is a distribution of electrical defects, and comparing the pattern defect map created by the pattern defect map creating means with the fail bitmap created by the fail bitmap creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect generation step specifying unit that specifies a processing step in which a pattern defect that has caused an electrical defect has occurred. -The first pattern defect map created in the first processing step and the n-th Means for respectively searching for pattern defects in the second pattern defect map created in the processing step, and each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected in the first pattern defect map It is determined that all the pattern defects detected in the second pattern defect map have occurred in the (n-1) th or earlier processing steps, and that all the pattern defects detected in the second pattern defect map are outside the predetermined regions. A means for determining that the pattern defect has occurred in the n-th processing step.

7. A pattern defect map generating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and generating a pattern defect map which is a distribution of pattern defects, and after each processing step of semiconductor manufacturing is completed. Fail bitmap creating means for creating a fail bitmap that is a distribution of electrical defects; and comparing the pattern defect map created by the pattern defect map creating means with the fail bitmap created by the fail bitmap creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect generation step specifying unit that specifies a processing step in which a pattern defect that has caused an electrical defect has occurred. -The first pattern defect map created in the first processing step and the n-th Means for respectively searching for pattern defects in the second pattern defect map created in the processing step, and each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected in the second pattern defect map It is determined that a pattern defect on the second pattern defect map that is not detected in the first pattern defect map has occurred in the n-th processing step, and that the first pattern defect Means for determining that a pattern defect on the second pattern defect map detected in the map has occurred in the (n-1) th or earlier processing step. .

8. A pattern defect map creating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing to create a pattern defect map which is a distribution of pattern defects, and after each processing step of semiconductor manufacturing is completed. Fail bitmap creating means for creating a fail bitmap that is a distribution of electrical defects; and comparing the pattern defect map created by the pattern defect map creating means with the fail bitmap created by the fail bitmap creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect generation step specifying unit that specifies a processing step in which a pattern defect that has caused an electrical defect has occurred, wherein the pattern defect generation step specification unit includes the pattern Search for pattern defects in the defect map and find multiple pattern defects If issued, the 0 from one pattern defects and the one of pattern defects of the plurality of pattern defects.
A defect analysis apparatus for a semiconductor wafer, comprising: means for merging another pattern defect detected in an area within a distance of 25 μm to 1.5 μm to be regarded as one pattern defect.

9. A pattern defect map generating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and generating a pattern defect map which is a distribution of pattern defects, and after each processing step of semiconductor manufacturing is completed. Fail bitmap creating means for creating a fail bitmap that is a distribution of electrical defects; and comparing the pattern defect map created by the pattern defect map creating means with the fail bitmap created by the fail bitmap creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect generation step specifying unit that specifies a processing step in which a pattern defect that has caused an electrical defect has occurred. Line failure where multiple defective bits are consecutive in the bitmap Is detected, the pattern defect located in the area within a predetermined distance from the center line of the line defect portion in the pattern defect map is located at the closest distance from the center line. A defect analysis apparatus for a semiconductor wafer, comprising means for determining a pattern defect that has caused the occurrence of a pattern .

10. A pattern defect map generating means for inspecting a pattern defect of a semiconductor wafer in each processing step of semiconductor manufacturing and generating a pattern defect map which is a distribution of pattern defects, and after each processing step of semiconductor manufacturing is completed. Fail bitmap creating means for creating a fail bitmap that is a distribution of electrical defects, and comparing the pattern defect map created by the pattern defect map creating means with the fail bitmap created by the fail bitmap creating means. A defect analysis apparatus for a semiconductor wafer, comprising: a pattern defect generation step specifying unit that specifies a processing step in which a pattern defect that has caused an electrical defect has occurred. The relationship between the size of the pattern and the probability that pattern defects cause electrical defects Means for determining in advance the plurality of pattern defects detected in an area within a predetermined distance from a center of a defective bit in the fail bit map or a center line of a line defective portion where a plurality of defective bits are continuous. The correction distance is obtained by multiplying the distance from the center of the bit or the center line of the line defect part by the reciprocal of the probability corresponding to the size of the pattern defect detected in the area within the predetermined distance. Means for determining that a pattern defect corresponding to a correction distance having the smallest value among the corrected distances is a pattern defect that has caused an electrical defect. Analysis device.

11. A semiconductor wafer failure analysis method for identifying a pattern defect generation step causing an electric defect generated in a semiconductor wafer in a semiconductor manufacturing process using a pattern defect map created in each processing step. And searching for the first pattern defect map created in the (n-1) th processing step and the second pattern defect map created in the nth processing step, respectively. All the pattern defects detected in the second pattern defect map, which exist in each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected in the above, are processed in the (n-1) th or earlier processing. And determining that the pattern defect detected in the second pattern defect map outside the predetermined area has occurred in the n-th processing step. Failure analysis method for a semiconductor wafer characterized by and.

12. A defect analysis method for a semiconductor wafer that specifies a pattern defect generation step that causes an electric defect generated in a semiconductor wafer in a semiconductor manufacturing process using a pattern defect map created in each processing step. And searching for the first pattern defect map created in the (n-1) th processing step and the second pattern defect map created in the nth processing step, respectively. In each predetermined area which is an area within a predetermined distance from the position of each pattern defect detected at
The pattern defect detected in the second pattern defect map, in which no pattern defect was detected in the pattern defect map, was determined to have occurred in the n-th processing step, and the first pattern defect was detected in each of the predetermined regions. And determining that the pattern defect detected in the second pattern defect map, including the pattern defect detected in the pattern defect map, has occurred in the (n-1) th or earlier processing step. Failure analysis method.

13. A semiconductor wafer failure analysis method for identifying a pattern defect generation step which has caused an electrical defect generated in a semiconductor wafer in a semiconductor manufacturing process using a pattern defect map created in each processing step. In the case where a plurality of pattern defects are detected in the pattern defect map, one of the plurality of pattern defects and one of the plurality of pattern defects are separated by 0.25 μm or more from the one pattern defect.
A defect analysis method for a semiconductor wafer, wherein another pattern defect detected in an area within a distance of 1.5 μm is merged and regarded as one pattern defect.

14. Generated on a semiconductor wafer in a semiconductor manufacturing process.
Process for the occurrence of a pattern defect created in each process
The pattern defect map and the semiconductor manufacturing process are completed
Later, we use the fail bitmap, which is the distribution of electrical defects.
A semiconductor wafer failure analysis method
In the fail bitmap, multiple defective bits are
If a continuous line defect is detected,
From the center line of the line defect in the defect map
Of the pattern defects detected in the area within a certain distance,
Pattern defect located closest to the center line.
Judgment that the pattern defect caused the line defect
A semiconductor wafer failure analysis method.

15. Generated on a semiconductor wafer in a semiconductor manufacturing process.
Process for the occurrence of a pattern defect created in each process
The pattern defect map and the semiconductor manufacturing process are completed
Later, we use the fail bitmap, which is the distribution of electrical defects.
A failure analysis method for a semiconductor wafer to be identified.
Turn Defect Size and Pattern Defects Cause Electrical Defects
Determining in advance the relationship with the probability of
Center or multiple defective bits in the
From the center line of the defective line where the defective bits continue
Before multiple pattern defects detected in an area within a certain distance
From the center of the defective bit or the center line of the line defective part
At the distance of the pattern detected in the area within the predetermined distance.
Multiplying the size of the defect by the reciprocal of the corresponding probability
To obtain the correction distance, and the obtained correction distance
The correction distance with the smallest value and the corresponding pattern
The defect was determined to be a pattern defect that caused an electrical defect.
Cutting the semiconductor wafer.
C failure analysis method.