JP2978536B2 - Semiconductor memory device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの欠陥救済に係り、特に極めて
大容量のメモリに好適な半導体メモリ装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the remedy of defects in a semiconductor memory, and more particularly to a semiconductor memory device suitable for an extremely large-capacity memory.
先ず、本発明の基本機能のために従来構成の半導体メ
モリ装置について説明する。従来、半導体メモリ装置に
おいては、第２図のような欠陥救済方法が用いられてい
る。First, a conventional semiconductor memory device for the basic functions of the present invention will be described. 2. Description of the Related Art Conventionally, in a semiconductor memory device, a defect remedy method as shown in FIG. 2 has been used.
この図は、特公平１−133298に記載されているもので
あり、周知のメモリをアドレス変換に使用し、ワード
線、ビット線不良単位で救済する方法が提案されてい
る。本提案はワード線もしくはデータ線単位にアドレス
変換回路が設けられており、それぞれに外部アドレスに
対する主メモリの不良アドレスの有無と新しいアドレス
が書き込まれている。そこで外部アドレスがかかる不良
アドレスに達した場合に、アドレス変換回路から新しい
アドレスが予備メモリに印加され、かつ入出力信号端子
が予備メモリ側に接続され、正常なビットを読み書きす
る冗長構成及び方法である。This figure is described in Japanese Patent Publication No. 1-133298, and a method has been proposed in which a well-known memory is used for address conversion and a word line and a bit line are remedied for each defective unit. In this proposal, an address conversion circuit is provided for each word line or data line, and the presence or absence of a defective address of the main memory with respect to an external address and a new address are written in each address conversion circuit. Therefore, when the external address reaches such a defective address, a new address is applied from the address conversion circuit to the spare memory, and the input / output signal terminal is connected to the spare memory side, and a redundant configuration and method for reading and writing normal bits are used. is there.
また、特公昭46−25767,特公昭47−6534に記載のよう
な不良ビットのアドレスを連想メモリ装置に記憶し、外
部アドレスと不良ビットアドレスの記憶内容の一致検出
を行い、予備メモリにい新しいアドレスを出力し、正常
なビットを読み出す冗長方法が発案されている。In addition, the address of the defective bit as described in JP-B-46-25767 and JP-B-47-6534 is stored in the associative memory device, and the coincidence between the stored contents of the external address and the defective bit address is detected. A redundant method for outputting an address and reading a normal bit has been proposed.
上記従来技術の問題点は、予備メモリをアクセスする
場合にアドレス変換回路を介することである。このアド
レス変換動作時間と予備メモリいのアクセス時間がメモ
リ装置のアクセス時間となる。このため主メモリと予備
メモリが同レベルのアクセス時間を有する場合は、メモ
リ装置全体として主メモリと同レベルのアクセス時間を
得るのが困難である。一方、その解決手段として上記ア
ドレス変換回路を高速化し、予備メモリも高速化するこ
とが考えられる。しかし、このためには高度な回路技
術、プロセス技術が要求され、装置価格が高くなるとい
う問題がある。The problem of the above-mentioned prior art is that the access to the spare memory is performed via an address conversion circuit. The address conversion operation time and the access time of the spare memory become the access time of the memory device. Therefore, if the main memory and the spare memory have the same level of access time, it is difficult to obtain the same level of access time as the main memory as a whole memory device. On the other hand, as a solution to this problem, it is conceivable to speed up the address conversion circuit and speed up the spare memory. However, this requires a high level of circuit technology and process technology, and raises the problem of high device prices.
従って、本発明の基本的な目的は、不良ビットの救済
方法が単純であり、またこの救済を実現するためのハー
ドウェアも単純であり、さらにアクセス時間が高速であ
る大容量の半導体メモリ装置を提供することである。Therefore, a basic object of the present invention is to provide a large-capacity semiconductor memory device in which the method for relieving a defective bit is simple, the hardware for realizing the remedy is simple, and the access time is high. To provide.
本発明の一実施形態に従えば、上記目的は次のように
して解決される。According to one embodiment of the present invention, the above object is solved as follows.
主メモリの不良メモリセルを予備メモリの予備メモリ
セルに置き換える場合、上記のように外部アドレスを変
換し新しいアドレスで予備メモリをアクセスするのでは
なく、主メモリ、予備メモリおよび不良記憶部を外部ア
ドレスで同時に活性化し、主メモリと予備メモリをアク
セスしている間に不良主メモリの入出力信号端子を不良
記憶部の情報により高速に予備メモリの入出力信号端子
に切替え不良ビットを救済する。When replacing a defective memory cell of the main memory with a spare memory cell of the spare memory, instead of converting the external address and accessing the spare memory with a new address as described above, the main memory, the spare memory, and the defective storage unit are replaced with the external address. At the same time, and while accessing the main memory and the spare memory, the input / output signal terminal of the defective main memory is quickly switched to the input / output signal terminal of the spare memory based on the information of the defective storage unit to rescue the defective bit.
また不良記憶部、入出力切替部、制御部の各部間に渡
る接続遅延時間及び入出力切替部が主メモリと外部入出
力信号間に挿入されるため生じる遅延時間の増加は１チ
ップ化することで短縮する。In addition, the connection delay time between the defective memory unit, the input / output switching unit, and the control unit and the increase in the delay time caused by the insertion of the input / output switching unit between the main memory and the external input / output signal are reduced to one chip. To shorten.
さらに不良記憶部の出力データを１サイクル期間保持
するラッチ信号もしくは予備メモリの書込み信号は、メ
モリのチップ活性信号をもとに同記憶部に設けたダミー
ワード線を選択することにより発生もしくは活性化す
る。これにより、不良記憶部の最大最小ワーストのアク
セス時間に対する上記ラッチ信号のタイミング余裕を最
小にできる。Further, a latch signal for holding the output data of the defective storage unit for one cycle period or a write signal of the spare memory is generated or activated by selecting a dummy word line provided in the storage unit based on a chip activation signal of the memory. I do. Thereby, the timing margin of the latch signal with respect to the maximum and minimum worst access times of the defective storage unit can be minimized.
以上から本発明のメモリ装置は高速アクセス時間を達
成する。From the above, the memory device of the present invention achieves a fast access time.
外部アドレスが主メモリ、予備メモリ及び不良記憶部
に印加され、第１の不良記憶部の第１の出力から主メモ
リのワード線不良の有無を示すワード線不良検出信号が
出力され、第２の出力から不良ワード線の位置を示すワ
ード線不良位置信号が発生される場合、第１の予備メモ
リの複数の予備メモリセルのひとつの予備メモリセルが
外部のワード線アドレスとデータ線アドレスとに応答
し、さらに主メモリの入出力信号端子がワード線不良検
出信号とワード線不良位置信号により第１の予備メモリ
の入出力信号端子に切替えられる。その結果主メモリの
ワード線に関係する不良ビットが第１の予備メモリによ
って救済される。The external address is applied to the main memory, the spare memory, and the defective storage unit, and a first output of the first defective storage unit outputs a word line defect detection signal indicating the presence or absence of a word line defect of the main memory. When a word line defective position signal indicating the position of the defective word line is generated from the output, one of the plurality of spare memory cells of the first spare memory responds to the external word line address and the data line address. Further, the input / output signal terminal of the main memory is switched to the input / output signal terminal of the first spare memory by the word line defect detection signal and the word line defect position signal. As a result, defective bits related to the word line of the main memory are relieved by the first spare memory.
同様に第２の不良記憶部から主メモリのデータ線不良
の有無を示すデータ線不良検出信号、不良データ線の位
置を示すデータ線不良位置信号が発生される場合、第２
の予備メモリによって救済される。Similarly, when a data line defect detection signal indicating the presence or absence of a data line defect in the main memory and a data line defect position signal indicating the position of the defective data line are generated from the second defect storage unit, the second
By the spare memory.
また主メモリと予備メモリの入出力信号端子は、主メ
モリ、予備メモリ及び不良記憶部を外部アドレスで同時
に活性化して、情報を予め入出力端子まで用意し、不良
ビットに応じて切り替える。The input / output signal terminals of the main memory and the spare memory simultaneously activate the main memory, the spare memory, and the defective storage unit with external addresses, prepare information up to the input / output terminals in advance, and switch according to the defective bit.
この不良記憶部はその容量が主メモリもしくは予備メ
モリに比べて、３〜４桁小さく、主メモリもしくは予備
メモリより高速化できる。さらに同記憶部は小容量で良
いことから、不良記憶部、入出力切替部、制御部の１チ
ップ化が容易であり、不良記憶部の出力活性時間と入出
力切替部の入出力切替時間の和は短縮される。The capacity of the defective storage unit is three to four orders of magnitude smaller than that of the main memory or the spare memory, and can be faster than that of the main memory or the spare memory. Further, since the storage unit may have a small capacity, it is easy to integrate the defective storage unit, the input / output switching unit, and the control unit into one chip, and the output activation time of the defective storage unit and the input / output switching time of the input / output switching unit are reduced. The sum is shortened.
このため、本提案の半導体メモリ装置のアクセス時間
は外部アドレスを一度新しいアドレスに変換する従来構
成より高速化できる。Therefore, the access time of the proposed semiconductor memory device can be made faster than in the conventional configuration in which an external address is once converted to a new address.
また、データ線アドレスに応答してワード線不良検出
信号とワード線不良位置信号とを発生する第１の不良記
憶部は複数ビット入出力形式の一般的な半導体メモリ、
例えば電気で書き込み、電気で消去できるEEPROM形メモ
リセル、または電気で書き込み、紫外線で消去するEPRO
M形メモリセル、フューズROM形メモリセル、SRAM形メモ
リセル、電池でバックアップされたSRAM形メモリセル、
DRAM形メモリセル、もしくは上記メモリセルの組合せの
いずれかで構成される。A first failure storage unit that generates a word line failure detection signal and a word line failure position signal in response to a data line address is a general semiconductor memory of a multi-bit input / output type.
For example, EEPROM-type memory cells that can be written and erased electrically, or EPRO that can be written and erased by ultraviolet light
M type memory cell, fuse ROM type memory cell, SRAM type memory cell, SRAM type memory cell backed up by battery,
It is composed of either a DRAM type memory cell or a combination of the above memory cells.
同様にワード線アドレスに応答してデータ線不良検出
信号とデータ線不良位置信号とを発生する第２の不良記
憶部は上記半導体メモリで構成される。さらに上記半導
体メモリを使用した連想メモリ装置を使用しても良い。Similarly, a second defect storage unit that generates a data line defect detection signal and a data line defect position signal in response to a word line address is constituted by the semiconductor memory. Further, an associative memory device using the above semiconductor memory may be used.
上記不良記憶部に設けたダミーワード線は、通常のワ
ード線と同様の読出し経路を使用する場合、データ線負
荷容量、センスアンプ等を同一として、ワード線負荷容
量を重くする。この結果、上記ラッチ信号は上記不良記
憶部出力のアクセス時間ワースト値よりさらに遅延され
る。これにより、不良記憶部の出力データを正確に保持
することができ、この保持（ラッチ）信号もしくは予備
メモリ書込み信号の上記不良記憶部のワーストアクセス
時間に対するタイミング余裕を最小にできる。When the dummy word line provided in the defective storage unit uses the same read path as a normal word line, the data line load capacity, the sense amplifier, etc. are made the same, and the word line load capacity is increased. As a result, the latch signal is further delayed from the worst access time value of the output of the defective storage unit. As a result, the output data of the defective storage unit can be held accurately, and the timing margin of the holding (latch) signal or the spare memory write signal with respect to the worst access time of the defective storage unit can be minimized.
以上により、主メモリの欠陥救済を高速にかつ非常に
単純な方法及びハイドウェアで実現できる。As described above, the defect relief of the main memory can be realized at a high speed by a very simple method and hardware.
本発明の他の目的及び新規な特長は、以下に詳述する
実施例から明らかになろう。Other objects and novel features of the present invention will become apparent from the embodiments described in detail below.
以下、図面を参照にして本発明の実施例を詳細に説明
する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の半導体メモリ装置の原理を示すため
のブロック図である。同図において40は情報を蓄積する
メモリチップ、２は複数個のメモリチップ40の集合であ
る複数ビット入出力構成の主メモリ、18は予備メモリ、
108は外部入出力信号端子、110は外部アドレス信号端
子、112はメモリ活性、書込み活性等の外部制御信号端
子、102は主メモリ２の入出力信号端子、104は予備メモ
リ18の入出力信号端子、６はメモリチップ40もしくは予
備メモリ18のワード線アドレス方向、４はメモリチップ
40もしくは予備メモリ18のデータ線アドレス方向を示
す。また26a,26b,26cは不良ビットを示し、8,10はワー
ド線方向に上記不良ビットがある不良のワード線を示
し、それぞれをW1,Wkとする。一方、予備メモリ18のw1
は主メモリ２の不良ワード線W1に、wkは主メモリ２の不
良ワード線Wkにそれぞれ対応し、主メモリ２救済後に活
性化される。FIG. 1 is a block diagram showing the principle of the semiconductor memory device of the present invention. In the figure, 40 is a memory chip for storing information, 2 is a main memory of a multi-bit input / output configuration which is a set of a plurality of memory chips 40, 18 is a spare memory,
108 is an external input / output signal terminal, 110 is an external address signal terminal, 112 is an external control signal terminal for memory activation, write activation, etc., 102 is an input / output signal terminal of the main memory 2, and 104 is an input / output signal terminal of the spare memory 18. , 6 are the word line address directions of the memory chip 40 or the spare memory 18, and 4 is the memory chip
40 or the data line address direction of the spare memory 18 is shown. Reference numerals 26a, 26b, and 26c denote defective bits, and reference numerals 8 and 10 denote defective word lines having the defective bits in the word line direction, which are denoted by W1 and Wk, respectively. On the other hand, w1 of the spare memory 18
And wk correspond to the defective word line W1 of the main memory 2 and the defective word line Wk of the main memory 2, respectively, and are activated after the main memory 2 is repaired.
８′は不良のワード線８と同時に選択される別のメモ
リチップ40の良品のワード線、10′は不良のワード線10
と同時に選択される別のメモリチップ40の良品のワード
線をそれぞれ示す。さらに106aは複数ビット入出力構成
のメモリチップ40のいずれかにワード線不良があること
を示すワード線不良検出信号、106bは上記ワード線不良
が存在するメモリチップ40の入出力信号端子102の位置
を示すワード線不良位置信号、14はメモリブロックから
なる上記ワード線不良検出信号106aとワード線不良位置
信号106bを記憶する複数ビット入出力形式の不良記憶
部、またTWn,TW1〜TWn-1は不良記憶部14の上記信号106
a,106bを記憶するメモリブロックである。さらに３は主
メモリ２が不良の場合、不良記憶部14のワード線不良検
出信号106a、ワード線不良位置信号106bをもとに主メモ
リ２の各入出力信号端子102の一つを予備メモリ18の入
出力信号端子104に切替える入出力切替部である。５は
ワード線不良位置信号106bのｎ−１ビツトを入力して、
ワード線不良検出信号106aで活性化され、メモリチップ
活性、書込み制御信号等で救済をコントロールする制御
部である。７は同制御部５の出力信号であり、上記主メ
モリ２の入出力信号端子102と予備メモリ18の入出力信
号端子104を切替える不良切替信号である。さらに100以
上の入出力切替部３、制御部５及び不良記憶部14からな
る救済制御チップである。8 'is a good word line of another memory chip 40 selected simultaneously with the defective word line 8, and 10' is a defective word line 10
At the same time, non-defective word lines of another memory chip 40 selected are shown. Further, reference numeral 106a denotes a word line defect detection signal indicating that one of the memory chips 40 having the multi-bit input / output configuration has a word line defect, and 106b denotes a position of the input / output signal terminal 102 of the memory chip 40 in which the word line defect exists. The word line defect position signal 14 indicates a word line defect detection signal 106a composed of a memory block and the word line defect position signal 106b, and a multi-bit input / output type defect storage unit for storing the word line defect position signal 106b, and TWn, TW 1 to TW n− 1 is the signal 106 of the defect storage unit 14
This is a memory block that stores a and 106b. Further, when the main memory 2 is defective, one of the input / output signal terminals 102 of the main memory 2 is connected to the spare memory 18 based on the word line defect detection signal 106a and the word line defect position signal 106b of the defect storage unit 14. Input / output switching unit for switching to the input / output signal terminal 104 of FIG. 5 receives the n-1 bits of the word line defect position signal 106b,
The control unit is activated by the word line defect detection signal 106a and controls the rescue by a memory chip activation, a write control signal, and the like. Reference numeral 7 denotes an output signal of the controller 5, which is a failure switching signal for switching between the input / output signal terminal 102 of the main memory 2 and the input / output signal terminal 104 of the spare memory 18. Further, it is a rescue control chip including 100 or more input / output switching units 3, a control unit 5, and a defective storage unit 14.
次にこのブロック図の動作を説明する。まず主メモリ
２の特定メモリチップ40において、外部アドレスに対し
てワード線不良（W1）が存在する場合は、予め不良記憶
部14の所定のデータ線アドレスに複数ビット形式でその
ワード線不良検出信号106a、ワード線不良位置信号106b
を記憶させる。書込み／読出し動作時は、外部アドレス
信号110が上記所定のデータ線アドレスに達すると不良
記憶部14からワード線不良検出信号106a、ワード線不良
位置信号106bが出力され、入出力切替回路３において主
メモリ２の入出力信号端子102の一つすなわちワード線
不良（W1）が予備メモリの予備ワード線（w1）に置換さ
れる。Next, the operation of this block diagram will be described. First, in the specific memory chip 40 of the main memory 2, if a word line defect (W1) exists for an external address, the word line defect detection signal is provided in advance in a predetermined data line address of the defect storage unit 14 in the form of a plurality of bits. 106a, word line defect position signal 106b
Is stored. In the write / read operation, when the external address signal 110 reaches the predetermined data line address, the defect storage unit 14 outputs a word line defect detection signal 106a and a word line defect position signal 106b. One of the input / output signal terminals 102 of the memory 2, that is, the word line defect (W1) is replaced with the spare word line (w1) of the spare memory.
以上の救済動作における不良記憶部14のメモリ容量
は、例えばアドレス・マルチ入力形式の4Mビット（4Mワ
ード×１ビット構成）DARMを８チップ使用した入出力信
号８ビット構成の4Mバイト半導体メモリ装置では、ワー
ド線アドレスが2Kワード、ワード線不良検出信号106aが
１ビット、入出力信号８ビットから１ビットを選択する
ためのワード線不良位置信号106bが３ビットとなり、計
2Kワード×４ビットと小容量のメモリで構成できる。The memory capacity of the defective storage unit 14 in the above-described rescue operation is, for example, a 4-Mbyte semiconductor memory device having an 8-bit input / output signal using 8 chips of 4 M bits (4 M words × 1 bit configuration) DARM of an address multi-input format. The word line address is 2K words, the word line defect detection signal 106a is 1 bit, and the word line defect position signal 106b for selecting one bit from 8 bits of the input / output signal is 3 bits.
It can be composed of a memory with a small capacity of 2K words x 4 bits.
本実施例では、アドレス信号110及びメモリ制御信号1
12による主メモリ２の活性化と同時に予備メモリ18も活
性化され、また同時に不良記憶部14も活性化される。従
って、メモリ装置のアクセス時間は、救済制御チップ10
0に内蔵する不良記憶部14のアクセス時間、すなわち不
良切替信号７を活性化する時間とこれらの信号をもとに
切替わる入出力切替部３の切替え時間の和となる。In this embodiment, the address signal 110 and the memory control signal 1
The spare memory 18 is activated at the same time as the activation of the main memory 2 by 12, and the defective storage unit 14 is also activated at the same time. Therefore, the access time of the memory device is
This is the sum of the access time of the failure storage unit 14 built in 0, that is, the time for activating the failure switching signal 7 and the switching time for the input / output switching unit 3 that switches based on these signals.
前者の不良切替部14のメモリ容量は主メモリ２より３
桁小さく、そのアクセス時間は主メモリ２のアクセス時
間に比べ十分速い。また後者の入出力信号切替え時間
は、入出力切替部３、不良記憶部14、制御部５の１チッ
プ化で、チップ間の信号インタフェース時間短縮、及び
チップの基板実装時の配線容量低減が改善できる。さら
に１チップ化に伴う遅延回路の改良で動作サイクルが短
縮される。なお遅延回路の改良については、後に実施例
で詳細に説明する。The memory capacity of the former failure switching unit 14 is three times that of the main memory 2.
The access time is significantly shorter than the access time of the main memory 2. In the latter case, the input / output signal switching time is reduced by integrating the input / output switching unit 3, the defect storage unit 14, and the control unit 5 into one chip, thereby shortening the signal interface time between chips and reducing the wiring capacity when mounting the chip on the board. it can. Further, the operation cycle is shortened by the improvement of the delay circuit accompanying the one chip. The improvement of the delay circuit will be described later in detail in an embodiment.
以上、メモリ装置のアクセス時間は不良ビット置換を
入出力信号端子で切替る救済方法と、救済制御部の１チ
ップ化で高速化できる。As described above, the access time of the memory device can be shortened by the rescue method of switching the replacement of the defective bit by the input / output signal terminal and the one-chip rescue control unit.
第３図にワード線不良、データ線不良の両者を救済す
る第２の実施例を示す。FIG. 3 shows a second embodiment for repairing both a word line defect and a data line defect.
同図において、第１図と同一部分には同一番号を付す
ことにより説明を省略する他、20はデータ線不良救済用
の予備メモリ、６は予備メモリ20のワード線アドレス方
向、４は予備メモリ20のデータ線アドレス方向を示す。In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted. Reference numeral 20 denotes a spare memory for repairing data line defects, 6 denotes a word line address direction of the spare memory 20, and 4 denotes a spare memory. Shows 20 data line address directions.
また26a,26b,26c,28a,28b,28c,28dは不良ビットを示
し、不良ビット26a,26b,26cは第１図で示したようにワ
ード線不良8,10となる。また12は上記不良ビット28a,28
bがあるデータ線不良、13も上記不良ビット28c,28dがあ
るデータ線不良を示す。一方、12′,13′は不良のデー
タ線と同時に選択される別のメモリチップ40の良品のデ
ータ線をそれぞれ示す。Also, 26a, 26b, 26c, 28a, 28b, 28c, 28d indicate defective bits, and the defective bits 26a, 26b, 26c become word line defects 8, 10 as shown in FIG. 12 is the defective bit 28a, 28
b indicates a data line defect, and 13 indicates a data line defect having the defective bits 28c and 28d. On the other hand, 12 'and 13' indicate non-defective data lines of another memory chip 40 which are selected simultaneously with the defective data line.
さらに106cはデータ線不良検出信号、106dはデータ線
不良位置信号である。またTBn,TB1〜TBn-1は不良記憶部
14′の上記信号106c,106dを記憶するメモリブロックで
ある。106c is a data line defect detection signal, and 106d is a data line defect position signal. TB n , TB 1 to TB n-1 are defective storage units
14 'is a memory block for storing the signals 106c and 106d.
７もしくは７′は入出力信号端子102と予備メモリ18,
20は入出力信号端子104、114を切替える不良切替信号、
120,120′は上記不良切替信号7,7′を発生するデコーダ
回路である。50は上記デコーダ回路120,120′の出力で
ある不良切替信号７もしくは７′を入力として、ワード
線アドレスとデータ線アドレスが同一メモリチップ40上
で同時に不良した場合、例えばワード線不良を優先的に
救済する不良アドレスの優先判定回路である。この回路
により予備メモリ18,20の同時選択時に生じる入出力信
号の衝突が防止される。7 or 7 'is an input / output signal terminal 102 and a spare memory 18,
20 is a failure switching signal for switching the input / output signal terminals 104 and 114,
Decoder circuits 120 and 120 'generate the above failure switching signals 7, 7'. Reference numeral 50 designates the failure switching signal 7 or 7 'which is the output of the decoder circuit 120 or 120' as an input, and when the word line address and the data line address fail simultaneously on the same memory chip 40, for example, the word line failure is relieved preferentially. This is a priority determination circuit for a defective address to be performed. With this circuit, collision of input / output signals that occurs when the spare memories 18 and 20 are simultaneously selected is prevented.
さらに３′は上記不良切替信号7,7′の切替指示によ
り、メモリチップ40の入出力信号端子102と予備メモリ1
8,20の入出力信号端子104,114を外部入出力信号端子108
に切替え接続する入出力切替部である。また入出力切替
部３′のSW1〜SWjは入出力信号端子102と入出力信号端
子104,114の切替スイッチである。まず22a1〜22aj、22b
1〜22bj,22c1〜22cjはそれぞれ切替スイッチSW1〜SWjの
端子である。22a1〜22ajは主メモリ２の入出力信号端子
102のそれぞれに接続され、22b1〜22bjは予備メモリ18
の入出力信号端子104に接続される。また22c1〜22cjは
予備メモリ20の入出力信号端子114に接続される。Further, 3 'is connected to the input / output signal terminal 102 of the memory chip 40 and the spare memory 1 by the switching instruction of the failure switching signals 7, 7'.
8, 20 I / O signal terminals 104 and 114 are connected to external I / O signal terminals 108
And an input / output switching unit for switching connection. The SW 1 to SW j of the output switching unit 3 'is a changeover switch of the input and output signal terminals 104, 114 and the output signal terminal 102. First 22a 1 ~ 22aj, 22b
1 ~22bj, 22c 1 ~22cj are each changeover switch SW 1 ~SWj terminal. 22a 1 to 22aj are input / output signal terminals of main memory 2
Connected to each of the 102, 22b 1 ~22bj preliminary memory 18
Is connected to the input / output signal terminal 104. Also 22c 1 ~22cj is connected to the input and output signal terminals 114 of the spare memory 20.
次にこのブロック図の救済動作を説明する。図におい
て、第１図で説明した様に8,10のワード線方向の不良26
a,26b,26cは予備メモリ18の予備ワード線w1,wkで置換さ
れる。一方、28a,28b,28c,28dはデータ線方向の不良と
してデータ線予備メモリ20の予備データ線d1,dkで置換
される。Next, the relief operation of this block diagram will be described. In the figure, as described with reference to FIG.
a, 26b, 26c are replaced by spare word lines w1, wk of the spare memory 18. On the other hand, 28a, 28b, 28c, 28d are replaced by spare data lines d1, dk of the data line spare memory 20 as defects in the data line direction.
すなわち主メモリ２のメモリチップ40において、デー
タ線12に関係して少なくとも２つのメモリセル28a,28b
が不良ビットとなるので、これらのメモリセル28a,28b
はデータ線不良として定義され、かつ予備メモリ20の予
備データ線（d1）に関係する２つの予備メモリセルによ
って救済される。同様に28c,28dは予備データ線（dk）
で救済される。また不良ビットセル26cは第１図ではワ
ード線不良として救済したがデータ線方向の不良とみな
し救済することもできる。That is, in the memory chip 40 of the main memory 2, at least two memory cells 28a and 28b
Are defective bits, these memory cells 28a, 28b
Is defined as a data line defect and is relieved by two spare memory cells related to the spare data line (d1) of the spare memory 20. Similarly, 28c and 28d are spare data lines (dk)
Will be rescued. Although the defective bit cell 26c is repaired as a word line defect in FIG. 1, it can be relieved as a defect in the data line direction.
以上述べたように、本実施例では予備メモリが18、20
と２チップであるためワード線アドレス、データ線アド
レスを全て有しており、主メモリ２の全てのメモリチッ
プ40間で、ワード線方向とデータ線方向の不良ビットが
救済できる。その際は、それぞれの不良アドレスがメモ
リチップ40間で重なった場合もしくはメモリチップ40内
でのクロス不良した場合、のいずれかを救済できる。As described above, in this embodiment, the spare memory is 18, 20.
Since these two chips have both word line addresses and data line addresses, defective bits in the word line direction and the data line direction can be rescued between all the memory chips 40 of the main memory 2. At that time, either of the case where the respective defective addresses overlap between the memory chips 40 or the case where there is a cross failure in the memory chip 40 can be relieved.
従って、本実施例では、メモリチップ40の数、ｊ個を
ワード線不良、データ線不良の各々が救済できるため、
上記したようにメモリチップ40のワード線アドレスもし
くはデータ線アドレスのそれぞれの不良アドレスが複数
のメモリチップ40間で重ならない限り、各々１本まで救
済できる。この結果、予備メモリ２チップで最大主メモ
リ２のメモリ総容量の2/jの容量を救済できる。また予
備メモリ18,20を増加することによって、主メモリ２の
全てが不良ビットであっても、100％の救済が可能であ
る。Therefore, in this embodiment, the number and j of the memory chips 40 can be remedied for each of the word line defect and the data line defect.
As described above, as long as the defective address of the word line address or the data line address of the memory chip 40 does not overlap among the plurality of memory chips 40, up to one each can be relieved. As a result, the capacity of 2 / j of the total memory capacity of the maximum main memory 2 can be rescued with the two spare memory chips. Further, by increasing the number of the spare memories 18 and 20, even if all of the main memory 2 are defective bits, 100% rescue is possible.
次に主メモリ２の良・不良検査と、この検査結果に基
づく不良記憶部14′へのワード線／データ線不良検出信
号及び不良位置信号106a〜106bの書込みについて説明す
る。Next, a description will be given of a pass / fail test of the main memory 2 and writing of a word line / data line fault detection signal and fault position signals 106a to 106b to the fault storage unit 14 'based on the test result.
不良記憶部14′は上記アドレス・マルチ入力形式の4M
ビット（4Mワード×１ビット構成）DRAMを使用した入出
力信号８ビット構成の4Mバイト半導体メモリ装置の場
合、ワード線アドレスもしくはデータ線アドレスが2Kビ
ット、ワード線／データ線不良検出信号106a/106cが各
々１ビット、主メモリ２の入出力信号８ビットをデコー
ドするためのワード線／データ線不良位置信号106b/106
dが各々３ビットとなり、2K×４ビットのメモリブロッ
ク２組で構成される。The defect storage unit 14 'is 4M of the above address multi-input format.
In the case of a 4M byte semiconductor memory device having a bit (4M word × 1 bit configuration) DRAM, an input / output signal of 8 bits is used, a word line address or a data line address is 2K bits, and a word line / data line defect detection signal 106a / 106c. Is a word line / data line defect position signal 106b / 106 for decoding 1 bit each and 8 bits of an input / output signal of the main memory 2.
d is 3 bits each, and is composed of two sets of 2K × 4 bit memory blocks.
次に救済は以下のようにして実施される。すなわちメ
モリ２のワード線方向のスキャンによって、ワード線８
（W1）に関してワード線不良が検出された場合、この不
良ワード線を選択するデータ線アドレスに対して不良記
憶部14′の入出力ビット（TWn,TW1〜TWn-1）にはワード
線不良検出信号106a、ワード線不良位置信号106bが２進
数で書込みまれる。また、主メモリ２のデータ線方向の
スキャンによって、データ線12に関してデータ線不良が
検出された場合、この不良データ線を選択するワード線
アドレスに対して不良記憶部14′の入出力ビット（TBn,
TB1〜TBn-1）には、データ線不良検出信号106c、データ
線不良位置信号106dが２進数で書込まれる。Next, relief is performed as follows. That is, the word line 8 is scanned by scanning the memory 2 in the word line direction.
If a word line defect is detected with respect to (W1), the input / output bits (TW n , TW 1 to TW n-1 ) of the defect storage unit 14 'are set to the word for the data line address for selecting the defective word line. The line defect detection signal 106a and the word line defect position signal 106b are written in binary. If a data line defect is detected for the data line 12 by scanning the main memory 2 in the data line direction, the input / output bits (TB n ,
TB 1 The ~TB n-1), the data line defect detection signal 106c, the data line defect position signal 106d is written in binary.
次いで不良ワード線８（W1）の選択に対応する外部ア
ドレスが供給されると、不良記憶部14′からワード線不
良検出信号106a、ワード線不良位置信号106bが複数ビッ
ト出力形式で高速に読出される。この結果、入出力切替
部３′は上記信号106a,106bに応答して主メモリ２の入
出力信号端子102の一つと予備メモリ18の入出力信号端
子104を切替え、予備メモリ18の予備ワード線（w1）が
選択、救済される。Next, when an external address corresponding to the selection of the defective word line 8 (W1) is supplied, the word line defect detection signal 106a and the word line defect position signal 106b are read from the defect storage unit 14 'at a high speed in a multiple bit output format. You. As a result, the input / output switching unit 3 'switches between one of the input / output signal terminals 102 of the main memory 2 and the input / output signal terminal 104 of the spare memory 18 in response to the signals 106a and 106b, (W1) is selected and rescued.
また主メモリ２の不良データ線12（D1）の選択に対応
する外部アドレスが供給されると、不良記憶部14′から
データ線不良検出信号106c、データ線不良位置信号106d
が複数ビット出力形式で高速に読出される。この結果、
入出力切替部３′は上記信号106c,106dに応答して主メ
モリ２の入出力信号端子102と予備メモリ20の入出力信
号端子114を切替え、予備メモリ20の予備データ線d1が
選択、救済される。When an external address corresponding to the selection of the defective data line 12 (D1) of the main memory 2 is supplied, the data storage unit 14 'outputs a data line defect detection signal 106c and a data line defect position signal 106d.
Are read out at high speed in a multi-bit output format. As a result,
The input / output switching unit 3 'switches between the input / output signal terminal 102 of the main memory 2 and the input / output signal terminal 114 of the spare memory 20 in response to the signals 106c and 106d, and selects and rescue the spare data line d1 of the spare memory 20. Is done.
従って、通常入出力切替部３′は主メモリ２に接続さ
れるスイッチSW1〜SWjの端子22a1〜22ajを選択し、外部
入出力信号端子108と接続している。一方、主メモリ２
の不良ビットが選択された場合は、ワード線もしくはデ
ータ線の不良検出信号106a,106c及び不良位置信号106b,
106dに応答するところのデコーダ回路120,120′を介
し、また優先判定回路50に応じて、任意のスイッチSW1
〜SWjの端子22b1〜22bjの一つもしくは22c1〜22cjの一
つが選択され、予備メモリ18,20の入出力信号端子104,1
14に接続される。Therefore, usually output switching unit 3 'selects the terminal 22a 1 ~22aj switch SW 1 ~SWj connected to the main memory 2, is connected to the external input and output signal terminals 108. On the other hand, the main memory 2
Are selected, the word line or data line defect detection signals 106a and 106c and the defect position signal 106b,
Arbitrary switch SW 1 via decoder circuits 120 and 120 ′ responding to 106 d and according to priority determination circuit 50
~SWj one of one or 22c 1 ~22cj terminal 22b 1 ~22bj is selected, the input and output signal terminals of the spare memory 18 104,
Connected to 14.
すなわち、半導体メモリ装置全体の外部入出力信号端
子108を介して主メモリ２または予備メモリ18,20へメモ
リセルのデジタル情報の書込みが実行される。一方、こ
の入出力信号端子108を介して主メモリ２または予備メ
モリ18,20のメモリセルからデジタル情報の読出しが実
行される。That is, the digital information of the memory cell is written to the main memory 2 or the spare memories 18 and 20 via the external input / output signal terminal 108 of the entire semiconductor memory device. On the other hand, digital information is read from the memory cells of the main memory 2 or the spare memories 18 and 20 via the input / output signal terminal 108.
次にワード線不良、データ線不良の救済動作を第４図
に示す不良記憶部14′の状態図をもとに説明する。図中
のTW1〜TWn,TB1〜TBnは不良記憶部14′のメモリブロッ
クであり、ワード線不良検出信号106aはTWn、データ線
不良検出信号106cはTBn、ワード線不良位置信号106bはT
W1〜TWn-1、データ線不良位置信号106dはTB1〜TBn-1に
それぞれ書込まれる。以下、本発明を具体例で説明す
る。なお、説明上のアドレス信号値は16進数表示であ
り、例えば（111）16のようにカッコ内のアドレスに添
え字を付ける。本実施例の半導体メモリ装置は4Mワード
×１ビット構成の4MDRAMを使用した4Mバイトの容量で、
ワード線アドレス及びデータ線アドレスは共に（7FF）
16となる。また不良の入出力信号端子102の位置はワー
ド線不良位置信号106b（TW1〜TWn-1）、データ線不良位
置信号106d（TB1〜TBn-1）で２進バイナリで示す。さら
に同図の×印は、その値がドントケアで、“0",“1"レ
ベルのいずれでも良いことを示す。Next, a rescue operation for a word line defect and a data line defect will be described with reference to the state diagram of the defect storage section 14 'shown in FIG. TW 1 ~TW n in FIG, TB 1 ~TB n is a memory block of the defective storage unit 14 ', the word line defect detection signal 106a TW n, the data line defect detection signal 106c is TB n, word line defect location Signal 106b is T
W 1 ~TW n-1, the data line defect position signal 106d are written respectively form to TB 1 ~TB n-1. Hereinafter, the present invention will be described with reference to specific examples. Note that the address signal value in the description is expressed in hexadecimal notation, and a subscript is added to the address in parentheses, for example, (111) 16 . The semiconductor memory device of this embodiment has a capacity of 4 Mbytes using 4 MDRAM having a configuration of 4 M words × 1 bit.
Word line address and data line address are both (7FF)
It becomes 16 . The locations of the input and output signal terminals 102 of the defective word line defect position signal 106b (TW 1 ~TW n-1 ), shown in binary binary data line defect position signal 106d (TB 1 ~TB n-1 ). Further, the crosses in the figure indicate that the value is don't care, and may be either “0” or “1” level.
まず図の例（１）に示すように不良救済の無い通常動
作では、予備メモリ18,20が非選択状態であり、ワード
線不良検出信号106a（TWn）、及びデータ線不良検出信
号106c（TBn）は両者共情報が“1"レベルとなる。また
ワード線不良を救済する場合は、上記ワード線不良検出
信号106aが“0"レベルとなり、予備メモリ18は選択状態
となる。さらにデータ線不良を救済する場合は、上記デ
ータ線不良検出信号106cが“0"レベルとなり、同様に予
備メモリ20は選択状態となる。First, in the normal operation without the defect relief as shown in the example (1) of the figure, the spare memories 18 and 20 are in the non-selected state, and the word line defect detection signal 106a (TW n ) and the data line defect detection signal 106c ( TB n ) has the information at the “1” level in both cases. To remedy a word line defect, the word line defect detection signal 106a goes to the "0" level, and the spare memory 18 is in a selected state. When the data line defect is further remedied, the data line defect detection signal 106c goes to the “0” level, and the spare memory 20 is similarly selected.
例えばワード線不良の場合を図の例（２）に示す。こ
の不良ワード線は主メモリ２の入出力信号０ビット目に
おいてデータ線アドレス＝（22A）16で選択される。ま
ずメモリ装置の使用前には、不良記憶部14′の上記アド
レス（22A）16に８ビットデータ“１×××0000"を書込
む。この結果、外部アドレスのデータ線アドレスが（22
A）16に達した時、外部入出力信号端子108には、入出力
切替部３′においてワード線救済用の予備メモリ18の入
出力信号端子104が接続される。すなわち主メモリ２の
入出力信号８ビットのそれぞれのスイッチ（SW1〜SW8）
の中でスイッチSW1の端子22b1が外部入出力信号端子108
に接続され、予備メモリ18の予備ワード線w1を選択し、
その他のスイッチ（SW2〜SW8）は主メモリ２の不良入出
力信号０ビット目を除く入出力信号端子102に接続さ
れ、予備メモリ18の正常なビットが外部と読み書きされ
る。For example, a case of a defective word line is shown in FIG. This defective word line is selected by the data line address = (22A) 16 at the 0th bit of the input / output signal of the main memory 2. First, before using the memory device, 8-bit data “1 ×× 0000” is written to the address (22A) 16 of the defective storage unit 14 ′. As a result, the data line address of the external address becomes (22
A) When the number reaches 16 , the input / output signal terminal 104 of the spare memory 18 for word line rescue in the input / output switching unit 3 'is connected to the external input / output signal terminal 108. That each of the switches of the input and output signals 8-bit main memory 2 (SW 1 ~SW 8)
Terminals 22b 1 of the switch SW 1 is an external input and output signal terminals 108 in
To select the spare word line w1 of the spare memory 18,
Other switches (SW 2 to SW 8) is connected to the input and output signal terminals 102 other than the defective output signal 0 bit of the main memory 2, the normal bit of the pre-memory 18 are read and written to the external.
その際、他方の予備メモリ20はアドレス信号、▲
▼，▲▼制御信号等が入力されるが、書込み信
号等の制御信号を非活性状態に制御することで、予備メ
モリ20は誤書込みされることはない。At this time, the other spare memory 20 stores an address signal, ▲
The control signals such as ▼ and ▲ ▼ are input. By controlling the control signals such as the write signal to the inactive state, the spare memory 20 is not erroneously written.
一方、入出力信号端子102側では、不良のメモリチッ
プ40のスイッチSW1の端子22a1が外部入出力信号端子108
に接続されないので、入出力信号０ビット目の不良アド
レスに書込まれた情報は、外部入出力信号端子108に読
出されることはない。従って、主メモリ２の不良メモリ
チップ40は書込み活性状態であっても問題ない。On the other hand, input and output signals at terminal 102 side, failure of terminal 22a 1 of the switch SW 1 of the memory chip 40 an external input and output signal terminals 108
, The information written in the defective address of the 0th bit of the input / output signal is not read out to the external input / output signal terminal 108. Therefore, there is no problem even if the defective memory chip 40 of the main memory 2 is in the write active state.
データ線不良の場合を図の例（３）に示す。この不良
データ線は主メモリ２の入出力信号１ビット目のワード
線アドレス＝（112）16で選択される。まず不良記憶部1
4′のアドレス＝（112）16に８ビットデータ“01011×
××”を書込む。この結果、外部のワード線アドレスが
（112）16に達した時、外部入出力信号端子108には入出
力切替部３′においてデータ線救済用の予備メモリ20の
入出力信号端子114が接続される。すなわちスイッチSW2
の端子22c2が予備メモリ20の予備データ線（d1）を選択
し、正常なビットが読み書きされる。The case of a data line failure is shown in an example (3) of the figure. This defective data line is selected by the word line address of the first bit of the input / output signal of the main memory = (112) 16 . First, the bad storage unit 1
4 'address = (112) 16- bit data "01011 x
Xx ". As a result, when the external word line address reaches (112) 16 , the external input / output signal terminal 108 receives the spare memory 20 for data line rescue in the input / output switching section 3 '. The output signal terminal 114 is connected, that is, the switch SW 2
Terminal 22c 2 of selecting preliminary data lines of the spare memory 20 (d1), the normal bit is read or written.
またワード線とデータ線が同一アドレスで不良する場
合は、上記ワード線不良検出信号106a、データ線不良検
出信号106cが共に情報“0"となる。まず１チップ上で同
一アドレスが不良する例を説明する。When the word line and the data line fail at the same address, both the word line failure detection signal 106a and the data line failure detection signal 106c become information "0". First, an example in which the same address is defective on one chip will be described.
これは図の例（４）に示すように、主メモリ２の入出
力信号７ビット目の不良データ線を選択するワード線ア
ドレスを（2ff）16、また同信号７ビット目の不良ワー
ド線を選択するデータ線アドレスを（2ff）16とした場
合、不良記憶部14′のワード線及びデータ線アドレスの
（2ff）16に８ビットデータ“01110111"を書込む。As shown in the example (4) in the figure, the word line address for selecting the defective data line of the seventh bit of the input / output signal of the main memory 2 is (2ff) 16 , and the defective word line of the seventh bit of the same signal is when the data line address for selecting a (2ff) 16, write (2ff) 16 to 8-bit data "01110111" of the word line and the data line address of the defective memory portion 14 '.
この結果、外部のワード線アドレスが（2ff）16に達
した時、入出力切替部３′のスイッチSW8において、予
備メモリ18の入出力信号端子104は外部入出力信号端子1
08に接続される。すなわち外部入出力信号端子108は、
入出力信号７ビット目の入出力信号端子102に接続する
スイッチSW8の22a8から22b8へと切替えられる。As a result, when the external word line address reaches (2ff) 16 , the input / output signal terminal 104 of the spare memory 18 becomes the external input / output signal terminal 1 in the switch SW 8 of the input / output switching unit 3 ′.
Connected to 08. That is, the external input / output signal terminal 108
It is switched from 22a 8 switch SW 8 for connecting to the input and output signals seventh bit of the input and output signal terminals 102 to 22b 8.
一方、外部のデータ線アドレスが（2ff）16に達した
時、入出力切替部３′のスイッチSW8において外部入出
力信号端子108は予備メモリ20の入出力信号端子114に接
続される。すなわち外部入出力信号端子108は入出力信
号７ビット目の入出力信号端子102に接続するスイッチS
W8の22a8から22c8へと切替えられる。On the other hand, when the external data line address reaches (2ff) 16 , the external input / output signal terminal 108 is connected to the input / output signal terminal 114 of the spare memory 20 in the switch SW 8 of the input / output switching unit 3 ′. That is, the external input / output signal terminal 108 is connected to the switch S connected to the input / output signal terminal 102 of the seventh bit of the input / output signal.
It is switched from 22a 8 of W 8 to 22c 8 .
さらにワード線不良を選択するデータ線アドレスとデ
ータ線アドレスを選択するワード線アドレスが同一アド
レス（2ff）16に達した場合、ワード線不良を優先的に
処理するため、外部入出力信号端子108はスイッチSW8の
22b8に接続される。従って、救済には予備メモリ18の予
備ワード線上のメモリセルのみ使用される。Further, when the data line address for selecting the word line defect and the word line address for selecting the data line address reach the same address (2ff) 16 , the external input / output signal terminal 108 Switch SW 8
Connected to 22b 8 . Therefore, only the memory cells on the spare word line of the spare memory 18 are used for the relief.
次にワード線とデータ線が、異なるメモリチップ40間
で不良した場合を図の例（５）で説明する。Next, a case where a word line and a data line are defective between different memory chips 40 will be described with reference to an example (5) in the drawing.
主メモリ２の入出力信号２ビット目のワード線を選択
するデータ線アドレス＝（123）16と入出力信号５ビッ
ト目のデータ線を選択するワード線アドレス＝（123）
16が、同一アドレスで不良した場合、不良記憶部14′の
アドレス（123）16に８ビットデータ“01010010"を書込
む。この結果、外部のデータ線アドレスが（123）16に
達した時、入出力切替部３′において予備メモリ18の入
出力信号端子104が入出力信号２ビット目の入出力信号
端子102と切替えられ、外部入出力信号端子108と接続さ
れる。また外部のワード線アドレスが（123）16に達し
た時、入出力切替部３′において予備メモリ20の入出力
信号端子114が入出力信号５ビット目の入出力信号端子1
02と切替えられ、外部入出力信号端子108と接続され
る。この場合、上記のように同一アドレスに達しても、
予備メモリ18、20のそれぞれのデータが対応するメモリ
チップと置換される。以上の動作によって、正常なビッ
トが読み書きされる。Data line address for selecting the word line of the second bit of the input / output signal of the main memory = (123) 16 and word line address for selecting the data line of the fifth bit of the input / output signal = (123)
If 16 is defective at the same address, 8-bit data "01010010" is written to the address (123) 16 of the defective storage unit 14 '. As a result, when the external data line address reaches (123) 16 , the input / output switching section 3 'switches the input / output signal terminal 104 of the spare memory 18 to the input / output signal terminal 102 of the second bit of the input / output signal. Are connected to an external input / output signal terminal 108. When the external word line address reaches (123) 16 , the input / output signal terminal 114 of the spare memory 20 is switched to the input / output signal terminal 1 of the fifth bit of the input / output signal in the input / output switching unit 3 ′.
02 and is connected to the external input / output signal terminal 108. In this case, even if the same address is reached as described above,
Each data of the spare memories 18 and 20 is replaced with a corresponding memory chip. With the above operation, normal bits are read and written.
なお、不良記憶部14′に使用するメモリは、例えばDR
AMを使用したメモリ装置では▲▼制御信号でワー
ド線アドレスをラッチし、▲▼制御信号でデータ
線アドレスをラッチし、メモリセルを選択する。従っ
て、不良記憶部14′は４ビット構成のメモリブロックを
２組とする。さらにこの２組の上記信号106aと106bもし
くは106cと106dに対応させ、上記▲▼制御信号も
しくは▲▼制御信号のタイミングのもとに遅延さ
せたラッチ信号を発生し、上記信号106a〜106dは１サイ
クル期間保持（ラッチ）して使用する。The memory used for the defective storage unit 14 'is, for example, DR
In a memory device using AM, a word line address is latched by a control signal, a data line address is latched by a control signal, and a memory cell is selected. Therefore, the defective storage unit 14 'has two sets of 4-bit memory blocks. Further, a latch signal corresponding to the two sets of signals 106a and 106b or 106c and 106d and delayed by the timing of the control signal or the control signal is generated. Used for holding (latch) for the cycle period.
第５図（ａ）、（ｂ）に本発明の他の実施例を示す。
図の（ａ）は不良記憶部14のメモリアレイ構成及びダミ
ーワード線によるダミーセルの読出し回路を示す。また
（ｂ）には、不良記憶部14の出力（106a〜106d）を保持
するラッチ信号及び予備メモリの書込み信号、等のタイ
ミングを示す。同図（ａ）において不良記憶14は４ビッ
ト入出力形式のメモリブロックからなる。I/O0〜３は入
出力信号ビットそれぞれのメモリマットであり、Ｘデコ
ーダを介して左右のマットに配置される。132は通常セ
ル、ダミーセルの出力を増幅するセンスアンプを示す。
C1は通常データ線の容量、C2はダミーデータ線容量を示
す。FIGS. 5A and 5B show another embodiment of the present invention.
FIG. 7A shows a memory array configuration of the defective storage unit 14 and a circuit for reading dummy cells by using dummy word lines. 2B shows the timing of a latch signal for holding the outputs (106a to 106d) of the defective storage unit 14, a write signal of the spare memory, and the like. In FIG. 3A, the defective storage 14 is composed of a 4-bit input / output type memory block. I / O0 to I / O3 are memory mats for input / output signal bits, respectively, and are arranged in left and right mats via an X decoder. Reference numeral 132 denotes a sense amplifier for amplifying the output of the normal cell and the dummy cell.
C1 indicates the capacity of the normal data line, and C2 indicates the capacity of the dummy data line.
さらに同図（ａ）、（ｂ）のLRAS信号は▲▼制
御信号をもとに遅延した不良記憶部14の上記出力を保持
するためのラッチ信号、また同様に、LCAS信号は▲
▼制御信号をもとに遅延したラッチ信号である。これ
らは▲▼，▲▼アクセスの毎に通常セルと
同様にセンスアンプ132を介して出力される。▲
▼，▲▼は同様に不良検出信号106b,106d、
書込み信号、及び▲▼信号の遅延信号をもとに論
理を取った予備メモリ18,20の書込み信号である。Further, the LRAS signal in FIGS. 9A and 9B is a latch signal for holding the output of the defective storage unit 14 delayed based on the control signal, and similarly, the LCAS signal is
▼ Latch signal delayed based on the control signal. These are output via the sense amplifier 132 in the same manner as in the normal cell each time the access is made. ▲
▼ and ▲ ▼ indicate failure detection signals 106b and 106d,
This is a write signal for the spare memories 18 and 20 that takes logic based on the write signal and the delay signal of the signal ▲ ▼.
上記ラッチ信号はLRAS信号により不良記憶部14の出力
106a,106bを、LCAS信号により同出力106c,106dをそれぞ
れ１サイクル期間保持する。一方、予備メモリの書込み
信号（▲▼，▲▼）は主メモリ２に不
良ありの場合、予備メモリの入力信号確定後に書込み活
性化させるため遅延させる。The latch signal is output from the defective storage unit 14 by the LRAS signal.
The outputs 106a and 106b are held for one cycle by the LCAS signal, and the outputs 106c and 106d are held for one cycle. On the other hand, if the main memory 2 has a defect, the write signals (▲, ▼) of the spare memory are delayed in order to activate the write after the input signal of the spare memory is determined.
上記遅延信号は、ダミーセルの選択するアドレスを少
なくとも通常ワード線による通常セルアクセスの選択経
路と同様、もしくはそれ以上の論理段数として、その遅
延時間パスを通常より遅延させる。The delay signal delays the delay time path more than usual by setting the address selected by the dummy cell to at least the same number of logical stages as the selection path of the normal cell access by the normal word line or more.
このため例えば、同図Ｘデコーダの出力において入力
アドレス信号の遅延時間がワード活性時にワーストにな
る経路と、同様な経路で▲▼，▲▼に応答
するダミーワード線を配置する、またダミーワード線に
接続するEPROMセルは全てを情報“1"として、ワード線
遅延時間のワースト負荷として通常ワード線によるセル
選択時と同一もしくは重い負荷にする。これはEPROMに
おいて紫外線消去時のセルが少なくともドレインもしく
はソースを接地することによりワード線が“1"レベル時
にチャネルを形成、この結果ワード線と接地間の容量を
大となる。さらにデータ線の容量は通常データ線容量C1
≦ダミーデータ線容量C2とする。For this reason, for example, in the output of the X-decoder shown in FIG. 3, a path in which the delay time of the input address signal is the worst when the word is activated, and a dummy word line responding to ▼ and ▼ in the same path are arranged. All of the EPROM cells connected to are set to the information "1", and the worst load of the word line delay time is set to the same or heavier load as when the cell is selected by the normal word line. In the EPROM, at the time of erasing ultraviolet rays, at least the drain or the source is grounded to form a channel when the word line is at "1" level. As a result, the capacitance between the word line and the ground is increased. Furthermore, the data line capacity is usually the data line capacity C1.
≦ Dummy data line capacitance C2.
以上を予めチップレイアウトに反映する。これによ
り、ダミーワード線に接続されたダミーセルの出力信号
は▲▼／▲▼信号に応答して、例えば“0"
レベル→“1"レベルに変化し、この遅延信号は少なくと
も不良記憶部14の出力（106a〜106d）のアクセス時間ワ
ースト値以上で活性化され、かつアクセス時間の電源電
圧依存性もしくは温度依存性に対して相対的にシフトす
るカーブになる。従って、不良記憶部出力のワースト時
間後に予備メモリの入力信号が設定され、その後、予備
メモリの書込み信号（▲▼，▲▼）が
データ確定後に活性化される。また、同様に上記信号10
6a〜106dの情報を正しくラッチする。The above is reflected in the chip layout in advance. As a result, the output signal of the dummy cell connected to the dummy word line changes to, for example, "0"
Level → “1” level, and this delay signal is activated at least at the access time worst value or more of the output (106a to 106d) of the defective storage unit 14, and depends on the power supply voltage dependency or the temperature dependency of the access time. It becomes a curve that shifts relatively with respect to. Therefore, the input signal of the spare memory is set after the worst time of the output of the defective storage unit, and thereafter, the write signals (▲, ▼) of the spare memory are activated after the data is determined. Similarly, the above signal 10
Correctly latch the information of 6a to 106d.
なお、不良データの置換完了後は、この106a〜106dの
保持が不要であるのでラッチを開放しても良い。図の場
合は▲▼信号の立上り（チップ非活性）で開放さ
れる。After the replacement of the defective data is completed, the latches may be released because the holding of these 106a to 106d is unnecessary. In the case of the figure, it is released at the rise of the signal ▲ (chip inactive).
第６図に救済制御チップの入出力切替部と制御部を具
体化した回路例を示す。図において、第３図と同一部分
には同一番号を付すことにより省略する他、300は不良
記憶部14′へのデータ書込み時に活性化する書込みバッ
ファ回路を示す。104′,114′はワード線救済用及びデ
ータ線救済用の各予備メモリ18,20の入出力信号端子10
4,114をそれぞれ入力、出力信号に分離して示す。34a〜
34eは各入力信号を保持するラッチ回路、また38はメモ
リ装置の通常動作、もしくは不良記憶部の書込み／読出
し動作、等の動作モードを決める動作モード設定回路で
ある。さらに31a,31bは同モード設定回路38の入力信号
である。FIG. 6 shows a circuit example in which the input / output switching unit and the control unit of the rescue control chip are embodied. In the figure, the same parts as those in FIG. 3 are denoted by the same reference numerals and are omitted, and reference numeral 300 denotes a write buffer circuit activated when data is written to the defective storage unit 14 '. 104 'and 114' are input / output signal terminals 10 of the spare memories 18 and 20 for word line rescue and data line rescue, respectively.
4,114 are shown separately for input and output signals, respectively. 34a〜
34e is a latch circuit for holding each input signal, and 38 is an operation mode setting circuit for determining an operation mode such as a normal operation of the memory device or a write / read operation of a defective storage section. Further, 31a and 31b are input signals of the mode setting circuit 38.
一方、41は外部への出力信号を制御する論理回路であ
る。また130,130′は主メモリの不良入出力信号端子を
選択し、予備メモリに書込むため、入力信号８ビットか
ら必要なデータを１ビット選択する機能を持つデータセ
レクタである。On the other hand, a logic circuit 41 controls an output signal to the outside. Reference numerals 130 and 130 'denote data selectors having a function of selecting one bit of necessary data from eight bits of the input signal in order to select a defective input / output signal terminal of the main memory and write it into the spare memory.
また120,120′は３ビットの入力と１つの活性化信号
の条件に従って８出力ラインの１つをデコードするデコ
ーダ回路で構成される。Reference numerals 120 and 120 'each include a decoder circuit for decoding one of eight output lines in accordance with the conditions of a 3-bit input and one activation signal.
３″は主メモリ２もしくは予備メモリ18,20の出力信
号切替及び不良記憶部のデータ読出しを可能とする４入
力１出力のマルチプレクサ及びデータセレクタ130,13
0′で構成される入出力切替部である。以下、同図の基
本的な救済動作は第３図と同一であるので、新たに付加
された回路機能について説明する。Reference numeral 3 "denotes a four-input one-output multiplexer and data selectors 130 and 13 which enable output signal switching of the main memory 2 or the spare memories 18 and 20 and data reading of the defective storage unit.
This is an input / output switching unit composed of 0 '. Hereinafter, since the basic rescue operation in the figure is the same as that in FIG. 3, the newly added circuit function will be described.
まず不良記憶部14′のデータ書込みバッファ回路300
は、外部入出力信号端子108からトライステート形バッ
ファを介して不良検出信号106a,106c及び不良切替信号1
06b,106dに接続される。このバッファ回路300を用いる
ことで不良記憶部14′への上記信号106a〜106dの書込み
ができる。First, the data write buffer circuit 300 of the defective storage unit 14 '
Are the defect detection signals 106a and 106c and the failure switching signal 1
06b, 106d. By using the buffer circuit 300, the signals 106a to 106d can be written to the defective storage unit 14 '.
一方、不良記憶部14′へ書込まれたデータの読出し
は、入出力切替部３″のマルチプレクサ（スイッチ）SW
1′〜SW8′の第１の接続端子D0、第２の接続端子D1、第
３の接続端子D2等とは別の第４の接続端子D3を設け、不
良記憶部14′の上記信号106a〜106dをそれぞれ接続す
る。読出しはこの第４の接続端子を動作モード設定回路
38で制御することで可能となる。すなわち不良記憶部の
書込み／読出し動作は、主メモリ２の検査結果に基づい
て、外部入出力信号端子108に上記信号106a〜106dをセ
ットし、不良アドレス及び不良入出力信号端子に対応し
た不良記憶部14′のアドレスに書込む。また入出力切替
回路３″のマルチプレクサを介して読出す。これにより
不良ビット救済のオンライン書込み／読出しが容易とな
り、メモリ検査時間、救済処理時間を節約できる。On the other hand, the reading of the data written in the defective storage section 14 'is performed by the multiplexer (switch) SW of the input / output switching section 3 ".
A fourth connection terminal D3 different from the first connection terminal D0, the second connection terminal D1, the third connection terminal D2, etc. of 1'-SW 8 'is provided, and the signal 106a of the defective storage unit 14' is provided. To 106d are connected respectively. For reading, the fourth connection terminal is connected to an operation mode setting circuit.
It becomes possible by controlling with 38. That is, in the write / read operation of the defective memory section, the signals 106a to 106d are set to the external input / output signal terminal 108 based on the inspection result of the main memory 2, and the defective memory corresponding to the defective address and the defective input / output signal terminal is set. Write to the address of section 14 '. Further, reading is performed via the multiplexer of the input / output switching circuit 3 ″. This facilitates online writing / reading for relieving defective bits, and saves memory inspection time and rescue processing time.
なお、バッファ回路300はトライステート形のバッフ
ァで構成され、上記不良記憶部14′への書込み動作以外
では外部入力信号31a,31bで制御される動作モード設定
回路38で非活性化されており、半導体メモリ装置の通常
の読出し／書込み動作に影響を与えることはない。また
不良記憶部14′への書込みは製造工程中、もしくは装置
稼働時に行うことができる。The buffer circuit 300 is formed of a tri-state buffer, and is deactivated by an operation mode setting circuit 38 controlled by the external input signals 31a and 31b except for the write operation to the defective storage unit 14 '. It does not affect the normal read / write operation of the semiconductor memory device. Writing to the defect storage unit 14 'can be performed during the manufacturing process or during operation of the apparatus.
遅延回路39a,39bは上記106a〜106dが出力される不良
記憶部14′のアクセス時間まで▲▼信号もしくは
▲▼信号を各々遅延させる。この39a,39bの出力
すなわちラッチ信号は、第５図に示したダミーワード線
による方法でも良い。The delay circuits 39a and 39b delay the signal ▼ or the signal ま で until the access time of the defective storage unit 14 'to which the signals 106a to 106d are output. The outputs of the 39a and 39b, that is, the latch signals may be a method using the dummy word lines shown in FIG.
図の70は外部書込み信号▲▼のもと予備メモリ1
8,20の書込み信号（▲▼，▲▼）を制
御する制御回路である。制御回路70は、DRAMの▲
▼、▲▼、▲▼制御信号を入力として、メモ
リ装置の１サイクル期間、ラッチ回路34aで外部書込み
信号WEを保持し、外部入力信号108をラッチ回路34eで保
持する。さらに予備メモリ18,20の入力信号104、114が
確定後に書込み信号32a,32b（▲▼，▲
▼）を活性化する、等で誤書込みが無いようにする。70 in the figure is the spare memory 1 under the external write signal ▲ ▼
It is a control circuit for controlling 8, 20 write signals (▲ ▼, ▲ ▼). The control circuit 70
With the control signals ▲, ▼▼, ▲ ▼ as inputs, the latch circuit 34a holds the external write signal WE and the external input signal 108 is held in the latch circuit 34e for one cycle of the memory device. Further, after the input signals 104 and 114 of the spare memories 18 and 20 are determined, the write signals 32a and 32b (（, ▲)
Activate ▼) to avoid erroneous writing.
以上の実施例において、上記遅延回路39a〜39cもしく
は付加した不良記憶部の書込みバッファ回路300等はそ
の構成を限定するものではない。さらに主メモリ２の入
出力信号端子108は入出力信号端子を共通化した例を示
したが入力信号と出力信号分離しても良い。この場合、
主メモリ２の入力信号は直接外部からメモリチップ40へ
印加されるためデータ設定時間を速くできる利点があ
る。In the above embodiment, the configuration of the delay circuits 39a to 39c or the write buffer circuit 300 of the added defective storage unit is not limited. Further, the input / output signal terminal 108 of the main memory 2 has been described as an example in which the input / output signal terminal is shared, but the input signal and the output signal may be separated. in this case,
Since the input signal of the main memory 2 is directly applied to the memory chip 40 from the outside, there is an advantage that the data setting time can be shortened.
第７図に本発明を比較的小型のメモリ装置であるメモ
リモジュールに適用した実施例を示す。同図は基板の表
側に主メモリ２を実装し、裏側に主メモリ２と同一構成
の予備メモリ18,20を各１個、救済制御チップ100′を１
個実装した例である。この救済制御チップ100′は上記
不良記憶部14′と入出力切替部３′、制御部５′で１チ
ップ化される。この救済制御部の工夫と１チップ化によ
る集積化の効果で高速化が図られ、装置のアクセス時間
は主メモリ２と同レベルとなる。一方、予備メモリ18,2
0を同チップ100′に内臓する場合はさらにインタフェー
ス時間短縮、配線容量低減が図られ、高速化できる。FIG. 7 shows an embodiment in which the present invention is applied to a memory module which is a relatively small memory device. In this figure, the main memory 2 is mounted on the front side of the board, one spare memory 18 and 20 each having the same configuration as the main memory 2 and one rescue control chip 100 'are mounted on the back side.
This is an example of multiple implementations. The rescue control chip 100 'is integrated into one chip by the defective storage section 14', the input / output switching section 3 'and the control section 5'. Higher speed can be achieved by the device of the rescue control unit and the effect of integration by one chip, and the access time of the device becomes the same level as that of the main memory 2. Meanwhile, spare memory 18,2
When 0 is built in the same chip 100 ', the interface time and the wiring capacity can be further reduced and the speed can be increased.
以上のように主メモリ２以外の救済に使用するチップ
は、メモリモジュールの主メモリ実装面裏側のスペース
へ実装するか、または表側の空きエリアに実装すること
により、救済なしの通常のメモリモジュールと同様の形
状（縦、横サイズ）が実現できる。さらにパッケージの
薄型化もしくはベアチップの貼り付け等により基板を薄
型化できる。従って、メモリ装置の救済による形状（厚
さ）のデメリットは軽減できる。As described above, the chip used for rescue other than the main memory 2 can be mounted in the space on the back side of the main memory mounting surface of the memory module, or mounted in a free area on the front side, so that it can be used as a normal memory module without rescue. Similar shapes (vertical and horizontal sizes) can be realized. Furthermore, the substrate can be thinned by thinning the package or attaching a bare chip. Therefore, the disadvantage of the shape (thickness) due to the relief of the memory device can be reduced.
第８図にメモリカードに実装した実施例を示す。140
はメモリカードを示し、値の番号は第７図と同一であ
る。図においては、例えば主メモリ２のメモリチップ40
を16チップとして、予備メモリチップ18,20を各１チッ
プ、救済制御部100′を１チップ追加する。この追加部
分は主メモリ２のチップ占有面積に比べて高々数％のス
ペース増で良い。これにより、主メモリ２と同レベルの
高速性能、安価なメモリカードを提供できる。FIG. 8 shows an embodiment mounted on a memory card. 140
Indicates a memory card, and the value numbers are the same as those in FIG. In the figure, for example, the memory chip 40 of the main memory 2
, And the spare memory chips 18 and 20 are added by one chip, and the rescue controller 100 'is added by one chip. This additional portion may have a space increase of at most several% compared to the chip occupation area of the main memory 2. As a result, it is possible to provide an inexpensive memory card with the same high-speed performance as the main memory 2.
第９図に救済制御チップにおける機能ブロックの配置
例を示す。図において第３図と同一部分には同一番号を
付すことにより省略する他、100″は第６図で示した不
良記憶部（PROM）書込み／読出し回路を含む救済制御チ
ップである。まず外部入出力信号の端子であるボンディ
ング・パッドに関する記号を説明する。FIG. 9 shows an example of the arrangement of functional blocks in the repair control chip. In the figure, the same parts as those in FIG. 3 are omitted by giving the same numbers, and 100 ″ is a rescue control chip including a write / read circuit of a defective storage section (PROM) shown in FIG. Symbols relating to bonding pads, which are terminals of output signals, will be described.
D0〜D7は外部入出力信号端子108、QO0〜QO7は主メモ
リ２の入出力信号端子102を示し、SQ0,SD0,SQ1,SD1は予
備メモリ18、20のそれぞれの入出力信号端子104′,11
4′を示す。また▲▼，▲▼は予備メ
モリ18、20の書込み制御信号32a,32bを示し、A0〜A10は
外部アドレス信号110を、▲▼，▲▼，▲
▼はメモリ装置の各制御信号112である。またVcc,V
ssは電源端子、接地端子を示す。さらに▲▼/Vppは
不良記憶部の活性及び書込み用高電圧印加活性信号であ
り、この高電圧はVccの内部昇圧でも良い。MODE0,MODE1
は動作モード設定回路の入力信号である。例えばこの回
路では不良記憶部の読出し／書込み動作、救済あり通常
動作、救済なし主メモリ動作等を設定する。D0~D7 represents an external input and output signal terminals 108, Q O 0~Q O 7 is input signal terminal 102 of the main memory 2, SQ0, SD0, SQ1, SD1 each of the input and output signals of the spare memory 18 Terminal 104 ', 11
Indicates 4 '. ▲ ▼, ▲ ▼ indicate write control signals 32a, 32b of the spare memories 18, 20, A0-A10 indicate the external address signal 110, ▲ ▼, ▲ ▼, ▲
▼ indicates each control signal 112 of the memory device. Vcc, V
ss indicates a power terminal and a ground terminal. Further, ▼ / Vpp is a high voltage application activation signal for activating the defective memory section and writing, and this high voltage may be an internal boost of Vcc. MODE0, MODE1
Is an input signal of the operation mode setting circuit. For example, in this circuit, a read / write operation of a defective storage unit, a normal operation with relief, a main memory operation without relief, and the like are set.
なお同チップの機能及び動作は第３図もしくは第６図
と同様なので省略する。The functions and operations of the chip are the same as those in FIG. 3 or FIG.
以上の構成により救済制御チップの救済及び不良記憶
部の書込み／読出し等の機能は少なくとも達成される。
なお同図のアドレス信号A0〜A10はマルチアドレス形式
で4Mビットまでの主メモリを救済対象にできるが、4Mビ
ット以上の主メモリは、このアドレス信号を増加するこ
とで使用できる。With the above configuration, at least functions such as rescue of the rescue control chip and writing / reading of the defective storage section are achieved.
Although the address signals A0 to A10 in the figure can be repaired for a main memory of up to 4M bits in a multi-address format, a main memory of 4M bits or more can be used by increasing this address signal.
第10図に本発明の救済制御チップの他の実施例を示
す。図において第７図と同一部分には同一番号を付すこ
とにより省略する他、101は救済制御チップであり、162
は超高速のSRAM、164は低速のPROM、166は入出力切替兼
制御部、168はPROM、SRAM両者のメモリ制御信号、170は
PROM、SRAM両者の入出力信号、172は両者のアドレス信
号であり、少なくともPROMからSRAMへのデータ転送時は
外部アドレスと切り離される。また上記不良記憶部はPR
OM164とSRAM166で構成される。さらに160は電源オン状
態検出、発振回路等で構成される。以上のブロックにお
いて、電源オン時は入出力切替兼制御部166によりPROM
に蓄積した不良検出／不良位置信号106a〜106dをSRAMヘ
ローディングする。以上のように本装置はPROMからSRAM
へ上記信号106a〜106dを転送するローディング機能を有
する。FIG. 10 shows another embodiment of the repair control chip of the present invention. In the figure, the same parts as those in FIG. 7 are omitted by attaching the same numbers, and 101 is a rescue control chip.
Is an ultra-high-speed SRAM, 164 is a low-speed PROM, 166 is an input / output switching and control unit, 168 is a memory control signal for both the PROM and SRAM, and 170 is
Input / output signals of both the PROM and the SRAM, and 172 are address signals of both, which are separated from the external address at least at the time of data transfer from the PROM to the SRAM. In addition, the defective storage unit
It is composed of OM164 and SRAM166. Further, reference numeral 160 includes a power-on state detection, an oscillation circuit, and the like. In the above blocks, when the power is turned on, the PROM is
The defect detection / defect position signals 106a to 106d accumulated in the SRAM are loaded onto the SRAM. As described above, this device uses PROM to SRAM
And a loading function for transferring the signals 106a to 106d to the memory.
通常動作では不良記憶部が低容量、超高速のSRAMで高
速に動作し、電源遮断時は上記信号106a〜106dの記憶を
低速、低容量、低価格のPROMが担当する。地上により、
超高速のPROMの製造が技術的困難さと、高価になる問題
点を解決でき、さらに全てのメモリチップを低価格な部
分良品で構成できるため、高速で低価格なメモリ装置が
構築できる。In normal operation, the defective storage unit operates at high speed with a low-capacity, ultra-high-speed SRAM, and when power is cut off, the low-speed, low-capacity, low-cost PROM is in charge of storing the signals 106a to 106d. By the ground
It is possible to solve the technical difficulties and the problem of high production cost of ultra-high-speed PROMs, and furthermore, it is possible to construct a high-speed and low-priced memory device because all the memory chips can be composed of low-price partially good products.
以上、本発明では主メモリの不良アドレスを予備メモ
リに置換する場合、従来のように外部アドレスを新しい
アドレスに変換し予備メモリをアクセスするのではな
く、主メモリ、予備メモリ及び不良記憶部を外部アドレ
スで同時に活性化し、不良アドレスの一致比較で不良の
入出力信号端子を高速に切替え不良ビット救済を実現す
る。さらにこの救済制御部は１チップ化する。これによ
り救済を施したメモリ装置においても高速アクセス時間
の達成と高歩留まりを実現するものである。また本発明
は予備メモリも自分自身の不良ビットを避けて使用でき
るので、全てのメモリチップを部分良品で構成でき、低
価格化できる。As described above, according to the present invention, when a defective address of the main memory is replaced with the spare memory, the main memory, the spare memory, and the defective storage unit are replaced by the external memory instead of converting the external address to a new address and accessing the spare memory. Addresses are activated simultaneously, and a defective input / output signal terminal is switched at a high speed by comparing the coincidence of defective addresses to realize defective bit relief. Further, the rescue controller is integrated into one chip. This achieves a high-speed access time and a high yield even in a memory device that has been relieved. Further, according to the present invention, since the spare memory can be used while avoiding its own defective bit, all the memory chips can be constituted by partially good products, and the cost can be reduced.
一方、不良アドレスの一致比較は連想メモリ装置を利
用することもできる。この場合、不良アドレスは同装置
の連想メモリセル部に予め記憶させ、不良アドレスと外
部アドレスとを比較して、一致した場合は不良ビットの
有無と入出力信号位置を示す106a〜106dを出力する。こ
の救済量は不良記憶部の救済本数である連想メモリ装置
のワード数となり、任意の不良ビットを救済できる。On the other hand, the coincidence comparison of the defective addresses can also use an associative memory device. In this case, the defective address is stored in the associative memory cell section of the device in advance, the defective address is compared with the external address, and if they match, 106a to 106d indicating the presence or absence of a defective bit and the input / output signal position are output. . This amount of relief is the number of words in the associative memory device, which is the number of repairs in the defective storage section, and any defective bit can be repaired.
さらに不良記憶部の書込み／読出しバッファ回路はワ
ード線不良もしくはデータ線不良の一方の救済を目的と
した半導体メモリ装置、また連想メモリ装置を用いた救
済方法に関しても効果的である。なお不良記憶部は複数
ビット形式の半導体メモリ、例えば不揮発性半導体メモ
リ（EPROM,EEPROM,フューズROM等）またはバッテリーバ
ックアップされた半導体メモリ（SRAM等）、またSRAM,D
RAMもしくは上記不揮発性半導体メモリの組合せで構成
される。さらに上記半導体メモリを使用した連想メモリ
装置を使用しても良い。Further, the write / read buffer circuit of the defective storage unit is effective for a semiconductor memory device for relieving one of a word line defect and a data line defect, and a rescue method using an associative memory device. The defective storage unit is a semiconductor memory of a multi-bit format, for example, a nonvolatile semiconductor memory (EPROM, EEPROM, fuse ROM, etc.) or a semiconductor memory backed up by a battery (SRAM, etc.), or an SRAM, D
It is composed of a RAM or a combination of the above nonvolatile semiconductor memories. Further, an associative memory device using the above semiconductor memory may be used.
従って、不良記憶部の構成、主メモリ及び予備メモリ
の入出力信号ビット構成を限定するものではない。また
実施例ではDRAMによるメモリ装置の救済を中心に説明し
たが、DRAM以外のSRAM等にも適用可能である。例えばメ
モリブロック単位で構成されたWSI（Wafer Scale Inte
glation）またメモリ素子を内蔵するロジック、マイク
ロプロセッサ等機能素子にも応用可能であり、その形態
を限定するものではない。さらに上記において“0"レベ
ルを高レベル，“1"レベルを低レベルとして説明した
が、論理を反転して逆の状態で使用することも可能であ
る。その他本発明の精神を逸脱すること無く種々の変形
が可能である。Therefore, the configuration of the defective storage unit and the input / output signal bit configuration of the main memory and the spare memory are not limited. Further, in the embodiment, the description has been made mainly on the relief of the memory device by the DRAM, but the present invention is also applicable to an SRAM other than the DRAM. For example, WSI (Wafer Scale Inte
glation) Further, the present invention can be applied to a functional element such as a logic or a microprocessor incorporating a memory element, and the form is not limited. Further, in the above description, the “0” level is described as a high level and the “1” level is described as a low level. However, the logic can be inverted and used in the opposite state. Various other modifications are possible without departing from the spirit of the present invention.
本発明によれば、メモリシステムの使用中に発生する
不良ビットについても、修正可能であるため装置の稼動
率及び信頼度が向上する。また不良内容の比較的素性よ
いメモリは、オンチップ冗長でも救済されるが、その救
済数は高々数本である。さらにオンチップ冗長で救済本
数を増加する場合は救済制御回路の面積増で逆に歩留ま
りが降下する傾向を示す。これに比較して本発明はメモ
リチップ内に救済のための不良記憶部、予備メモリ等の
増加が全くなく、原理的に主メモリの全てを救済でき
る。According to the present invention, even a defective bit generated during use of the memory system can be corrected, so that the operation rate and reliability of the device are improved. Further, a memory having relatively good defect contents can be rescued even with on-chip redundancy, but the number of rescues is at most several. Further, when the number of repairs is increased by on-chip redundancy, the yield tends to decrease on the contrary due to an increase in the area of the relief control circuit. In comparison with this, according to the present invention, there is no increase in the number of defective storage units, spare memories, and the like for rescue in a memory chip, and the entire main memory can be rescued in principle.
本発明の半導体メモリ装置では、これまで廃棄した部
分良品のメモリが使用でき、さらにオンチップ冗長適用
後の救済不良品を使用できる。また予備メモリも不良ア
ドレスが主メモリの不良アドレスと重ならない限り部分
良品を使用できる。従って、全て低価格なメモリで構成
できる。In the semiconductor memory device of the present invention, a partially good memory which has been discarded so far can be used, and further, a defective repair product after applying on-chip redundancy can be used. Also, as the spare memory, a partially good product can be used as long as the defective address does not overlap with the defective address of the main memory. Therefore, all can be constituted by low-priced memories.
一方、本発明の半導体メモリ装置は救済制御チップ内
の不良記憶部に複数ビット出力形式の一般的な不揮発性
メモリ構成を使用することができ、同制御チップの回路
構成は非常に単純である。またこの救済を実現するハー
ドウェアは、主メモリ、予備メモリ及び不良記憶部を同
時に活性化して、不良記憶部のデータで入出力信号端子
を切替る単純な構成である。さらに不良記憶部は小容量
のメモリであるため、主メモリ、予備メモリを除く救済
制御部の１チップ化で容易である。従って、高速な入出
力信号切替形の救済回路と、１チップ化によるインタフ
ェース遅延時間の低減及び配線容量の低減、さらにタイ
ミング余裕が小さなダミーワード線による遅延回路の構
成、等で高速アクセス時間を実現できる半導体メモリ装
置を提供することができる。さらに本発明の半導体メモ
リ装置は装置稼働中においても、メモリ装置を停止させ
ること無く、オンラインで外部より不良記憶部へソフト
ウェア的に書込み可能（EPROMの場合の書込み時間数μ
ｓ程度）なため、装置信頼性の向上に役立つ。On the other hand, the semiconductor memory device of the present invention can use a general nonvolatile memory configuration of a multi-bit output format for the defective storage section in the repair control chip, and the circuit configuration of the control chip is very simple. The hardware for realizing this relief has a simple configuration in which the main memory, the spare memory, and the defective storage unit are simultaneously activated and the input / output signal terminals are switched according to the data in the defective storage unit. Further, since the defective storage unit is a small-capacity memory, it is easy to integrate the rescue control unit excluding the main memory and the spare memory into one chip. Therefore, a high-speed access time is realized by a high-speed I / O signal switching type rescue circuit, a reduction in interface delay time and wiring capacity due to a single chip, and a delay circuit configuration using a dummy word line with a small timing margin. A semiconductor memory device that can be provided. Furthermore, the semiconductor memory device of the present invention can be written online to the defective storage section by software without stopping the memory device even during operation of the device (the writing time of EPROM is several μm).
s), which helps to improve the reliability of the device.
第１図は本発明の半導体メモリ装置の原理を示すための
ブロック図、 第２図は従来の技術による半導体メモリ装置を説明する
ためのブロック図、 第３図は本発明の第２の実施例を説明するためのブロッ
ク図、 第４図は第３図に示す不良記憶部を説明するための状態
図、 第５図（ａ），（ｂ）は不良記憶部のメモリアレイ構成
及び遅延信号等のタイミングを説明する図、 第６図は制御部と入出力切替部の具体的回路図、 第７図は本発明の半導体メモリ装置をメモリモジュール
に適用した実施例、 第８図はメモリカードに適用した実施例、 第９図は救済制御チップの機能ブロック配置の実施例、 第10図は救済制御チップの他の実施例である。 ２……主メモリ、３は入出力切替部、４……データ線ア
ドレス方向、5,5′……制御部、６……ワード線アドレ
ス方向、7,7′……不良切替信号、8,10……ワード線不
良、８′,10′……ワード線不良と同時に選択される良
品のワード線、12……データ線不良、12′……データ線
不良と同時に選択される良品のデータ線、14,14′……
不良記憶部、14a,14b……不良記憶部のメモリブロッ
ク、18,20……予備メモリ、22a1〜22aj,22b1〜22bj,22c
1〜22cj……切替スイッチSW1〜SWjの端子、26a〜26c,28
a〜28d……不良ビット、106a,106c……不良検出信号、1
06b,106d……不良位置信号、120,120′……デコーダ回
路、130,130′……データセレクタ回路、31a,31b……動
作モード設定信号、32a,32b……予備メモリ書込み信
号、34a〜34e……ラッチ回路、39a,39b……ラッチ用遅
延回路、39c……遅延回路、41……外部出力信号制御回
路、40……主メモリのメモリチップ、50……優先判定回
路、70……書込み制御回路、SWE0,SWE1……予備メモリ1
8,20の書込み制御信号、100,100′,101……救済制御チ
ップ、102……主メモリの入出力信号端子、104,114,10
4′,114′……予備メモリの入出力信号端子、108……外
部入出力信号、110……外部アドレス信号、112……外部
メモリ制御信号、140……メモリカード、150……メモリ
モジュール、160……電源オン状態検出、発振回路、162
……SRAM、164……PROM、166……入出力切替兼制御部、
168……メモリ制御信号、170……入出力信号、172……
アドレス信号、300……バッファ回路、W1,Wk……不良ワ
ード線、D1,Dk……不良データ線、w1,wk……予備ワード
線、d1,dk……予備データ線、SW1〜SWj……切替スイッ
チ、SW1′〜SW8′……４入力１出力マルチプレクサ。FIG. 1 is a block diagram illustrating the principle of a semiconductor memory device according to the present invention, FIG. 2 is a block diagram illustrating a conventional semiconductor memory device, and FIG. 3 is a second embodiment of the present invention. FIG. 4 is a state diagram for explaining the defective storage unit shown in FIG. 3, and FIGS. 5A and 5B are a memory array configuration of the defective storage unit, delay signals, and the like. FIG. 6 is a specific circuit diagram of a control unit and an input / output switching unit, FIG. 7 is an embodiment in which the semiconductor memory device of the present invention is applied to a memory module, and FIG. FIG. 9 shows an embodiment in which functional blocks are arranged in the repair control chip, and FIG. 10 shows another embodiment of the repair control chip. 2 ... main memory, 3 is an input / output switching unit, 4 ... data line address direction, 5, 5 '... control unit, 6 ... word line address direction, 7, 7' ... defective switching signal, 8, 10: defective word line, 8 ', 10': non-defective word line selected simultaneously with defective word line, 12: defective data line, 12 ': non-defective data line selected simultaneously with defective data line , 14,14 '……
The defective storage unit, 14a, 14b ...... poor storage unit of the memory blocks, 18, 20 ...... spare memory, 22a 1 ~22aj, 22b 1 ~22bj , 22c
1 ~22cj ...... changeover switch SW 1 ~SWj of the terminal, 26a~26c, 28
a to 28d: defective bit, 106a, 106c: defective detection signal, 1
06b, 106d: defective position signal, 120, 120 ': decoder circuit, 130, 130': data selector circuit, 31a, 31b: operation mode setting signal, 32a, 32b: spare memory write signal, 34a to 34e: latch Circuit, 39a, 39b: latch delay circuit, 39c: delay circuit, 41: external output signal control circuit, 40: memory chip of main memory, 50: priority determination circuit, 70: write control circuit SWE0, SWE1 …… Spare memory 1
8,20 write control signals, 100,100 ', 101 ... Relief control chip, 102 ... I / O signal terminals of main memory, 104,114,10
4 ', 114': I / O signal terminal of spare memory, 108: External I / O signal, 110: External address signal, 112: External memory control signal, 140: Memory card, 150: Memory module, 160 ...... Power on state detection, oscillation circuit, 162
…… SRAM, 164 …… PROM, 166 …… Input / output switching and control unit,
168 ... Memory control signal, 170 ... I / O signal, 172 ...
Address signal, 300 ...... buffer circuit, W1, Wk ...... defective word line, D1, Dk ...... defective data lines, w1, wk ...... spare word lines, d1, dk ...... redundant data line, SW 1 ~SWj ... ... Changeover switches, SW 1 ′ to SW 8 ′... 4-input 1-output multiplexer.
フロントページの続き (72)発明者 江藤 剛 東京都小平市上水本町５丁目20番１号 株式会社日製作所半導体設計開発センタ 内 (56)参考文献 特開 平３−150797（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401 Continuation of the front page (72) Inventor Tsuyoshi Eto 5-20-1, Kamimizuhoncho, Kodaira-shi, Tokyo Inside Semiconductor Design & Development Center, Nissei Co., Ltd. (56) References JP-A-3-150797 (JP, A) ( 58) Field surveyed (Int.Cl. 6 , DB name) G11C 29/00 G11C 11/401
Claims (24)
とデータ線アドレス信号とに応答して該複数のメモリセ
ルから所定のメモリセルが選択されるメモリと、 （２）上記メモリの集合である複数ビット入出力構成の
主メモリと、 （３）上記主メモリのワード線不良を救済するための第
１の予備メモリと、上記主メモリのデータ線不良を救済
するための第２の予備メモリと、 （４）その第１の予備メモリの入力に上記ワード線アド
レス信号及びデータ線アドレス信号が供給され、第２の
予備メモリの入力に上記ワード線アドレス信号及びデー
タ線アドレス信号が供給され、 （５）上記主メモリのワード線不良を記憶する第１の不
良記憶部と、上記主メモリのデータ線不良を記憶する第
２の不良記憶部と、 （６）その第１及び第２の予備メモリの入出力信号端子
を、上記第１と第２の不良記憶部の情報をもとに主メモ
リの入出力信号端子に任意に切替える入出力切替部と、 （７）上記不良記憶部と上記入出力切替部を制御する制
御部と、 を少なくとも具備してなることを特徴とする半導体メモ
リ装置。1. A semiconductor memory device comprising: (1) a plurality of memory cells, and a predetermined memory cell is selected from the plurality of memory cells in response to a word line address signal and a data line address signal; (2) a main memory having a multi-bit input / output configuration as a set of the memories; (3) a first spare memory for relieving a word line defect of the main memory; and data in the main memory. A second spare memory for relieving a line defect; and (4) the word line address signal and the data line address signal are supplied to the input of the first spare memory, and the word is supplied to the input of the second spare memory. A line address signal and a data line address signal are supplied; (5) a first failure storage unit for storing the word line failure of the main memory; and a second failure storage for storing the data line failure of the main memory. And (6) an input / output signal terminal of the first and second spare memories that is arbitrarily switched to an input / output signal terminal of the main memory based on the information of the first and second defective storage units. A semiconductor memory device comprising: at least an output switching unit; and (7) a control unit that controls the defective storage unit and the input / output switching unit.
て、 上記第１と第２の不良記憶部、上記入出力切替部及び上
記制御部を少なくとも同一半導体基体上に設けたことを
特徴とする半導体メモリ装置。2. The semiconductor memory device according to claim 1, wherein said first and second defective storage units, said input / output switching unit, and said control unit are provided at least on the same semiconductor substrate. Semiconductor memory device.
て、上記データ線アドレス信号によって選択される上記
第１の不良記憶部の複数のアドレスに、上記第１の予備
メモリの予備ワード線を選択するための上記予備メモリ
の入出力信号端子選択用のワード線不良有無を示すワー
ド線不良検出信号及びその不良主メモリの入出力信号端
子の位置を示すワード線不良位置信号が書き込まれ、上
記ワード線アドレス信号によって選択される上記第２の
不良記憶部の複数のアドレスに、上記第２の予備メモリ
の予備データ線を選択するための上記予備メモリの入出
力信号端子選択用のデータ線不良有無を示すデータ線不
良検出信号及びその不良主メモリの入出力信号端子の位
置を示すデータ線不良位置信号が書き込まれることを特
徴とする半導体メモリ装置。3. The semiconductor memory device according to claim 1, wherein a spare word line of said first spare memory is assigned to a plurality of addresses of said first defective storage section selected by said data line address signal. A word line defect detection signal indicating the presence or absence of a word line defect for selecting an input / output signal terminal of the spare memory for selection and a word line defect position signal indicating the position of the input / output signal terminal of the defective main memory are written. A data line defect for selecting an input / output signal terminal of the spare memory for selecting a spare data line of the second spare memory at a plurality of addresses of the second defective storage section selected by a word line address signal. A semiconductor memo, wherein a data line defect detection signal indicating presence / absence and a data line defect position signal indicating a position of an input / output signal terminal of the defective main memory are written. Apparatus.
て、 上記第１の不良記憶部の出力より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、上
記第１の予備メモリの入出力信号端子を選択し、上記第
１の予備メモリの複数の予備メモリセルから少なくとも
ひとつの予備メモリセルが上記ワード線アドレス信号と
上記データ線アドレス信号とに応答して選択され、その
結果上記主メモリのワード線に関する不良が救済され、 上記第２の不良記憶部の出力より上記データ線不良検出
信号及びデータ線不良位置信号が発生される場合に上記
第２の予備メモリの入出力信号端子を選択し、上記第２
の予備メモリの複数の予備メモリセルから少なくともひ
とつの予備メモリセルが上記ワード線アドレス信号と上
記データ線アドレス信号とに応答して選択され、その結
果上記主メモリのデータ線に関する不良が救済されるこ
とを特徴とする半導体メモリ装置。4. The semiconductor memory device according to claim 3, wherein when the word line defect detection signal and the word line defect position signal are generated from an output of the first defect storage unit, the first signal is output. Selecting an input / output signal terminal of the spare memory, selecting at least one spare memory cell from the plurality of spare memory cells of the first spare memory in response to the word line address signal and the data line address signal; As a result, a defect relating to the word line of the main memory is relieved. When the data line defect detection signal and the data line defect position signal are generated from the output of the second defect storage section, the input of the second spare memory is performed. Select the output signal terminal and
At least one spare memory cell is selected from the plurality of spare memory cells of the spare memory in response to the word line address signal and the data line address signal. As a result, a defect relating to the data line of the main memory is relieved. A semiconductor memory device characterized by the above-mentioned.
て： （１）上記第１の不良記憶部より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、同
信号を所定期間保持する第１のラッチ信号と、 （２）上記第２の不良記憶部より上記データ線不良検出
信号及びデータ線不良位置信号が発生される場合に、同
信号を所定期間保持する第２のラッチ信号と、 を少なくとも発生する機構を備えたことを特徴とする半
導体メモリ装置。5. The semiconductor memory device according to claim 1, wherein: (1) when the word line defect detection signal and the word line defect position signal are generated from the first defect storage unit, the signals are transmitted. (2) when the data line defect detection signal and the data line defect position signal are generated from the second defect storage unit, the first latch signal is retained for a predetermined period; A semiconductor memory device comprising: a latch signal for generating a latch signal;
て、 上記第１もしくは第２のラッチ信号が、メモリの活性制
御信号を基本に遅延され、発生された信号であることを
特徴とする半導体メモリ装置。6. The semiconductor memory device according to claim 5, wherein said first or second latch signal is a signal generated by being delayed based on a memory activation control signal. Semiconductor memory device.
て、上記第１のラッチ信号が、DRAMの▲▼（Row
Address Strobe）制御信号、上記第２のラッチ信号が、
▲▼（Column Address Strobe）制御信号から少
なくとも遅延され、発生された信号であることを特徴と
する半導体メモリ装置。7. The semiconductor memory device according to claim 5, wherein said first latch signal is supplied to a DRAM row (▲).
Address Strobe) control signal, the second latch signal is
▲ ▼ (Column Address Strobe) A semiconductor memory device characterized by being a signal generated at least delayed from a control signal.
メモリ装置であって、 上記第１の不良記憶部もしくは第２の不良記憶部の出力
を保持する第１もしくは第２のラッチ信号が、同第１の
不良記憶部もしくは第２の不良記憶部に内蔵するダミー
ワード線に接続されたダミーセルからの出力であること
を特徴とする半導体メモリ装置。8. The semiconductor memory device according to claim 6, wherein said first or second defective storage section holds an output of said first or second defective storage section. A semiconductor memory device, wherein the latch signal is an output from a dummy cell connected to a dummy word line built in the first defective storage section or the second defective storage section.
て、 上記第１もしくは第２のラッチ信号による活性化が、第
１の不良記憶部もしくは第２の不良記憶部のアクセス時
間より常に遅く設定されることを特徴とする半導体メモ
リ装置。9. The semiconductor memory device according to claim 6, wherein said activation by said first or second latch signal is based on an access time of said first defective storage unit or said second defective storage unit. A semiconductor memory device which is always set late.
って、 主メモリのワード線アドレスとデータ線アドレスが同一
アドレスでかつ同一ビットで救済する場合、ワード線不
良を優先的に救済するように構成されていることを特徴
とする半導体メモリ装置。10. The semiconductor memory device according to claim 3, wherein when the word line address and the data line address of the main memory are repaired with the same address and the same bit, the word line defect is repaired preferentially. A semiconductor memory device characterized by being configured as described above.
て、 上記第１と第２の不良記憶部は複数ビット入出力形式の
半導体メモリブロックによって構成されていることを特
徴とする半導体メモリ装置。11. The semiconductor memory device according to claim 1, wherein said first and second defective storage sections are constituted by semiconductor memory blocks of a multi-bit input / output type. .
導体メモリ装置であって、 上記ワード線不良の救済か、データ線不良の救済か、い
ずれか一方の救済を行うように構成されていることを特
徴とする半導体メモリ装置。12. The semiconductor memory device according to claim 1, wherein one of the word line defect and the data line defect is remedied. A semiconductor memory device characterized in that:
導体メモリ装置であって、 上記第１と第２の不良記憶部が，不良アドレスを記憶
し、外部アドレスとの一致比較を行う連想メモリセル
部、ワード線不良検出信号及びワード線不良位置信号、
データ線不良検出信号及びデータ線不良位置信号、とか
ら少なくともなる連想メモリ装置によって構成されてい
ることを特徴とする半導体メモリ装置。13. The semiconductor memory device according to claim 1, wherein said first and second defective storage units store a defective address and match the external address. An associative memory cell unit for performing a comparison, a word line defect detection signal and a word line defect position signal,
A semiconductor memory device comprising at least an associative memory device including a data line defect detection signal and a data line defect position signal.
いた欠陥救済方法であって、 上記データ線アドレス信号によって選択される第１の不
良記憶部の複数のアドレスに、上記第１の予備メモリの
入出力信号端子を選択するためのワード線不良検出信号
及びワード線不良位置信号を書き込み、上記ワード線ア
ドレス信号によって選択される上記第２の不良記憶部の
複数のアドレスに、上記第２の予備メモリの入出力信号
端子を選択するためのデータ線不良検出信号及びデータ
線不良位置信号を書き込む第１のステップと、 上記ワード線不良の第１の不良記憶部の出力より上記ワ
ード線不良検出信号及びワード線不良位置信号が発生さ
れる場合に、上記第１の予備メモリの複数の予備メモリ
セルから少なくともひとつの予備メモリセルが上記ワー
ド線アドレス信号と上記データ線アドレス信号とに応答
して選択され、その結果上記主メモリのワード線に関す
る不良を救済し、 上記データ線不良の第２の不良記憶部の出力より上記デ
ータ線不良検出信号及びデータ線不良位置信号が発生さ
れる場合に上記第２の予備メモリの複数の予備メモリセ
ルから少なくともひとつの予備メモリセルが上記データ
線アドレス信号と上記ワード線アドレス信号とに応答し
て選択され、その結果上記主メモリのデータ線に関する
不良を救済する第２のステップとを含むことを特徴とす
る欠陥救済方法。14. A defect remedy method using the semiconductor memory device according to claim 3, wherein a plurality of addresses of the first defective storage section selected by the data line address signal are provided with the first address. A word line defect detection signal and a word line defect position signal for selecting an input / output signal terminal of the spare memory are written, and a plurality of addresses of the second defect storage unit selected by the word line address signal are written to the plurality of addresses. A first step of writing a data line defect detection signal and a data line defect position signal for selecting an input / output signal terminal of the second spare memory, and the word line defect output from the first defect storage unit for the word line defect. When a failure detection signal and a word line failure position signal are generated, at least one of the plurality of spare memory cells of the first spare memory is replaced with the spare memory cell. Selected in response to the data line address signal and the data line address signal. As a result, a defect relating to the word line of the main memory is relieved. When a detection signal and a data line defect position signal are generated, at least one of the plurality of spare memory cells of the second spare memory responds to the data line address signal and the word line address signal. And a second step of relieving a defect related to the data line of the main memory as a result of the selection.
た欠陥救済方法であって： （１）上記第１の不良記憶部より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、同
信号を所定期間保持する第１のラッチ信号と、 （２）上記第２の不良記憶部より上記ワード線不良検出
信号及びワード線不良位置信号が発生される場合に、同
信号を所定期間保持する第２のラッチ信号と、 を少なくとも発生することを特徴とする欠陥救済方法。15. A defect remedy method using a semiconductor memory device according to claim 1, wherein: (1) the word line defect detection signal and the word line defect position signal are generated from the first defect storage unit. In this case, a first latch signal for holding the same signal for a predetermined period; and (2) when the word line defect detection signal and the word line defect position signal are generated from the second defect storage unit, And at least a second latch signal held for a predetermined period.
た欠陥救済方法であって、 ワード線アドレスとデータ線アドレスが同一アドレスで
かつ同一ビットで救済する場合、ワード線不良を優先的
に救済することを特徴とする欠陥救済方法。16. A defect repair method using a semiconductor memory device according to claim 10, wherein when the word line address and the data line address are repaired with the same address and the same bit, the word line defect is preferentially repaired. Defect repair method characterized by performing.
た欠陥救済方法であって、 第１と第２の不良記憶部は複数ビット入出力形式の半導
体メモリブロックによって構成されていることを特徴と
する欠陥救済方法。17. A defect remedy method using a semiconductor memory device according to claim 11, wherein the first and second defective storage sections are constituted by a semiconductor memory block of a multi-bit input / output type. And the defect relief method.
た欠陥救済方法であって、 上記ワード線不良の救済か、データ線不良の救済か、い
ずれか一方の救済を行うように構成されていることを特
徴とする欠陥救済方法。18. A defect remedy method using the semiconductor memory device according to claim 1, wherein the remedy is performed for one of the word line defect and the data line defect. A defect relief method.
た欠陥救済方法であって、 第１と第２の不良記憶部は，不良アドレスを記憶し、外
部アドレスと一致比較を行う連想メモリセル部、ワード
線不良検出信号及びワード線不良位置信号、データ線不
良検出信号及びデータ線不良位置信号、とから少なくと
もなる連想メモリ装置によって構成されていることを特
徴とする欠陥救済方法。19. A defect repairing method using a semiconductor memory device according to claim 1, wherein the first and second defective storage sections store a defective address and perform a match comparison with an external address. And a word line defect detection signal and a word line defect position signal, and a data line defect detection signal and a data line defect position signal.
き込み、電気で消去できるEEPROM形メモリセルか、また
は電気で書き込み、紫外線で消去するEPROM形メモリセ
ルか、フューズROM形メモリセルか、SRAM形メモリセル
か、電池でバックアップされたSRAM形メモリセルか、DR
AM形メモリセルか、上記メモリセルの組合せか、のいず
れかで構成されていることを特徴とする特許請求の範囲
第１項記載の半導体メモリ装置。20. An EEPROM type memory cell in which the first and second defective storage portions are electrically written and erased electrically, an EPROM type memory cell written electrically and erased by ultraviolet rays, or a fuse ROM type memory cell. Or SRAM type memory cell, SRAM type memory cell backed up by battery, DR
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is configured by one of an AM type memory cell and a combination of the memory cells.
号端子に書込みもしくは読出しできるバッファ回路を設
けたことを特徴とする特許請求の範囲第１項記載の半導
体メモリ装置。21. The semiconductor memory device according to claim 1, further comprising a buffer circuit capable of writing or reading data from / to the input / output signal terminals of said first and second defective storage units.
御信号をコントロールするため、書込み制御回路を設け
たことを特徴とする特許請求の範囲第１項記載の半導体
メモリ装置。22. The semiconductor memory device according to claim 1, further comprising a write control circuit for controlling write control signals for said first and second spare memories.
上記主メモリの構成用メモリと、上記第１と第２の予備
メモリが同一構成のメモリであることを特徴とする半導
体メモリ装置。23. The semiconductor memory device according to claim 1, wherein
A semiconductor memory device, wherein the configuration memory of the main memory and the first and second spare memories have the same configuration.
上記主メモリと、上記第１と第２の予備メモリと、上記
第１と第２の不良記憶部と、上記入出力切替部と、を少
なくとも同一半導体基体上に設けたことを特徴とする半
導体メモリ装置。24. The semiconductor memory device according to claim 1, wherein
A semiconductor wherein the main memory, the first and second spare memories, the first and second defective storage units, and the input / output switching unit are provided at least on the same semiconductor substrate. Memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175211A JP2978536B2 (en) | 1990-07-04 | 1990-07-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175211A JP2978536B2 (en) | 1990-07-04 | 1990-07-04 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464999A JPH0464999A (en) | 1992-02-28 |
| JP2978536B2 true JP2978536B2 (en) | 1999-11-15 |
Family
ID=15992240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175211A Expired - Lifetime JP2978536B2 (en) | 1990-07-04 | 1990-07-04 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978536B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181634A (en) * | 2006-12-26 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1990
- 1990-07-04 JP JP2175211A patent/JP2978536B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464999A (en) | 1992-02-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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