JP2977338B2 - Semiconductor module - Google Patents
Semiconductor moduleInfo
- Publication number
- JP2977338B2 JP2977338B2 JP23803891A JP23803891A JP2977338B2 JP 2977338 B2 JP2977338 B2 JP 2977338B2 JP 23803891 A JP23803891 A JP 23803891A JP 23803891 A JP23803891 A JP 23803891A JP 2977338 B2 JP2977338 B2 JP 2977338B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- chip
- semiconductor chip
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Optical Couplings Of Light Guides (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、レーザなどの半導体チ
ップを搭載した半導体モジュールに係わり、特に半導体
チップとその他のモジュール構成部品との位置決めの簡
略化をはかった半導体モジュールに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor module on which a semiconductor chip such as a laser is mounted, and more particularly to a semiconductor module which simplifies positioning of a semiconductor chip and other module components.
【0002】[0002]
【従来の技術】従来、半導体チップを搭載した半導体モ
ジュールの一例として、図13に示すような構成が知ら
れている。このモジュールでは、半導体レーザチップ1
11はシリコンサブマウント112を介して銅製のステ
ム113上に半田付けされ、ステム113にはレンズ付
きキャップ114が溶接される。キャップ114には、
適当なスリーブ115を介して光ファイバ116が溶接
される。そして、これらが必要な電子部品と共にパッケ
ージに納められて、半導体レーザモジュールが構成され
る。2. Description of the Related Art Conventionally, a configuration as shown in FIG. 13 is known as an example of a semiconductor module having a semiconductor chip mounted thereon. In this module, the semiconductor laser chip 1
11 is soldered onto a copper stem 113 via a silicon submount 112, and a cap 114 with a lens is welded to the stem 113. In the cap 114,
An optical fiber 116 is welded through a suitable sleeve 115. Then, these are stored in a package together with necessary electronic components, and a semiconductor laser module is configured.
【0003】レーザチップ111は、動作時に大量の熱
を発するため、放熱を良くするために銅製のステム11
3が用いられる。しかし、半導体レーザを構成する化合
物半導体と、ステムを構成する銅とでは熱膨張率が異な
るため、その差によるストレスを緩和するため、中間の
熱膨張率を持つシリコンサブマウント112が用いられ
る。[0003] The laser chip 111 generates a large amount of heat during operation.
3 is used. However, since the compound semiconductor forming the semiconductor laser and the copper forming the stem have different coefficients of thermal expansion, a silicon submount 112 having an intermediate coefficient of thermal expansion is used to reduce the stress caused by the difference.
【0004】ここで、レーザチップ111から発する光
を効率よくファイバ116に導くためには、レーザチッ
プ111,レンズ及びファイバ116の光軸が正確に揃
っていなければならない。即ち、これらの部品の位置関
係が精度良く設定されなければならない。しかし、通常
は製造コストを安くするために、レーザチップ111及
びレンズはあまり精度良く接続されず、ファイバ接続時
に光軸合わせをしているのが現状である。Here, in order to efficiently guide the light emitted from the laser chip 111 to the fiber 116, the optical axes of the laser chip 111, the lens, and the fiber 116 must be accurately aligned. That is, the positional relationship between these components must be set with high accuracy. However, usually, in order to reduce the manufacturing cost, the laser chip 111 and the lens are not connected with high accuracy and the optical axis is aligned at the time of connecting the fiber.
【0005】この光軸合わせは熱練者であってもかなり
の時間と労力を要し、この工程が最も製造コストを押し
上げる要因となっている。レーザチップ111とファイ
バ116とが一対一の場合は比較的対処が可能である
が、レーザチップ111及びファイバ116がアレイ化
されてくると、このような方法では対処が難しい。[0005] This optical axis alignment requires considerable time and effort even for a heat technician, and this step is the factor that most increases the manufacturing cost. When the laser chip 111 and the fiber 116 are in a one-to-one correspondence, it is relatively possible to cope with it. However, when the laser chip 111 and the fiber 116 are arrayed, it is difficult to cope with such a method.
【0006】このように、半導体チップをモジュール内
の正確な位置に搭載したいという要求は、レーザ等の光
部品チップばかりでなく、一般の電子部品チップにも強
い。例えば、近年の部品搭載の高密度化の流れでは、図
14のような部品の表面実装化が進んでおり、プリント
基板121の配線122上にメタルバンプ123を形成
し、この上にチップ124の電極125を直接マウント
する、所謂バンプ接続法又はフリップチップマウント法
が多用されている。しかしこれらの方法では、チップ1
24の電極125とメタルバンプ123との位置を正確
に合わせる必要があり、例えば10μm精度の位置合わ
せを行わなければならない。As described above, a demand for mounting a semiconductor chip at an accurate position in a module is strong not only for an optical component chip such as a laser but also for a general electronic component chip. For example, in the flow of high density component mounting in recent years, surface mounting of components as shown in FIG. 14 is progressing, and a metal bump 123 is formed on a wiring 122 of a printed circuit board 121, and a chip 124 A so-called bump connection method or a flip chip mounting method for directly mounting the electrode 125 is often used. However, in these methods, chip 1
It is necessary to accurately align the positions of the 24 electrodes 125 and the metal bumps 123, and for example, it is necessary to perform the alignment with an accuracy of 10 μm.
【0007】また、より薄型化が望まれるICカードな
どでは、図15に示すようにチップ131を基板132
の穴に嵌め込んで、樹脂133でモールドする方法など
もなされている。しかしこの方法では、チップ131を
支持するのは樹脂133のみであるから、機械的強度が
弱いという問題があった。On the other hand, in an IC card or the like where thinning is desired, as shown in FIG.
And a method of molding with a resin 133 by fitting into the hole of. However, this method has a problem that the mechanical strength is weak because only the resin 133 supports the chip 131.
【0008】[0008]
【発明が解決しようとする課題】このように、半導体チ
ップをモジュール内の正確な位置に搭載することは極め
て重要であり、その困難を克服することが大きな課題と
なっている。また、薄型化をはかるために基板の穴にチ
ップを埋め込んで樹脂モールドする方法では、機械的強
度が弱いという問題があり、機械的強度を高めていく必
要性が益々強くなってきている。As described above, it is extremely important to mount a semiconductor chip at an accurate position in a module, and overcoming the difficulty is a major issue. In addition, the method of embedding a chip in a hole of a substrate and performing resin molding in order to reduce the thickness is problematic in that the mechanical strength is weak, and the necessity for increasing the mechanical strength is increasing.
【0009】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、半導体チップと他のモジ
ュール構成部品との位置関係を正確に保持することがで
き、且つ薄膜化をはかっても半導体チップを機械的に強
固に支持することのできる半導体モジュールを提供する
ことにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to accurately maintain the positional relationship between a semiconductor chip and other module components and to reduce the film thickness. An object of the present invention is to provide a semiconductor module capable of mechanically and firmly supporting a semiconductor chip.
【0010】[0010]
【課題を解決するための手段】本発明の骨子は、凹部を
設けたサブマウント(チップ搭載部品)を用い、その凹
部にチップ搭載することにあり、特にサブマウントとし
て複数のウェハを接着した接着基板を用いることにあ
る。The gist of the present invention is to use a submount (chip mounting component) provided with a concave portion and mount a chip in the concave portion, and in particular, to bond a plurality of wafers as a submount. The use of a substrate.
【0011】即ち本発明は、半導体チップを搭載した半
導体モジュールにおいて、所定の厚さと平滑な表面を有
する複数枚の半導体ウェハの表面同士を接合してなる接
着基板と、この接着基板の一部を前記ウェハの接合部に
達する深さまでエッチングして形成された凹部と、この
凹部に搭載された半導体チップとを具備してなることを
特徴としている。That is, according to the present invention, in a semiconductor module on which a semiconductor chip is mounted, an adhesive substrate formed by joining surfaces of a plurality of semiconductor wafers each having a predetermined thickness and a smooth surface, and a part of the adhesive substrate are provided. The semiconductor device is characterized by comprising a concave portion formed by etching to a depth reaching the bonding portion of the wafer, and a semiconductor chip mounted in the concave portion.
【0012】ここで、凹部は底部の断面径よりも中腹部
の断面径の方が小さくなるように形成しておくと好まし
い。中腹部の断面とは底部或いはウェハ表面と平行な凹
部内での面を言い、直径,対角線の長さの平均値等を言
う。要するに凹部は、半導体チップと接触して位置決め
する箇所が中腹部或いは入り口近くに位置する方が好ま
しい。Here, it is preferable that the concave portion is formed so that the cross-sectional diameter of the middle portion is smaller than the cross-sectional diameter of the bottom portion. The cross section of the middle portion refers to the bottom or the surface in the concave portion parallel to the wafer surface, and refers to the average value of the diameter, the length of the diagonal line, and the like. In short, it is preferable that the position of the concave portion that is positioned in contact with the semiconductor chip is located near the middle part or near the entrance.
【0013】[0013]
【作用】半導体ウェハ内に凹部を設けるに際しては、通
常のマスク合わせ工程を用いることで、その水平方向の
位置を正確に規定できる。しかし、深さ方向に関しては
通常のエッチング工程では深さを正確に、且つ底面を平
坦にエッチングすることは困難である。When a concave portion is provided in a semiconductor wafer, the position in the horizontal direction can be accurately defined by using a normal mask alignment process. However, in the depth direction, it is difficult to accurately etch the depth and flatten the bottom surface in a normal etching process.
【0014】これに対して本発明では、2枚のウェハを
酸化膜などを介して接合しているので、凹部のエッチン
グはその酸化膜で自動的に止まる。従って、ウェハの研
磨による厚さを精密に制御しておけば、ウェハ面内の任
意の位置で凹部の深さを正確に、且つ底面を平坦にエッ
チングすることが容易となる。そして、この凹部を利用
することによって、水平,垂直方向共に正確な位置に半
導体チップをマウントすることが可能となる。On the other hand, in the present invention, since the two wafers are joined via an oxide film or the like, the etching of the recess is automatically stopped at the oxide film. Therefore, if the thickness of the wafer by polishing is precisely controlled, it becomes easy to accurately etch the depth of the concave portion and flatten the bottom surface at an arbitrary position in the wafer surface. The use of the recess makes it possible to mount the semiconductor chip at an accurate position in both the horizontal and vertical directions.
【0015】また、本発明では半導体チップは、少なく
とも一枚の半導体ウェハに支持されているので、機械的
強度も強い。さらに、必要に応じてそのウェハを所定の
位置で切断することは容易であるから、これをモジュー
ル内の所定の位置に保持することにより、他のモジュー
ル部品との位置関係も正確に設定できる。Further, in the present invention, since the semiconductor chip is supported by at least one semiconductor wafer, it has high mechanical strength. Further, since it is easy to cut the wafer at a predetermined position as needed, by holding the wafer at a predetermined position in the module, the positional relationship with other module components can be accurately set.
【0016】[0016]
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。図1は本発明の第1の実施例に係わる半導体
モジュールの要部構成を示す斜視図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the illustrated embodiments. FIG. 1 is a perspective view showing a main configuration of a semiconductor module according to a first embodiment of the present invention.
【0017】まず、2枚のシリコンウェハ1,2をそれ
ぞれ所定の厚さ、例えばウェハ1を200μm,ウェハ
2を250μmに平滑研磨し、表面を熱酸化して形成し
た酸化膜3を介して直接接合する。このシリコンウェハ
を酸化膜を介して直接接合する方法については、例えば
特開昭61−5544号公報,特開昭61−42154
号公報などに詳しく述べられている。First, the two silicon wafers 1 and 2 are each polished to a predetermined thickness, for example, the wafer 1 is smoothed to 200 μm and the wafer 2 is smoothed to 250 μm, and the surface is directly oxidized through an oxide film 3 formed by thermal oxidation. Join. A method of directly bonding this silicon wafer via an oxide film is described in, for example, Japanese Patent Application Laid-Open Nos. 61-5544 and 61-42154.
This is described in detail in Japanese Patent Publication No.
【0018】次いで、上記2枚のウェハ1,2を接着し
た接着基板に、通常のマスク合わせ工程、エッチング工
程を経て、チップ搭載部となる凹部4を設ける。マスク
の縁とシリコンの結晶方位とが合っていれば、エッチン
グの横方向への後退は殆どない。また既に述べたよう
に、深さ方向へのエッチングは酸化膜3で自動的に止ま
る。従って、凹部4の大きさはマスクの精度で決まり、
深さはウェハの厚さ精度で自動的に決まり、いずれも高
精度に制御することができる。Next, a concave portion 4 serving as a chip mounting portion is provided on the bonding substrate on which the two wafers 1 and 2 are bonded through a normal mask aligning step and an etching step. If the edge of the mask matches the crystal orientation of silicon, there is almost no lateral retreat of the etching. As described above, the etching in the depth direction automatically stops at the oxide film 3. Therefore, the size of the recess 4 is determined by the accuracy of the mask,
The depth is automatically determined by the thickness accuracy of the wafer, and any of them can be controlled with high accuracy.
【0019】次いで、接着基板の一方の面に必要な電極
配線5などを形成し、該基板を所定の大きさに切り出す
ことにより、モジュール構成部品(チップ搭載基板)6
が完成する。Next, necessary electrode wirings 5 and the like are formed on one surface of the adhesive substrate, and the substrate is cut out to a predetermined size, so that module components (chip mounting substrate) 6 are cut out.
Is completed.
【0020】このモジュール構成部品6を、半導体レー
ザモジュールのサブマウントとして利用する方法を図2
及び図3に示す。なお、図3では4本のレーザ及びファ
イバをアレー化したものを念頭においているが、これら
は1本のものでも他の本数のアレーでも同様である。FIG. 2 shows a method of using this module component 6 as a submount of a semiconductor laser module.
And FIG. Although FIG. 3 is based on the case where four lasers and fibers are arrayed, the same applies to a single laser and an array of other numbers.
【0021】まず、部品として切り出す前に、凹部4の
底面に露出した酸化膜3を弗酸などで取り除いておき、
凹部4の底面には半田材(例えばAuSn)、またウェ
ハ裏面には例えばAuCr等のメタライズを行ってお
く。First, before cutting out as a part, the oxide film 3 exposed on the bottom surface of the concave portion 4 is removed with hydrofluoric acid or the like.
The bottom surface of the recess 4 is metallized with a solder material (for example, AuSn), and the back surface of the wafer is metallized with, for example, AuCr.
【0022】次いで、図2(a)に示すように、所定の
位置で接着基板を例えば3.9mm×6.0mmの大き
さに切り出す。そして所定の厚さ、例えば100μmに
研磨したレーザチップ7を、凹部4の底面にマウントす
る。ここで、凹部4の大きさを予めレーザチップ7の大
きさに合わせておき、凹部4の縁とチップ7の縁とが一
致、若しくは平行になるようにマウントすれば、レーザ
チップ7の配置も正確に決まる。しかるのち、熱処理等
の工程によりレーザチップ7の半田固定等を行えばよ
い。Next, as shown in FIG. 2A, the adhesive substrate is cut into a size of, for example, 3.9 mm × 6.0 mm at a predetermined position. Then, a laser chip 7 polished to a predetermined thickness, for example, 100 μm, is mounted on the bottom surface of the recess 4. Here, if the size of the concave portion 4 is previously adjusted to the size of the laser chip 7 and mounted so that the edge of the concave portion 4 and the edge of the chip 7 are aligned or parallel, the arrangement of the laser chip 7 is also improved. Determined exactly. Thereafter, the laser chip 7 may be fixed by soldering or the like by a process such as heat treatment.
【0023】通常、レーザチップ単体では微小であるた
めに、活性層の端面をピンセットで保持できない、電極
配線の自由度が小さい等、ハンドリングにかなりの制約
がある。しかし、この実施例のようにチップが搭載され
たサブマウントチップ状にしておけば、チップ単体より
も大きな上に必要な電極配線も済まされているので、ハ
ンドリングや実装配線の自由度も大きくなるという利点
もある。Siウェハは単なる位置合わせの道具としてば
かりでなく、図2(b)に示すように、Siウェハ内に
IC素子150等を形成してハイブリッドIC化すれ
ば、モジュール全体が小型になると同時に、電極配線も
最小限に短縮でき、特に高速動作時での利点が大きい。Usually, since the laser chip alone is very small, there are considerable restrictions on handling such as the end face of the active layer cannot be held with tweezers and the degree of freedom of electrode wiring is small. However, if the chip is mounted in a sub-mount chip shape as in this embodiment, the required electrode wiring is completed in addition to the chip alone, and the degree of freedom in handling and mounting wiring is increased. There is also an advantage. The Si wafer is not only a tool for positioning, but also as shown in FIG. 2B, if an IC element 150 or the like is formed in the Si wafer to form a hybrid IC, the size of the entire module can be reduced, and at the same time, the electrodes can be reduced. Wiring can be reduced to a minimum, which is particularly advantageous during high-speed operation.
【0024】次に、前記したサブマウントから光ファイ
バへの結合について説明する。近年では、複数の光ファ
イバを束ねたリボンファイバを接続するための道具とし
て、所謂MTコネクタと呼ばれるリボンファイバコネク
タが市販されている。これは図16に示すように、2つ
のコネクタ143を2本のピン141を介して接続する
ものであり、コネクタ143の前面のピン挿入部間に
は、コネクタ143の後面から挿入されたリボンファイ
バ145の端面142が精度良く配置される。そして、
2つのコネクタ143の前面同士を突き合わせてクリッ
プ144で止めることにより、2本のリボンファイバ1
45を簡便に接続するようになっている。このMTコネ
クタを利用して、先に説明したサブマウントに搭載され
たレーザチップと、他のモジュール構成部品である光フ
ァイバとの位置関係を精度良く保持することができる。
その様子を図3に示す。(a)は構成図、(b)は組み
上がった状態の断面図である。Next, the coupling from the submount to the optical fiber will be described. In recent years, a ribbon fiber connector called a so-called MT connector is commercially available as a tool for connecting a ribbon fiber in which a plurality of optical fibers are bundled. As shown in FIG. 16, the two connectors 143 are connected via two pins 141, and a ribbon fiber inserted from the rear surface of the connector 143 is inserted between the pin insertion portions on the front surface of the connector 143. 145 is arranged with high accuracy. And
The front faces of the two connectors 143 are abutted against each other and stopped by the clip 144, whereby the two ribbon fibers 1
45 is easily connected. Using this MT connector, the positional relationship between the laser chip mounted on the submount described above and the optical fiber as another module component can be accurately maintained.
This is shown in FIG. (A) is a block diagram, (b) is a sectional view of the assembled state.
【0025】まず、サブマウント6をMTコネクタ14
3のピン141の間隔(例えば、3.9mm)に合わせ
て切り出し、銅製基台8の前縁8aに合わせて、又は前
縁8aから数十μm下げて平行にマウントする。このマ
ウントには、予めサブマウント6の下面のメタライズに
Inを蒸着しておき、適切な圧力を加えた状態で200
℃程度に昇温すればよい。当然レーザチップ7は、サブ
マウント6の前縁の中央に配置されている。First, the sub mount 6 is connected to the MT connector 14
The copper base 8 is cut out in accordance with the interval (for example, 3.9 mm) between the three pins 141 and mounted in parallel with the front edge 8a of the copper base 8 or lowered several tens of μm from the front edge 8a. In this mount, In is vapor-deposited on the metallization on the lower surface of the submount 6 in advance, and 200 mm is applied under an appropriate pressure.
The temperature may be raised to about ° C. Naturally, the laser chip 7 is arranged at the center of the front edge of the submount 6.
【0026】このサブマウント6を挟むように、MTコ
ネクタ143のピン141を嵌め込み、上から適当なフ
タ9でピン141を押さえ込む。フタ9の押さえ込み
は、例えば基台8へのネジ止めでも構わない。ピン14
1の太さは直径700μmのものが一般的であり、サブ
マウント6の厚さを450μmとしておけば、フタ9は
サブマウント6に接触せず、ピン141を確実に押さえ
込むことができる。さらに、レーザチップ7の厚さを1
00μm、サブマウント底部の厚さを250μmとして
おけば、レーザの活性層はピン141の中央の高さ、即
ちファイバ端面142の中心の高さと一致するため、レ
ーザチップ7をファイバ端面142に確実に相対させる
ことができる。The pin 141 of the MT connector 143 is fitted so as to sandwich the submount 6, and the pin 141 is pressed down from above by a suitable lid 9. The cover 9 may be held down, for example, by screwing it to the base 8. Pin 14
The thickness of 1 is generally 700 μm in diameter. If the thickness of the submount 6 is set to 450 μm, the lid 9 does not contact the submount 6 and the pin 141 can be securely pressed down. Further, the thickness of the laser chip 7 is set to 1
If the thickness of the bottom of the submount is set to 00 μm and the thickness of the bottom of the submount is set to 250 μm, the active layer of the laser coincides with the height of the center of the pin 141, that is, the height of the center of the fiber end face 142. Can be opposed.
【0027】MTコネクタ143を基台8へ水平方向に
押し付ける力は、先のクリップ144を利用することが
できる。つまり、フタ9の長さをMTコネクタ143と
同じとすれば、クリップ144を嵌め込むだけでよい。
また、基台8の後部にも適度な段差を設けてホルダ板1
0を挿入し、ホルダ板10ごとクリップ144で挟み込
めば、より確実に押し付けることができる。The clip 144 can be used to press the MT connector 143 against the base 8 in the horizontal direction. That is, if the length of the lid 9 is the same as that of the MT connector 143, it is only necessary to fit the clip 144.
Also, an appropriate step is provided at the rear of the base 8 so that the holder plate 1
By inserting the “0” and holding the holder plate 10 together with the clip 144, the pressing can be performed more reliably.
【0028】また、図4に示すように、フタ9aをガイ
ドピン141の外形間隔に等しい幅でガイドピン141
の直径に等しい深さの溝を有する構造にすると、上下方
向の固定ばかりでなく、横方向へのガイドピン141の
変位を防止して位置合わせ固定できる。As shown in FIG. 4, the cover 9a is provided with a width equal to the outer space of the guide pin 141.
With a structure having a groove having a depth equal to the diameter of the guide pin 141, not only the fixing in the vertical direction but also the displacement of the guide pin 141 in the horizontal direction can be prevented and the positioning can be fixed.
【0029】さらにまた、図5に示すように、コネクタ
143のガイドピン141の外形間隔に等しい幅でガイ
ドピン141の直径に等しい深さの溝を有するフタ9b
において、該溝の中に所定の幅と深さの溝を更に有する
構造にすると、サブマウント6の表面に所定の電子部品
などを実装することができる。Further, as shown in FIG. 5, a lid 9b having a groove having a width equal to the outer space between the guide pins 141 of the connector 143 and a depth equal to the diameter of the guide pins 141.
In this case, if the groove is further provided with a groove having a predetermined width and depth, a predetermined electronic component or the like can be mounted on the surface of the submount 6.
【0030】以上の機構をまとめると、横方向にはピン
141のサブマウント6の挟み込みにより、上下方向に
はフタ9と基台8によるピン141の挟み込みにより、
また前後方向にはクリップ144の挟み込みにより、M
Tコネクタ143はサブマウント6に対して正確な位置
に確実に保持される。さらに、レーザチップ7は既に述
べたようにサブマウント6に正確に位置決めされてい
る。従って、レーザチップ7とファイバの端面142と
の位置関係は正確に保たれる。To summarize the above mechanism, the pin 141 is pinched by the submount 6 in the horizontal direction, and the pin 141 is pinched by the lid 9 and the base 8 in the vertical direction.
In the front-rear direction, the clip 144
The T connector 143 is securely held at an accurate position with respect to the submount 6. Further, the laser chip 7 is accurately positioned on the submount 6 as described above. Therefore, the positional relationship between the laser chip 7 and the end face 142 of the fiber is accurately maintained.
【0031】なお、これらの実装体を組み立てた後にY
AGレーザ溶接を用いて各部品の溶接固定を行ったり、
半導体チップとMTコネクタの間にガラス窓の付いた全
面フタを用いて、半田或いは溶接による気密封止化を行
う等の応用も可能である。After assembling these packages, Y
Welding and fixing of each part using AG laser welding,
It is also possible to apply an application such as performing hermetic sealing by soldering or welding by using a full-surface lid having a glass window between the semiconductor chip and the MT connector.
【0032】ここでは、レーザチップとファイバとをモ
ジュール化した例を挙げたが、レーザばかりでなく他の
光学素子、例えばフォトダイオード(PD),レンズ,
アイソレータなども、本発明によりモジュール化できる
のは明らかである。また、光学素子ばかりでなく、電子
素子もモジュール内の正確な位置に強固に配置すること
ができる。その実施例を図6に示す。Although an example in which the laser chip and the fiber are modularized has been described above, not only the laser but also other optical elements such as a photodiode (PD), a lens,
Obviously, an isolator and the like can be modularized by the present invention. Further, not only the optical element but also the electronic element can be firmly arranged at an accurate position in the module. An example is shown in FIG.
【0033】図6は、第2の実施例に係わる半導体モジ
ュールの要部構成を示す断面図である。図6(a)に示
すように、上に挙げた例と同様に、シリコンウェハ1,
2を張り合わせた接着基板41に電極配線5を形成し、
幾つかの凹部4を設ける。場合によっては、ウェハ1に
もFET等の電子素子42を形成しておいてもよい。そ
して前と同様に、凹部4に電子素子チップ43をマウン
トする。凹部底面に露出した酸化膜3は、そのまま残せ
ばウェハ2とチップ43との電気的絶縁膜となり、これ
を除去すれば、グラウンドなどへの配線の一部として利
用することができる。FIG. 6 is a cross-sectional view showing a main configuration of a semiconductor module according to the second embodiment. As shown in FIG. 6A, silicon wafers 1 and
The electrode wiring 5 is formed on the adhesive substrate 41 on which
Several recesses 4 are provided. In some cases, the electronic elements 42 such as FETs may be formed on the wafer 1. Then, the electronic element chip 43 is mounted in the concave portion 4 as before. The oxide film 3 exposed at the bottom of the concave portion becomes an electrical insulating film between the wafer 2 and the chip 43 if left as it is, and if this is removed, it can be used as a part of a wiring to a ground or the like.
【0034】チップ上面の電気結線にはワイヤボンディ
ング、或いはTAB結線等を用いればよいが、この実施
例にはTAB結線の方が向いている。即ち、各電子素子
は接着基板41内の正確な位置にマウントされており、
一括した結線が可能であるため、工程の簡略化が容易で
あるからである。この場合、電子素子チップ43の高さ
と凹部4の深さは揃えておいた方がよく、凹部深さの正
確な制御が容易な本発明の効果を十分に活用することが
できる。The electric connection on the upper surface of the chip may be performed by wire bonding or TAB connection. In this embodiment, the TAB connection is more suitable. That is, each electronic element is mounted at an accurate position in the adhesive substrate 41,
This is because batch connection is possible, so that the process can be simplified. In this case, it is better to make the height of the electronic element chip 43 and the depth of the recess 4 uniform, so that the effect of the present invention, in which accurate control of the depth of the recess is easy, can be sufficiently utilized.
【0035】また、マウントされるべき複数の素子間で
高さが異なる場合、図6(b)に示すように複数のシリ
コンウェハを張り合わせて、深さの異なる凹部41 ,4
2 ,43 を形成することも可能である。また、図6
(c)に示すように、接着基板41の両面に凹部44 ,
45 ,46 ,47 を設けておけば、素子を両面から簡便
な工程で強固にマウントできるので、素子の高密度実装
にいっそう効果が高いという特徴を持っている。When a plurality of elements to be mounted have different heights, a plurality of silicon wafers are bonded together as shown in FIG. 6B to form recesses 4 1 , 4 having different depths.
It is also possible to form the 2, 4 3. FIG.
As shown in (c), the concave portions 4 4 ,
4 5, 4 6, 4 if 7 is provided, it is possible to firmly mount by a simple process elements from both sides, has the characteristics of high more effective for high-density mounting of the device.
【0036】ここまでの実施例においては、半導体チッ
プ等の位置決めを凹部4の底部で行う例で示してきた
が、これは凹部の中腹部で行わせてもよいものである。
半導体チップ等の位置決め対象物を固定する固定材(半
田材,導電性ペースト,樹脂)は、硬化する前に液体又
は半固定状態で対象物に馴染ませることが必要であり、
このとき固定材の表面張力による固定対象物の位置変動
が起こることがある。前述してきた凹部4の底部で位置
決めを行う例では、このような固定材表面張力の影響が
現われ易く、固定材の凝集等による固定対象物の傾きや
位置ずれ等がしばしば見られている。従って、半導体チ
ップ等の位置決めをより確実にするためには、凹部4の
底部と位置決めのための接触部がある程度の段差を持っ
ていることが望ましく、以下凹部が2重の段差を持ち、
底部と位置決めのための接触部がある程度の段差を持つ
位置決め機構の実施例について説明を行っていく。In the above-described embodiments, the example in which the positioning of the semiconductor chip and the like is performed at the bottom of the concave portion 4 has been described. However, the positioning may be performed at the middle of the concave portion.
The fixing material (solder material, conductive paste, resin) that fixes the positioning target such as a semiconductor chip needs to be adapted to the target in a liquid or semi-fixed state before curing.
At this time, the position of the fixing target may fluctuate due to the surface tension of the fixing material. In the above-described example in which positioning is performed at the bottom of the concave portion 4, the influence of the surface tension of the fixing material tends to appear, and inclination and displacement of the fixing target due to aggregation of the fixing material and the like are often seen. Therefore, in order to more reliably position the semiconductor chip and the like, it is desirable that the bottom portion of the concave portion 4 and the contact portion for positioning have a certain level difference, and the concave portion has a double level difference hereinafter.
An embodiment of a positioning mechanism in which a bottom and a contact portion for positioning have a certain level difference will be described.
【0037】図7は第3の実施例に係わる半導体モジュ
ールの要部構成を説明するためのもので、(a)平面
図、(b)は(a)の矢視A−A′断面図を示してい
る。前述したように位置決め凹部に2重の段差を持たせ
た実施例であり、図6までの実施例の凹部周辺について
のみ示している。FIGS. 7 (a) and 7 (b) are views for explaining a main configuration of a semiconductor module according to the third embodiment. FIG. 7 (a) is a plan view and FIG. 7 (b) is a sectional view taken along the line AA 'of FIG. Is shown. As described above, this is an embodiment in which the positioning recess has a double step, and only the vicinity of the recess in the embodiments up to FIG. 6 is shown.
【0038】この実施例では、Si基板51,53,5
6をSiO2 膜52,54を介して直接接着し、特に最
上部のSi基板56にはSi3 N4 膜55が堆積された
ものを用いている。それぞれの厚みとしては図6までの
実施例に合わせると、例えばSi基板では51を250
μm、53を10μm、56を190μmとし、SiO
2 は52,54共に1μm、Si3 N4 55は0.2μ
mとすればよく、これらの基板は熱酸化,直接接着,研
磨,CVD等の工程を組み合わせて作成できる。In this embodiment, the Si substrates 51, 53, 5
6 is directly bonded via the SiO 2 films 52 and 54, and in particular, the uppermost Si substrate 56 on which the Si 3 N 4 film 55 is deposited is used. According to the embodiments shown in FIGS. 6A and 6B, for example, 51 is 250
μm, 53 at 10 μm, 56 at 190 μm, SiO 2
2 is 1 μm for both 52 and 54, and 0.2 μm for Si 3 N 4 55
m, and these substrates can be formed by combining processes such as thermal oxidation, direct bonding, polishing, and CVD.
【0039】しかるのち、通常のフォトリソグラフィに
より前述してきた実施例と同様に、最上部のSi基板5
6のエッチング加工を行う。Siの結晶方位としては、
例えば51,53,56をそれぞれ{100}面で接着
し、マスクパターンが〈011〉,〈01-1〉方向とな
るように形成する。また、エッチング加工はKOH水溶
液等による異方性ケミカルエッチングを行えばよい。こ
の結果露出したSi3 N4 膜55をイオンミリング,ド
ライエッチング等により除去し、次にSi3 N4 膜55
とSi基板53に挟まれたSiO2 膜54を弗化アンモ
ニウム水溶液等により、例えば10μmの選択サイドエ
ッチングを行う。Thereafter, as in the embodiment described above by ordinary photolithography, the uppermost Si substrate 5 is formed.
6 is etched. As the crystal orientation of Si,
For example, 51, 53, and 56 are respectively adhered on the {100} surface, and the mask patterns are formed so as to be in <011> and <01-1> directions. The etching may be performed by anisotropic chemical etching using a KOH aqueous solution or the like. As a result, the exposed Si 3 N 4 film 55 is removed by ion milling, dry etching or the like, and then the Si 3 N 4 film 55 is removed.
The SiO 2 film 54 sandwiched between the silicon substrate 53 and the Si substrate 53 is subjected to selective side etching of, for example, 10 μm using an aqueous solution of ammonium fluoride or the like.
【0040】その後、再びSiの異方性ケミカルエッチ
ングを行うことにより、図7(b)に示すような2重に
段差のある凹部が形成でき、半導体チップ57の位置決
めを効果的に行うことができるようになる。また、この
例ではSi基板56のパターンとSi基板53のパター
ンが自己整合(セルフアライン)的に形成できるため
に、両者のパターンずれがなく、2重に段差を形成する
ことによる問題は生じない。Thereafter, by performing the anisotropic chemical etching of Si again, a concave portion having a double step as shown in FIG. 7B can be formed, and the semiconductor chip 57 can be effectively positioned. become able to. Further, in this example, since the pattern of the Si substrate 56 and the pattern of the Si substrate 53 can be formed in a self-aligned manner (self-alignment), there is no misalignment between the two, and there is no problem caused by forming a double step. .
【0041】図7で示した2重の段差はサイドエッチン
グだけではなく、図8に示すようなSiの結晶異方性を
利用して作成することもできる。なお、図8において、
(a)は平面図、(b)は(a)の矢視B−B′断面図
を示している。この第4の実施例では、Si基板61,
63,65をSiO2 膜62,64のみを介して直接接
着し、そのときSi基板63とSi基板65とを結晶
面、或いは結晶方位を変えて直接接着する。具体的に
は、Si基板61(結晶方位任意)上のSi基板63を
{110}面で接着し、Si基板65を{100}面で
接着する。さらに、Si基板63の〈001〉方向とS
i基板65の〈011〉方向が揃うようにしておく。The double step shown in FIG. 7 can be formed not only by side etching but also by utilizing the crystal anisotropy of Si as shown in FIG. In FIG. 8,
(A) is a plan view, and (b) is a sectional view taken along the line BB 'of (a). In the fourth embodiment, the Si substrate 61,
The substrates 63 and 65 are directly bonded only via the SiO 2 films 62 and 64, and at this time, the Si substrate 63 and the Si substrate 65 are directly bonded by changing the crystal plane or the crystal orientation. Specifically, the Si substrate 63 on the Si substrate 61 (arbitrary crystal orientation) is bonded on the {110} surface, and the Si substrate 65 is bonded on the {100} surface. Further, the <001> direction of the Si substrate 63 and S
The <011> direction of the i-substrate 65 is aligned.
【0042】この接着基板のSi基板65表面に〈01
1〉,〈01-1〉方向に沿うマスクパターンを形成し
て、図7の場合と同様にSiの異方性ケミカルエッチン
グを行う。次いで、SiO2 膜64の露出部分をエッチ
ング除去し、続いて再びSiの異方性ケミカルエッチン
グを行う。この結果、それぞれのSi結晶はマスクの形
状に合わせた幾何学的な{111}結晶面が現われ、特
にSi基板63の中間部は63′のようにマスクとなる
パターンが内接する菱形若しくは平行四辺形にエッチン
グされる。この菱形若しくは平行四辺形のパターンは、
Si基板63の厚さを適度に設定しておくことにより大
部分の側面を垂直面にすることが可能である。<01>
A mask pattern is formed along the <1> and <01-1> directions, and anisotropic chemical etching of Si is performed as in the case of FIG. Next, the exposed portion of the SiO 2 film 64 is removed by etching, and subsequently, anisotropic chemical etching of Si is performed again. As a result, a geometrical {111} crystal plane corresponding to the shape of the mask appears in each Si crystal. Particularly, the middle part of the Si substrate 63 has a rhombus or parallelogram having an inscribed pattern as a mask, such as 63 '. Etched into shape. This diamond or parallelogram pattern
By setting the thickness of the Si substrate 63 appropriately, it is possible to make most of the side surfaces vertical.
【0043】これを、図9を参照して説明する。図9で
は、マスクとなる方形パターン(実線)とエッチングパ
ターン(破線)のみを示し、左図及び下図は同じ方向に
対応する菱形の対角線上の断面を示している。71は位
置決めのための開口部、即ち半導体チップ等の位置決め
パターン、72はSi基板63のエッチングされた領域
(境界側面が垂直面)の中で底部SiO2 膜62が露出
している領域、73は底部SiO2 膜62が露出してい
ない領域である。This will be described with reference to FIG. FIG. 9 shows only a square pattern (solid line) and an etching pattern (dashed line) serving as a mask, and the left and lower figures show cross sections on a diagonal line of a rhombus corresponding to the same direction. Reference numeral 71 denotes an opening for positioning, that is, a positioning pattern of a semiconductor chip or the like; 72, a region where the bottom SiO 2 film 62 is exposed in an etched region (a boundary side surface is a vertical surface) of the Si substrate 63; Is a region where the bottom SiO 2 film 62 is not exposed.
【0044】73の領域は図9の左図に示したように斜
めの面が現われており、これは菱形境界の垂直面と同じ
{111}((111)面に等価)面である。この73
の斜めの面はSi基板63が十分に厚ければ更に延長さ
れるが、ここではSiO2 膜62により延長量(深さ)
が規定されているため、図のような位置に停止してい
る。73の領域が開口部71まで延長される場合、開口
部71の底面が平坦面とならないため、本来の目的が達
成されなくなってしまう。従って、開口部71の大きさ
とSi基板63の厚さ、そして斜め面73の大きさの関
係を考慮してこれらの設計を行う必要がある。The region 73 has an oblique surface as shown in the left diagram of FIG. 9, which is the same {111} plane (equivalent to the (111) plane) as the vertical plane of the diamond-shaped boundary. This 73
Is further extended if the Si substrate 63 is sufficiently thick. Here, the amount of extension (depth) is increased by the SiO 2 film 62.
Is stopped at a position as shown in the figure. When the region 73 is extended to the opening 71, the bottom of the opening 71 is not a flat surface, so that the original purpose cannot be achieved. Therefore, it is necessary to perform these designs in consideration of the relationship between the size of the opening 71, the thickness of the Si substrate 63, and the size of the inclined surface 73.
【0045】この設計例の一例を示す。簡単のために、
マスクとなる開口部71は1辺の大きさがaの正方形と
し、図9の菱形の上下方向の対角線がSi基板63の
〈001〉方向とする。また、Si基板63の厚さをD
とし、b,c,dを図9のように定義する。この場合、
aとDをパラメータとして、他の値の計算ができる。即
ち、b=a/21/2 ,c=a/23/2 ,d=D×21/2
であり、dがbより小さい条件(d<b)は、D<a/
2を満たせばよいことになる。An example of this design example is shown. For simplicity,
The opening 71 serving as a mask is a square having a side of a, and the diagonal of the diamond in the vertical direction in FIG. 9 is the <001> direction of the Si substrate 63. Further, the thickness of the Si substrate 63 is set to D
And b, c, and d are defined as shown in FIG. in this case,
Other values can be calculated using a and D as parameters. That is, b = a / 2 1/2 , C = a / 2 3/2 , D = D × 2 1/2
Where d is smaller than b (d <b), D <a /
It suffices to satisfy 2.
【0046】従って、図9の場合、Si基板63の厚さ
が該基板63の〈001〉方向のマスク幅の1/2以下
に設定されていれば問題ないことになる。また、一般的
に考えてマスクとなる開口部の方向がSi基板63の
〈001〉方向からずれる場合(Si基板63とSi基
板65の接着する結晶方向がずれている場合)は、図1
0に示すような形状となり、この場合でもSi基板63
の厚さは同様に規定することができる。例として、図1
0の(b)(c)の場合で、マスクの開口が1辺aの正
方形の場合、Dの厚さがaの20%以下となっていれば
問題はない。Therefore, in the case of FIG. 9, there is no problem if the thickness of the Si substrate 63 is set to be equal to or less than 1/2 of the mask width of the substrate 63 in the <001> direction. Also, in general, when the direction of the opening serving as a mask is shifted from the <001> direction of the Si substrate 63 (when the crystal directions in which the Si substrate 63 and the Si substrate 65 are bonded are shifted), FIG.
0, and even in this case, the Si substrate 63
Can be similarly defined. As an example, FIG.
In the cases of (b) and (c) of 0, if the opening of the mask is a square with one side a, there is no problem if the thickness of D is 20% or less of a.
【0047】図8に示した実施例と同様に、他の結晶面
を用いた接着基板でも2重の段差を持つ開口部が作成で
きる。これを図11に示す。なお、図11において、
(a)は平面図、(b)は(a)の矢視C−C′断面図
である。この第5の実施例では図8と同様に、Si基板
91,93,95をSiO2 膜92,94のみを介して
直接接着するが、Si基板91(結晶方位任意)上のS
i基板93とSi基板95をどちらも{100}面と
し、かつSi基板93の〈011〉方向とSi基板95
の〈011〉方向がずれるように、例えば45°ずれる
ように接着する。この接着基板を用いて図8の場合と同
様に、Si基板95表面に〈011〉,〈01-1〉方向
に沿うマスクパターンを形成し、Siの異方性ケミカル
エッチングと露出したSiO2 膜94のエッチング除
去、続いてSiの異方性ケミカルエッチングを行う。As in the embodiment shown in FIG. 8, an opening having a double step can be formed even on an adhesive substrate using another crystal plane. This is shown in FIG. In FIG. 11,
(A) is a plan view, and (b) is a cross-sectional view taken along the line CC ′ of (a). In the fifth embodiment, as in FIG. 8, the Si substrates 91, 93 and 95 are directly bonded only through the SiO 2 films 92 and 94.
Both the i-substrate 93 and the Si substrate 95 have {100} faces, and the <011> direction of the Si substrate 93 and the Si substrate 95
Are bonded such that the <011> direction is shifted, for example, 45 °. As in the case of FIG. 8, a mask pattern along the <011> and <01-1> directions is formed on the surface of the Si substrate 95 using this adhesive substrate, and anisotropic chemical etching of Si and the exposed SiO 2 film are performed. 94 is removed by etching, followed by anisotropic chemical etching of Si.
【0048】この結果、それぞれのSi基板93,95
にはマスクの形状に合わせた幾何学的な{111}結晶
面が現われ、特にSi基板93の中間部は93′のよう
に、マスクとなるパターンが内接する正方形若しくは長
方形にエッチングされる。この正方形若しくは長方形の
パターンは側面が{111}面であり、正方形又は長方
形のマスク開口に対して角の部分が平坦な底面にならな
いという問題がある。しかしながら、このような場合に
おいても変形形状マスクの使用で目的達成は可能であ
り、また図11に示すようなレンズ97のホルダーとし
ての応用が可能である。As a result, the respective Si substrates 93, 95
A geometrical {111} crystal plane conforming to the shape of the mask appears. In particular, the middle part of the Si substrate 93 is etched into a square or rectangle inscribed with the mask pattern like 93 '. This square or rectangular pattern has a {111} side surface, and there is a problem that a corner portion of the square or rectangular mask opening does not become a flat bottom surface. However, even in such a case, the purpose can be achieved by using the deformed mask, and application as a holder for the lens 97 as shown in FIG. 11 is possible.
【0049】また、このような2重段差は、図12に示
すような面入出力型半導体モジュールに応用することが
できる。この第6の実施例では、Si基板93,95を
SiO2 膜94を介して直接接着し、Si基板93,9
5の双方を{100}面とし、かつSi基板93の〈0
11〉方向とSi基板95の〈011〉方向がずれるよ
うに、例えば45°ずれるように接着する。また、Si
基板93の裏面にはSiO2 等の保護マスクを設けてお
く。この接着基板を用いて図8の場合と同様に、Si基
板95表面に〈011〉,〈01-1〉方向に沿うマスク
パターンを形成し、Siの異方性ケミカルエッチングと
露出したSiO2 膜94のエッチング除去、続いてSi
の異方性ケミカルエッチングを行う。Further, such a double step can be applied to a surface input / output type semiconductor module as shown in FIG. In the sixth embodiment, Si substrates 93 and 95 are directly bonded via an SiO 2 film 94,
5 are both {100} faces, and the <0
The bonding is performed so that the <11> direction and the <011> direction of the Si substrate 95 are shifted, for example, 45 °. In addition, Si
On the back surface of the substrate 93, a protection mask such as SiO 2 is provided. As in the case of FIG. 8, a mask pattern along the <011> and <01-1> directions is formed on the surface of the Si substrate 95 using this adhesive substrate, and anisotropic chemical etching of Si and the exposed SiO 2 film are performed. 94, followed by Si
Is performed by anisotropic chemical etching.
【0050】この結果、それぞれのSi基板93,95
にはマスクの形状に合わせた幾何学的な{111}結晶
面が現われ、特にSi基板93の中間部の93′のよう
に、マスクとなるパターンが内接する正方形若しくは長
方形にエッチングされる。しかるのち、Si基板93の
裏面の保護マスクを除去し、面入出力型の半導体素子
(半導体レーザ,発光ダイオード,フォトダイオード
等)101とレンズ97′の装着と電気結線を行う。As a result, the respective Si substrates 93, 95
A geometrical {111} crystal plane conforming to the shape of the mask appears. In particular, a pattern serving as a mask is etched into a square or a rectangle inscribed like 93 ′ at an intermediate portion of the Si substrate 93. Thereafter, the protective mask on the back surface of the Si substrate 93 is removed, and a surface input / output type semiconductor element (semiconductor laser, light emitting diode, photodiode, etc.) 101 and a lens 97 'are mounted and electrically connected.
【0051】なお、本発明は上述した実施例に限定され
るものではない。例えば、接合されるウェハはSi同士
に限られるものではなく、SiとGe,GaAs,In
P,InSb等、種々の組み合わせが考えられる。ま
た、接合されるウェハは半導体材料に限定されるもので
なく、誘電体基板等を用いることも可能であり、例えば
Al2 O3 ,AlN,C−BN,SiC等のセラミック
材料、ポリイミド等の高分子材料も用いることができ
る。さらに、異種のウェハ接合した場合、又は同種のウ
ェハ同士でも、結晶方位を変える等して変性層を挟むこ
とにより、間に酸化膜を挟まなくともエッチングを接合
面で自動的に決まるようにすることが可能である。ま
た、凹部に搭載されるのは光学素子や電子素子ばかりで
なく、ファイバやピン,ネジ等を嵌め込んで位置合わせ
させることもできる。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。The present invention is not limited to the above embodiment. For example, the wafers to be bonded are not limited to Si, but Si and Ge, GaAs, In.
Various combinations such as P and InSb are conceivable. Further, the wafer to be bonded is not limited to a semiconductor material, and a dielectric substrate or the like can be used. For example, a ceramic material such as Al 2 O 3 , AlN, C-BN, SiC, or a polyimide material may be used. Polymer materials can also be used. Furthermore, when different kinds of wafers are bonded, or even between wafers of the same kind, the etching is automatically determined by the bonding surface without interposing an oxide film by interposing a modified layer by changing the crystal orientation or the like. It is possible. In addition, not only the optical element and the electronic element mounted on the concave portion, but also a fiber, a pin, a screw, or the like can be fitted and aligned. In addition, various modifications can be made without departing from the scope of the present invention.
【0052】[0052]
【発明の効果】以上詳述したように本発明によれば、複
数枚のウェハを直接接着した接着基板にウェハ接合部に
達する凹部を設け、この凹部内に半導体チップを搭載し
ているので、半導体チップと他のモジュール構成部品と
の位置関係を正確に保持することができ、且つ半導体チ
ップを機械的に強固に支持することが可能となる。As described above in detail, according to the present invention, a concave portion reaching a wafer bonding portion is provided on an adhesive substrate to which a plurality of wafers are directly bonded, and a semiconductor chip is mounted in the concave portion. The positional relationship between the semiconductor chip and other module components can be accurately maintained, and the semiconductor chip can be mechanically and firmly supported.
【図1】本発明の第1の実施例に係わる半導体モジュー
ルの要部構成を示す斜視図、FIG. 1 is a perspective view showing a configuration of a main part of a semiconductor module according to a first embodiment of the present invention;
【図2】レーザモジュールのサブマウントへの適用例を
示す斜視図、FIG. 2 is a perspective view showing an application example of a laser module to a submount.
【図3】MTコネクタを利用したレーザモジュールへの
適用例を示す分解斜視図及び断面図、FIG. 3 is an exploded perspective view and a sectional view showing an application example to a laser module using an MT connector;
【図4】図3の変形例を示す分解斜視図、FIG. 4 is an exploded perspective view showing a modification of FIG. 3;
【図5】図3の変形例を示す分解斜視図、FIG. 5 is an exploded perspective view showing a modification of FIG. 3;
【図6】第2の実施例に係わる半導体モジュールの要部
構成を示す断面図、FIG. 6 is a sectional view showing a configuration of a main part of a semiconductor module according to a second embodiment;
【図7】第3の実施例に係わる半導体モジュールの要部
構成を示す平面図と断面図、FIGS. 7A and 7B are a plan view and a cross-sectional view illustrating a main part configuration of a semiconductor module according to a third embodiment;
【図8】第4の実施例に係わる半導体モジュールの要部
構成を示す平面図と断面図、FIGS. 8A and 8B are a plan view and a cross-sectional view illustrating a configuration of a main part of a semiconductor module according to a fourth embodiment;
【図9】第4の実施例の作用を説明するための模式図、FIG. 9 is a schematic diagram for explaining the operation of the fourth embodiment;
【図10】接着すべきウェハの結晶方向がずれている場
合を示す模式図、FIG. 10 is a schematic view showing a case where a crystal direction of a wafer to be bonded is shifted;
【図11】第5の実施例に係わるレンズホルダーの要部
構成を示す断面図、FIG. 11 is a cross-sectional view illustrating a configuration of a main part of a lens holder according to a fifth embodiment;
【図12】第6の実施例に係わる半導体モジュールの要
部構成を示す断面図、FIG. 12 is a sectional view showing a configuration of a main part of a semiconductor module according to a sixth embodiment;
【図13】従来のレーザモジュールの例を示す分解斜視
図、FIG. 13 is an exploded perspective view showing an example of a conventional laser module.
【図14】従来の表面実装法を説明するための断面図、FIG. 14 is a cross-sectional view for explaining a conventional surface mounting method.
【図15】従来のICカードにおける素子のモールド法
を説明するための断面図、FIG. 15 is a cross-sectional view for explaining a method of molding an element in a conventional IC card.
【図16】MTコネクタの構成例を示す斜視図。FIG. 16 is a perspective view showing a configuration example of an MT connector.
1,2…シリコンウェハ、 3…酸化膜、 4…凹部、 5…電極配線、 6…モジュール構成部品(チップ搭載基板)、 7…レーザチップ、 8…基台、 9…フタ、 10…ホルダ板、 41…接着基板、 42…電子素子、 43…電子素子チップ、 141…ピン、 142…ファイバ端面、 143…コネクタ、 144…クリップ、 145…光ファイバ。 1, 2, silicon wafer, 3, oxide film, 4, recess, 5 electrode wiring, 6 module component (chip mounting board), 7 laser chip, 8 base, 9 lid, 10 holder plate 41, an adhesive substrate, 42, an electronic element, 43, an electronic element chip, 141, a pin, 142, a fiber end face, 143, a connector, 144, a clip, 145, an optical fiber.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志水 文彦 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝小向工場内 (56)参考文献 特開 昭61−5544(JP,A) 特開 昭57−118685(JP,A) 特開 昭61−42154(JP,A) 実開 昭62−162860(JP,U) (58)調査した分野(Int.Cl.6,DB名) G02B 6/12 - 6/138 G02B 6/26 - 6/43 H01L 23/12 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Fumihiko Shimizu 1 Kosuka Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Komukai Plant of Toshiba Corporation (56) References JP-A-61-5544 (JP, A) JP-A-57-118685 (JP, A) JP-A-61-42154 (JP, A) JP-A-62-162860 (JP, U) (58) Fields investigated (Int. Cl. 6 , DB name) G02B 6 / 12-6/138 G02B 6/26-6/43 H01L 23/12
Claims (4)
半導体ウェハの表面同士を接合してなる接着基板と、こ
の接着基板の一部を前記ウェハの接合部に達する深さま
でエッチングして形成された凹部と、この凹部に搭載さ
れた半導体チップとを具備してなることを特徴とする半
導体モジュール。An adhesive substrate formed by bonding surfaces of a plurality of semiconductor wafers having a predetermined thickness and a smooth surface, and a part of the adhesive substrate is etched to a depth reaching a bonding portion of the wafer. A semiconductor module comprising: a formed recess; and a semiconductor chip mounted in the recess.
半導体ウェハの表面同士を接合してなる接着基板と、こ
の接着基板の一部を前記ウェハの接合部に達する深さま
でエッチングし、底部の断面径よりも頂部又は中腹部の
断面径の方が小さくなるように形成された凹部と、この
凹部に搭載された半導体チップとを具備してなることを
特徴とする半導体モジュール。2. An adhesive substrate formed by joining surfaces of a plurality of semiconductor wafers having a predetermined thickness and a smooth surface, and a part of the adhesive substrate is etched to a depth reaching a joint of the wafer. A semiconductor module comprising: a concave portion formed such that a cross-sectional diameter of a top portion or a middle portion is smaller than a cross-sectional diameter of a bottom portion; and a semiconductor chip mounted in the concave portion.
も3枚の半導体ウェハを、該ウェハの表面同士を直接接
合して積層した接着基板と、この接着基板の一部を前記
ウェハの接合部の一つを越えて他の接合部に達する深さ
までエッチングし、底部の断面径よりも中腹部の断面径
の方が小さくなるように形成された凹部と、この凹部に
搭載された半導体チップとを具備したことを特徴とする
半導体モジュール。3. An adhesive substrate obtained by laminating at least three semiconductor wafers having a predetermined thickness and a smooth surface by directly bonding the surfaces of the wafers to each other, and joining a part of the adhesive substrate to a bonding portion of the wafer. And a recess formed so that the cross-sectional diameter of the middle part is smaller than the cross-sectional diameter of the bottom part, and the semiconductor chip mounted in this concave part. A semiconductor module comprising:
ンにより保持可能なコネクタが、前記ガイドピン及びそ
の間隔に合わせて切り出され且つ所定の位置に半導体チ
ップを具備してなるチップ搭載基板により位置決めされ
てなることを特徴とする半導体モジュール。4. A connector having a predetermined guide pin or capable of being held by the guide pin is cut out in accordance with the guide pin and its interval and positioned by a chip mounting board having a semiconductor chip at a predetermined position. A semiconductor module characterized by being made.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23803891A JP2977338B2 (en) | 1990-09-28 | 1991-09-18 | Semiconductor module |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25903690 | 1990-09-28 | ||
JP16282191 | 1991-07-03 | ||
JP3-162821 | 1991-07-03 | ||
JP2-259036 | 1991-07-03 | ||
JP23803891A JP2977338B2 (en) | 1990-09-28 | 1991-09-18 | Semiconductor module |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0566330A JPH0566330A (en) | 1993-03-19 |
JP2977338B2 true JP2977338B2 (en) | 1999-11-15 |
Family
ID=27322063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23803891A Expired - Fee Related JP2977338B2 (en) | 1990-09-28 | 1991-09-18 | Semiconductor module |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2977338B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6155724A (en) * | 1997-03-04 | 2000-12-05 | Hamamatsu Photonics Kk | Light transmitting module for optical communication and light transmitting unit thereof |
US7221277B2 (en) * | 2004-10-05 | 2007-05-22 | Tracking Technologies, Inc. | Radio frequency identification tag and method of making the same |
JP4986581B2 (en) * | 2006-11-14 | 2012-07-25 | 日本特殊陶業株式会社 | Optical device substrate |
JP2010226078A (en) | 2009-02-24 | 2010-10-07 | Sony Corp | Light-emitting device and method of manufacturing same |
JP2014092716A (en) * | 2012-11-05 | 2014-05-19 | Sumitomo Electric Ind Ltd | Clip member and optical module including the same |
-
1991
- 1991-09-18 JP JP23803891A patent/JP2977338B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0566330A (en) | 1993-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5205032A (en) | Electronic parts mounting apparatus | |
JP3345518B2 (en) | Method for manufacturing optical semiconductor module | |
US5559918A (en) | Optical semiconductor module in which a hermetically sealed optical semiconductor device is connected to an electrical wiring layer | |
US10068938B2 (en) | Solid image-pickup device with flexible circuit substrate | |
US8233757B2 (en) | Wafer based optical chassis and associated methods | |
US5671315A (en) | Optical parts fixing apparatus and method of manufacturing the same | |
US5737467A (en) | Resin molded optical assembly | |
US6935792B2 (en) | Optoelectronic package and fabrication method | |
JPH06237016A (en) | Optical fiber module and manufacture thereof | |
JPH0786693A (en) | Optical semiconductor module | |
KR20030072001A (en) | Structure of flip chip bonding and method for bonding | |
JPH01181490A (en) | Semiconductor laser device | |
JP2977338B2 (en) | Semiconductor module | |
JP2001343560A (en) | Optical module | |
JPH08110446A (en) | Light transmission module | |
US5324387A (en) | Method of fabricating asymmetric closely-spaced multiple diode lasers | |
KR100524672B1 (en) | Method of flip chip bonding utilizing slanted groove for optical passive alignment and optical module | |
JPH05114800A (en) | Electronic component mounting method and device | |
US7101092B2 (en) | Module having a circuit carrier and an electro-optical transducer and method for producing the same | |
JP3277308B2 (en) | Electronic components | |
EP0893861A2 (en) | Optical module | |
JP3294730B2 (en) | Mounting method of optical array coupling structure | |
JP3284771B2 (en) | Optical element mounting structure of optical coupling device | |
JPH06140673A (en) | Method of mounting optical element | |
JPH1184180A (en) | Packaging substrate of optical module and its production |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20070910 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080910 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |