JP2973752B2 - Semiconductor storage circuit device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶回路装置に関
し、特にソフトエラーに強いスタティック型メモリセル
を有する半導体記憶回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a static memory cell resistant to soft errors.
【０００２】[0002]
【従来の技術】図５はフリップフロップ構成でかつ負荷
素子として抵抗を用いたスタティック型メモリセルの回
路図である。図中Ｔ1 、Ｔ2 は選択用ＭＯＳＦＥＴ、Ｔ
3 、Ｔ4 はドライバー用ＭＯＳトランジスタ、Ｒは抵
抗、Ａ、Ｂは記憶ノードを示す。通常、電源Ｖｃｃが５
Ｖに印加されると各記憶ノードの内どちらか一方（例え
ばＡノード側）はＶｃｃレベルに、他方（Ｂノード側）
はＧＮＤレベルになる。2. Description of the Related Art FIG. 5 is a circuit diagram of a static memory cell having a flip-flop configuration and using a resistor as a load element. In the figure, T 1 and T 2 are selection MOSFETs, T
3, T 4 is a MOS transistor for the driver, R represents resistance, A, B indicates a storage node. Normally, the power supply Vcc is 5
When the voltage is applied to V, one of the storage nodes (for example, the A node side) becomes the Vcc level and the other (the B node side)
Goes to the GND level.
【０００３】このスタティック型メモリセルを従来方法
によりＰ型シリコン基板上に形成したものが図４であ
り、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）
におけるＢ−Ｂ1 点での平面図である。図４と図５で共
通な部分は基本的に同じ番号で示してあるが、図４
（ａ）において点線は拡散層領域、実線の中に丸が入っ
ているのは多結晶シリコン１２、１３はデジット線への
コンタクト、１４は記憶ノードＡ又はＢと負荷抵抗とし
て用いられる多結晶シリコンとをつなぐコンタクト、１
５はＧＮＤレベルを拡散層１とＧＮＤレベルを供給する
タングステンシリサイド４とを接続するコンタクト７、
７ａは負荷抵抗である多結晶シリコンの高抵抗部分であ
る。尚、ここではアルミニウム配線によるデジット線は
省略してある。一方、図４（ｂ）においてＡ、Ｂは記憶
ノード、８、９はＳｉＯ2 膜による層間絶縁膜である。FIG. 4 shows this static memory cell formed on a P-type silicon substrate by a conventional method. FIG. 4 (a) is a plan view thereof, and FIG. 4 (b) is FIG. 4 (a).
It is a plan view of one point B-B in. 4 and FIG. 5 are denoted by basically the same numbers, but FIG.
In (a), the dotted line is a diffusion layer region, the circles in the solid lines are polycrystalline silicon 12, 13 are contacts to digit lines, and 14 is polycrystalline silicon used as storage node A or B and load resistance. Contact to connect with 1
5 is a contact 7 for connecting the GND level diffusion layer 1 to the tungsten silicide 4 for supplying the GND level.
7a is a high resistance portion of polycrystalline silicon which is a load resistance. Here, a digit line made of aluminum wiring is omitted. On the other hand, in FIG. 4B, A and B are storage nodes, and 8 and 9 are interlayer insulating films made of a SiO 2 film.
【０００４】これまでソフトエラー対策としては図５に
示す記憶ノード容量Ｃ2 を大きくする方法が一般に用い
られており、図６に記憶ノード容量とソフトエラーレー
トについて示したが記憶ノード容量を大きくすることが
ソフトエラーに効果があることが知られており、従来例
でもドライバー用ＭＯＳＦＥＴのゲート電極の上部を覆
うようにＧＮＤ配線４を形成して記憶ノード容量をかせ
いでいる。Conventionally, as a countermeasure against soft errors, a method of increasing the storage node capacity C 2 shown in FIG. 5 has been generally used. FIG. 6 shows the storage node capacity and the soft error rate, but the storage node capacity is increased. It is known that this is effective for soft errors. In the conventional example, the GND wiring 4 is formed so as to cover the upper part of the gate electrode of the driver MOSFET, thereby saving the storage node capacitance.
【０００５】又、公知例として昭和５６−１００４６３
に示すように記憶ノード部の拡散層上に金属配線を覆う
ことによりソフトエラーの低減化を図っている場合もあ
る。As a known example, Japanese Patent Application Laid-Open No. 56-100463
In some cases, soft errors are reduced by covering a metal wiring on a diffusion layer of a storage node portion as shown in FIG.
【０００６】[0006]
【発明が解決しようとする課題】この従来のスタティッ
ク型メモリセルはメモリ容量の増加に伴なってドライバ
ーのＭＯＳＦＥＴのゲート寸法や拡散層面積が小さくな
ってきたために、必要な記憶ノード容量が確保できなく
なってきているという問題があり、これによりα線によ
るソフトエラー率はどんどん悪くなってくる一方であ
り、特に最近は低電圧動作の要求が増えており、ソフト
エラー率の増加は顕著に出てくると予測される。In the conventional static memory cell, the gate size and the diffusion layer area of the MOSFET of the driver have been reduced with the increase in the memory capacity, so that the necessary storage node capacity can be secured. The problem is that the soft error rate due to α-rays is getting worse and worse, especially in recent years, the demand for low voltage operation is increasing, and the soft error rate has been increasing remarkably. It is expected to come.
【０００７】本発明の目的は、メモリーの微細化に伴な
って低電圧動作が要求される半導体記憶回路装置におい
て、低電圧化に対して安定で、かつソフトエラーに強い
半導体記憶回路装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory circuit device which is required to operate at a low voltage with miniaturization of a memory, and which is stable against a reduction in voltage and resistant to soft errors. Is to do.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体記憶回路
装置はスタティック型記憶セルを有する半導体記憶回路
装置において、記憶セルを構成するＭＯＳＦＥＴの中で
ドライバー用ＭＯＳＦＥＴのゲートの一部がソース領域
又はドレイン領域に接続された導電層と一部重なるよう
な構造にすることにより、記憶ノードの容量を増やせる
ようにしたものである。According to the present invention, there is provided a semiconductor memory circuit device having a static memory cell, wherein a part of a gate of a driver MOSFET in a MOSFET constituting a memory cell has a source region or a part. With a structure in which the conductive layer partially overlaps with the conductive layer connected to the drain region, the capacity of the storage node can be increased.
【０００９】[0009]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の平面図およびＡ−Ａ
1 線の断面図である。従来例の図４と同一部分について
は同一番号で示してある。図１（ａ）において特に従来
例の図４（ａ）と違うのはドライバー用のＭＯＳＦＥＴ
Ｔ3 、Ｔ4 のゲート幅が大きくなっていることである。
これを可能にしているのは図１（ｂ）に示すようにＧＮ
ＤのＮ+ 拡散層上にコンタクトを設け、その上に直接多
結晶シリコンによる導電層５が接続され、その部分の上
にゲート酸化膜があり、さらにその上に多結晶シリコン
のゲートを設けたことにより、Ｔ3 又はＴ4 のゲート用
配線とＧＮＤ部の多結晶シリコン５との間がゲート酸化
膜をはさんで重なっており、このＴ3 のゲートは記憶ノ
ードＢに接続されているため、実質的に記憶ノード容量
が増える。又図１（ｂ）において多結晶シリコン５１に
ＧＮＤレベルを供給するタンダステンシリサイド４が接
続されており、このタンダステンシリサイド５とドライ
バー用ＭＯＳＦＥＴＴ3 のゲートとの重なり面積も増え
ることになり、結果として両者の和の容量が記憶ノード
に付くことになる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a first embodiment of the present invention and FIG.
FIG. 3 is a cross-sectional view taken along one line. The same parts as those in FIG. 4 of the conventional example are denoted by the same reference numerals. FIG. 1 (a) is different from FIG. 4 (a) of a conventional example in that a MOSFET for a driver is used.
This means that the gate widths of T 3 and T 4 are large.
This is made possible by the GN as shown in FIG.
A contact was provided on the N + diffusion layer of D, a conductive layer 5 of polysilicon was directly connected thereon, a gate oxide film was provided on that portion, and a polysilicon gate was provided thereon. by overlaps across the gate oxide film between the polycrystalline silicon 5 of the gate wiring and the GND portion of T 3 or T 4, since the gate of the T 3 is connected to the storage node B The storage node capacity is substantially increased. Matazu 1 (b) and the polycrystalline silicon 51 is connected one-base hit stent silicide 4 supplies GND level in, it will be also increased overlapping area of the gate of the one-base hit stainless silicide 5 and drivers for MOSFET T 3, results The capacity of the sum of the two is attached to the storage node.
【００１０】尚、この記憶容量は図５におけるＣ3 に相
当する。次に本発明の一実施例の図１に示す記憶回路装
置の製造方法について図２を用いて説明する。This storage capacity corresponds to C 3 in FIG. Next, a method for manufacturing the memory circuit device shown in FIG. 1 according to one embodiment of the present invention will be described with reference to FIG.
【００１１】図２（ａ）はＰ型基板の上に熱酸化膜Ｓｉ
Ｏ2 ４１を４０ｎｍ設けた後、所定の部分をコンタクト
４２で開口した状態を示したものである。図２（ｂ）は
多結晶シリコン４３を０．３μ成長させた後、多結晶シ
リコンを抵抗にするために熱によるリン拡散４４を行な
ったところを示したものである。図２（ｃ）は多結晶シ
リコン４３を所定の部分のみ残した後、熱酸化膜ＳｉＯ
2 ４１を除去し再度ゲート酸化膜ＳｉＯ2 を２５ｎｍ成
長させた後ドライバーのゲート４６を所定の寸法にパタ
ーニングし、その後記憶セルの記憶ノード領域にセルフ
ァライン的にＡｓをイオン注入したところを示したもの
である。尚、ＳｉＯ2 膜の成長及びこの後に行なわれる
熱処理の際多結晶シリコン４３からＰ型基板にリンが拡
散されるためにドライバー用ＭＯＳＦＥＴのソース領域
が形成されることはいうまでもない。図２（ｄ）は多結
晶シリコンによるゲート４６をパターニングした後に層
間絶縁膜（ＳｉＯ2 ）４８を成長させ、かつＧＮＤ配線
と多結晶シリコン４３を接続させるためのコンタクト４
９を設けたところまでを示したものである。最後に図２
（ｅ）はタングステンシリサイドによるＧＮＤ配線を成
長させパターニングした図である。この図２（ｅ）にお
いてＮ+ 拡散層５１と多結晶シリコン４３はＧＮＤ配線
であるタングステンシリサイドとコンタクト４９により
接続されることになる。FIG. 2A shows a thermal oxide film Si on a P-type substrate.
This shows a state where a predetermined portion is opened by a contact 42 after providing O 2 41 with a thickness of 40 nm. FIG. 2 (b) shows that after polycrystalline silicon 43 is grown by 0.3 μm, phosphorus diffusion 44 by heat is performed to make the polycrystalline silicon a resistance. FIG. 2C shows that after leaving only a predetermined portion of the polycrystalline silicon 43, the thermal oxide film SiO
Removing the gate oxide film SiO 2 again 2 41 by patterning the driver gate 46 to a predetermined size after being 25nm growth, self-aligned manner As the storage node region of the subsequent memory cells exhibited was ion-implanted Things. Needless to say, the source region of the driver MOSFET is formed because phosphorus is diffused from the polycrystalline silicon 43 into the P-type substrate during the growth of the SiO 2 film and the heat treatment performed thereafter. FIG. 2D shows a contact 4 for growing an interlayer insulating film (SiO 2 ) 48 after patterning the gate 46 of polycrystalline silicon and connecting the GND wiring to the polycrystalline silicon 43.
9 is provided. Finally Figure 2
(E) is a diagram in which a GND wiring made of tungsten silicide is grown and patterned. In FIG. 2E, the N + diffusion layer 51 and the polycrystalline silicon 43 are connected to tungsten silicide, which is a GND wiring, by a contact 49.
【００１２】図３は本発明の第２の実施例を示したもの
である。図において、第１の実施例ではドライバーＭＯ
ＳＦＥＴＴ3 又はＴ4 のゲートとＧＮＤ配線５との容
量、つまり図５におけるＣ2 を大きくするようにしたも
のであるが、同じ図５において容量Ｃ1 を大きくするこ
ともソフトエラーに強いことが各種論文等で報告されて
いる。そこで図３のようにドライバー用ＭＯＳＦＥＴの
ドレイン領域（記憶ノード部）に多結晶シリコン５３及
び５４を接続し、その上にゲート酸化膜５５を間にはさ
んでドライバー用ＭＯＳＦＥＴのゲート５６を一部重ね
ることによりＣ1の容量を増加させることができる。FIG. 3 shows a second embodiment of the present invention. In the figure, in the first embodiment, the driver MO
Capacitance between the gate and the GND line 5 of SFETT 3 or T 4, that is but is obtained so as to increase the C 2 in FIG. 5, is a strong even soft error by increasing the capacitance C 1 in the same Figure 5 It has been reported in various papers. Therefore, as shown in FIG. 3, polycrystalline silicons 53 and 54 are connected to the drain region (storage node portion) of the driver MOSFET, and a gate oxide film 55 is interposed therebetween to partially form the gate 56 of the driver MOSFET. it is possible to increase the capacity of C 1 by overlapping.
【００１３】なお、この構造も基本的には図２で示した
方法で形成することができる。以上は多結晶シリコンを
負荷抵抗に使っている場合について説明したがＴＦＴを
負荷素子として使ったときも同様に可能である。Note that this structure can also be basically formed by the method shown in FIG. The case where polycrystalline silicon is used for the load resistor has been described above, but the same applies when a TFT is used as a load element.
【００１４】[0014]
【発明の効果】以上説明したように本発明は記憶リード
の一部であるドライバー用ＭＯＳＦＥＴのゲートとその
領域であるＧＮＤ領域がゲート酸化膜をはさんで重ねる
ことにより記憶ノード容量を増加させることができソフ
トエラーを強くすることができる効果がある。又、第２
の実施例においては記憶ノードの一部であるドライバー
用ＭＯＳＦＥＴのゲートとそのドレイン領域である対側
の記憶ノード領域がゲート酸化膜をはさんで重なるこよ
により、記憶ノード間容量を増やすことができ、ソフト
エラーを強くすることができる効果がある。As described above, the present invention increases the storage node capacitance by overlapping the gate of the driver MOSFET, which is a part of the storage lead, and the GND region, which is the region, with the gate oxide film interposed therebetween. This has the effect of increasing the soft error. Also, the second
In this embodiment, the gate of the driver MOSFET, which is a part of the storage node, and the opposite storage node region, which is the drain region, overlap with the gate oxide film therebetween, so that the capacitance between the storage nodes can be increased. This has the effect of increasing the soft error.
【図１】本発明の一実施例の平面図及びＡ−Ａ1 線断面
図である。1 is a plan view and A-A 1 line cross-sectional view of an embodiment of the present invention.
【図２】本発明の一実施例を製造方法を説明するために
工程順に示した素子の断面図である。FIG. 2 is a cross-sectional view of an element according to an embodiment of the present invention, which is shown in the order of steps for explaining a manufacturing method.
【図３】本発明の他の実施例の断面図である。FIG. 3 is a sectional view of another embodiment of the present invention.
【図４】従来の半導体記憶回路装置の平面図及びＢ−Ｂ
1 線の断面図である。FIG. 4 is a plan view and BB of a conventional semiconductor memory circuit device.
FIG. 3 is a cross-sectional view taken along one line.
【図５】スタティック型メモリセルの回路図である。FIG. 5 is a circuit diagram of a static memory cell.
【図６】記憶ノードとソフトエラーの相関図である。FIG. 6 is a correlation diagram between storage nodes and soft errors.
Ｔ1 、Ｔ2 選択用ＭＯＳＦＥＴ Ｔ3 、 Ｔ4 ドライバー用ＭＯＳＦＥＴ Ｒ 抵抗 Ａ、Ｂ 記憶ノード １、５１ 拡散層 ２ ゲート（多結晶シリコン） ４、５０ ダングステンシリサイド（ＧＮＤ） ５、４３、５３、５４ 多結晶シリコン ６、４６、５６ ゲート（多結晶シリコン） ７、７ａ 負荷抵抗 ８、９、４８ 層間絶縁膜 １２、１３、１４、１５、４９ コンタクト ４２ 埋込み用コンタクト ４５、５５ ゲート酸化膜T 1 , T 2 selection MOSFET T 3 , T 4 MOSFET for driver R Resistance A, B Storage node 1,51 Diffusion layer 2 Gate (polycrystalline silicon) 4,50 Dangsten silicide (GND) 5,43,53, 54 Polycrystalline silicon 6, 46, 56 Gate (polycrystalline silicon) 7, 7a Load resistance 8, 9, 48 Interlayer insulating film 12, 13, 14, 15, 49 Contact 42 Buried contact 45, 55 Gate oxide film
Claims (2)
より構成されたスタティック型記憶セル又は負荷素子と
してＴＦＴにより構成されたスタティック型記憶セルを
有する半導体記憶回路装置において、前記ＭＯＳＦＥＴ
のうちドライバー用ＭＯＳＦＥＴのゲートの一部がソー
ス領域又はドレイン領域に接続された導電層と一部重な
っていることを特徴とする半導体記憶回路装置。1. A semiconductor memory circuit device comprising a static memory cell constituted by four MOSFETs and two load resistors or a static memory cell constituted by a TFT as a load element.
Wherein a part of the gate of the driver MOSFET partially overlaps a conductive layer connected to the source region or the drain region.
されている導電層として多結晶シリコン又は金属シリサ
イドを用いたことを特徴とする請求項１記載の半導体記
憶回路装置。2. The semiconductor memory circuit device according to claim 1, wherein polycrystalline silicon or metal silicide is used as a conductive layer connected to said source region or drain region.
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