JP2973495B2 - Method for manufacturing semiconductor memory - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、DRAMと称されており、トランジスタと容量
素子とでメモリセルが構成されている半導体メモリの製
造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor memory, which is called a DRAM and has a memory cell composed of a transistor and a capacitor.
本願の第1発明は、上記の様な半導体メモリの製造方
法において、第1及び第2のマスクの重畳部分のパター
ンにトランジスタのゲート電極をパターニングすること
によって、集積度の高い半導体メモリを製造することが
できる様にしたものである。According to a first aspect of the present invention, in the method of manufacturing a semiconductor memory as described above, a highly integrated semiconductor memory is manufactured by patterning a gate electrode of a transistor in a pattern of an overlapping portion of the first and second masks. It is something that can be done.
本願の第2発明は、上記の様な半導体メモリの製造方
法において、スペーサ膜及び絶縁膜に開孔したコンタク
ト孔を介してトランジスタの不純物拡散層に接続する容
量素子の記憶ノードをスペーサ膜上に形成し、スペーサ
膜を除去した後に、誘電体膜及び容量素子のプレート電
極を形成することによって、集積度の高い半導体メモリ
を製造することができる様にしたものである。According to a second aspect of the present invention, in the method of manufacturing a semiconductor memory as described above, the storage node of the capacitor connected to the impurity diffusion layer of the transistor through the contact hole formed in the spacer film and the insulating film is formed on the spacer film. After forming and removing the spacer film, the dielectric film and the plate electrode of the capacitor are formed, so that a highly integrated semiconductor memory can be manufactured.
第7図は、本発明の一従来例によって製造した積層容
量型DRAMにおけるメモリセルを示している。このメモリ
セルでは、LOCOS膜11に囲まれた素子形成領域12上をト
ランジスタ13のゲート電極14が横断している。FIG. 7 shows a memory cell in a stacked capacitance type DRAM manufactured according to a conventional example of the present invention. In this memory cell, the gate electrode 14 of the transistor 13 crosses the element forming region 12 surrounded by the LOCOS film 11.
ゲート電極14の一方及び他方の不純物拡散層15、16に
対して、夫々ビット線用及び記憶ノード用のコンタクト
孔17、18が設けられている。なお、ゲート電極21、22
は、ゲート電極14の延在方向に隣接しているメモリセル
用である。Bit holes and storage node contact holes 17 and 18 are provided for one and the other impurity diffusion layers 15 and 16 of the gate electrode 14, respectively. The gate electrodes 21 and 22
Is for a memory cell adjacent in the direction in which the gate electrode 14 extends.
ところで、ビット線(図示せず)の延在方向つまりゲ
ート電極14の延在方向とは直角な方向がメモリセルの長
辺方向になっており、この長辺の長さは第7図中の寸法
a1Ea8の和である。By the way, the direction in which the bit line (not shown) extends, that is, the direction perpendicular to the direction in which the gate electrode 14 extends, is the long side direction of the memory cell. Size
It is the sum of a 1 Ea 8 .
ここで、a1はコンタクト孔17の径の1/2、a2はコンタ
クト孔17とゲート電極14との離間距離、a3はゲート電極
14のゲート長、a4はゲート電極14とコンタクト孔18との
離間距離、a5はコンタクト孔18の径、a6はコンタクト孔
18とゲート電極21との離間距離、a7はゲート電極21の配
線幅、a8はゲート電極21、22の配線間隔の1/2である。Here, a 1 is 1/2 of the diameter of the contact hole 17, a 2 is the distance between the contact hole 17 and the gate electrode 14, and a 3 is the gate electrode
Gate length of 14, a 4 is the distance between the gate electrode 14 and the contact hole 18, the diameter of a 5 the contact hole 18, a 6 denotes a contact hole
The distance between 18 and the gate electrode 21, a 7 is the wiring width of the gate electrode 21, and a 8 is 1/2 of the wiring distance between the gate electrodes 21 and 22.
従って、メモリセルの長辺を短くしてメモリセル面積
を縮小するためには、寸法aiの各々を小さくしていくし
か方法がない。Therefore, the only way to reduce the memory cell area by shortening the long side of the memory cell is to reduce each of the dimensions a i .
しかし、リソグラフィ上の限界から、寸法aiをある値
よりも小さくすることはできない。このため、上述の一
従来例では、集積度の高い半導体メモリを製造すること
が困難であった。However, the dimensions a i cannot be made smaller than a certain value due to lithographic limitations. For this reason, in the above-described conventional example, it was difficult to manufacture a semiconductor memory with a high degree of integration.
本願の第1発明による半導体メモリの製造方法は、メ
モリセル上では各々の前記メモリセル上を通過する様に
分岐すると共に前記メモリセル同士の境界領域では一体
になっている第1のマスク23を準備する工程と、前記境
界領域における前記第1のマスク23の幅よりも細い幅で
この第1のマスク23と重畳する開口24aを前記境界領域
で有する第2のマスク24を準備する工程と、前記第1及
び第2のマスク23、24の重畳部分のパターンにトランジ
スタ13のゲート電極14、21、22をパターニングする工程
とを夫々具備している。In the method of manufacturing a semiconductor memory according to the first invention of the present application, a first mask 23 which branches on a memory cell so as to pass over each of the memory cells and is integrated at a boundary region between the memory cells is provided. A step of preparing; and a step of preparing a second mask 24 having an opening 24a in the boundary region having a width smaller than the width of the first mask 23 in the boundary region and overlapping the first mask 23, Patterning the gate electrodes 14, 21, 22 of the transistor 13 in the pattern of the overlapping portion of the first and second masks 23, 24, respectively.
本願の第2発明による半導体メモリの製造方法は、ト
ランジスタ13の不純物拡散層16上に絶縁膜31〜33とスペ
ーサ膜35とを積層させる工程と、前記不純物拡散層16に
達するコンタクト孔36を前記スペーサ膜35及び前記絶縁
膜31〜33に開孔する工程と、前記コンタクト孔36を介し
て前記不純物拡散層16に接続すると共に容量素子43の記
憶ノードのパターンを有する第1の導電膜37を前記スペ
ーサ膜35上に形成する工程と、前記第1の導電膜37を形
成した後に前記スペーサ膜35を除去する工程と、前記ス
ペーサ膜35を除去した後に前記第1の導電膜37の表面に
誘電体膜41を形成する工程と、前記誘電体膜41を介して
前記第1の導電膜37に対向すると共に前記容量素子43の
プレート電極のパターンを有する第2の導電膜42を形成
する工程とを夫々具備している。The method of manufacturing a semiconductor memory according to the second invention of the present application includes the steps of: laminating insulating films 31 to 33 and a spacer film 35 on the impurity diffusion layer 16 of the transistor 13; Forming a hole in the spacer film 35 and the insulating films 31 to 33; and forming a first conductive film 37 connected to the impurity diffusion layer 16 through the contact hole 36 and having a storage node pattern of the capacitor 43. Forming the first conductive film 37 on the spacer film 35, removing the spacer film 35 after forming the first conductive film 37, and removing the spacer film 35 on the surface of the first conductive film 37. A step of forming a dielectric film 41 and a step of forming a second conductive film 42 facing the first conductive film 37 via the dielectric film 41 and having a pattern of a plate electrode of the capacitive element 43 Respectively.
本願の第1発明による半導体メモリの製造方法では、
メモリセル上では、第1のマスク23が各々のメモリセル
上を通過する様に分岐しており、メモリセル同士の境界
領域では、一体になっている第1のマスク23の幅よりも
細い幅の第2のマスク24の開口24aが第1のマスク23と
重畳する。従って、隣接するゲート電極22、21とは互い
に分離されているが各々の1本は連続して延びているゲ
ート電極21、22をパターニングすることができる。In the method for manufacturing a semiconductor memory according to the first invention of the present application,
On the memory cells, the first mask 23 branches so as to pass over each memory cell, and in the boundary region between the memory cells, the width is smaller than the width of the integrated first mask 23. The opening 24a of the second mask 24 overlaps with the first mask 23. Therefore, it is possible to pattern the gate electrodes 21 and 22 that are separated from the adjacent gate electrodes 22 and 21 but extend one at a time.
そして、メモリセル同士の境界領域では、第1のマス
ク23の幅から第2のマスク24の開口24aの幅を減じた残
りの1/2が1本のゲート電極21、22の幅になり、ゲート
電極14、21、22を単一のマスクではパターニングしてい
ない。従って、境界領域におけるゲート電極21、22の配
線幅a7を、リソグラフィの限界に制限されることなく細
くすることができる。In the boundary region between the memory cells, the remaining half obtained by subtracting the width of the opening 24a of the second mask 24 from the width of the first mask 23 becomes the width of one gate electrode 21, 22. The gate electrodes 14, 21, 22 are not patterned with a single mask. Accordingly, the wiring width a 7 of the gate electrodes 21 and 22 in the boundary region can be thin without being limited to the limit of lithography.
本願の第2発明による半導体メモリの製造方法では、
容量素子43の記憶ノードとしての第1の導電膜37をスペ
ーサ膜35上に形成し、スペーサ膜35を除去した後に、誘
電体膜41及び容量素子43のプレート電極としての第2の
導電膜42を形成する。従って、スペーサ膜35の除去で形
成された中空部分も容量素子43の一部になって、メモリ
セル面積の割に容量の大きい容量素子43を形成すること
ができる。In the method for manufacturing a semiconductor memory according to the second invention of the present application,
After forming a first conductive film 37 as a storage node of the capacitor 43 on the spacer film 35 and removing the spacer film 35, a second conductive film 42 as a plate electrode of the dielectric film 41 and the capacitor 43 is formed. To form Therefore, the hollow portion formed by removing the spacer film 35 also becomes a part of the capacitor 43, so that the capacitor 43 having a large capacity for the memory cell area can be formed.
以下、積層容量型DRAMの製造に適用した本発明の第1
〜第4実施例を、第1図〜第6図を参照しながら説明す
る。Hereinafter, the first aspect of the present invention applied to the manufacture of a stacked capacitance type DRAM will be described.
The fourth to fourth embodiments will be described with reference to FIG. 1 to FIG.
第1図が、第1実施例を示している。この第1実施例
でも、第1A図に示す様に、Si基板の表面にLOCOS膜11を
形成してこのLOCOS膜11に囲まれた領域を素子形成領域1
2とし、ゲート電極の配線材料である多結晶Si膜かポリ
サイド膜とレジスト膜とを順次に積層させるまでは、従
来公知の方法によって行う。FIG. 1 shows a first embodiment. Also in the first embodiment, as shown in FIG. 1A, a LOCOS film 11 is formed on the surface of a Si substrate, and a region surrounded by the LOCOS film 11 is an element forming region 1.
2, and until a polycrystalline Si film or a polycide film, which is a wiring material for the gate electrode, and a resist film are sequentially laminated, a conventionally known method is used.
この第1実施例では、その後、マスク23を用いて、レ
ジスト膜に対する1回目の露光を行う。In the first embodiment, the first exposure of the resist film is performed using the mask 23 thereafter.
マスク23は、メモリセル上では各メモリセル上を通過
するように分岐しているが、LOCOS膜12上つまりメモリ
セル同士の境界領域では一体になっている。The mask 23 is branched so as to pass over each memory cell on the memory cell, but is integrated on the LOCOS film 12, that is, in a boundary region between the memory cells.
即ち、マスク23は、第7図に示したゲート電極14には
対応しているが、ゲート電極21、22についてはこれらが
一体になったパターンになっている。That is, the mask 23 corresponds to the gate electrode 14 shown in FIG. 7, but the gate electrodes 21 and 22 have a pattern in which they are integrated.
その後、マスク24を用いて、レジスト膜に対する2回
目の露光を行う。After that, a second exposure of the resist film is performed using the mask 24.
マスク24は、パターニングすべきゲート電極の延在方
向においてメモリセル同士の境界領域同士を結び且つ境
界領域ではマスク23と重畳する様に延びている開口24a
を有している。開口24aの幅は、メモリセル同士の境界
領域におけるマスク23の幅よりも細い。The mask 24 has an opening 24a that connects the boundary regions between the memory cells in the extending direction of the gate electrode to be patterned and extends so as to overlap the mask 23 in the boundary region.
have. The width of the opening 24a is smaller than the width of the mask 23 in the boundary region between the memory cells.
その後、レジスト膜を現像して、1回目及び2回目の
何れの露光でも露光されなかった部分、つまりマスク2
3、24の重畳部分を残す。従って、現像されたレジスト
膜は、メモリセル同士の境界領域で分離されている。After that, the resist film is developed, and a portion that is not exposed by any of the first and second exposures, that is, the mask 2
3. Leave the overlapping part of 24. Therefore, the developed resist film is separated at the boundary region between the memory cells.
次に、この様にしてパターニングしたレジスト膜をマ
スクにしてゲート電極の配線材料をエッチングすること
によって、第1B図に示す様なゲート電極14、21、22等を
パターニングする。Next, using the resist film patterned in this manner as a mask, the wiring material of the gate electrode is etched to pattern the gate electrodes 14, 21, 22 and the like as shown in FIG. 1B.
以上の様な第1実施例では、第1B図中の寸法a7の部分
を1回のリソグラフィでは形成していないので、この寸
法a7をリソグラフィの限界以下に細くすることができ
る。In the first embodiment, such as described above, in the first 1B 1 single lithography part of the dimension a 7 in Figure because not formed, it is possible to narrow the dimension a 7 below limit of lithography.
例えば、g線を用いた縮小投影露光装置による解像限
界はラインアンドスペース=0.45/045μmであり、第7
図中の寸法a7もこの値より細くすることはできない。For example, the resolution limit by the reduced projection exposure apparatus using g-line is line and space = 0.45 / 045 μm,
Dimensions a 7 in FIG even can not be thinner than this value.
しかし、ゲート電極の配線幅が最低で0.1μmあれば
よいとすると、マスク23、24の合わせずれ余裕として0.
2μmを考慮しても、第1B図中の寸法a7は0.3μmまで細
くすることができる。However, if it is sufficient that the wiring width of the gate electrode is 0.1 μm at the minimum, the misalignment margin of the masks 23 and 24 is set to 0.
Even considering the 2 [mu] m, the dimensions a 7 in Figure 1B can be thinned to 0.3 [mu] m.
従って、この第1実施例では、メモリセルの長辺を第
7図の場合に比べて0.15μmだけ短くすることができ
る。一方、メモリセルの長辺の長さは現在のところ3〜
3・5μm程度であるので、結局、長辺は5%程度短く
なる。Therefore, in the first embodiment, the long side of the memory cell can be shortened by 0.15 μm as compared with the case of FIG. On the other hand, the length of the long side of the memory cell is currently 3 to
Since it is about 3.5 μm, the long side is reduced by about 5%.
ところで、この第1実施例では単一のレジスト膜に対
して二重露光を行っているが、各々の露光に対して、レ
ジスト膜の現像とゲート電極の配線材料のパターニング
とを行う様にしてもよい。In the first embodiment, double exposure is performed on a single resist film. For each exposure, development of the resist film and patterning of the wiring material of the gate electrode are performed. Is also good.
この様な方法では、工程が多くなるが、2回目の露光
時のマスク24は、1回目のパターニングが終了している
配線材料に対して位置合わせすることができる。このた
め、合わせずれ余裕は0.15μmでよく、メモリセルの長
辺を更に0.05μmだけ短くすることができる。In such a method, the number of steps is increased, but the mask 24 at the time of the second exposure can be aligned with the wiring material after the first patterning. Therefore, the margin for misalignment may be 0.15 μm, and the long side of the memory cell can be further reduced by 0.05 μm.
第2図及び第3図は、この様な方法による第2実施例
を示している。この第2実施例でも、第2A図及び第3A図
に示す様に、Si基板25にLOCOS膜11と素子形成領域12と
を形成し、ゲート電極の配線材料26とレジスト膜27とを
Si基板25上に順次に積層させ、第1実施例のマスク23と
略同じパターンのマスクを用いてレジスト膜27を露光さ
せる。FIG. 2 and FIG. 3 show a second embodiment according to such a method. Also in the second embodiment, as shown in FIGS. 2A and 3A, a LOCOS film 11 and an element formation region 12 are formed on a Si substrate 25, and a wiring material 26 for a gate electrode and a resist film 27 are formed.
The resist film 27 is sequentially laminated on the Si substrate 25, and the resist film 27 is exposed using a mask having substantially the same pattern as the mask 23 of the first embodiment.
しかし、この第2実施例では、この後直ちにレジスト
膜27を現像し、更にこのレジスト膜27をマスクにして配
線材料26をエッチングする。However, in the second embodiment, the resist film 27 is developed immediately thereafter, and the wiring material 26 is etched using the resist film 27 as a mask.
このエッチングによって、ゲート電極のうちで素子形
成領域12上の部分つまり第7図に示したゲート電極14は
パターニングされるが、ゲート電極のうちでLOCOS膜11
上の部分つまり第7図に示したゲート電極21、22同士は
一体になっている。By this etching, a portion of the gate electrode on the element forming region 12, that is, the gate electrode 14 shown in FIG. 7 is patterned.
The upper part, that is, the gate electrodes 21 and 22 shown in FIG. 7 are integrated.
次に、第2B図及び第3B図に示す様に、レジスト膜27を
除去して別のレジスト膜28を塗布し、第1実施例のマス
ク24と類似のパターンのマスクを用いてレジスト膜28を
露光させる。Next, as shown in FIGS. 2B and 3B, the resist film 27 is removed, another resist film 28 is applied, and the resist film 28 is patterned using a mask having a pattern similar to the mask 24 of the first embodiment. Is exposed.
但し、第2実施例でこの時に用いるマスクは、メモリ
セル同士の境界領域におけるLOCOS膜11上にしか開口を
有していない。従って、その後にレジスト膜28を現像し
ても、このレジスト膜28にもLOCOS膜11上にしかた開口2
8aが形成されない。However, the mask used at this time in the second embodiment has an opening only on the LOCOS film 11 in the boundary region between the memory cells. Therefore, even if the resist film 28 is subsequently developed, the resist film 28 also has an opening 2 on the LOCOS film 11.
8a is not formed.
次に、レジスト膜28をマスクにして配線材料26をエッ
チングすることによって、第2C図及び第3C図に示す様に
ゲート電極21、22同士を分離する。Next, by etching the wiring material 26 using the resist film 28 as a mask, the gate electrodes 21 and 22 are separated from each other as shown in FIGS. 2C and 3C.
以上の様な第2実施例でも、上述の第1実施例と同様
に、第2C図及び第3C図中の寸法a7をリソグラフィの限界
以下に細くすることができる。なお、この第2実施例で
は、開口28aが厚いLOCOS膜11上にしか形成されないの
で、レジスト膜28をマスクにしたエッチング時に素子形
成領域12上の薄いゲート酸化膜が侵されることがない。In the second embodiment, such as described above, as in the first embodiment described above, it is possible to thin the first 2C view and dimensions a 7 in Figure 3C below limit of lithography. In the second embodiment, since the opening 28a is formed only on the thick LOCOS film 11, the thin gate oxide film on the element forming region 12 is not affected by the etching using the resist film 28 as a mask.
第4図及び第5図は、第3実施例を示している。この
第3実施例でも、第4A図に示す様に、ゲート電極14、22
のパターニング及び不純物拡散層15、16の形成までは、
従来公知の方法によって行う。FIG. 4 and FIG. 5 show a third embodiment. Also in the third embodiment, as shown in FIG. 4A, the gate electrodes 14, 22
Patterning and the formation of the impurity diffusion layers 15 and 16
This is performed by a conventionally known method.
その後、1000Å程度の厚さのPSG膜31と、200〜300Å
程度の厚さのSiN膜32と、2000Å以上の厚さのSiO2膜33
とから成る層間絶縁膜を形成する。After that, a PSG film 31 with a thickness of about 1000 mm and 200-300 mm
SiN film 32 with a thickness of about 20 mm and SiO 2 film 33 with a thickness of 2000 mm or more.
Is formed.
そして、数千Å程度の厚さの多結晶Si膜34を堆積さ
せ、この多結晶Si膜34のうちで不純物拡散層16上の部分
に開口34aを形成する。Then, a polycrystalline Si film having a thickness of about several thousand degrees is deposited, and an opening a is formed in a portion of the polycrystalline Si film on the impurity diffusion layer 16.
更に、開口34a内にSiO2膜35から成る側壁を形成する
と共に不純物拡散層16に達するコンタクト孔36を開孔
し、このコンタクト孔36を介して多結晶Si膜37を不純物
拡散層16に接続させる。Further, a side wall made of a SiO 2 film 35 is formed in the opening 34a, and a contact hole 36 reaching the impurity diffusion layer 16 is opened, and a polycrystalline Si film 37 is connected to the impurity diffusion layer 16 through the contact hole 36. Let it.
次に、第4B図及び第5図に示す様に、レジスト膜38を
記憶ノードのパターンにパターニングし、このレジスト
膜38をマスクにして、SiO2膜35が露出するまで多結晶Si
膜37に対するRIEを行う。Next, as shown in FIGS. 4B and 5, the resist film 38 is patterned into a pattern of a storage node, and the resist film 38 is used as a mask to form polycrystalline Si until the SiO 2 film 35 is exposed.
RIE is performed on the film 37.
その後、レジスト膜38を残存させたまま、SiO2膜35を
弗酸でエッチオフして、SiO2膜35が存在していたドーナ
ツ状の部分を中空状態にする。After that, with the resist film 38 remaining, the SiO 2 film 35 is etched off with hydrofluoric acid, and the donut-shaped portion where the SiO 2 film 35 was present is made hollow.
次に、第4C図に示す様に、レジスト膜38をマスクにし
て多結晶Si膜37、34をエッチングし、これらの多結晶Si
34、37の内面つまり上述の中級部分と外面とに誘電体膜
41を形成する。Next, as shown in FIG. 4C, the polycrystalline Si films 37 and 34 are etched using the resist film 38 as a mask, and these polycrystalline Si films 37 and 34 are etched.
Dielectric film on the inner surface of 34 and 37, that is, the above-mentioned intermediate part and outer surface
Form 41.
そして、多結晶Si膜42をプレート電極のパターンにパ
ターニングすると共にこの多結晶Si膜42でドーナツ状の
中空部分を埋めることによって、メモリセルを構成する
容量素子43を形成する。Then, by patterning the polycrystalline Si film 42 into a plate electrode pattern and filling the donut-shaped hollow portion with the polycrystalline Si film 42, the capacitive element 43 constituting the memory cell is formed.
以上の様な第3実施例では、SiO2膜35をエッチオフし
て形成したドーナツ状の中空部分も容量素子43の一部に
なっているので、メモリセル面積の割には容量素子43の
容量が大きく、高集積化が容易である。In the third embodiment as described above, the donut-shaped hollow portion formed by etching off the SiO 2 film 35 is also a part of the capacitance element 43. Therefore, the capacitance element 43 has a smaller area than the memory cell area. Large capacity and easy integration.
ところで、積層容量型DRAMの高集積化のために記憶ノ
ードを立体化すると、段差が厳しくなる。By the way, when a storage node is made three-dimensional for high integration of a stacked capacitance type DRAM, a step becomes severe.
そこで、第8図に示す様に、ビット線を接続するため
の不純物拡散層15上にも記憶ノードと同じ多結晶Si膜37
をパターニングし、多結晶Si膜37上等に誘電体膜である
SiN膜44を堆積させ、更に多結晶Si膜37間の溝をプレー
ト電極である多結晶Si膜42で埋めることによって、後工
程での加工を容易にしている。Therefore, as shown in FIG. 8, the same polycrystalline Si film 37 as the storage node is also provided on impurity diffusion layer 15 for connecting the bit line.
Is a dielectric film on the polycrystalline Si film 37 or the like.
By depositing the SiN film 44 and filling the grooves between the polycrystalline Si films 37 with the polycrystalline Si film 42 as a plate electrode, the processing in the subsequent process is facilitated.
しかし、この構造では、多結晶Si膜37の段差が大きい
にも拘らず、不純物拡散層15上の多結晶Si膜37と多結晶
Si膜42との間には薄いSiN膜44しか存在していないの
で、ビット線とプレート電極との間の容量が極めて大き
い。However, in this structure, the polycrystalline Si film 37 on the impurity diffusion layer 15 and the polycrystalline
Since only a thin SiN film 44 exists between itself and the Si film 42, the capacitance between the bit line and the plate electrode is extremely large.
しかも、SiN膜44が薄いので、多結晶Si膜42のエッチ
ング時に、不純物拡散層15上の多結晶Si膜37もエッチン
グされてしまう。Moreover, since the SiN film 44 is thin, the polycrystalline Si film 37 on the impurity diffusion layer 15 is also etched when the polycrystalline Si film 42 is etched.
第6図は、この様な課題を解決するための第4実施例
を示している。この第4実施例でも、第6A図に示す様に
多結晶Si膜37をパターニングし、更に誘電体膜であるSi
N膜44を堆積させるまでは、第8図に示した従来例の場
合等と実質的に同様の工程によって行う。FIG. 6 shows a fourth embodiment for solving such a problem. Also in this fourth embodiment, the polycrystalline Si film 37 is patterned as shown in FIG.
Until the N film 44 is deposited, the steps are substantially the same as those in the conventional example shown in FIG.
次に、第6B図に示す様に、不純物拡散層15上に開口45
aを有する様にレジスト膜45をパターニングし、このレ
ジスト膜45をマスクにしたSF6等による等方性エッチン
グによって、容量素子43以外の領域のSiN膜44を除去す
る。Next, as shown in FIG. 6B, an opening 45 is formed on the impurity diffusion layer 15.
The resist film 45 is patterned to have a, and the SiN film 44 in a region other than the capacitive element 43 is removed by isotropic etching using SF 6 or the like using the resist film 45 as a mask.
次に、レジスト膜45を除去してから、パイロジェニッ
ク酸化を行う。すると、SiN膜44の表面が酸化されてこ
のSiN膜44の耐圧が向上すると共に、第6C図に示す様に
不純物拡散層15上の多結晶Si膜37の表面に厚さ1000Å以
上の厚いSiO2膜46が成長する。Next, after removing the resist film 45, pyrogenic oxidation is performed. Then, the surface of the SiN film 44 is oxidized, the withstand voltage of the SiN film 44 is improved, and as shown in FIG. 6C, the surface of the polycrystalline Si film 37 on the impurity diffusion layer 15 has a thick SiO 2 The two films 46 grow.
その後は、第8図に示した従来例の場合等と同様に、
プレート電極用の多結晶Si膜42で多結晶Si膜37間の溝を
埋めて平坦化を行う。Thereafter, as in the case of the conventional example shown in FIG.
The grooves between the polycrystalline Si films 37 are filled with the polycrystalline Si film 42 for the plate electrode, and planarization is performed.
以上の様な第4実施例では、不純物拡散層15上の多結
晶Si膜37の表面に厚いSiO2膜46が形成されるので、ビッ
ト線とプレート電極との間の容量を低減し、しかも不純
物拡散層15上の多結晶Si膜37がエッチングされるのを防
止しつつ、多結晶Si膜42による平坦化を達成することが
できる。In the fourth embodiment as described above, since the thick SiO 2 film 46 is formed on the surface of the polycrystalline Si film 37 on the impurity diffusion layer 15, the capacitance between the bit line and the plate electrode is reduced, and The planarization by the polycrystalline Si film 42 can be achieved while preventing the polycrystalline Si film 37 on the impurity diffusion layer 15 from being etched.
本願の第1発明による半導体メモリの製造方法では、
メモリセル同士の境界領域におけるゲート電極の配線幅
をリソグラフィの限界に制限されることなく細くするこ
とができるので、メモリセル面積を縮小して、集積度の
高い半導体メモリを製造することができる。In the method for manufacturing a semiconductor memory according to the first invention of the present application,
Since the wiring width of the gate electrode in the boundary region between the memory cells can be reduced without being limited by the limit of lithography, the memory cell area can be reduced and a highly integrated semiconductor memory can be manufactured.
本願の第2発明による半導体メモリの製造方法では、
メモリセル面積の割に容量の大きい容量素子を形成する
ことができるので、メモリセル面積を縮小して、集積度
の高い半導体メモリを製造することができる。In the method for manufacturing a semiconductor memory according to the second invention of the present application,
Since a capacitor with a large capacity can be formed for the memory cell area, the memory cell area can be reduced and a highly integrated semiconductor memory can be manufactured.
第1図及び第2図は本発明の夫々第1及び第2実施例を
順次に示す平面図、第3図は第2図のIII−III線に沿う
側断面図、第4図は第3実施例を順次に示す側断面図、
第5図は第4B図のV−V線に沿う側断面図、第図6は第
4実施例を順次に示す側断面図である。 第7図は本発明の一従来例によって製造した半導体メモ
リの平面図、第8図は他の従来例によって製造した半導
体メモリの側断面図である。 なお図面に用いた符号において、 13……トランジスタ 14,21,22……ゲート電極 23,24……マスク 24a……開口 43……容量素子 である。1 and 2 are plan views sequentially showing a first and a second embodiment of the present invention, respectively. FIG. 3 is a side sectional view taken along the line III-III of FIG. 2, and FIG. Side sectional view sequentially showing the embodiment,
FIG. 5 is a side sectional view taken along line VV in FIG. 4B, and FIG. 6 is a side sectional view sequentially showing the fourth embodiment. FIG. 7 is a plan view of a semiconductor memory manufactured by one conventional example of the present invention, and FIG. 8 is a side sectional view of a semiconductor memory manufactured by another conventional example. In the reference numerals used in the drawings, 13 ... transistors 14,21,22 ... gate electrodes 23,24 ... mask 24a ... openings 43 ... capacitance elements.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (2)
構成されている半導体メモリの製造方法において、 前記メモリセル上では各々の前記メモリセル上を通過す
る様に分岐すると共に前記メモリセル同士の境界領域で
は一体になっている第1のマスクを準備する工程と、 前記境界領域における前記第1のマスクの幅よりも細い
幅でこの第1のマスクと重畳する開口を前記境界領域で
有する第2のマスクを準備する工程と、 前記第1及び第2のマスクの重畳部分のパターンに前記
トランジスタのゲート電極をパターニングする工程と を夫々具備する半導体メモリの製造方法。1. A method of manufacturing a semiconductor memory in which a memory cell is composed of a transistor and a capacitor, wherein the memory cell is branched so as to pass over each of the memory cells and a boundary between the memory cells. Preparing a first mask integrated in the region; and a second region having an opening overlapping the first mask with a width smaller than the width of the first mask in the boundary region. And a step of patterning the gate electrode of the transistor in a pattern of an overlapping portion of the first and second masks.
構成されている半導体メモリの製造方法において、 前記トランジスタの不純物拡散層上に絶縁膜とスペーサ
膜とを積層させる工程と、 前記不純物拡散層に達するコンタクト孔を前記スペーサ
膜及び前記絶縁膜に開孔する工程と、 前記コンタクト孔を介して前記不純物拡散層に接続する
と共に前記容量素子の記憶ノードのパターンを有する第
1の導電膜を前記スペーサ膜上に形成する工程と、 前記第1の導電膜を形成した後に前記スペーサ膜を除去
する工程と、 前記スペーサ膜を除去した後に前記第1の導電膜の表面
に誘電体膜を形成する工程と、 前記誘電体膜を介して前記第1の導電膜に対向すると共
に前記容量素子のプレート電極のパターンを有する第2
の導電膜を形成する工程と を夫々具備する半導体メモリの製造方法。2. A method of manufacturing a semiconductor memory in which a memory cell is composed of a transistor and a capacitor, wherein: a step of stacking an insulating film and a spacer film on an impurity diffusion layer of the transistor; Forming a contact hole that reaches the spacer film and the insulating film; connecting the first conductive film having a pattern of a storage node of the capacitor element to the impurity diffusion layer through the contact hole; Forming on the film, removing the spacer film after forming the first conductive film, and forming a dielectric film on the surface of the first conductive film after removing the spacer film A second electrode facing the first conductive film via the dielectric film and having a pattern of a plate electrode of the capacitive element;
And a step of forming a conductive film.
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JP2226853A JP2973495B2 (en) | 1990-08-29 | 1990-08-29 | Method for manufacturing semiconductor memory |
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JPH04107965A JPH04107965A (en) | 1992-04-09 |
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JP2006245625A (en) * | 1997-06-20 | 2006-09-14 | Hitachi Ltd | Semiconductor integrated circuit device and manufacturing method therefor |
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- 1990-08-29 JP JP2226853A patent/JP2973495B2/en not_active Expired - Fee Related
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