JP2968256B2 - プログラム可能論理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、マスクプログラム可能、可溶
性、紫外線消去可能再プログラム可能、または電気的に
消去可能再プログラム可能である、プログラム可能論理
装置として周知の種類の集積回路に関し、かつ特に、速
度および関数（function）の柔軟性を最適化するための
プログラム可能論理装置のためのアーキテクチャに関す
る。

【０００２】

【背景技術】プログラム可能論理装置（ＰＬＤ）は、電
子システムのための論理を提供するためにますます用い
られている集積回路である。たとえば、これらの装置
は、マイクロコンピュータシステムの主要な部分の相互
作用を電気的に接続および制御するための「接着剤（gl
ue）」として用いられるかもしれない。典型的には、Ｐ
ＬＤは、１組の入力ピン、２アレイの論理ゲート、すな
わち、ＯＲアレイが続くＡＮＤアレイ、および１組の出
力ピンを含む。ＡＮＤ／ＯＲアレイのみによって提供さ
れる組合せ論理の代わりに、登録された出力および順次
の論理能力を提供するために、しばしばフィードバック
ラインとともにＯＲアレイに続くフリップフロップもま
た含まれる。

【０００３】現在、いくつかの基本形のＰＬＤアーキテ
クチャが利用可能である。プログラム可能論理素子（Ｐ
ＬＥ）において、ＡＮＤアレイは固定されかつＯＲアレ
イはプログラム可能である。ルックアップテーブルおよ
びキャラクタジェネレータのような、大部分のまたはす
べての起こり得る入力の組合せを必要とする応用におい
て、ＰＬＥが役に立つ。しかしながら、各々の付加的な
入力のためにアレイの大きさが倍加されなければならな
いので、ＰＬＥはコストおよび性能の制限によって少数
の入力に制限される。プログラム可能論理アレイ（ＰＬ
Ａ）は、プログラム可能ＡＮＤアレイおよびプログラム
可能ＯＲアレイの両方を有する。プログラム可能アレイ
論理（ＰＡＬ）装置は、プログラム可能ＡＮＤアレイ
と、それに反して固定されたＯＲアレイとを有する。Ｐ
ＬＡおよびＰＡＬアーキテクチャの両方が利点を備え
る。両方のアレイがプログラム可能であるために、ＰＬ
Ａは高度の関数の柔軟性を提供する。しかしながら、プ
ログラム可能ＯＲアレイは専用のＯＲゲートよりも遅い
ので、ＰＡＬはより速い。ＰＬＡの柔軟性は、複雑なス
テートマシンおよび順次の応用のために有益であり、一
方高度な柔軟性を必要としない大部分の他の応用にはＰ
ＬＡの速度が好都合である。

【０００４】ＰＬＤアーキテクチャにおいて関数の柔軟
性と速度との両方を組合せるためにいくつかの試みがな
されてきた。モノリシックメモリのシリーズＭＥＧＡＰ
ＡＬＳにおいては、ＡＮＤアレイの大きさが増加され、
かつ固定された数のＡＮＤ積項が２つの出力の間で共有
されることが可能となった。アルテラ（Altera）のＥＰ
１２００チップは、４つのみの出力を有する「サブＰＡ
Ｌ」に分割され、特定のセグメントの出力がサブＰＡＬ
のいくつかだけのための入力として使用可能である。各
々の場合において、入力のすべてがすべてのＡＮＤ項に
対して同時に利用可能であり、結果としてＡＮＤアレイ
が６４の入力を有し、それらの大部分はいずれの所与の
積項のためにも使用されないままである。それらの固定
された積項のために、ＯＲゲート当り１６の積項があ
る。実際、ほとんどの組の論理がＯＲゲートへのそれほ
ど多くの入力を必要としない。

【０００５】米国特許第４，２０７，５５６号におい
て、スギヤマ（Sugiyama）その他は、各々が抵抗器、ダ
イオードおよびトランジスタなどの複数個の電子素子を
含む複数個のセルユニット、行および列ラインの配線マ
トリックス、およびさまざまな行および列ラインを選択
的に相互接続するためのスイッチング素子のグループお
よび電子素子を有するアレイユニット、を有するプログ
ラム可能論理アレイ配列を開示する。その装置は、各々
のユニット内に多様な配線とともに多数の電子素子を含
むことによって関数性（functionality ）のために密度
および速度を犠牲にする。

【０００６】イカワ（Ikawa ）などにおいて、ソリッド
ステート回路のＩＥＥＥジャーナルの１９８６年４月第
Ｓｃ−２１巻、Ｎｏ．２の２２３頁ないし２２７頁に
「ある日のチップ：革新的なＩＣ構造方策…」があり、
ＶＬＳＩチップはＳＳＩ／ＭＳＩレベルの集積の５０な
いし２００の標準論理関数ブロックを含み、それらはイ
ンバータ、ＮＯＲ、ＮＡＮＤ、フリップフロップ、シフ
トレジスタ、カウンタ、乗算器、ＡＬＵなどのさまざま
な種類の関数を行なう。これらの固定された関数ユニッ
トの各々は、ＥＥＰＲＯＭスイッチマトリックスによっ
て他の関数ユニットに接続されるかもしれない。スイッ
チマトリックスは柔軟性を提供しかつ容易に再プログラ
ムされることができるが、多数の標準関数ブロックが真
の柔軟性を提供することを予期されなければならず、そ
れらの大部分はいかなる所与のチップ関数のためにも使
用されないであろう。

【０００７】この発明の目的は、チップ領域を十分に利
用しかつ関数の柔軟性を速度と組合せるプログラム可能
論理装置アーキテクチャを提供することである。

【０００８】この発明の別の目的は、徹底的にテストさ
れることができるアーキテクチャを提供することであ
る。

【０００９】

【発明の開示】複数のプログラム可能関数ユニットを有
し、それらの各々がＰＬＡに類似であるプログラム可能
論理装置によって上記の目的が達成された。２つの固定
された組の導電性ライン（一方の組は関数ユニットの出
力に永久的に接続されており、他方の組は関数ユニット
の入力に永久的に接続されている）は、そこで２組の導
電性ラインが交差するプログラム可能相互接続マトリッ
クスを形成する。さらに、入力ピンのいずれもがいずれ
の関数ユニットのいずれの入力にも接続するようにプロ
グラムされることができ、かつ出力ピンのいずれもがい
ずれの関数ユニットのいずれの出力にも接続するように
プログラムされることができる。限られた数の入力ピン
が関数ユニットに接続されることができ、その出力は速
度のために相互接続マトリックスをバイパスして限られ
た数の出力ピンに直接接続される。

【００１０】各々の相互接続マトリックスは、関数ユニ
ットの各々の出力のためのラインを同じまたは他の関数
ユニットの各々の入力のためのラインに選択的に接続す
る。典型的には、ヒューズ、ＥＰＲＯＭまたはＥＥＰＲ
ＯＭなどのスイッチを閉じることによってラインが接続
される。相互接続マトリックスの入力および出力ライン
が、余分の直列スイッチを介して各々の入力または出力
ラインのために非直接的に接続されるかもしれない。こ
うして、接続がなければ、直列スイッチのキャパシタン
スだけが見られ、相互接続マトリックスを介するスピー
ドを増加する。

【００１１】各々の関数ユニットが、多数の入力および
出力、ＡＮＤおよびＯＲアレイ、および多分フィードバ
ックライン、専用のユニットおよびレジスタを有して、
従来のＰＬＡのように構成され、エッジトリガされるか
またはレベルによって可能化されるかもしれない。その
代わりに、関数ユニットのいくつかまたはすべてがＰＬ
Ａ、ＲＯＭ、ディスクリート論理ＡＬＵなどによって置
換えられることができる。ＰＬＡのＯＲアレイはまた、
各々のＡＮＤ積項がスイッチを介してＯＲアレイを介し
て走る２つの異なるラインに接続可能なように構成され
ることができる。一方は十分な関数の柔軟性のために選
択されるかもしれない従来の積項線であり、他方は速度
のために選択されるかもしれないＯＲラインの１つ、２
つまたはいくつかの他のサブセットだけに接続されるラ
インである。それに代わり、ＯＲアレイはプログラミン
グリンクで部分的にのみ占められるかもしれない。その
アーキテクチャは、個々の関数ユニットへの別個のアク
セスのために関数ユニットの入力および出力に専用であ
る２組のラインにそれぞれ接続された１対のマルチプレ
クサを含むかもしれない。各々の関数ユニットが徹底的
にテストされることができるので、この構造はチップの
テストを容易にし、それから相互接続マトリックスのプ
ログラミングのテストが続く。起こり得る入力の組合せ
の数が、徹底的にテストするにはあまりに多すぎるの
で、単一の大きなＰＬＡは部分的のみテストされ得る。
関数ユニットの出力からのラインもまた、論理状態分析
のためにプログラム可能ＡＮＤアレイおよびＲＡＭによ
ってモニタされることができる。

【００１２】プログラム可能論理装置は、より大きな関
数性のために付加的な階層のレベルを有するかもしれ
ず、それは各々が関数ユニットのマトリックス、導電性
ライン、入力および出力ピンおよび相互接続マトリック
スを有する２つまたはそれ以上のサブユニットからな
る。サブユニットはそれからスイッチングマトリックス
によって接続可能であり、そこにおいて制御接続ライン
は関数ユニットの出力からの導電性ラインおよび入力ピ
ンからのラインにプログラム可能に接続され、かつそこ
では中央接続ラインに接続されたリードラインが関数ユ
ニットの入力に通じる導電性ラインおよび出力ピンに通
じるラインにプログラム可能に接続可能である。こうし
て、一方のサブユニット内の関数ユニットからの出力の
いずれもが、他方のサブユニット内の関数ユニットへの
入力のいずれにも接続されることができる。入力および
出力ピンは、他方のサブユニット内の関数ユニットに同
様に接続される。

【００１３】

【この発明を実施するための最良のモード】図１を参照
すると、プログラム可能論理装置は複数個の関数ユニッ
ト２０ないし２８を含む。好ましくは、関数ユニット２
０ないし２８は行と列のマトリックスに配置される。図
１に示された例においては９個の関数ユニットが示され
るが、実際の数は装置によってさまざまであるかもしれ
ない。各々の関数ユニットは１組の入力２９および１組
の出力３０を含む。図１の例において、各々の関数ユニ
ット２０ないし２８は１２の入力および９の出力を有す
る。しかしながら、関数ユニットからの入力および出力
の数は装置によって、または装置内の関数ユニットによ
ってさまざまであるかもしれない。各々の関数ユニット
は１つまたはそれ以上の論理関数を行ない、それはそれ
自身および他の関数ユニットからの論理関数と組合され
るとき、全体のプログラム可能論理装置のより複雑な関
数を発生する。

【００１４】プログラム可能論理装置はまた、多数性
（multiplicity）９の垂直の線３１によって表わされる
第１の組の導電性ラインを含み、それらは関数ユニット
２０ないし２８の出力３０に永久的に接続される。類似
して、装置は多数性１２の水平の破線３２によって表わ
される第２の組の導電性のラインを含み、それらは関数
ユニット２０ないし２８の入力ライン２９に永久的に接
続される。第１の組３１または第２の組３２のいずれか
の導電性ラインの各々が特定の関数ユニットの出力また
は入力に接続されているため、これらのラインの多数性
は各々の関数ユニットの出力または入力の数にちょうど
一致する。「多数性」という言葉によって、図１におい
て示された線および破線の各々が、実際はその数が多数
性によって示された導電性ラインの集まりであることい
うことを、我々は意味する。こうして、参照番号３１に
よって示された垂直の実線は実際には９の導電性ライン
を表わし、それらの各々は関数ユニット２０からの出力
ライン３０に接続される。同様に参照番号３２によって
示される水平の破線は実際は１２の導電性ラインであ
り、その各々は関数ユニット２０の入力２９に永久的に
接続されている。ラインの各々の実際の多数性は、各々
の関数ユニット２０ないし２８に対する入力および出力
の数に依存するであろう。

【００１５】２組の導電性ライン３１および３２がプロ
グラム可能論理装置のさまざまな領域において交差し、
プログラム可能相互接続マトリックス３３を形成する。
図１に示された例において、一方の組のラインが９の多
数性を有しかつ他方の組のラインが１２の多数性を有し
ているため、これらの２組のラインの交点は１２×９ま
たは１０８のプログラム可能な交点を有するマトリック
スを形成する。交点の各々は、多数の技術の中の１つか
らのスイッチによって、あるラインから別なものへ導電
するかまたは導電しないかにプログラムされるかもしれ
ない。たとえば、相互接続マトリックスへの各々の交点
は、製造工場においてユーザの指示に従って、２つのレ
ベルの交差ラインの間にＶＩＡを形成することによって
マスクプログラムされるかもしれない。その代わりに、
相互接続マトリックスは、ユーザによって破壊されるか
もしれない導電性のヒューズを設けることによって、ま
たはＥＰＲＯＭまたはＥＥＰＲＯＭスイッチトランジス
タを設けることによってのいずれかでフィールドプログ
ラム可能であるかもしれない。

【００１６】プログラム可能論理装置はまた１組の入力
ピン３４ａおよび３４ｂを含む。我々が「ピン」によっ
て意味するのはＤＩＰ型ピンだけではなく、たとえばフ
ラットチップキャリアのメタライズされた接点のよう
な、当業者に周知の他の入力および出力構造をも意味す
る。図１の例においては、１６の入力ピンが設けられて
いる。しかしながら、入力ピンの数は装置によってさま
ざまであるかもしれない。入力ピンの組３４ａおよび３
４ｂは、第２の組の導電性ライン３２と交差するように
配された導電性入力ライン３６ａおよび３６ｂに永久的
に接続される。入力ライン３６ａおよび３６ｂの導電性
ライン３２との交点は、プログラム可能相互接続マトリ
ックス３８を形成する。図１において、相互接続マトリ
ックス３８の各々は、ラインの交点の１２×８のマトリ
ックスであり、それらはＥＰＲＯＭまたはＥＥＰＲＯＭ
でマスクプログラム、ヒューズプログラムまたはスイッ
チプログラムすることによって導電性とされるかもしれ
ない。この態様で、入力ピン３４ａおよび３４ｂの各々
が関数ユニット２０ないし２８の入力２９のいずれかに
選択的に接続される。

【００１７】プログラム可能論理装置はまた１組の出力
ピン４０ａおよび４０ｂを含む。図１において、出力ピ
ンの数は１２である。しかしながら、出力ピンの数は装
置によってさまざまであるかもしれない。出力ライン４
２ａおよび４２ｂは第１の組の導電性ライン３１と交差
するように配されて、その交点において相互接続マトリ
ックス４４を形成する。この例において、各々の相互接
続マトリックス４４は、スイッチ、ヒューズまたはマス
クされた接点の６×９のプログラム可能なアレイであ
る。この態様で、出力ピン４０ａおよび４０ｂの各々が
関数ユニット２０ないし２８のいずれかの出力ライン３
０のいずれかに接続されるかもしれない。典型的には、
出力ライン４２ａおよび４２ｂは出力ピン４０ａおよび
４０ｂに直接には接続されず、出力文字４６ａおよび４
６ｂを介して間接的に接続される。１対のピン３４ａお
よび４０ａを接続するライン４７によって示されるよう
に、入力および出力ピンは、明確である必要はない。出
力モジュール４６ａおよび４６ｂは、出力可能化および
クロック信号などのデータおよび制御信号を発生するた
めに用いられることのできるプログラム可能論理アレイ
であるかもしれない。

【００１８】図２を参照すると、図１の各々の関数ユニ
ット２０ないし２８はプログラム可能論理アレイである
かもしれない。当業者には周知であるように、プログラ
ム可能論理アレイはプログラム可能ＡＮＤアレイ４８お
よびプログラム可能ＯＲアレイ５０を含む。これらの２
つのアレイ４８および５０は結合して２ステップ組合せ
論理を提供する。ＰＬＡは、複数個の入力ライン２９
ａ、２９ｂ、…、２９ｌおよび複数個の出力ライン３０
ａ、３０ｂ、…、３０ｉを有する。この例において、入
力ラインの数は１２でありかつ出力ラインの数は９であ
るが、実際の数は装置によっておよび関数ユニットよっ
てさまざまであるかもしれない。しかしながら、複雑な
論理関数を行なうための単一のＡＮＤアレイおよび単一
のＯＲアレイを用いる先行のプログラム可能論理装置の
それに比べて、入力および出力ラインの数はかなり小さ
い、なぜならば、この発明のプログラム可能論理装置ア
ーキテクチャは、複雑な関数を、各々のプログラム可能
関数ユニットによって実行される多数のより簡単な関数
に分解するからである。

【００１９】各々の入力ライン２９ａないしｌは、補の
信号を供給する１対のゲート５２および５４を介して通
過する。各々の水平の破線は「積線」と呼ばれるＡＮＤ
ゲートを表わす。各々の積線５６は、プログラム可能リ
ンク５８を介してＡＮＤゲート入力５７に選択的に接続
される。リンク５８はマスクプログラムされるかもしれ
ず、ヒューズプログラム可能またはスイッチプログラム
可能であるかもしれない。積線５６の各々はＥＸＯＲゲ
ート６２に通じるＯＲ入力ライン６０を横断する。積線
５６およびＯＲ入力ライン６０の各々の交点は、再びマ
スクプログラムされるかもしれず、ヒューズプログラム
可能またはスイッチプログラム可能であるかもしれない
プログラム可能リンク６３を形成する。

【００２０】図２の関数ユニットにおいて、ＥＸＯＲゲ
ート６２からの出力は、直接出力ライン３０ａないしｉ
に接続されるかまたはフリップフロップ６４を介して接
続されるかのいずれかであるかもしれず、その選択はス
イッチ６３によってなされる。フリップフロップ６４
は、そのクロック信号がクロックライン６６を介して接
続された積線５６の１つによって決定されるＤ型フリッ
プフロップである。Ｄ型フリップフロップは、プログラ
ム可能論理装置において登録された出力を供給するため
に一般的に用いられる。他の型のフリップフロップおよ
びラッチがまたＡＮＤアレイ４８または入力ライン２９
ａないしｌのいずれかへのフィードバックラインと同様
用いられるかもしれない。関数ユニットは好ましくはプ
ログラム可能ＡＮＤおよびプログラム可能ＯＲアレイの
両方を有するプログラム可能論理アレイ型のものである
一方、それらはまた固定されたＡＮＤまたは固定された
ＯＲアレイのいずれかを有する他のプログラム可能論理
装置型のものであってもよい。

【００２１】図３は相互接続マトリックス３３を示す。
図１の相互接続マトリックス３８および４４は、類似の
構造のものである。第１の組の導電性ライン３１、すな
わち図３において垂直の実線３１ａないしｉで示され
る、関数ユニットの出力３０に永久的に接続された導電
性ラインのいずれでもが、第１の組の導電性ライン３
２、すなわち関数ユニットの入力２９に永久的に接続さ
れかつ水平な破線３２ａないしｌで示されるそれらのラ
インのいずれかに接続されることができる。接続は通
常、スイッチを閉じることによってなされる。いくつか
の場合においては、たとえばヒューズを用いる場合、ス
イッチはそれが明示的に開かれるまで閉じられ、一方、
ＥＰＲＯＭおよびＥＥＰＲＯＭなどの他のスイッチを用
いる場合はスイッチはそれが明示的に閉じられるまで開
かれる。１０８のスイッチ６６が図３に示される。スイ
ッチの数は、導電性ライン３１および３２の多数性に依
存して、相互接続マトリックスによってさまざまであろ
う。

【００２２】図４および図５を参照すると、関数ユニッ
トからの出力のいずれの選択も出力モジュール４６によ
って出力ピン４０に接続されることができる。出力ライ
ン４２からのデータ信号７２と同様に出力可能化７６お
よびクロック７４などの信号を供給することによって出
力４０をコントロールするようにプログラムされること
ができるＡＮＤアレイ６８およびＯＲアレイ７０を出力
モジュール４６は含む。ディスクリート論理出力マクロ
セル７８は、クロックおよび出力可能化信号７４および
７６に応答して、データ出力を発生する。他の制御信号
もまた発生されるかもしれない。さらに、図５から理解
されるように、データ信号７２はＡＮＤアレイ６８およ
びＯＲアレイ７０を通過していく必要はないが、代わり
にマクロセル７８に直接接続してもよい。

【００２３】図６は、図３における相互接続マトリック
ス３３の１つの縦の列３１ａを示す。導電性ライン３１
ａに沿った各々のスイッチ６６は、全体にわたる回路の
キャパシタンスを与え、それによって回路を遅くする。
たとえば導電性ライン３１ａには、ライン３１ａを第２
の組の導電性ライン３２ａないしｌに接続するための１
２のスイッチ６６のキャパシタンスが見られる。図３に
おいて示される全体の相互接続マトリックスにおいて、
１０８のスイッチが存在し、かつ全体の相互接続マトリ
ックスを介するおおよそ６０ナノ秒の時間の遅延がある
であろう。図７は好ましい相互接続マトリックスの一部
を示す。導電性ライン３１ａは第２の組の導電性ライン
３２ａないしｌにスイッチ６６を介して直接接続されて
いないが、代わりに余分の直列スイッチ８１ａ′および
８１ａ″を介して接続されている。実際、出力からの大
部分の導電性ライン３１は入力への１つまたは２つの導
電性ライン３２に接続されるであろう。それ以上あるの
はほんの時折であろう。図７において、直列スイッチ８
１ａ′は主導電性ライン３１ａを分岐導電性ライン３１
ａ′に接続し、一方第２の直列スイッチ８１ａ″は主導
電性ライン３１ａを分岐導電性ライン３１ａ″に接続す
る。分岐ライン３１ａ′および３１ａ″はそれからスイ
ッチ６６を介して第２の組の導電性ライン３２ａないし
ｌに接続される。もし接続がなされなければ、直列スイ
ッチ８１ａ′および８１ａ″のキャパシタンスだけが見
られる。もし１つの接続がなされれば、直列スイッチ８
１ａ′または８１ａ″のうちの１つのキャパシタンスだ
けが、残余のスイッチ６６の半分だけとともに見られ
る。したがって、もし関数ユニットからの出力が２のフ
ァンアウトを有していれば、そうすればそれは１０８の
スイッチの代わりに３０のスイッチだけのインダクタン
スを見るであろう。この方策はまた、スーパーグループ
への直列スイッチおよびスーパーグループ内の各々のグ
ループへの直列スイッチを有するスーパーグループへの
入力を規定することによってカスケードにされることが
できる。この方策は出力に限られない。入力もまた同様
にインダクタンスからバッファされることができる。つ
まり、第２の組の各々の導電性ラインもまた、主ライン
および分岐ラインを含むかもしれず、その分岐ラインは
直列スイッチを介して主ラインに接続され、かつ第１の
組の起こり得る分岐ラインを含む第１の組の導電性ライ
ンに付加的なスイッチまたは他のプログラム可能リンク
を介して接続される。

【００２４】ＯＲアレイは、それらが２段階論理が用い
られることを可能とするので役に立つ。固定されたＯＲ
を有するＰＬＡもまたこれをするが、それは多重ＯＲの
ために積項を用いることができないことを犠牲にしての
ことである。ＰＡＬの積項は特定のＯＲに委ねられ、か
つ１つのＡＮＤ／ＯＲ関数内で用いられない積項は余分
なＯＲを必要とするかもしれない別のものにおいて用い
られることができない。しかしながら、固定されたＯＲ
はより速く、そしてこうしてＰＡＬは関数を速度と交換
する。ＰＡＬ内のプログラム可能ＯＲ項は、相互接続マ
トリックスと同じ理由ですなわちスイッチのキャパシタ
ンスのために遅い。速度のために最適化されたＯＲアレ
イ５０′を有するプログラム可能ＡＮＤ／ＯＲアレイが
図８において示される。ここでＡＮＤアレイ４８からの
積項５６が、スイッチ８４を介してＯＲアレイ５０′を
通って走る２つの異なるライン８６および８８に接続さ
れることができる。ライン８８は、スイッチ９０を介し
てＯＲアレイ５０のＯＲゲートへの入力ライン９２のい
ずれにでもプログラム可能に接続されるかもしれない従
来の積項である。第２のライン、ライン８６は、１つの
または複数のスイッチ９４によってＯＲ項のあるサブセ
ットに接続されることができるであろう。この配列はプ
ログラマが積の共用のいくらかの損失を伴う高速経路８
６または十分な柔軟性を伴うより遅い経路８８を有する
ことのどちらかを選択することを可能とする。この選択
は、各々の積項５６に対してなされることができる。

【００２５】図９において、別のＯＲアレイ５０″が示
される。図８に示されるようにプログラム可能のレベル
を選択するためスイッチ８４を用いる代わりに、積線５
６はＯＲゲート入力ライン６０だけのサブセットに接続
する。換言すれば、入力ライン６０は、積線５６へのプ
ログラム可能リンク６３で部分的にのみ占められてい
る。たとえば、ＡＮＤ／ＯＲアレイのための典型的な配
列、すなわち図９に示されるようにリンク６３で部分的
にのみ占められたＯＲ入力ライン６０を有するように修
正された図２におけるラインは、１２のＡＮＤ入力ライ
ン、４４の積項、２７のＯＲゲート入力ライン（ラッチ
またはフリップフロップ６４への入力ラインを含む）お
よび９の出力ラインを含む。ＯＲゲート入力ラインは３
つに分類され、それらはＥＸＯＲゲート６２に通じる２
のラインおよびラッチ６４に対してクロックとして働く
第３のラインである。プログラム可能リンクは典型的に
は互い違いに配置され（staggered ）、そのため第１の
１２の積項は３つのＯＲ入力ラインの３つのグループの
第１のグループに接続可能であり、積項５ないし１６が
ＯＲ入力ラインの第２のグループに接続可能であり、積
項９ないし２０は３つのＯＲ入力ラインの３つのグルー
プの第３のグループに接続可能であるなどであり、最後
の１２の積項３３ないし３４は、３つのＯＲ入力ライン
の３つのグループの第９のグループに接続可能である。
プログラムリンクの他の部分的に占められた配列もまた
構成されることができる。

【００２６】図１０はこの発明に従うプログラム可能論
理装置を通る伝播時間を示し、それは図７を参照して上
記に説明された速度を最適化したプログラム可能相互接
続マトリックスおよび図８を参照して上記に説明された
最適化されたＯＲアレイを有する関数ユニットを用い
る。入力ピン９８から入力バッファ１００までは４．５
ナノ秒かかる。入力スイッチマトリックス１０２を通る
伝播時間は６ナノ秒かかる。関数ユニットのＡＮＤ／Ｏ
Ｒアレイ１０４を通る伝播時間は１５ナノ秒かかる。フ
リップフロップレジスタ１０６を通る伝播時間は３ナノ
秒かかる。出力相互接続マトリックス１０８を通る伝播
時間は６ナノ秒かかりかつ出力バッファ１１０を通る時
間は７．５ナノ秒かかる。入力ピン９８から出力ピン１
１４までの合計伝播時間は４２ナノ秒である。付加的な
関数ユニットを通る伝播のためのトグル伝播経路１１２
は関数ユニット当り２４ナノ秒かかる。これは４０ＭＨ
ｚのトグル速度である。

【００２７】図１１を参照すると、この発明に従うプロ
グラム可能論理装置の第２の実施例が、限られた数の入
力に対していくつかの出力ピンへの速い直接経路のため
に相互接続マトリックスをバイパスする方法を提供す
る。図１１の例において、１６の入力ピンの中の１０、
すなわち第１のグループ３４ａの中の８の入力ピンおよ
び第２のグループ３４ｂの中の２の入力ピンが、先のよ
うに入力ライン３６ａおよび３６ｂおよび相互接続マト
リックス３８を介して関数ユニット２０ないし２８の入
力２９に接続されるかもしれない。しかしながら、１６
の入力ピンのうちの６つ３４Ｃは、入力バッファ１１
８、入力ライン３６ｃおよび相互接続マトリックス３９
を介して関数ユニット２０ないし２８の入力２９に接続
されるか、またはマルチプレクサ１１７を介して簡単な
論理関数を行なう関数ユニット１２２の入力１１６に接
続されるかのいずれかかもしれない。関数ユニット１２
２からの出力は、相互接続マトリックスを通り付加的な
関数ユニットまたは出力ピン４０ａおよび４０ｂのいず
れかへの１組の導電性ライン１２１へバッファ１２０を
介して接続されるかもしれない。関数ユニット１２２か
らの出力がまた、導電性ライン１２４を通っていずれの
相互接続マトリックスを通ることなく出力ピン１２６に
接続されるかもしれない。出力ピン１２６は、導電性ラ
イン１２４または通常の導電性ライン１２５にマルチプ
レクサ１２３を介して接続される。

【００２８】図１２から理解されるように、ＡＮＤ／Ｏ
Ｒアレイ１２２を介するバイパス経路１２８の、入力ピ
ン９８からバッファ１００を通り関数ユニット１２２を
通りそしてそれからバッファ１１０および出力ピン１１
４までの合計伝播時間は、２８ナノ秒である。これは、
先に述べたように４２ナノ秒の期間である相互接続マト
リックス１０２および１０８を通る経路よりもかなり速
い。そのような速い経路は、たとえば適切なメモリ装置
をＣＰＵのデータリクエストからの上位アドレスビット
に応答して可能化するために役に立つ。

【００２９】図１３を参照すると、複雑な制御論理を提
供するための関数ユニット２２ないし２８は、関数ユニ
ットのマトリックス内に存在する唯一のユニットである
必要はない。たとえば、データのための１組の出力と同
様に、アドレス、書込、および可能化のための１組の入
力を有するランダムアクセスメモリサブユニット１３０
が、他の関数ユニットと同じ組の導電性ライン３１およ
び３２に接続されるかもしれない。類似して、オペレー
ション結果のための出力と同様に、オペランドのための
入力ＡおよびＢおよびオペレータのための入力Ｆを有す
る演算論理ユニット１３２が、同じ態様で接続されるか
もしれない。そのような配列は、同じチップ上のそれら
の接着（glue）論理で中央処理ユニットを統合すること
ができるかもしれない。

【００３０】プログラム可能論理装置内にプログラミン
グのテストを容易にするための構成が設けられるかもし
れない。たとえば、図１４を参照すると、１対のマルチ
プレクサ１３４および１３６が個々の関数ユニット２０
ないし２８をアクセスするために設けられるかもしれな
い。マルチプレクサ１３４は関数ユニット２０ないし２
８からの出力をアクセスするために第１の組の導電性ラ
イン３１の端部に沿って置かれる。１組の入力ピン３４
ａおよびピンＡないしＧが一時的に関数ユニットのテス
ト専用とされ、かつ１組の出力ピン４０ａが類似して一
時的に専用にされる。バスゲート１３８および１４０は
ピンＦおよびＧに沿った信号に応答してマルチプレクサ
１３４と対話するために入力ピン３４ａおよび出力ピン
４０ａを可能化する。ピンＡ、Ｂ、ＣおよびＤに沿った
信号は関数ユニット２０ないし２８のどれがアクセスさ
れるかを決定する。マルチプレクサ１３６が類似して関
数ユニット２０ないし２８への入力に接続されかつ類似
して制御される。バスゲート１３９および１４１はピン
ＪおよびＨに沿った信号に応答してマルチプレクサ１３
６と対話するために入力ピン３４ｂおよび出力ピン４０
ｂを可能化する。

【００３１】動作において、プログラミングは、すべて
の相互接続マトリックス３３を開いたままで、関数ユニ
ット２０ないし２８の第１のプログラミングによってテ
ストされるかもしれない。関数ユニット２０ないし２８
への入力ライン３２はそれから、入力ピン３４ｂおよび
マルチプレクサ１３６から入ってくる信号によって駆動
される。データすなわちテスト結果は、出力ピン４０ａ
からマルチプレクサ１３４を介して出力ライン３１をア
クセスして読出される。一旦ユーザが関数ユニット２０
ないし２８の各々が適切にプログラムされかつ期待され
るとおりに行なうことを確認すれば、相互接続マトリッ
クス３３はプログラムされる。相互接続は、マルチプレ
クサ１３４および１３６を介して同じライン３１および
３２をアクセスすることによってテストされる。この手
続はこうして装置のすべての部分の完全なテスト性を提
供し、かつＥＰＲＯＭおよびＥＥＰＲＯＭスイッチを用
いるこの発明のすべての装置のために働く。ブローイン
グ、すなわち開成（opening ）、接続によってプログラ
ムされたヒューズリンクを有する装置のためにはこの手
続は働かないけれども、選択された接続を閉成するよう
にされたリンクを用いる装置のためには確かに働く。

【００３２】テストするために個々の関数ユニット２０
ないし２８にアクセスすることの利点は、関数ユニット
２０ないし２８がかなり数の少ない入力を有しているの
で、それらが徹底的にテストされ得るということであ
る。図１４の例において、各々の関数ユニットは１２の
入力を有しており、それゆえ入力の組合せの合計数は、
関数ユニット当り２¹²または４，０９６である。このこ
とは、テストされるべき全体の装置に対してただ３６，
８６４の組合せだけがテストされる必要があるというこ
とを意味する。大型のプログラム可能論理アレイはこの
装置と同レベルの関数の複雑さを達成するために６４に
達する入力を必要とするかもしれない。そのような装置
内の２⁶⁴の起こり得る入力の組合せを徹底的にテストす
る方法はないであろう。

【００３３】一連の予期される条件下での論理をシミュ
レートするにもかかわらず、設計者はしばしば彼らが考
慮していなかった条件に出くわす。彼らが完全なシステ
ムまたはサブシステムをテストするとき、彼らはそれが
期待されたように動作しないことを見出す。ＳＳＩおよ
びＭＳＩ回路が用いられているとき、設計者たちはオシ
ロスコープおよび論理状態アナライザなどの器具を用い
てシステムの動作を「見る」ことができる。しかしなが
ら、彼らは集積回路の内部ノードへのアクセスは有して
おらず、それゆえ彼らは集積されていない場合と同じや
り方において実際に何が起こっているのかをモニタする
ことはできない。それゆえ、ＰＬＤ上に監視論理、また
はテスト位相のために生産されたものの特別の変形を付
け加えることが有利であり、それは監視情報を供給する
であろう。そのような構成の１つの例が図１５において
示される。

【００３４】それから図１５を参照すると、プログラム
可能ＡＮＤアレイ１４５は、入力ピン３４ａおよび３４
ｂからのライン３６ａおよび３６ｂと同様に、関数ユニ
ット２０ないし２８からの出力ライン３１の少なくとも
いくつかおよび典型的にはすべてと交信する。ランダム
アクセスメモリ（ＲＡＭ）１４７はＡＮＤアレイ１４５
および２組のピン１４９および１５０と交信する。アド
レスピン１４９は、ある条件が満足させられたとき論理
状態を記録するためのＡＮＤアレイ１４５およびＲＡＭ
１４７のプログラミングから用いられ、一方データピン
１５０はＲＡＭ１４７内に記録された情報を読出すため
に用いられる。動作において、ライン３１および３６ａ
ないしｂ上の出力状態のプログラムされたサブセットが
プログラムされた条件を満たすとき、ＡＮＤアレイ１４
５はこの条件を検出しかつ出力状態の別のプログラムさ
れたサブセットをＲＡＭ１４７に転送し、そこでこれら
の状態が選択されたメモリアドレス内にストアされる。
プログラムされた条件が満たされないときは、情報は記
録されない。ストアされた情報はデータピン１５０を介
してＲＡＭ１４７から読出されることができる。その代
わりに、データが順次に読出されることができる。情報
の記録をトリガする条件は、ＡＮＤアレイ１４５への入
力ピン１５２によって示されるように外部の信号を含む
ことができる。ＡＮＤアレイからの出力ピン１５４によ
って示されるように、トリガは、外部条件が同様にモニ
タされることを可能とするために、外部にもたらされる
ことができる。

【００３５】図１６を参照すると、この発明のプログラ
ム可能論理装置アーキテクチャは、付加的なレベルのプ
ログラム階層を導入することによってより高い密度に拡
げられることができる。図１６内のプログラム可能論理
装置は、２個の半分のものまたは「サブチップ」からな
る。２つより多いサブチップもまた設けられることがで
きるかもしれない。第１のサブチップ１６０は、１組の
導電性ライン３２に永久的に接続された入力２９および
１組の導電性ライン３１に永久的に接続された出力３０
を有する複数個の関数ユニット２０ないし２８を含む。
導電性ライン３１および３２はプログラム可能相互接続
マトリックス３３において交差する。組の入力ピン３４
ａおよび３４ｂは、入力ライン３６ａおよび３６ｂおよ
び相互接続マトリックス３８を介して導電性ライン３２
に接続し、かつ組の出力ピン４０ａおよび４０ｂは出力
モジュール４６ａおよび４６ｂ、出力ライン４２ａおよ
び４２ｂおよび相互接続マトリックス４４を介して導電
性ライン３１に接続する。入力２９および出力３０、導
電性ライン３１および３２、入力ピン３４ｃおよび３４
ｄ、入力ライン３６ｃおよび３６ｄ、出力ピン４０ｃお
よび４０ｄ、出力モジュール４６ｃおよび４６ｄ、出力
ライン４２ｃおよび４２ｄ、および相関の相互接続マト
リックスを有する関数ユニット２０ａないし２８ａで、
第２のサブチップ１６２が同様に構成される。

【００３６】プログラム可能スイッチングマトリックス
１６４が２つのサブチップ１６０および１６２を接続
し、それゆえ１つのサブチップ内のいずれの信号でも、
すべてが同時にではないが、他のどこへでも接続される
ことができる。スイッチングマトリックス１６４は、水
平の破線１６６によって表わされ各々が複数の多数性で
ある１組の中央接続ライン、および垂直線１６８および
１６９によって表わされ再び複数の多数性である２組の
リードラインを含む。入力ライン３６ａないしｄおよび
関数ユニットの出力３０からの導電性ライン３１は、プ
ログラム可能相互接続マトリックス１７０において中央
接続ライン１６６と交差する。同様に、リードライン１
６８および１６９は、相互接続マトリックス１７２にお
いて中央接続ライン１６６と交差し、それらは固定され
ているかまたはプログラム可能かのいずれかであるかも
しれない。リードライン１６８および１６９はまた、そ
れぞれの第１および第２のサブチップ１６０および１６
２の関数ユニットの入力２９に通じる導電性ライン３２
とプログラム可能相互接続マトリックス１７４において
交差する。

【００３７】したがって、入力ピン３４ａおよび３４ｂ
は、第１のサブチップ１６０の関数ユニットの入力２９
に入力ライン３６ａおよび３６ｂおよび導電性ライン３
２を直接介して接続されるように、または第２のサブチ
ップ１６２の関数ユニットの入力に入力ライン３６ａお
よび３６ｂ、スイッチマトリックス１６４の中央接続ラ
イン１６６およびリードライン１６９を介して、それか
ら第２のサブチップ１６２上の導電性ライン３２を介し
て接続されるようにプログラムされるかもしれない。同
様に、入力ピン３６ｃおよび３６ｄは、第２のサブチッ
プ１６２の関数ユニットの入力に直接接続されるか、ま
たは第１のサブチップ１６０の関数ユニットの入力にス
イッチマトリックス１６４の中央接続ライン１６６およ
びリードライン１６８を介して非直接に接続されるかに
プログラムされることができる。一方のサブチップ上の
関数ユニット出力３０からの導電性ライン３１はまた、
スイッチマトリックス１６４を介して、他方のサブチッ
プ上で関数ユニットの入力２９に通じる導電性ライン３
２と接続するように、または出力ピン４０ａないしｄへ
通じる出力ライン４２ａないしｄに接続するようにプロ
グラムされることができる。

【００３８】図１７を参照すると、ＡＮＤ／ＯＲアレイ
を用いる少数の積項では容易にまたは迅速になされるこ
とができない、いくつかのしばしば用いられる演算およ
び論理関数がある。加算および「０」に対する結果のテ
ストが２つの例である。たとえば、合計Ｓを得るための
２つの数ＡおよびＢの加算を検討してみよう。合計Ｓ _n
のｎ番目のビットはＳ_n ＝（Ａ_n ．〜Ｂ_n ．ＯＲ．〜Ａ
_n ．Ｂ_n ）．ＥＸＯＲ．Ｃ_n-1 であり、そこでＣ_n-1 ＝
Ａ_n-1 ．Ｂ_n-1 ．ＯＲ．Ａ_n-1 ．Ｃ_n-2 ．ＯＲ．
Ｂ_n-1 ．Ｃ_n-2 は、前の計算段階からの桁上である。桁
上項は順次に計算されることができるが、それはすなわ
ち「リップル桁上（ripple carry）」によって、前の桁
上項をアレイにフィードバックすることによってであ
る。あいにく、これは、アレイを介する複数の伝達が行
なわれる必要があるということを意味し、それは多くの
状態において十分に速くないかもしれない。代替例は桁
上項のすべてを同時に発生することである。

【００３９】 Ｃ₁ ＝Ａ₁ ．Ｂ₁ ．ＯＲ．Ａ₁ ．Ｃ₀ ．ＯＲ．Ｂ₁ ．Ｃ₀ 、 Ｃ₂ ＝Ａ₂ ．Ｂ₂ ．ＯＲ．Ａ₂ ．Ｃ₁ ．ＯＲ．Ｂ₂ ．Ｃ₁ ＝Ａ₂ ．Ｂ₂ ．ＯＲ．Ａ₂ ．Ａ₁ ．Ｂ₁ ．ＯＲ．Ａ₂ ．Ａ₁ ．Ｃ₀ ．ＯＲ ．Ａ₂ ．Ｂ₁ ．Ｃ₀ ．ＯＲ．Ｂ₂ ．Ａ₁ ．Ｂ₂ ．ＯＲ．Ｂ₂ ．Ａ₁ ．Ｃ₀ ．ＯＲ ．Ｂ₂ ．Ｂ₁ ．Ｃ₀ 、など。

【００４０】項の数が幾何学的に増加すること、および
最初の４つの桁上項を計算するためだけに５２の積項が
必要とされるであろうということが容易に理解される。

【００４１】図１７の関数ユニットは合計項の出力にお
いてこの計算において補助するためにいくつかの付加的
な専門化された論理を用いる。この関数ユニットは、積
項１７９を発生するＡＮＤアレイ１７８、および積項１
７９にプログラム可能に接続されかつこの場合排他的Ｏ
ＲゲートであるＯＲゲート１８４内に通じるＯＲゲート
入力ライン１８３を有するＯＲアレイ１８０を含む。関
数ユニットはまた、ＯＲゲートからの出力を関数ユニッ
トの出力１８８にいつも通過させるかまたはクロックラ
イン１８５に応答してレジスタとして働くかのどちらか
に、スイッチ１８７によってプログラムされることがで
きるラッチまたはフリップフロップ１８６を含む。ＯＲ
アレイ１８０は、示されるようにプログラム可能リンク
１８９で部分的に占められることができ、図１のように
完全に占められることができ、または図８のように分岐
された積項を有することができる。

【００４２】このＡＮＤ／ＯＲアレイに加えて、関数ユ
ニットはまた専用の論理を有する専門ユニット１８２を
有する。図１７に示されるユニットにおいて、専門ユニ
ット１８２は加算を行なう補助をする。しかしながら、
他の場合においては、専門ユニットはいくつかの他の関
数を行なうために専用化された論理を有するかもしれな
い。この場合において、専門ユニットは桁上項Ｃ_n ＝Ａ
_n ．Ｂ_n ．ＯＲ．Ａ_n．Ｃ_n-1 ．ＯＲ．Ｂ_n ．Ｃ_n-1 を
決定し、かつそれによってわずか４つの積項、Ａ_n ．〜
Ｂ_n 、〜Ａ_n ．Ｂ_n 、Ａ_n-1 およびＢ_n-1 で加算がなさ
れることを可能にする。専門ユニット１８２は、必要な
場合のみに用いられかつＥＰＲＯＭスイッチ１９０によ
って残余のＡＮＤ／ＯＲアレイにプログラム可能にリン
クされる。

【００４３】この発明のプログラム可能論理装置アーキ
テクチャは、個々にプログラムされることができる相互
接続マトリックスを形成する固定された組の配線を有す
る個々にプログラム可能な関数ユニットを提供すること
によって、高速および低コストと組合されたかなりの関
数の柔軟性を達成する。さらに、チップを介する速い経
路を提供することによって、多くの論理関数が相当の遅
延なしに行なわれることができる。関数ユニットＡＮＤ
／ＯＲアレイにプログラム可能に接続可能である専用の
ユニットと同様に、装置のための付加的な階層のレベル
が、増加された関数性を提供する。関数ユニットおよび
論理状態の記録への個々のアクセスが装置の徹底的なテ
ストを容易にする。

【図面の簡単な説明】

【図１】この発明のプログラム可能論理装置の基本的な
構造を示す概略図である。

【図２】図１の装置の関数ユニットの概略図である。

【図３】図１の装置内の相互接続マトリックスの概略図
である。

【図４】図１の装置内の出力モジュールの概略図であ
る。

【図５】図１の装置のための代替の出力モジュールの概
略図である。

【図６】単一の出力ラインに対応する、図３の相互接続
マトリックスの一部の詳細図である。

【図７】図１の装置内において用いるための代替の相互
接続マトリックスの単一の出力ラインに対応する部分の
概略図である。

【図８】第１の代替のＯＲアレイ配列を用いる関数ユニ
ットのためのＡＮＤ／ＯＲアレイの詳細図である。

【図９】第２の代替のＯＲアレイ配列の詳細図である。

【図１０】図１の装置を通る伝播時間を示すフロー図で
ある。

【図１１】アレイを介する直接経路を有するこの発明の
プログラム可能論理装置の第２の実施例を示す概略図で
ある。

【図１２】図１１の装置を介する伝播時間を示すフロー
図である。

【図１３】この発明に従うプログラム可能論理装置の第
３の実施例の概略図である。

【図１４】関数ユニットレベルのテストのための１対の
マルチプレクサを有するこの発明に従うプログラム可能
論理装置の第４の実施例の概略図である。

【図１５】装置の論理状態分析のためのエレメントを有
するこの発明のプログラム可能論理装置の第５の実施例
の概略図である。

【図１６】この発明のプログラム可能論理装置の第６の
実施例の概略図である。

【図１７】図１の装置内で用いるための代替の関数ユニ
ットの詳細図である。

【符号の説明】

２０〜２８ 関数ユニット ２９ 入力ライン ３０ 出力ライン ３４ａ，３４ｂ １組の入力ピン ４０ａ，４０ｂ １組の出力ピン ４８ プログラム可能ＡＮＤアレイ ５０ プログラム可能ＯＲアレイ ４６ 出力モジュール ９８ 入力ピン １００ 入力バッファ １１０ 出力バッファ １２６ 出力ピン １２３ マルチプレクサ １６０および１６２ サブチップ １７８ ＡＮＤアレイ １８０ ＯＲアレイ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 プログラム可能論理装置であって、 関数ユニットのマトリックスを備え、各々の関数ユニッ
   トは１組の入力および１組の出力を有し、各々の関数ユ
   ニットは１つまたはそれ以上の特定された論理関数を実
   行するために個々にプログラム可能であり、アドレス、書込、および可能化のための入力と、データ
   のための１組の出力とを有する、少なくとも１つのラン
   ダムアクセスメモリサブユニットと、 第１の組の導電性ラインとをさらに備え、前記第１の組
   の各々のラインは、前記関数ユニットのうちの１つまた
   は前記ランダムアクセスメモリサブユニットからの出力
   に永久的に接続されており、 第２の組の導電性ラインをさらに備え、前記第２の組の
   各々のラインは、前記関数ユニットのうちの１つまたは
   前記ランダムアクセスメモリサブユニットの入力に永久
   的に接続されており、 前記第２の組の導電性ラインは前記第１の組の導電性ラ
   インと交差し、前記第１および第２の組の導電性ライン
   が交差する領域がプログラム可能相互接続マトリックス
   を形成し、前記プログラム可能相互接続マトリックス
   は、前記第１の組の各々の導電性ラインの前記第２の組
   の導電性ラインとの交点においてプログラム可能リンク
   を含み、前記プログラム可能リンクがともに、１つの関
   数ユニットまたはランダムアクセスメモリサブユニット
   の出力から、いずれかの関数ユニットまたはランダムア
   クセスメモリサブユニットの入力への導電性経路を形成
   することができるように、前記プログラム可能リンクの
   各々が選択的に開成可能および閉成可能であり、 複数個の入力ピンをさらに備え、各々の入力ピンは前記
   第２の組の少なくとも１つの導電性ラインに選択的に接
   続可能であり、 複数個の出力ピンをさらに備え、各々の出力ピンは前記
   第１の組の少なくとも１つの導電性ラインに選択的に接
   続される、プログラム可能論理装置。
2. 【請求項２】 プログラム可能論理装置であって、 関数ユニットのマトリックスを備え、各々の関数ユニッ
   トは１組の入力および１組の出力を有し、各々の関数ユ
   ニットは１つまたはそれ以上の特定された論理関数を実
   行するために個々にプログラム可能であり、 入力および出力を有する、少なくとも１つの演算論理ユ
   ニットと、 第１の組の導電性ラインとをさらに備え、前記第１の組
   の各々のラインは、前記関数ユニットのうちの１つまた
   は前記演算論理ユニットからの出力に永久的に接続され
   ており、 第２の組の導電性ラインをさらに備え、前記第２の組の
   各々のラインは、前記関数ユニットのうちの１つまたは
   前記演算論理ユニットの入力に永久的に接続されてお
   り、 前記第２の組の導電性ラインは前記第１の組の導電性ラ
   インと交差し、前記第１および第２の組の導電性ライン
   が交差する領域がプログラム可能相互接続マトリックス
   を形成し、前記プログラム可能相互接続マトリックス
   は、前記第１の組の各々の導電性ラインの前記第２の組
   の導電性ラインとの交点においてプログラム可能リンク
   を含み、前記プログラム可能リンクがともに、１つの関
   数ユニットまたは演算論理ユニットの出力から、いずれ
   かの関数ユニットまたは演算論理ユニットの入力への導
   電性経路を形成することができるように、前記プログラ
   ム可能リンクの各々が選択的に開成可能および閉成可能
   であり、 複数個の入力ピンをさらに備え、各々の入力ピンは前記
   第２の組の少なくとも１つの導電性ラインに選択的に接
   続可能であり、 複数個の出力ピンをさらに備え、各々の出力ピンは前記
   第１の組の少なくとも１つの導電性ラインに選択的に接
   続される、プログラム可能論理装置。