JP2963018B2 - Reed-Solomon error correction code decoding circuit - Google Patents

Reed-Solomon error correction code decoding circuit

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JP2963018B2
JP2963018B2 JP27352694A JP27352694A JP2963018B2 JP 2963018 B2 JP2963018 B2 JP 2963018B2 JP 27352694 A JP27352694 A JP 27352694A JP 27352694 A JP27352694 A JP 27352694A JP 2963018 B2 JP2963018 B2 JP 2963018B2
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史郎 鈴木
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旭化成マイクロシステム株式会社
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はランダム誤りを訂正するために使用されるリード・ソロモン符号の誤り訂正復号・符号化に関するものである。 The present invention relates to relates to an error correction decoding and Reed Solomon code that is used to correct random errors. 本発明は、そのうちで特に誤りの訂正能力にすぐれる高次のリード・ソロモン符号の高速復号に使用する高速演算回路に関するものである。 The present invention relates to a high-speed arithmetic circuit used in particular high-speed decoding of higher order Reed-Solomon code having an excellent correcting capability of the error in them.

【0002】 [0002]

【従来の技術】リード・ソロモン符号の符号化、復号に必要な代数的処理について記述する。 Coding of the Related Art Reed-Solomon code, describes algebraic process necessary for decoding.

【0003】なお、リード・ソロモン符号自体の理論については、今井の「符号理論」(電気情報通信学会)、 [0003] In addition, the theory of Reed-Solomon code itself, "coding theory" of Imai (Electrical, Information and Communication Engineers),
Richard E. Blahut の"Theory and practice of error Of Richard E. Blahut "Theory and practice of error
control codes" (Addison-Wesley)、G.Clark and J.Cain control codes "(Addison-Wesley), G.Clark and J.Cain
の"Error-Correction Codingof Digital Communication "Error-Correction Codingof Digital Communication of
s"(Plenum Press) に詳しいので省略する。 s "omitted familiar with (Plenum Press).

【0004】リード・ソロモン符号の符号化は以下の演算にて行なわれる。 [0004] The encoding of the Reed-Solomon code is performed by the following operation.

【0005】 [0005]

【数1】 [Number 1]

【0006】で定義される。 As defined in [0006]. G(x)は符号の生成多項式であり、以下のように定義される。 G (x) is the generator polynomial of the code is defined as follows.

【0007】 [0007]

【数2】 [Number 2]

【0008】ただし、αはガロア体の原始根の一つである。 [0008] However, α is one of the primitive root of the Galois field. すなわち情報列を多項式と見立てて、これを生成多項式で割った剰余のK次の多項式の係数をパリテイと考え、元のデータ列の後に付加することで実現される。 That resemble the information sequence and polynomial, considered parity coefficients K-order polynomial remainder divided by the generator polynomial this is achieved by adding after the original data sequence. なお、ここで多項式の剰余を求める演算は係数の四則演算がガロア体上の演算として行うこと以外は、通常の多項式演算と全く同じである。 The calculation for obtaining the here polynomial remainder except that arithmetic coefficients performed as an operation over a Galois field, is exactly the same as the normal polynomial arithmetic.

【0009】一般にリード・ソロモン符号の復号化は以下の手順にて行うことができる。 [0009] In general the decoding of the Reed-Solomon code can be carried out by the following procedure.

【0010】(I)シンドローム多項式S(x)の算出 (II)消失多項式Γ(x)・変成シンドローム多項式T [0010] (I) the calculation of the syndrome polynomial S (x) (II) lost polynomial Γ (x) · modified syndrome polynomial T
(x)の算出 (III)誤り値多項式Ω(x)および誤り位置多項式Λ Calculation of (x) (III) error value polynomial Omega (x) and the error locator polynomial Λ
(x)の算出 (IV)誤り値多項式Ω(x)および誤り位置多項式Λ Calculation of (x) (IV) the error value polynomial Omega (x) and the error locator polynomial Λ
(x)の評価 シンドローム多項式S(x)は(3)のαを用いて以下のように定義される。 (X) Evaluation using the syndrome polynomial S (x) of is defined as follows using α of (3).

【0011】 [0011]

【数3】 [Number 3]

【0012】R(x)は受信語の情報多項式である。 [0012] R (x) is the information polynomial of the received word. シンドローム多項式S(x)の全係数がゼロならば、誤りがないと判定される。 If all the coefficients of the syndrome polynomial S (x) and the zero, it is determined that there is no error. シンドローム多項式S(x)が非ゼロならば、以下の手順により誤りの訂正が試みられる。 If using the syndrome polynomial S (x) is non-zero, the correction of errors is attempted by the following procedure.

【0013】消失多項式Γ(x)および変成シンドローム多項式T(x)の算出は誤り位置の推定がなんらかの手段で推定可能で消失訂正を行うことが可能な場合に行う。 [0013] Calculation of loss polynomial gamma (x) and modified syndrome polynomial T (x) is performed when it is possible to perform erasure correction can be estimated by some means to estimate the error location. 消失がバイトのi0からIE−1の場所で起こったとしたとき消失多項式Γ(x)、変成シンドローム多項式T(x)は以下のように定義される。 When loss was occurred in IE-1 away from i0 byte erasure polynomial Γ (x), modified syndrome polynomial T (x) is defined as follows.

【0014】 [0014]

【数4】 Γ(x) = (α i0 x −1) (α i1 x −1)… (α iE-1 x −1) (5) T(x)=S(x)Γ(x)mod x 2t (6) 消失訂正を行わないときは、 Γ(x) =1 (7) T(x)=S(x) (8) である。 [Number 4] Γ (x) = (α i0 x -1) (α i1 x -1) ... (α iE-1 x -1) (5) T (x) = S (x) Γ (x) mod when not a x 2t (6) erasure correction is Γ (x) = 1 (7 ) T (x) = S (x) (8).

【0015】誤り値多項式Ω(x)および誤り位置多項式Λ(x)の算出はユークリッド・アルゴリズムにより行うことができる。 [0015] calculation of the error value polynomial Omega (x) and the error locator polynomial lambda (x) can be carried out by Euclidean algorithm. すなわち、 That is,

【0016】 [0016]

【数5】 Ω i (x)=q i (x) Ω i-1 (x)+Ω i-2 (x) (9) Λ i (x)=q i (x) Λ i-1 (x)+Λ i-2 (x) (10) Q i (x) =Ω i (x)/ Ω i-1 (x) (11) なる漸化式を、以下の初期条件の元で Equation 5] Ω i (x) = q i (x) Ω i-1 (x) + Ω i-2 (x) (9) Λ i (x) = q i (x) Λ i-1 (x) the + Λ i-2 (x) (10) Q i (x) = Ω i (x) / Ω i-1 (x) (11) comprising a recursion formula, the following initial conditions of the original

【0017】 [0017]

【数6】 Ω -1 (x) =x 2t Ω 0 (x)=T(x) Λ -1 (x) =0 Λ 0 (x)=Γ(x) (12) 誤り値多項式Ω(x)の次数が2t−E以下になるまで繰り返し計算する。 [6] Ω -1 (x) = x 2t Ω 0 (x) = T (x) Λ -1 (x) = 0 Λ 0 (x) = Γ (x) (12) the error value polynomial Omega (x degree of) is repeatedly calculated until the following 2t-E. これにより得た誤り値多項式および誤り位置多項式を以下のように解くことにより誤りバイトの位置、値を知ることが可能となる。 Position error byte by solving the error value polynomial and the error locator polynomial obtained by this in the following, it is possible to know the value.

【0018】誤り値多項式Ω(x)および誤り位置多項式Λ(x)から誤りは以下のように算出可能である。 The error from the error value polynomial Omega (x) and the error locator polynomial lambda (x) can be calculated as follows.

【0019】 [0019]

【数7】 [Equation 7]

【0020】すなわち、Λ(x)にα -iを代入した結果が0ならば、i乗の位置のバイトに誤りがありe iがその値がである。 [0020] That is, if the result of substituting alpha -i to lambda (x) is 0, i is incorrect byte positions multiply e i is its value.

【0021】さて、従来の技術において、リード・ソロモン誤り訂正符号のユークリッド互除法処理はマイクロプログラミングによる処理が多用化されてきた。 [0021] Now, in the prior art, the Euclidean mutual division method processing Reed-Solomon error correction code processing by micro-programming has been widely used of. しかしリード・ソロモン誤り訂正符号の訂正能力をtとしたとき、ガロア体上の積和演算を(2t) 2回要するためにtが増大すると共に処理時間が増大するため、高速処理の実現を妨げてきた。 But when the correction capability of the Reed-Solomon error correction code and t, the processing time increases with t increases to require a product-sum operation in a Galois field (2t) 2 times, interfere with the realization of high-speed processing to have.

【0022】この問題を解決するために並列処理の試みも近年見られる。 [0022] The attempt of parallel processing in order to solve this problem is also seen in recent years. 例えば、今井らは(特開昭63−16 For example, Imai et al. (JP-A-63-16
4629号公報)、2tのセルを使用することにより高速処理が可能なことを示している。 4629 JP), indicating that high-speed processing is possible by using a cell of 2t. しかしこの方法では各セルの状態が違うために各セルへの制御線が別々に必要であると共に、コントローラが2tの状態を持つ必要がありハードウエア量が増大する。 But together with the control line to each cell to the state of each cell is different is needed separately in this way, controller hardware size should increases with the state of 2t.

【0023】また、Cameron らは米国特許明細書第5, [0023] In addition, Cameron et al. US Pat. No. 5,
170,399号でユークリッドスタックと呼ばれる2 2, which is referred to as the Euclidean stack at No. 170,399
t個のセルを用いた構造を2つ並列におくことにより、 By placing the structure using the t pieces of cell into two parallel,
高速処理を実現している。 It has achieved a high-speed processing. これは最大2t+1個のガロア体上の乗算器を並列に動かすことにより、1クロックサイクルで多項式同士の除算を行うことが可能であることを実証したものである。 This by moving the maximum 2t + 1 pieces of a Galois field multiplier in parallel, is obtained by demonstrating that it is possible to perform the division polynomials in one clock cycle. また、この米国特許明細書に記載された技術は、特開昭63−164629号公報に記載されたものとはとは異なり、各基本セルに対する制御入力はすべて共通でありLSI上にて集積するのに有利であり、コントローラも簡単化しやすい。 Also, U.S. techniques described patent, unlike from those described in JP-A-63-164629, is integrated with the control input are all common LSI for each basic cell be advantageous in, the controller is also easy to simplify. また誤り値多項式Ω(x)と誤り位置多項式Λ(x)の形成過程、 The process of forming the error value polynomial Omega (x) and error locator polynomial Λ (x),
変成シンドローム多項式T(x)と消失多項式Γ(x) Modified syndrome polynomial T (x) and the disappearance of the polynomial Γ (x)
の形成過程が同じであるため、ユークリッドスタックを2つ置く構成とした場合、それぞれのスタックへの制御が同じであるという特徴がある。 Because the process of formation are the same, in the case of the configuration to place two Euclidean stack, it is characterized in that the control of the respective stack is the same.

【0024】しかし、米国特許明細書第5,170,3 [0024] However, US Pat. No. 5,170,3
99号に示されている図2(A)の構成は、結局基本セルを4t個使用するものでありハードウエア量が大きい。 Configuration shown in FIG. 2 (A) shown in 99 items, the amount of hardware is large and at the end intended to 4t number using basic cells. また同図2(B)の構成は基本セルを2t個使用するのみであるが、誤り値多項式Ω(X)、誤り位置多項式Λ(X)と順に演算するため、先に算出した誤り値多項式Ω(X)を保存するためのレジスタメモリ(図2 Although the structure is the basic cell of FIG. 2 (B) is only the 2t used, for computing the error value polynomial Omega (X), the error locator polynomial Λ (X) and in this order, the error value polynomial calculated above register memories for storing Ω a (X) (FIG. 2
(B)の46)を必要とする。 Requiring 46 (B)). また誤り位置多項式Λ The error position polynomial Λ
(X)の算出に当たって誤り値多項式Ω(X)の算出のサイクル種別と同じシーケンスを実現する必要とするために誤り値多項式Ω(X)の算出のサイクル種別の履歴をレジスタメモリないしコントロールブロックに蓄積する必要がある。 The error value polynomial Ω error value polynomial Ω register memory to control block historical cycle type calculation of (X) to the need to achieve the same sequence as the cycle type of the calculation of (X) in calculating the (X) there is a need to accumulate. またコントロールブロック自体はこのため誤り値多項式Ω(X)、誤り位置多項式Λ(X)のサイクルでは違った処理を強いられ、誤り値多項式Ω The control block itself Thus the error value polynomial Ω (X), forced differentially processed in cycle of the error locator polynomial Λ (X), the error value polynomial Omega
(x)、誤り位置多項式Λ(x)を形成するコントロールシーケンスが同一であることを生かし切れていない問題があった。 (X), control sequences to form an error position polynomial lambda (x) is a problem of not expired utilizing the be identical.

【0025】また、米国特許明細書第5,170,39 [0025] In addition, US Pat. No. 5,170,39
9号に記載のものは、ユークリッドスタック以外にシンドローム発生部、誤り値・誤り位置多項式の評価処理部を別に置くことを前提にしており、これらの処理も最大2t+1個の並列乗算を必要とする演算であるにも関わらず、これの処理も行うことが可能なユークリッドスタックの可能性について言及していない。 Those described in JP 9, the syndrome generating unit other than the Euclidean stack, which is assumed to put a separate evaluation unit of the error value and error position polynomial, and require up to 2t + 1 pieces of parallel multiplication also these processes despite the operation, also does not mention the possibility of the Euclidean stack capable of performing this processing.

【0026】 [0026]

【発明が解決しようとする課題】したがって、本願発明の目的は、リード・ソロモン誤り訂正符号を、構成が簡単でしかも少ないハードウェア量の回路を用いて高速に誤り訂正復号化する演算回路の提供である。 OBJECTS OF THE INVENTION It is therefore an object of the present invention, provides the arithmetic circuit Reed-Solomon error correction code, error correction decoding at a high speed by using a circuit configuration yet less simple hardware amount it is.

【0027】 [0027]

【課題を解決するための手段】上記目的を達成するために、請求項1の記載の発明は、誤り値多項式Ω(x)、 To achieve the above object of the Invention The invention according to claim 1, the error value polynomial Omega (x),
誤り位置多項式Λ(x)を形成するための複数の基本セルと1個のTERMセルとコントロール回路とを少なくても有するリード・ソロモン誤り訂正符号復号化回路回路において、前記各基本セルは、2組の多項式を演算するための2組のレジスタと、レジスタを選択するマルチプレクサと、演算を制御するマルチプレクサと、ガロア体上の演算を行う演算器を少なくても有し、前記TER In Reed-Solomon error correction code decoding circuit circuit having even less plurality of the basic cells and one TERM cells and control circuitry for forming the error locator polynomial Λ a (x), wherein each basic cell, 2 a set of polynomials two pairs for computing the registers, a multiplexer for selecting a register, a multiplexer for controlling the operation, even if less computing unit that performs computation over a Galois field having the TER
Mセルは、ガロア体上の割算器と、レジスタを少なくても有し、前記コントロール回路は、レジスタの選択以外の基本セルへの制御は同一のまま、誤り値多項式Ω M cells, a divider in a Galois field, have even fewer registers, said control circuit, the control of the register of the basic cell other than the selected remaining the same, the error value polynomial Ω
(x)の演算サイクルと誤り位置多項式Λ(x)演算サイクルの2サイクルを行い、直前の誤り値多項式Ω For 2 cycles of operation cycle and the error position polynomial lambda (x) calculation cycle (x), just before the error value polynomial Ω
(x)の演算サイクルの割り算結果を前記TERMセル内の前記レジスタに記憶し、直後の誤り位置多項式Λ The division result of the operation cycle (x) stored in the register in the TERM cell, the error position polynomial immediately Λ
(x)の演算サイクルにおいて使用することを繰り返すように制御することにより、誤り値多項式Ω(x)、誤り位置多項式Λ(x)を形成することを特徴とする。 By controlling so as to repeat the use in the calculation cycle (x), and forming an error value polynomial Ω (x), the error locator polynomial Λ (x).

【0028】請求項2に記載の発明は、前記基本セルは、変成シンドローム多項式T(x)、消失多項式Γ [0028] The invention according to claim 2, wherein the basic cell is modified syndrome polynomial T (x), disappearance polynomial Γ
(x)の演算も可能であり、前記TERMセルは、消失箇所に対応するデータを発生する手段を有し、前記コントロール回路は、レジスタの選択以外の基本セルへの制御は同一のまま、変成シンドローム多項式T(x)の演算サイクルと消失多項式Γ(x)の演算サイクルの2サイクルを繰り返す制御を行い、変成シンドローム多項式T(x)、消失多項式Γ(x)を形成することを特徴とする。 Calculation of (x) is also possible, the TERM cell has means for generating data corresponding to erasures, the control circuit includes control to register the basic cell other than the selected remains the same, metamorphic performs control to repeat the two-cycle operation cycle of the lost polynomial calculation cycle syndrome polynomial T (x) Γ (x), and forming a modified syndrome polynomial T (x), erasure polynomial gamma (x) .

【0029】請求項3に記載の発明は、前記基本セルおよび前記TERMセルは、誤り値多項式Ω(x)、誤り位置多項式Λ(x)の評価演算も可能であり、前記コントロール回路は、誤り値多項式Ω(x)の評価演算サイクルと誤り位置多項式Λ(x)評価演算サイクルの2サイクルを行い、先のサイクルの演算結果をTERMセル内のレジスタに記憶し後のサイクルで誤り値の算出に使用することを繰り返す制御を行うことにより、誤り値多項式Ω(x)、誤り位置多項式Λ(x)を評価することを特徴とする。 The invention described in claim 3, wherein the basic cells and the TERM cell, the error value polynomial Omega (x), are also possible evaluation operation of the error locator polynomial lambda (x), the control circuit includes an error for 2 cycles value polynomial Ω evaluation operation cycle (x) and error locator polynomial lambda (x) evaluation operation cycle, the calculation of the error value in the cycle after storing the calculation results of the previous cycle in a register in the TERM cell performing control to repeat the use of the result, and evaluating the error value polynomial Omega (x), the error locator polynomial Λ (x).

【0030】請求項4に記載の発明は、前記基本セルおよびTERMセルは、シンドローム算出演算も行うことが可能なことを特徴とする。 [0030] According to a fourth aspect of the invention, the basic cells and TERM cell is characterized by capable of performing also the syndrome calculating operation.

【0031】請求項5に記載の発明は、一方の入力がセレクタの出力に接続し、もう一方の入力が共通のバスに接続するガロア体上の乗算器と、前記乗算器の出力を少なくとも一方の入力に持つガロア体上の加算器と、前記加算器の出力を入力に持つ2つのMレジスタと、前記乗算器の入力および前記加算器の出力にマルチプレクサを介して接続する2つのNレジスタと、前記2つのMレジスタと、前記2つのMレジスタのそれぞれの出力に接続する2つのマルチプレクサとを有する前記基本セルを用いて構成されたことを特徴とする。 The invention described in claim 5, whereas connects one input to the output of the selector, and a Galois field multiplier other input is connected to a common bus, the output of the multiplier at least and the adder on a Galois field with the input of the two M register having an input the output of said adder, and two N registers connected via a multiplexer to the output of the input and the adder of the multiplier the two M registers, and characterized by being constituted by using the basic cells having two multiplexers connected to the respective outputs of the two M registers.

【0032】 [0032]

【作用】本発明は、上記の構成で、誤り値多項式・誤り位置多項式の処理がほぼ同型であることを利用して、交互に行うことによりハードウエアの共有を有効に行っている。 DETAILED DESCRIPTION OF THE INVENTION The present invention, in the above configuration, by utilizing the process of the error value polynomial and error locator polynomial is substantially isomorphic is performed to enable the sharing of hardware by performing alternately. 本発明はまた、シンドローム発生、誤り値・誤り位置多項式の評価も最大2t+1の並列演算であることを利用して、時分割により、同じハードウエアを用いることにより、ハードウェアの共有・最小化を行っている。 The present invention also relates to the syndrome generation, by utilizing the fact that evaluation of the error value and error position polynomial is also a parallel operation of up to 2t + 1, the time division by using the same hardware, the shared-minimizing hardware Is going.

【0033】 [0033]

【実施例】以下に、本発明の実施例について図面を用いて説明する。 EXAMPLES Hereinafter, it will be described with reference to the drawings an embodiment of the present invention.

【0034】(実施例の構成)本発明の実施例おける基本セルの構成示すブロック図を図1に示す。 [0034] The block diagram showing configuration examples definitive basic cell (Example Configuration of) the present invention is shown in FIG. 基本セル2 Basic cell 2
t個と組み合わせて使用するTERMセルの構成を示すブロック図を図2に示す。 The block diagram showing the structure of TERM cell used in combination with the t shown in FIG. また基本セル2t個とTER The basic cell 2t number and TER
Mセル組み合わせてユークリッド互除法処理を行うことにより、リード・ソロモン誤り訂正符号の復号化する本願発明の実施例である演算回路の全体構成を図3に示す。 By performing the Euclidean mutual division method processing in conjunction M cells, showing the overall configuration of the operation circuit which is an embodiment of the present invention for decoding the Reed-Solomon error correction code to FIG.

【0035】図1において、101がガロア体上の乗算器である。 [0035] In FIG. 1, 101 is a multiplier of a Galois field. 102がガロア体上の加算器である。 102 an adder over a Galois field. 10 10
1,102は単一の乗加算器で置き換え可能である。 1,102 can be replaced by a single multiplication and addition circuit. 1
03,104はマルチプレクサであり、各々乗算器、加算器の入力を切り替えている。 03,104 is a multiplexer, and switched each multiplier, the input of the adder. マルチプレクサ103, Multiplexer 103,
104の切り替え制御線がおのおのs0,s1である。 104 of the switching control lines are each s0, s1.
105,106がMレジスタと呼ぶレジスタ群である。 105 and 106 is a register group called the M register.
107,108がNレジスタと呼ぶレジスタ群である。 107 and 108 is a register group called the N register.
各レジスタ105,106,107,108の書き込み制御線がそれぞれwm0,wm1,wn0,wn1である。 Write control line of the registers 105, 106, 107, 108 are each wm0, wm1, wn0, wn1. レジスタ105,106の出力はマルチプレクサ1 The output of the register 105, 106 is a multiplexer 1
09で選択されている。 It has been selected in the 09. 同様にレジスタ107,108 Similarly, registers 107 and 108
の出力はマルチプレクサ110で選択されている。 The output of being selected by the multiplexer 110. マルチプレクサ109,110はともに制御線s3で制御されている。 Multiplexers 109 and 110 are both controlled by the control line s3. Qbusが共通バスであり、乗算器101の入力になっている。 Qbus is a common bus, which is the input of the multiplier 101. i-1は入力であり、図3の示すように、前段の基本セルのM i出力に接続される。 M i-1 is the input, as shown by FIG. 3, are connected to the M i output of the preceding basic cell. iは出力であり、図3に示すように後段の基本セルの入力M M i is the output, the input M of the subsequent basic cell as shown in FIG. 3
i-1に接続される。 It is connected to the i-1.

【0036】TERMセルを示す図2において、201 In FIG. 2 showing the TERM cells, 201
はレジスタでありwfがその書き込み制御線である。 It is a register wf is the write control line. 2
02はガロア体上の逆関数演算回路であり、203はガロア体上の乗算器である。 02 is an inverse function calculation circuit in a Galois field, 203 is a multiplier of a Galois field. 202,203は単一の割算器に置き換え可能である。 202 and 203 can be replaced by a single divider. 204,205,206はマルチプレクサであり、si1,si2,si3はその制御信号である。 204, 205, and 206 is a multiplexer, si1, si2, si3 is its control signal. 207はゼロ検出回路である。 207 is a zero detection circuit. mzer mzer
oはその出力である。 o is its output. 208はラッチであり、l k1はその制御信号である。 208 is a latch, l k1 is its control signal.

【0037】図3において、図1に示した基本セル2t [0037] In FIG. 3, the basic cell 2t shown in FIG. 1
個と図2に示したTERMセルの相互接続を示す。 It shows the interconnection of TERM cell shown in pieces and FIG. 30 30
2〜305は図1に示した基本セルBU0,BU1,・ 2-305 basic cell shown in FIG. 1 BU0, BU1, ·
・BU2t−1である。 - it is a BU2t-1. 301はマルチプレクサであり、slはその制御線である。 301 is a multiplexer, sl is its control line. 307はコントロール回路である。 307 is a control circuit. s0−s3,wd0−we1の信号線はすべての基本セルに共通の入力であり、コントロール回路から出力される。 s0-s3, the signal lines of wd0-we1 is a common input to all of the basic cell, is outputted from the control circuit. なお、図2のmzero出力はコントロール回路への入力となる。 Incidentally, mzero output in Figure 2 is the input to the control circuit. また図2の信号線wf,si The signal line of FIG. 2 wf, si
1,si2,si3への信号はコントロール回路から出力されている。 1, si2, signal to si3 are outputted from the control circuit. 各基本セルのMi出力は次段のM i-1入力に接続する。 Mi output of each basic cell is connected to the next M i-1 input. TERMセル306への入力M 2t-1は、 Input M 2t-1 to the TERM cell 306,
2t−1番目の基本セル305の出力M iに接続される。 It is connected to the output M i of 2t-1 th basic cell 305.

【0038】(他の実施例の構成)図4は、別の実施例の基本セルのブロック図である。 [0038] (Configuration of other embodiments) FIG. 4 is a block diagram of a basic cell according to another embodiment. 図4において、401 4, 401
がガロア体上の乗算器である。 There is a multiplier of a Galois field. 402がガロア体上の加算器である。 402 an adder over a Galois field. 401,402は単一の乗加算器で置き換え可能である。 401 and 402 can be replaced by a single multiplication and addition circuit. 403,404のマルチプレクサであり、各々乗算器、加算器の入力を切り替えている。 403, 404 are multiplexer, each multiplication unit switches the input of the adder. マルチプレクサ403,404の切り替え制御線がおのおのs0,s1である。 Switching the control lines of the multiplexer 403 and 404 are each s0, s1. 405,406がMレジスタと呼ぶレジスタ群である。 405 and 406 is a register group called the M register. 407,408がNレジスタと呼ぶレジスタ群である。 407 and 408 is a register group called the N register. 各レジスタ405,406,40 Each register 405,406,40
7,408の書き込み制御線がそれぞれwm0,wm Write control line of 7,408 each WM0, wm
1,wn0,wn1である。 1, wn0, is wn1. レジスタ405,406の出力はマルチプレクサ409で選択されている。 The output of register 405 and 406 is selected by the multiplexer 409. 同様にレジスタ407,408の出力はマルチプレクサ410 Similarly, the output of the register 407 and 408 multiplexers 410
で選択されている。 In has been selected. マルチプレクサ409,410はともに制御線s3で制御されている。 Multiplexers 409 and 410 are both controlled by the control line s3. Qbusが共通バスであり、乗算器401の入力になっている。 Qbus is a common bus, which is the input of the multiplier 401. i-1は入力であり、前段の基本セルのM i出力に接続される。 M i-1 is the input, is connected to the M i output of the preceding basic cell. M
iは出力であり、後段の基本セルの入力M i-1に接続される。 i is the output, it is connected to the input M i-1 of the subsequent basic cell.

【0039】図4は、図1に示した基本セルにおいてマルチプレクサ103への入力を追加し、マルチプレクサ109の出力に接続した構成となっている。 [0039] Figure 4 adds the input to the multiplexer 103 in the basic cell shown in FIG. 1, it has a configuration connected to the output of the multiplexer 109.

【0040】図5は他の実施例のTERMセルの構成を示すブロック図である。 [0040] FIG. 5 is a block diagram showing the structure of TERM cell according to another embodiment.

【0041】図5において、501はレジスタでありw [0041] In FIG. 5, 501 is a register w
fがその書き込み制御線である。 f is the write control line. 502はガロア体上の逆関数演算回路であり、503はガロア体上の乗算器である。 502 is an inverse function calculation circuit in a Galois field, 503 is a multiplier of a Galois field. 504,505,506はマルチプレクサであり、si1,si2,si3はその制御信号である。 504, 505 and 506 is a multiplexer, si1, si2, si3 is its control signal. 5
07はゼロ検出回路である。 07 is a zero detection circuit. mzeroはその出力である。 mzero is its output. 508はラッチであり、l k1はその制御信号である。 508 is a latch, l k1 is its control signal. 509はガロア体シーケンサ、510は深さ2tのFIFOである。 509 Galois field sequencer, 510 is a FIFO depth 2t.

【0042】図5に示されたTERMセルは、図2に示されたTERMセルにおいて、ガロア体シーケンサ50 [0042] TERM cell shown in FIG. 5, the TERM cell shown in FIG. 2, the Galois field sequencer 50
9と深さ2tのFIFO510を追加したものである。 9 and FIFO510 of depth 2t is obtained by adding a.
各セルの接続は図3に同じである。 Connection of each cell is the same in FIG.

【0043】図4の基本セルと図5のTERMセルは、 [0043] TERM cell of the basic cell and 5 of FIG. 4,
図3の接続と同様の接続で、消失多項式;変成シンドローム生成およびユークリッド互除法処理を行う演算回路を構成する。 In the same connection as connection of Figure 3, the disappearance polynomial; it constitutes an arithmetic circuit for performing a modified syndrome generation and Euclid method processing.

【0044】(第3の実施例の構成)図6,図7は第3 [0044] (Third Embodiment Configuration) FIG. 6, FIG. 7 is a third
の実施例の構成を示す図である。 It is a diagram showing a configuration of the embodiment. 図5は図4に示した基本セルを拡張したものである。 Figure 5 is an extension of the basic cell shown in FIG.

【0045】図6において、601がガロア体上の乗算器である。 [0045] In FIG. 6, 601 is a multiplier of a Galois field. 602がガロア体上の加算器である。 602 an adder over a Galois field. 60 60
1,602は単一の乗加算器で置き換え可能である。 1,602 can be replaced by a single multiplication and addition circuit. 6
03,604はマルチプレクサであり、各々乗算器60 03,604 is a multiplexer, each multiplier 60
1、加算器602の入力を切り替えている。 1, and switch the input of the adder 602. マルチプレクサ603,604の切り替え制御線がおのおのs0, Switching the control lines of the multiplexer 603 and 604 each s0,
s1である。 It is s1. 605,606がMレジスタと呼ぶレジスタ群である。 605 and 606 is a register group called the M register. 607,608がNレジスタと呼ぶレジスタ群である。 607 and 608 is a register group called the N register. 各レジスタ605,606,607,60 Each register 605,606,607,60
8の書き込み制御線がそれぞれwm0,wm1,wn 8 the write control line each wm0, wm1, wn
0,wn1である。 0, is a wn1. レジスタ605,606の出力はマルチプレクサ609で選択されている。 The output of register 605 and 606 is selected by the multiplexer 609. 同様にレジスタ607,608の出力はマルチプレクサ610で選択されている。 Similarly, the output of the register 607 and 608 is selected by the multiplexer 610. マルチプレクサ609,610はともに制御線s3で制御されている。 Multiplexers 609 and 610 are both controlled by the control line s3. Qbusが共通バスであり、 Qbus is a common bus,
乗算器601の入力になっている。 It has become the input of the multiplier 601. i-1は入力であり、前段の基本セルのM i出力に接続される。 M i-1 is the input, is connected to the M i output of the preceding basic cell. iは出力であり、後段の基本セルの入力M i-1に接続される。 M i is the output, is connected to the input M i-1 of the subsequent basic cell.
611,612が追加されたマルチプレクサである。 611 and 612 is added multiplexer. s
2、s4がその制御線である。 2, s4 are the control lines. 603のマルチプレクサの入力としてシンドローム多項式の算出のための定数入力、誤り位置多項式の評価のための定数入力、誤り値多項式の評価のための定数入力が、図4の基本セルの構成と比較して追加されている。 Constant input for calculating the syndrome polynomial as input 603 of the multiplexer, a constant input for the evaluation of the error locator polynomial, a constant input for the evaluation of the error value polynomial, in comparison with the configuration of the basic cell of FIG. 4 It has been added.

【0046】図7は図5のTERMセルの構成を拡張したものである。 [0046] Figure 7 is an extension of the structure of TERM cell of FIG.

【0047】図7において、701はレジスタでありw [0047] In FIG. 7, 701 is a register w
fがその書き込み制御線である。 f is the write control line. 702はガロア体上の逆関数演算回路であり、703はガロア体上の乗算器である。 702 is an inverse function calculation circuit in a Galois field, 703 is a multiplier of a Galois field. 704,705,706はマルチプレクサであり、si1,si2,si3はその制御信号である。 704, 705, 706 is a multiplexer, si1, si2, si3 is its control signal. 7
07はゼロ検出回路である。 07 is a zero detection circuit. mzero はその出力である。 mzero is its output.
708はラッチであり、lkはその制御信号である。 708 is a latch, lk is the control signal. 7
09はガロア体シーケンサ、710は深さ2tのFIF 09 Galois field sequencer, 710 of depth 2t FIF
Oである。 It is O.

【0048】以上の構成は、図5のTERMセルと同様な構成である。 The above structure is the same structure as TERM cell of FIG. そして、図5の構成と比較すると、端子として、Decode data 入力、Encode data 入力、Encode When compared with the configuration of FIG. 5, as the terminal, Decode data input, Encode data input, Encode
data 出力、SUM odd ,SUM evenが追加されている。 data output, SUM odd, SUM even have been added. 713はゼロ検出回路であり、sumzero はその出力である。 713 is a zero detection circuit, Sumzero is its output. 712はガロア体上の加算器であり、SUM 712 is the adder in a Galois field, SUM
odd ,SUM evenを入力としてSUMを出力する。 odd, and outputs the SUM to SUM even as input. 71 71
1はラッチであり、lk2はその制御線である。 1 is a latch, lk2 is its control line. 704 704
の入力に711の出力が追加されている。 The output of the input to 711 have been added. 705の入力にSUMが追加されている。 705 SUM to the input has been added.

【0049】図8は図6の基本セル、図7のTERMセルを組み合わせたときの全体の接続図である。 [0049] FIG 8 is an overall connection diagram when a combination of basic cells, TERM cell of FIG. 7 in FIG. s0−s s0-s
5,wd0−1,we0−1の制御線は省略されているが、図3と同様にすべての基本セルに対する共通入力として必要である。 5, Wd0-1, the control lines we0-1 are omitted, it is necessary as a common input to all of the basic cell as in FIG 3. 0番目、1番目の基本セル802と8 0 th and 1-th basic cell 802 8
03のSUM i-1入力には0を入力する。 The 03 SUM i-1 input to enter a 0. 2i番の基本セルのSUM i-1入力は2i−2番の基本セルのSUM SUM i-1 input of the basic cell of 2i number is the basic cell of the 2i-2 No. SUM
i出力に接続する。 i connected to the output. 2i+1番の基本セルのSUM i-1 2i + 1 of the number of basic cells SUM i-1
入力は2i−1番の基本セルのSUM i出力に接続する。 Input connected to the SUM i output of the basic cell of 2i-1 th. TERMセル806のSUM odd入力は2t−1番の基本セル805のSUM i出力に接続し、SUM even SUM odd input TERM cell 806 is connected to the SUM i output of the basic cell 805 of 2t-1 th, SUM the even
入力は2t−2番の基本セルのSUM i出力に接続する。 Input connected to the SUM i output of the basic cell of 2t-2 th.

【0050】(実施例の動作)上記した本発明の実施例の構成によるリード・ソロモン符号の復号化を、構成における動作を詳細に追うことで説明する。 [0050] The decoding of the Reed-Solomon code according to configuration of the embodiment of the present invention described above (operation example) will be described by chasing operation in the configuration in detail.

【0051】初期状態において、図3の各基本セルおよびTERMセルのレジスタを図9のとおりに初期化する。 [0051] In the initial state, is initialized as in Figure 9 the register of each elementary cell and TERM cell of FIG. つまり、基本セルの各レジスタ105には誤り値多項式Ω 0 x)の初期値多項式の各係数を設定する。 That is, the respective registers 105 of the basic cell sets each coefficient of the initial value polynomial error value polynomial Ω 0 x). 同様にレジスタ107に誤り値多項式Ω -1 (x)を格納する。 Similarly stores -1 (x) the error value polynomial Ω to register 107. 基本セルの各レジスタ106には誤り位置多項式Λ Error position polynomial in the registers 106 of the basic cell Λ
(x)の初期値多項式の各係数を設定する。 Setting the coefficients of the initial value polynomial 0 (x). 同様にレジスタ108に誤り位置多項式Λ −1 (x)を格納する。 Similarly to store error locator polynomial Λ -1 (x) in the register 108. 設定する各初期値に関しては、上記式(12)を参照されたい。 For each initial value to be set, see the above equation (12).

【0052】なお、誤り位置多項式Λ(x)は便宜上誤り値多項式Ω(x)と一つ次数をずらした形で格納される。 [0052] The error position polynomial lambda (x) are stored for convenience error value polynomial Omega (x) and form shifted one degree. つまり初期状態において基本セルのn番目にはn+ That is the n-th basic cell in the initial state n +
1次の項が格納される。 1-order term is stored. 0次の項は基本セル0の一つ手前の仮想的なレジスタに置いている。 0-order term is placed in a virtual register immediately preceding the basic cell 0. この仮想的なレジスタは初期の状態に1という値をもつ以外は常にゼロであるので(一回目の除算処理でΛ(x)の最下位の桁は必ずBU0(基本セル302)のレジスタに移る)回路的には基本セル302のM i-1端子の入力に対して0x The virtual register proceeds to register the least significant digit is always BU0 of so except with a value of 1 to the initial state is always zero (lambda in one round of division process (x) (basic cell 302) ) 0x the circuit with respect to the input of the M i-1 terminals of the basic cell 302
01を入力するセレクタとして実現される(図3のマルチプレクサ301がそれに該当する)。 01 is realized as a selector for inputting (multiplexer 301 in FIG. 3 corresponds to it).

【0053】初期化の処理自体は、後述するように拡張した構成を使用しシンドローム多項式を求める処理を同一回路にて行うように拡張すれば不要となるが、シンドローム多項式の生成を別回路にて行う場合は図3のIn [0053] processing itself of the initialization is not necessary if extended to perform a process for obtaining a syndrome polynomial using the expanded configuration as will be described later in the same circuit, in a separate circuit to generate a syndrome polynomial in the Figure 3 case of
it入力端子からシフトインすることにより可能である。 It is possible by shift-in from it input terminal. あるいは、外部よりシリアルにシフトインするようにしてもよい。 Alternatively, it may be shifted in from the outside serially.

【0054】初期化した後の1回のユークリッド互除法収束計算は以下の手順で行うことができる。 [0054] one of the Euclidean mutual division method convergence calculation after the initialization can be carried out by the following procedure. この実施例では、誤り値多項式Ω(x)および誤り位置多項式Λ In this embodiment, the error value polynomial Omega (x) and the error locator polynomial Λ
(x)に関する演算を交互に行うが、以下便宜のため、 Is performed alternately operation on (x), for the following convenience,
誤り値多項式Ω(x)多項式にのみ注目して説明を行い、その後誤り位置多項式Λ(x)の演算について記述する。 Perform described with focus only on the error value polynomial Omega (x) polynomial, then describes operation of the error locator polynomial Λ (x).

【0055】多項式の除算により剰余多項式をもとめる演算は、以下のように書くことができる。 [0055] The polynomial division seek remainder polynomial calculation can be written as follows. 誤り値多項式Ω i-1 (x)を誤り値多項式Ω i-2 (x)で割った剰余を求めることを考えたとき、以下に示すように繰り返し演算により剰余多項式W(x)(つまりΩ i (x))を求める。 When considering to seek remainder obtained by dividing the error value polynomial Omega i-1 (x) with the error value polynomial Ω i-2 (x), the remainder polynomial W (x) by the repetitive operation as shown below (i.e. Omega i seek a (x)). すなわち In other words

【0056】 [0056]

【数8】 [Equation 8]

【0057】これは多項式の割り算の手順に当てはめれば理解は容易である。 [0057] It is understood Atehamere to the procedure of division of polynomial is easy. 割り算の手順については、後で詳しく説明する。 For the division of the procedure will be described in detail later.

【0058】なお(18)式の [0058] It should be noted that equation (18) of

【0059】 [0059]

【外1】 [Outside 1]

【0060】の項はΩ i-2 (x)をΩ i-1 (X)で割った商に対応する。 [0060] The term corresponds to the quotient obtained by dividing Omega i-2 (x) with Ω i-1 (X). すなわち、(18)はΩ i-2 (x)をΩ i-1 (X)で割った商をQ(x)とすると、その係数q iを用いて以下のように書くことも可能である。 That is, (18) when the quotient obtained by dividing Omega i-2 (x) with Omega i-1 (X) and Q (x), are also possible to write as follows using the coefficients q i .

【0061】 [0061]

【数9】 W k+1 (x) =W k (x) +Ω i-1 (x)q ijk x ijk (19) 多項式の割り算の筆算によって処理したものを図10に示す。 The Equation 9] which was treated with W k + 1 (x) = W k (x) + Ω i-1 (x) q ijk x ijk (19) of the polynomial division longhand shown in FIG. 10. 図11が図10に対応した本発明の実施例の構成を用いた一回の多項式の除算演算の手順を示す。 Figure 11 shows the single steps of the polynomial division operation using the structure of the embodiment of the present invention corresponding to FIG. 10.

【0062】さて、図10において、 [0062] Now, in FIG. 10,

【0063】 [0063]

【数10】 A(x)=a 33 +a 22 +a 1 x+a 0 (A) B(x)=b 22 +bx+b 0 (B) とし、(A)式を(B)式で割ると、商の式Q(x)と剰余の式W(x)を用いて次式(C)が成立する。 And Equation 10] A (x) = a 3 x 3 + a 2 x 2 + a 1 x + a 0 (A) B (x) = b 2 x 2 + bx + b 0 (B), formula (B) expression in the (A) dividing the following formula (C) is established using the equation Q (x) and remainder of the formula W (x) of the quotient.

【0064】 [0064]

【数11】 A(x)=Q(x)B(x)+W(x) (C) ただし、Q(x)=q 1 x+q 0 ; W(x)=a″ 1 Equation 11] A (x) = Q (x ) B (x) + W (x) (C) , however, Q (x) = q 1 x + q 0; W (x) = a "1
x+a″ 0図10で、演算1では、q 1 xが求まり、q 1 =a 3 In x + a "0 10, the computing 1, Motomari is q 1 x, q 1 = a 3 /
2となる。 a b 2. 演算1で導出されるA′(x)は、 A derived by calculating 1 '(x) is

【0065】 [0065]

【数12】 A′(x)=a′ 22 +a′ 1 x+a′ 0 (D) ただし、a′ 2 =a 2 −q 11 ,a′ 1 =a 1 −q 1 Equation 12] A '(x) = a' 2 x 2 + a '1 x + a' 0 (D) , however, a '2 = a 2 -q 1 b 1, a' 1 = a 1 -q 1
0演算0では、q 0が求まり、q 0 =a′ 2 /b 2となり、剰余W(x)が求まる。 In b 0 operation 0, Motomari is q 0, q 0 = a ' 2 / b 2 , and the remainder W (x) is obtained.

【0066】この筆算を、本発明の実施例の図3に示した構成で行ったものが図11である。 [0066] The longhand, those performed in the configuration shown in FIG. 3 of the embodiment of the present invention is shown in FIG 11.

【0067】上記の演算1は、、サイクルがTからT+ [0067] operation 1 above ,, cycle from T T +
1となったとき、全基本セルで次に示す演算を行うことで実行される。 When a 1 is performed by performing the following operations on all the basic cell. ここで、M i ,N iは、i番目の基本セルMレジスタ,Nレジスタの内容を示している。 Here, M i, N i is, i-th basic cell M register shows the contents of the N register.

【0068】 [0068]

【数13】 M i,T+1 =Q×M i-1,T +N i,T (E) N i,T+1 =M i-1,T Q=N 2t,T /M 2t-1,T上記のQは、TERMセルで計算され、Qbusを介して各基本セルに送られる。 Equation 13] M i, T + 1 = Q × M i-1, T + N i, T (E) N i, T + 1 = M i-1, T Q = N 2t, T / M 2t-1 , T above Q is calculated in TERM cells, sent to each elementary cell through the QBUS. また、Mレジスタの内容をN In addition, the content of the M register N
レジスタに移している。 It is transferred to a register. 次に演算0をサイクルがT+1 Then the operation 0 cycle T + 1
からT+2となったとき、全基本セルにおいて、次に示す演算を行うことで実行される。 When it becomes T + 2 from the total basic cell is performed by performing the following calculation.

【0069】 [0069]

【数14】 M i,T+2 =Q×N i,T+1 +M i-1,T+1 (F) N i,T+2 =N i,T+1 Q=M 2t-1,T+1 /N 2t,T+1上記と同様に、QはTERMセルで求めて、Qbusを介して各基本セルに送られる。 Equation 14] M i, T + 2 = Q × N i, T + 1 + M i-1, T + 1 (F) N i, T + 2 = N i, T + 1 Q = M 2t-1, T + 1 / N 2t, similarly to the T + 1 above, Q is asked in TERM cells, sent to each elementary cell through the QBUS. 剰余は、Mレジスタに求められる。 The remainder is found in the M register.

【0070】演算1のときの基本セル、TERMセルの制御線の切り替えを図12、図13、演算0のときの制御を図14、図15に示す。 [0070] The basic cell when the operation 1, the switching of the control lines of TERM cells 12, 13, 14 control when the operation 0, shown in Figure 15.

【0071】図12は、演算1のときの基本セルにおいて、上記式(E)における [0071] Figure 12, in the basic cell when the operation 1, in the formula (E)

【0072】 [0072]

【数15】M i,T =Q×M i-1,T-1 +N i,T-1i,T+1 =M i−1,Tの演算を行う接続を示している。 Equation 15] M i, shows the connection of performing T = Q × M i-1 , T-1 + N i, T-1 N i, the calculation of T + 1 = M i-1 , T. 図13は、演算1のときのTERMセルにおいて、上記式(E)における 13, in the TERM cell when the operation 1, in the formula (E)

【0073】 [0073]

【数16】Q=N 2t /M 2t-1の演算を行う接続を示している。 Equation 16 shows a connection for performing computation of Q = N 2t / M 2t- 1.

【0074】また、図14は、演算0における基本セルにおいて、上記式(F)における [0074] Further, FIG. 14, the basic cell in operation 0, in the formula (F)

【0075】 [0075]

【数17】M i,T =Q×N i,T-1 +M i-1,T-1の演算を行う接続を示している。 Equation 17] M i, T = Q × N i, indicates a connection to perform an operation of T-1 + M i-1 , T-1. 図15は、演算0におけるTERMセルにおいて、上記式(F)における 15, in the TERM cell in operation 0, in the formula (F)

【0076】 [0076]

【数18】Q=M 2t-1 /N 2tの演算を行う接続を示している。 Equation 18 shows a connection for performing computation of Q = M 2t-1 / N 2t.

【0077】このような演算を、(14)〜(19)の多項式の割り算に対して用いる。 [0077] Such operation, used for the division of the polynomial (14) to (19). 演算1で(14)〜 In operation 1 (14) to
(19)の手順におけるW 1 (x)を求めるとともに、 With obtaining the W 1 (x) in the procedure of (19),
Mレジスタ中にあったΩ i-2 (x)をΩ i-1 (x)を格納していたNレジスタに移す。 Was in the M register Omega i-2 (x) is transferred to the N register, which has stored Omega i-1 a (x). 1 (x)はΩ i-2 W 1 (x) is Ω i-2
(x)を格納していたMレジスタに上書きする。 (X) to overwrite the M register that was stored in. その後、演算0でW 2 (x)を求める。 Then, determine the W 2 (x) in the operation 0.

【0078】本発明の制御の手順を擬似コードで説明したものを図16に示す。 [0078] those described in pseudo-code the procedure of control of the present invention shown in FIG. 16. なお、図16においてPOWE Incidentally, powE 16
R,REDUCEは各々tまでカウントできるカウンタである。 R, REDUCE is a counter that can each count up t. また、図16の演算2は各基本セルのMレジスタの内容をシフトアップする動作である。 The arithmetic 2 in FIG. 16 is an operation for shifting up the contents of the M register of each elementary cell. この演算2において、基本セルの制御は演算0と同一で、TERMセルのsi3の選択信号によりQbusに0を出力する制御を行うことにより実現される。 In this operation 2, the control of basic cells identical to the operation 0, is realized by performing the control for outputting a 0 to Qbus by si3 select signal TERM cell. 図16の制御手順は、 Control procedure of FIG. 16,
図3において、コントロール回路307を用いて行われる。 3, is performed using the control circuit 307.

【0079】上記では誤り値多項式Ω(x)の演算について説明した。 [0079] have been described operation of the error value polynomial Ω (x) in the above. この誤り値多項式Ω(x)の演算と平行して行われる誤り位置多項式Λ(x)の演算は式(1 Calculation of the error value polynomial Ω error locator polynomial Λ performed in parallel with the calculation of (x) (x) is the formula (1
0)に定義した通りである。 It is as defined in the 0). この式(10)と式(1 This equation (10) and equation (1
9)に注目すれば、誤り値多項式Ω(x)の計算において求めたq IJkを使用して、誤り位置多項式Λ i-2 If attention to 9), using q ijk obtained in the calculation of the error value polynomial Omega (x), the error locator polynomial lambda i-2
(x)、Λ i-1 (x)に対して誤り値多項式Ω i-2 (X), the error value polynomial with respect to Λ i-1 (x) Ω i-2
(x)、Ω i-1 (x)にほどこしたのと全く同じ演算をすればよいことがわかる。 (X), Ω i-1 (x) to the of and it is understood that it is sufficient to exactly the same operation endowment.

【0080】本発明の実施例では、図17のタイムチャートに示すように、誤り値多項式Ω(x)の演算およびQバスの値のラッチのサイクル、誤り位置多項式Λ [0080] In embodiments of the present invention, as shown in the time chart of FIG. 17, the latch cycle of operation and Q buses value of the error value polynomial Omega (x), the error locator polynomial Λ
(x)の演算のサイクルを交互に行う。 Performed alternately cycle operation (x). 誤り値多項式Ω The error value polynomial Ω
i-1 、Ω i-2の係数は、各基本セルのレジスタ105, i-1, coefficient of Omega i-2 the register 105 of each basic cell,
107に格納されるに対して、誤り位置多項式Λ i-1 Respect are stored in 107, error position polynomial lambda i-1,
Λ i-2の係数は各基本セルのレジスタ106,108に格納される。 Coefficient of lambda i-2 is stored in register 106 of each basic cell. 誤り位置多項式Λ(x)の演算は誤り値多項式Ω(x)の演算で求めたQバスの値を図2のTER Error locator polynomial Λ operation of FIG. 2 the values ​​of Q buses as determined by the calculation of the error value polynomial Omega (x) of (x) TER
Mセルのラッチ208で保存し、基本セルのs0,s1 And stored at the latch 208 of the M cell, the basic cell s0, s1
の制御線の値を保持したままで、次のサイクルにおいてレジスタの選択信号ωmo,ωm1,ωno,ωm1, The value of the control line while retaining the register of the selection signal in the next cycle ωmo, ωm1, ωno, ωm1,
s3を切り替えて、レジスタ105,107の代わりにレジスタ106,108を選択するように制御することにより実現している。 By switching s3, it is realized by controlling so as to select the register 106 in place of the register 105, 107.

【0081】図18にt=2の符号における処理例を示す。 [0081] Figure 18 shows a processing example in a code of t = 2. 図18は Figure 18

【0082】 [0082]

【数19】 G p (x) =x 8 +x 5 +x 3 +x 2 +1 (20) で定義されるガロア体上で、M 0 =120、t=2のリード・ソロモン符号を例として使用している。 A Galois field in which is defined by the following equation 19] G p (x) = x 8 + x 5 + x 3 + x 2 +1 (20), the M 0 = 120, t = 2 for Reed-Solomon codes used as an example there. 係数がすべて0なる符号語のX16の項に大きさxl0なる誤りを加えた例である。 Coefficient is an example obtained by adding the size xl0 become errors in the section X16 all 0 becomes codewords. T=0が初期状態であり、各基本セルのレジスタ105に、シンドローム多項式の係数が格納されている。 T = 0 is the initial state, the register 105 of each basic cell, the coefficient of the syndrome polynomial is stored. また各レジスタ107,106,108 In addition each of the registers 107,106,108
は式(12)に従ってΩ -1 (x)、Λ 0 (x)、Λ Omega -1 (x) according to equation (12), Λ 0 (x), Λ
-1 (x)の係数に初期化されている。 Is initialized to the coefficient of -1 (x). 2t-1が非ゼロなので図16に従ってstepBが実行され各基本セル内のレジスタの内容は図18のT=2の状態に変化する。 Since M 2t-1 is non-zero content of the register of stepB are performed in each basic cell in accordance with FIG. 16 is changed to the state of T = 2 in FIG. 18.
(Tは2づつ増加しているが、誤り値多項式を演算するΩサイクル・誤り位置多項式を演算するΛの各サイクルが必要なため2サイクル必要である。)以下図16のアルゴリズムに従って処理をし、T=8のときに最終的な誤り値多項式Ω(x)、誤り位置多項式Λ(x)の係数が各基本セルのレジスタ105,106に求まる。 (T is is increasing 2 increments, each cycle of Λ calculates the Ω cycle error locator polynomial for computing the error value polynomial are required two cycles for required.) The treated according to the algorithm below: Figure 16 final error value polynomial at T = 8 Ω (x), the coefficient of the error locator polynomial lambda (x) is obtained in the register 105, 106 of each basic cell.

【0083】多項式の次数が一つ減じられる度に演算0、演算1、演算2を行えばよいので訂正能力tのリード・ソロモン符号の誤り値多項式Ω(x)の算出には高々演算は2t回必要である。 [0083] operation whenever the degree of the polynomial is reduced one 0, operation 1, at most operations 2t in the calculation of the so may perform computation 2 error value polynomial Reed-Solomon code correction capability t Ω (x) necessary and is times. 本発明では演算0・演算1 Operation in the present invention 0 - calculating 1
・演算2を各々1サイクルにて行うので、位置多項式Λ Is performed, the computation 2 at each cycle, position polynomial Λ
(x)及び誤り値多項式Ω(x)の算出には高々2t× (X) and at most 2t × the calculation of the error value polynomial Omega (x)
2サイクルあればよいことになる。 It will be sufficient if two cycles.

【0084】以上によって、本発明の実施例を用いることによりリード・ソロモン符号のユークリッド互除法演算が高速に処理可能であることを示した。 [0084] By the above, Euclidean algorithm operation Reed-Solomon code by using the embodiment of the present invention showed that it is possible high-speed processing.

【0085】(他の実施例の動作)以下では図1・図2 [0085] In (another example operation of) the following FIGS. 1 and 2
を拡張した図4・図5の回路で誤り値多項式Ω(x)、 Error value polynomial Ω in the circuit of FIGS. 4 and 5 that extends the (x),
誤り位置多項式Λ(x)の算出のみならず、変成シンドローム多項式T(x)、消失多項式Γ(x)の導出が可能であることを示す。 Indicates that not only the calculation of the error locator polynomial Λ (x), modified syndrome polynomial T (x), it is possible to derive the loss polynomial Γ (x).

【0086】データ入力終了時にTERMセルのFIF [0086] of TERM cell at the time of data input end FIF
O510には消失箇所に対応するα 0 ,α 1 …α iE-1が蓄えられている。 Alpha 0 corresponding to erasures in O510, α 1 ... α iE- 1 is stored. 基本セルの初期化は誤り値多項式Ω Initialization of the basic cell error value polynomial Ω
(X)、誤り位置多項式Λ(x)の場合と同じである。 (X), is the same as that of the error locator polynomial Λ (x).
(5),(6)式は以下のような漸化式として書くことができるので、 (5), so can be written as a recurrence formula as following equation (6),

【0087】 [0087]

【数20】 Γ j+1 (x)= (α j −1)Γ j (x) (21) T j+1 (x) = (α j −1)T j (x) (22) 各基本セルは結局、各係数毎に同様の Equation 20] Γ j + 1 (x) = (α j -1) Γ j (x) (21) T j + 1 (x) = (α j -1) T j (x) (22) each basic cells eventually the same for each coefficient

【0088】 [0088]

【数21】 γ i,T+1 =α i,T γ i-1,T +γ i,T (23) なる演算を実現すればよい。 Equation 21] γ i, T + 1 = α i, T γ i-1, T + γ it, T may be realized (23) becomes operational.

【0089】図19に変成シンドローム多項式T(x) [0089] FIG. 19 modified syndrome polynomial T (x)
算出時の基本セルの接続を示す。 It shows the connection of the basic cell of the calculation. この接続で基本セルは、 The basic cell in this connection,

【0090】 [0090]

【数22】M i,T+1 =Q×M i-1,T +M i,Tの演算をおこなう。 Equation 22] M i, T + 1 = Q × M i-1, T + M i, performs computation of T. これは、上記式(23)の形と同様である。 This is similar to the form of the above equation (23).

【0091】また、TERMセルはマルチプレクサ50 [0091] In addition, the TERM cell multiplexer 50
6を通してFIFO510の値を出力する。 6 through outputs the value of the FIFO 510. 消失多項式Γ(x)算出時にはwm0,wm1,s3を切り替えて同じ演算を行う。 During erasure polynomial gamma (x) computed perform the same operation by switching the wm0, wm1, s3. 図20にタイミングチャートを示す。 FIG. 20 shows the timing chart.
FIFO510が空になった時点で消失多項式Γ It lost polynomial at the time the FIFO510 is empty Γ
(x)、変成シンドローム多項式T(x)算出は終了する。 (X), modified syndrome polynomial T (x) calculation is terminated. この時変成シンドローム多項式T(x)の係数は各基本セルのレジスタ405に、消失多項式Γ(x)の係数は各基本セルのレジスタ406に格納されている。 Coefficients in this case modified syndrome polynomial T (x) in the register 405 of each basic cell, the coefficient of loss polynomial gamma (x) is stored in register 406 of each basic cell. これはそのまま消失訂正時の誤り値多項式Ω(x)、誤り位置多項式Λ(x)の算出のための初期状態と一致するため、コントローラは引き続き誤り値多項式Ω(x)、 This directly error value polynomial during erasure correction Ω (x), to match the initial state for the computation of the error locator polynomial Λ (x), the controller continues the error value polynomial Ω (x),
誤り位置多項式Λ(x)算出演算に移ることができる。 You can proceed to the error position polynomial lambda (x) calculating operation.
消失訂正時の誤り値多項式Ω(x)、誤り位置多項式Λ Erasure correction at the time of the error value polynomial Ω (x), the error position polynomial Λ
(x)の算出のための手順は、図15に示されている手順の代わりに図21に示される手順を使用する。 Procedure for calculating the (x) is to use the procedure shown in FIG. 21 in place of the procedure shown in FIG. 15. 図21 Figure 21
に示されている手順に従って図3に示したコントロール回路が基本セル及びTERMセルを制御する。 Control circuit shown in FIG. 3 controls the basic cells and TERM cell according to the procedure shown in the.

【0092】(第3の実施例の動作)以降では本発明を拡張することによりリード・ソロモン符号に必要な演算をすべて行うことが可能であることを示す。 [0092] indicates that it is possible to perform all the necessary operations in the Reed-Solomon code by the (third operation examples) and later to extend the present invention. 以下図6・ The following Figure 6 -
図7の回路で、復号に必要なシンドローム算出演算・誤り値多項式/誤り位置多項式の評価演算が実行可能であることを示す。 In the circuit of FIG. 7 shows that evaluation operation of the syndrome calculating operation and error value polynomial / error locator polynomial needed for decoding can be performed.

【0093】シンドロームを求める演算については(4)を書き換えると、 [0093] The calculation for obtaining a syndrome Rewriting (4),

【0094】 [0094]

【数23】 R(α m0+1 ) =((…((r N α m0+i +r N-1 ) α mo+i +r N-2 ) …+r 1 ) α m0+i +α m0+i ) (24) となるので、各基本セルにおいて、データ入力毎に [Number 23] R (α m0 + 1) = ((... ((r N α m0 + i + r N-1) α mo + i + r N-2) ... + r 1) α m0 + i + α m0 + i) since the (24), in each basic cell, for each data input

【0095】 [0095]

【数24】 s i,T+1 = s i,T α m0+i +r T (25) なる演算を実行できればよい。 Equation 24] s i, T + 1 = s i, T α m0 + i + r T suffices run (25) becomes operational.

【0096】図22がシンドローム算出演算の図6に示す拡張基本セルの接続である。 [0096] Figure 22 is a connection of the extended basic cell shown in FIG. 6 of the syndrome calculating operation. 図22のsyndrome const syndrome of Figure 22 const
ant C Sはすなわちα mo+iである。 ant C S is that is, α mo + i. TERMセルはDeco TERM cell Deco
de Data Input より受信語をsi3のマルチプレクサを通してQbusに出力している。 And it outputs the Qbus through si3 multiplexer received word from de Data Input. したがって、図22では、 Thus, in Figure 22,

【0097】 [0097]

【数25】M n,T =C S ×M n,T +r t (ただし、r tは受信語のt番目)が演算される。 Equation 25] M n, T = C S × M n, T + r t ( However, r t is t-th received word) is calculated.

【0098】シンドローム演算に先立ってレジスタ60 [0098] Prior to the syndrome calculation registers 60
5,606はゼロに初期化する。 5,606 is initialized to zero. これは、例えばマルチプレクサ604,611を共にQbusを選択した状態で、TERMセルのマルチプレクサ706により、Qb This is for example the multiplexers 604,611 together while selecting the QBUS, the multiplexer 706 of TERM cell, Qb
usにゼロを出力することで可能である。 It is possible by outputting zero us. その後、シンドローム演算が行われるが、受信語1バイトに1サイクルで処理が可能である。 Thereafter, the syndrome calculation is performed, processing is possible in one cycle in the received word 1 byte. 符号語入力後に各基本セルのM M of each basic cell after code word input
レジスタ内にシンドローム多項式が残る。 Syndrome polynomial in a register remains. これは、引き続き消失多項式Γ(x)、変成シンドローム多項式T This is, continue to disappear polynomial Γ (x), modified syndrome polynomial T
(x)の導出を行うのに都合がよい。 It is convenient to perform the derivation of (x). またΩ -1 (X)に相当するレジスタ607の初期化の動作は基本セルに格納される2t−1から、0次の項はマルチプレクサ61 Also from 2t-1 operation of the initialization of the register 607 corresponding to Ω -1 (X) is stored in the basic cell, 0-order term multiplexer 61
1により0を入力することで行う。 Carried out by the 1 0 is entered. 2t次の項はTER 2t The following section TER
Mセル内の701のレジスタに相当するが、本実施例ではその初期化は行わず、かわりに初めてΩ -1 (X)を使用するときに、マルチプレクサ705により0を出力することにより対処している。 Although corresponding to 701 registers in the M cell, in the present embodiment the initialization is not performed, when the first use Omega -1 to (X) instead, addressed by outputting a 0 by multiplexer 705 there. また誤り位置多項式Λ The error position polynomial Λ
(x)に関するΛ -1 (x)の初期化は、レジスタ608 Initializing (x) about lambda -1 (x) is the register 608
に関してはマルチプレクサ612により0を入力することで可能である。 Regard is possible by inputting a 0 by multiplexer 612.

【0099】消失多項式Γ(x)と変成シンドローム多項式T(x)の導出及び誤り値多項式Ω(x)と誤り位置多項式Λ(x)の算出はすでに述べたのと同様である。 [0099] Calculation of loss polynomial gamma (x) and deriving the modified syndrome polynomial T (x) and error value polynomial Omega (x) and error locator polynomial lambda (x) is the same as previously described for. 誤り値多項式/誤り位置多項式Λ(x)の算出を終了した時点では誤り値多項式Ω(x)は各レジスタ60 Error value polynomial / error locator polynomial Λ error value polynomial Ω is after completing the calculation of (x) (x) the registers 60
5に、誤り位置多項式Λ(x)は各レジスタ606にある。 5, the error position polynomial lambda (x) is in each register 606. 以下誤り値多項式/誤り位置多項式Λ(x)の評価演算について説明する。 Hereinafter will be described evaluation operation of the error value polynomial / error locator polynomial Λ (x).

【0100】図23・図24は誤り値多項式Ω(x)及び誤り位置多項式Λ(x)の評価演算のため図6に示した拡張基本セルの接続である。 [0100] Figure 23 - Figure 24 is a connection extended basic cell shown in FIG. 6 for evaluation calculation of the error value polynomial Omega (x) and error locator polynomial Λ (x). TERMセルはsi3によりQbusにゼロを出力するとともに、ゼロ検出回路7 With the TERM cell outputs a zero Qbus by si3, zero detection circuit 7
13により誤り位置多項式Λ(x)のゼロを検出する。 13 by detecting the zero of the error locator polynomial Λ (x).
拡張基本セルは、誤り位置多項式Λ(x)の評価サイクル(図24)と誤り値多項式Ω(x)の評価サイクル(図23)の演算を交互に繰り返す。 Extended basic cell is alternately repeats calculation of the evaluation cycle of the error position polynomial lambda (x) (Fig. 24) and the error value polynomial Ω evaluation cycle (x) (Fig. 23). lamda constantはα -iであり、omega constantはα -mo-i+1である。 lamda constant is α -i, omega constant is α -mo-i + 1.

【0101】したがって、図23に示す接続をした拡張基本セルにおいては、 [0102] Thus, in the extended basic cell in which the connection shown in FIG. 23,

【0102】 [0102]

【数26】 [Number 26]

【0103】の演算が行われ、図24に示す接続をした拡張基本セルにおいては、 [0103] calculation is performed of, in the extended basic cell in which the connection shown in FIG. 24,

【0104】 [0104]

【数27】M i,T+1 =CΛ×M i,Tの演算が行われる。 Equation 27] M i, T + 1 = CΛ × M i, the calculation of T is performed.

【0105】すなわち、各拡張基本セルにおいて、 [0105] In other words, in each extended basic cell,

【0106】 [0106]

【数28】 ω i,T+1 =ω i,T α -mo-i+1 [=ω i,0 α (-m0-i+1)T ] λ i,T+1 =λ i,T α -i [=λ i,0 α -iT ] (26) なる演算を実行する。 [Number 28] ω i, T + 1 = ω i, T α -mo-i + 1 [= ω i, 0 α (-m0-i + 1) T] λ i, T + 1 = λ i, T α -i [= λ i, 0 α -iT] (26) made to execute the operation. 誤り値多項式Ω(x)と誤り位置多項式Λ(x)の算出の結果、誤り値多項式Ω(x)、 Error value polynomial Omega (x) and error locator polynomial Λ results of the calculation of (x), the error value polynomial Ω (x),
誤り位置多項式Λ(x)はその最上位の係数が2t−1 Error position polynomial lambda (x) is the coefficient of the uppermost 2t-1
のセルにある。 In the cell. 誤り位置多項式Λ(x)の次数をE次と仮定すると、誤り値多項式Ω(x)の次数はE−1次である。 Assuming the error locator polynomial Λ the order of (x) and E following, the degree of the error value polynomial Omega (x) is a primary E-1. これを考慮すれば、(26)は以下のような演算を実現しているとみることができる。 Considering this, it can be seen to be realized (26) is as follows operations. なおSUMは加算器712の出力である。 Note SUM is the output of the adder 712.

【0107】 [0107]

【数29】 [Number 29]

【0108】したがって、誤り位置多項式Λ(x)の評価サイクル中にゼロ検出回路713によってゼロが検出されたならば誤りを検出したことがわかる。 [0108] Thus, it can be seen that zero by the zero detection circuit 713 during the evaluation cycle of the error position polynomial lambda (x) detecting an error if it is detected.

【0109】さらにガロア体においては一般に2a=a [0109] In general, 2a = a in further Galois field
+a=0であるため、 Because it is a + a = 0,

【0110】 [0110]

【数30】 [Number 30]

【0111】が成立するために、 [0111] In order is established,

【0112】 [0112]

【数31】 [Number 31]

【0113】である。 [0113] a. したがって、(27)を(30) Therefore, the (27) (30)
で除算することにより(10)を得る。 In obtained by dividing the (10). これを実現するためには、本発明ではΛのサイクル中にゼロ検出回路7 Zero detection circuit 7, during the cycle of the present invention Λ order to achieve this
13によってゼロが検出されたならばラッチ711にS S latch 711 if zero is detected by 13
UModd をラッチするとともに、次のΩサイクルにおいて図25に示す拡張TERMセルの接続により、Correc With latches the UModd, by the connection of the expansion TERM cell shown in FIG. 25 in the next Ω cycle, Correc
tion Output にエラー値を出力している。 tion and outputs the error value to the Output.

【0114】上記のような制御は、図8に示したコントロール回路807により、拡張基本セル、拡張TERM [0114] Control as described above, the control circuit 807 shown in FIG. 8, extended basic cell, expanded TERM
セルを制御することで行われる。 It is performed by controlling the cell.

【0115】以上に示したようにリード・ソロモン符号の符号化、復号の処理を2t個の基本ユニットのみで実現できる。 [0115] Reed Solomon code as shown above, the process of decoding can be realized only by the 2t basic unit. かつその復号の処理は符号長をNとしたとき、消失訂正を行わないとして、シンドローム演算にN And when the processing of the decoding that code length and N, as not to perform erasure correction, N syndrome calculation
サイクル、ユークリッド演算に2t×2サイクル、誤り値多項式Ω(x)・誤り位置多項式Λ(x)の評価に2 Cycle, 2t × 2 cycles Euclidean calculation, the evaluation of the error value polynomial Ω (x) · error locator polynomial Λ (x) 2
Nサイクルを要する。 It requires the N cycle. したがってサイクルレートを20 Therefore, 20 cycle rate
Mhz、t=8、N=255と仮定した場合、データレート6.3MByte/secの処理が可能である。 Mhz, assuming that t = 8, N = 255, it is possible to process the data rate 6.3MByte / sec. また消失訂正を行う場合、消失多項式・変成シンドローム多項式を求めるにはさらに最大2t×2サイクルを要するのみなので、データレート6.1MByte/sec In the case of performing erasure correction, so that only further take up 2t × 2 cycles determine the erasure polynomial-modified syndrome polynomial, data rate 6.1MByte / sec
の処理が可能である。 It is possible treatment of.

【0116】 [0116]

【発明の効果】以上のように本発明によれば、従来技術と比較してより簡単な制御回路でしかも少ない回路要素で、高速な誤り値多項式及び誤り位置多項式Λの算出が可能である。 According to the present invention as described above, according to the present invention, only in a more simple control circuit as compared to the prior art in even fewer circuit elements, which enables high-speed error value polynomial and the calculation of the error position polynomial lambda. また各基本セルの構造は同一なのでLSI The LSI since the structure is identical for each basic cell
上で集積するに適している。 It is suitable to be integrated above. 本発明はそれに留まらず、 The present invention is not only in it,
リード・ソロモン符号の他の演算も時分割処理することにより効率的なハードウエア構成が可能であることを示している。 It shows that by time-sharing processing also other operations Reed-Solomon code is capable of efficient hardware configuration. 各基本セルは定数入力を除いて同一なのでL Since each basic cell are identical except for the constant input L
SI上で集積するに都合の良いという利点は失われない。 The advantage that it is convenient to be integrated on the SI is not lost. かつ処理速度も6.3MByte/sec達成可能である。 And processing speed is 6.3MByte / sec can be achieved.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の基本セルの実施例の構成を示すブロック図である。 1 is a block diagram showing a configuration of an embodiment of a basic cell of the present invention.

【図2】本発明のTERMセルの実施例の構成を示すブロック図である。 2 is a block diagram showing a configuration of an embodiment of TERM cell of the present invention.

【図3】基本セルとTERMセルとを組み合わせたリード・ソロモン復号化回路のブロック図である。 3 is a block diagram of a Reed-Solomon decoding circuit combining the basic cells and TERM cell.

【図4】本発明の基本セルの他の実施例の構成を示すブロック図である。 4 is a block diagram showing a configuration of another embodiment of a basic cell of the present invention.

【図5】本発明のTERMセルの他の実施例の構成を示すブロック図である。 5 is a block diagram showing a configuration of another embodiment of TERM cell of the present invention.

【図6】本発明の拡張された基本セルの実施例の構成を示すブロック図である。 6 is a block diagram showing a configuration of an embodiment of the expanded basic cells of the present invention.

【図7】本発明の拡張されたTERMセルの実施例の構成を示すブロック図である。 7 is a block diagram showing a configuration of an embodiment of an extended TERM cell of the present invention.

【図8】図6の基本セルと図7のTERMセルとを組み合わせたリード・ソロモンの復号回路のブロック図である。 8 is a block diagram of a basic cell and the decoding circuit of the Reed-Solomon combining a TERM cell of FIG. 7 in FIG.

【図9】図3のリード・ソロモン復号化回路の初期状態を説明する図である。 9 is a diagram illustrating the initial state of the Reed-Solomon decoding circuit of FIG.

【図10】多項式の割り算を説明する図である。 FIG. 10 is a diagram illustrating the division of the polynomial.

【図11】図3のリード・ソロモン復号化回路の動作を説明する図である。 11 is a diagram for explaining the operation of the Reed-Solomon decoding circuit of FIG.

【図12】図1の基本セルの演算1の動作を説明する図である。 12 is a diagram for explaining the operation of the arithmetic of the basic cell of FIG. 1.

【図13】図2のTERMセルの演算1の動作を説明する図である。 13 is a diagram for explaining the operation of the operation 1 TERM cell of FIG.

【図14】図1の基本セルの演算0の動作を説明する図である。 14 is a diagram for explaining the operation of the operation 0 of the basic cell of FIG.

【図15】図2のTERMセルの演算0の動作を説明する図である。 15 is a diagram for explaining the operation of the arithmetic zero TERM cell of FIG.

【図16】図3のリード・ソロモン復号化回路の演算の動作手順を説明する図である。 16 is a diagram for explaining an operation procedure of the operation of the Reed-Solomon decoding circuit of FIG.

【図17】図3のリード・ソロモン復号化回路の演算のタイムチャートである。 17 is a time chart of the operation of the Reed-Solomon decoding circuit of FIG.

【図18】図3のリード・ソロモン復号化回路のt=2 [Figure 18] Reed-Solomon decoding circuit of FIG. 3 t = 2
の符号における処理を説明する図である。 It is a diagram illustrating processing of the code.

【図19】図4の基本セルの変成シンドローム多項式T [19] modified syndrome polynomial of the basic cell of FIG. 4 T
(x)の導出の動作を説明する図である。 It is a diagram for explaining the operation of the derivation of (x).

【図20】消失多項式Γ(x)と変成シンドローム多項式T(x)の導出動作のタイムチャートである。 FIG. 20 is a time chart of the derivation operation of the disappearance of the polynomial Γ (x) and the modified syndrome polynomial T (x).

【図21】消失多項式Γ(x)と変成シンドローム多項式T(x)の導出手順を説明する図である。 21 is a diagram illustrating a derivation procedure of erasure polynomial gamma (x) and modified syndrome polynomial T (x).

【図22】図6の拡張された基本セルのシンドローム演算の動作を説明する図である。 22 is a diagram for explaining the operation of the syndrome calculation of the expanded basic cell of FIG.

【図23】図6の拡張された基本セルの誤り値の評価演算の動作を説明する図である。 23 is a diagram for explaining the operation of the evaluation calculation error values ​​of the expanded basic cell of FIG.

【図24】図6の拡張された基本セルの誤り位置の評価演算の動作を説明する図である。 It is a diagram for explaining the operation of the evaluation operation of the error locator of the expanded basic cell Figure 24] Figure 6.

【図25】図7の拡張されたTERMセルのエラー値の演算動作を説明する図である。 25 is a diagram for explaining the calculation operation of the error value of the extended TERM cell of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 ガロア体上の乗算器 102 ガロア体上の加算器 103,104 マルチプレクサ 105,106 Mレジスタ 107,108 Nレジスタ 109 マルチプレクサ 201 レジスタ 202 ガロア体上の逆関数演算回路 203 ガロア体上の乗算器 204,205,206 マルチプレクサ 207 ゼロ検出回路 208 ラッチ 301 マルチプレクサ 302〜305 基本セル 306 TERMセル 307 コントロール回路 401 ガロア体上の乗算器 402 ガロア体上の加算器 403,404 マルチプレクサ 405,406 Mレジスタ 407,408 Nレジスタ 409,410 マルチプレクサ 501 レジスタ 502 ガロア体上の逆関数演算回路 503 ガロア体上の乗算器 504,505,506 マルチプレクサ 507 ゼロ 101 on the multiplier 102 Galois field in a Galois field adder 103 multiplexers 105, 106 M register 107 and 108 N register 109 multiplexer 201 register 202 inverse in a Galois field operation circuit 203 Galois field on the multiplier 204, 205 multiplexer 207 zero detect circuit 208 latches 301 multiplexers 302-305 basic cells 306 TERM cell 307 control circuit 401 on the multiplier 402 Galois field in a Galois field adder 403 multiplexers 405 and 406 M register 407, 408 N register 409, 410 multiplexer 501 register 502 inverse function calculation circuit 503 multiplier 504, 505, 506 multiplexer 507 zero over a Galois field in a Galois field 出回路 508 ラッチ 509 ガロア体シーケンサ 510 深さ2tのFIFO 601 ガロア体上の乗算器 602 ガロア体上の加算器 603,604 マルチプレクサ 605,606 Mレジスタ 607,608 Nレジスタ 609,610,611,612 マルチプレクサ 701 レジスタ 702 ガロア体上の逆関数演算回路 703 ガロア体上の乗算器 704,705,706 マルチプレクサ 707,713 ゼロ検出回路 708 ラッチ 709 ガロア体シーケンサ 710 FIFO 712 ガロア体上の加算器 711 ラッチ 801 マルチプレクサ 802〜305 基本セル 806 TERMセル 807 コントロール回路 Detection circuit 508 latches 509 of the Galois field sequencer 510 depth 2t FIFO 601 in a Galois field multiplier 602 in a Galois field adder 603 and 604 multiplexers 605 and 606 M register 607 and 608 N registers 609,610,611,612 multiplexer 701 register 702 on the inverse function calculation circuit 703 Galois field in a Galois field multiplier 704, 705, 706 multiplexers 707, 713 zero-detection circuit 708 latches 709 Galois sequencer 710 FIFO 712 in a Galois field adder 711 latch 801 multiplexer 802 to 305 basic cell 806 TERM cell 807 control circuit

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 誤り値多項式Ω(x)、誤り位置多項式Λ(x)を形成するための複数の基本セルと1個のTE 1. A error value polynomial Omega (x), the error locator polynomial Λ plurality of basic cells to form a (x) and one TE
    RMセルとコントロール回路とを少なくても有するリード・ソロモン誤り訂正符号復号化回路回路において、 前記各基本セルは、2組の多項式を演算するための2組のレジスタと、レジスタを選択するマルチプレクサと、 In Reed-Solomon error correction code decoding circuit circuit having even less the RM cell and control circuit, wherein each basic cell includes two sets of registers for calculating two sets of polynomials, and a multiplexer for selecting a register ,
    演算を制御するマルチプレクサと、ガロア体上の演算を行う演算器を少なくても有し、 前記TERMセルは、ガロア体上の割算器と、レジスタを少なくても有し、 前記コントロール回路は、レジスタの選択以外の基本セルへの制御は同一のまま、誤り値多項式Ω(x)の演算サイクルと誤り位置多項式Λ(x)演算サイクルの2サイクルを行い、直前の誤り値多項式Ω(x)の演算サイクルの割り算結果を前記TERMセル内の前記レジスタに記憶し、直後の誤り位置多項式Λ(x)の演算サイクルにおいて使用することを繰り返すように制御することにより、誤り値多項式Ω(x)、誤り位置多項式Λ A multiplexer for controlling the operation has even fewer arithmetic unit for performing arithmetic operation on the Galois field, the TERM cell has be less and divider over a Galois field, the register, the control circuit, control of the register of the basic cell other than the selected remaining the same, performs two cycles for error value polynomial Omega (x) of the operational cycle and the error position polynomial lambda (x) operation cycle, just before the error value polynomial Omega (x) the division result of the operation cycle stored in the register in the TERM cell, by controlling so as to repeat the use in calculating cycle immediately after the error locator polynomial lambda (x), the error value polynomial Omega (x) , error position polynomial Λ
    (x)を形成することを特徴とするリード・ソロモン誤り訂正符号復号化回路。 (X) Reed-Solomon error correction code decoding circuit, characterized by forming.
  2. 【請求項2】 前記基本セルは、変成シンドローム多項式T(x)、消失多項式Γ(x)の演算も可能であり、 前記TERMセルは、消失箇所に対応するデータを発生する手段を有し、 前記コントロール回路は、レジスタの選択以外の基本セルへの制御は同一のまま、変成シンドローム多項式T Wherein said basic cells are modified syndrome polynomial T (x), are also possible operational loss polynomial gamma (x), the TERM cell has means for generating data corresponding to erasures, the control circuit may remain the same control to the register of the basic cell other than the selected, modified syndrome polynomial T
    (x)の演算サイクルと消失多項式Γ(x)の演算サイクルの2サイクルを繰り返す制御を行い、 変成シンドローム多項式T(x)、消失多項式Γ(x) Performs control to repeat the two-cycle operation cycle loss and calculation cycle (x) polynomial gamma (x), modified syndrome polynomial T (x), erasure polynomial gamma (x)
    を形成することを特徴とする請求項1記載のリード・ソロモン誤り訂正符号復号化回路。 Reed-Solomon error correction code decoding circuit according to claim 1, wherein the forming a.
  3. 【請求項3】 前記基本セルおよび前記TERMセルは、誤り値多項式Ω(x)、誤り位置多項式Λ(x)の評価演算も可能であり、 前記コントロール回路は、誤り値多項式Ω(x)の評価演算サイクルと誤り位置多項式Λ(x)評価演算サイクルの2サイクルを行い、先のサイクルの演算結果をTE Wherein said basic cells and said TERM cell, the error value polynomial Omega (x), are also possible evaluation operation of the error locator polynomial lambda (x), the control circuit includes an error value polynomial Omega of (x) for 2 cycles of evaluation operation cycle and the error position polynomial lambda (x) evaluation operation cycle, the operation result of the previous cycle TE
    RMセル内のレジスタに記憶し後のサイクルで誤り値の算出に使用することを繰り返す制御を行うことにより、 誤り値多項式Ω(x)、誤り位置多項式Λ(x)を評価することを特徴とする請求項1または2記載のリード・ By controlling of repeating the use in the calculation of the error value in a later cycle is stored in a register in the RM cell, and characterized by evaluating the error value polynomial Ω a (x), the error locator polynomial lambda (x) lead according to claim 1 or 2, wherein
    ソロモン誤り訂正符号復号化回路。 Solomon error correction code decoding circuit.
  4. 【請求項4】 前記基本セルおよびTERMセルは、シンドローム算出演算も行うことが可能なことを特徴とする請求項1〜3のいずれか1項記載のリード・ソロモン誤り訂正符号復号化回路。 Wherein said basic cells and TERM cells, Reed-Solomon error correction code decoding circuit according to any one of claims 1 to 3, characterized in that capable of performing also the syndrome calculating operation.
  5. 【請求項5】 一方の入力がセレクタの出力に接続し、 5. One input is connected to the output of the selector,
    もう一方の入力が共通のバスに接続するガロア体上の乗算器と、 前記乗算器の出力を少なくとも一方の入力に持つガロア体上の加算器と、 前記加算器の出力を入力に持つ2つのMレジスタと、 前記乗算器の入力および前記加算器の出力にマルチプレクサを介して接続する2つのNレジスタと、 前記2つのMレジスタと、前記2つのMレジスタのそれぞれの出力に接続する2つのマルチプレクサとを有する前記基本セルを用いて構成されたことを特徴とする請求項1〜4のいずれか1項記載のリード・ソロモン誤り訂正符号復号化回路。 And on the Galois field multiplier anymore one input connected to a common bus, and the adder a Galois field having at least one input the output of the multiplier, the two having an input the output of said adder M register and, two N registers connected via a multiplexer to the output of the input and the adder of the multiplier, the two M registers, two multiplexers that connect to respective outputs of the two M register any one Reed-Solomon error correction code decoding circuit according to claim 1, characterized in that constructed by using the basic cells having and.
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