JP2961757B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積化に適した半導体装置の製造方法に
関し、特に、近接した配線パターン間に電極を形成する
半導体装置の製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device suitable for high integration, and more particularly to a method for manufacturing a semiconductor device in which electrodes are formed between adjacent wiring patterns.
本発明は、基板上の第１の絶縁膜上に２つの配線パタ
ーンを近接して形成した後、第１の絶縁膜及び上記２つ
の配線パターン上に上記第１の絶縁膜より厚い第２の絶
縁膜を形成し、２つの配線パターンの少なくとも相対向
する側壁に第２の絶縁膜を残すようにエッチングし、そ
の後、第１の絶縁膜及び第２の絶縁膜上に第２の絶縁膜
とエッチング特性の異なる平坦化膜を形成し、次いで、
平坦化膜上に、２つの配線パターン間を開口するための
パターンが形成されたエッチングマスクを形成し、この
後、エッチングマスクのパターンに従って平坦化膜をエ
ッチングし、底面に第１の絶縁膜を露出させるととも
に、側面に第２の絶縁膜を露出させる接続孔を形成し、
この接続孔底面の第１の絶縁膜をエッチングして、２つ
の配線パターン間の基板を露出させ、この露出された基
板に電極を形成することにより、配線パターン間を開口
する際のエッチングマスクの合わせずれによる悪影響を
防止し、高集積化に有利な構造の半導体装置を製造する
ものである。According to the present invention, after two wiring patterns are formed close to each other on a first insulating film on a substrate, a second wiring pattern thicker than the first insulating film is formed on the first insulating film and the two wiring patterns. An insulating film is formed and etched to leave a second insulating film on at least the opposite side walls of the two wiring patterns, and then a second insulating film is formed on the first insulating film and the second insulating film. Forming flattened films with different etching characteristics,
An etching mask on which a pattern for opening between two wiring patterns is formed is formed on the flattening film, and thereafter, the flattening film is etched according to the pattern of the etching mask, and a first insulating film is formed on the bottom surface. Forming a connection hole for exposing the second insulating film on the side surface,
The first insulating film on the bottom surface of the connection hole is etched to expose the substrate between the two wiring patterns, and an electrode is formed on the exposed substrate to form an etching mask for opening between the wiring patterns. An object of the present invention is to manufacture a semiconductor device having a structure advantageous for high integration by preventing adverse effects due to misalignment.
DRAMのメモリセルは、キャパシタと、このキャパシタ
に記憶された２値の情報をビット線に転送するためのア
クセストランジスタとからなる。アクセストランジスタ
の構造は、通常、シリコン基板上に絶縁膜を介して形成
されるゲート電極（ワード線）を有しており、レイアウ
ト上は、一対のメモリセルでビット線を共通にするため
に、平行に形成されたゲート電極の間のソース・ドレイ
ン領域からビット線が取り出される。A DRAM memory cell includes a capacitor and an access transistor for transferring binary information stored in the capacitor to a bit line. The structure of an access transistor usually has a gate electrode (word line) formed on a silicon substrate via an insulating film. In terms of layout, in order to share a bit line between a pair of memory cells, The bit line is taken out from the source / drain region between the gate electrodes formed in parallel.
このような構造のDRAMを高密度化に製造する方法とし
て、一対のゲート電極と、一対のゲート電極の間のソー
ス・ドレイン領域の段差を利用し、この段差部分に被着
した層間絶縁膜をエッチバックして、ソース・ドレイン
領域を露出させるようなセルフアラインでビット線のコ
ンタクトを取る方法が知られている。また、セルフアラ
インでコンタクトホールを形成する以外に、フォトマス
クを使用して、ゲート電極間を開口する方法も知られて
いる。As a method of manufacturing a DRAM having such a structure at a high density, a pair of gate electrodes and a step in a source / drain region between the pair of gate electrodes are used, and an interlayer insulating film deposited on the step is used. A method is known in which a bit line is contacted in a self-aligned manner such that the source / drain region is exposed by etching back. In addition to a method of forming a contact hole by self-alignment, a method of opening a space between gate electrodes using a photomask is also known.
ところで、ビット線のコンタクトホールを、マスクを
用いてパターニングする方法では、マスクの合わせずれ
により、配線同士が短絡することがあり、また、マスク
の合わせずれを考慮して素子を形成した場合には、メモ
リセルの面積が大きくなってしまう。By the way, in the method of patterning a contact hole of a bit line using a mask, wiring may be short-circuited due to misalignment of the mask. This increases the area of the memory cell.
また、セルフアラインでビット線のコンタクトホール
を形成する方法であっても、同様に、エッチバックの際
に、ゲート電極を被覆する層間絶縁膜が削られるため
に、ゲート電極の角部で短絡等が生じることがあり、高
集積化の妨げとなってしまう。Even in the method of forming the contact hole of the bit line by self-alignment, the interlayer insulating film covering the gate electrode is similarly etched during the etch-back, so that a short-circuit or the like occurs at the corner of the gate electrode. May occur, which hinders high integration.
そこで、本発明は、マスクの合わせずれに強く高密度
化や高集積化に有利な半導体装置の製造方法を提供する
ことを目的とする。Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device which is resistant to misalignment of a mask and is advantageous for high density and high integration.
本発明に係る半導体装置の製造方法では、上述した課
題を解決すべく、まず、基板上の第１の絶縁膜上に２つ
の配線パターンを近接して形成する。これら配線パター
ンは、例えばスイッチングトランジスタのゲート電極で
あり、ポリシリコン等により形成される。次いで、第１
の絶縁膜及び２つの配線パターン上に第１の絶縁膜より
厚い第２の絶縁膜が形成される。その後、２つの配線パ
ターンの少なくとも相対向する側壁に第２の絶縁膜を残
すようにエッチングが施される。次に、第１の絶縁膜及
び第２の絶縁膜上に第２の絶縁膜とエッチング特性の異
なる平坦化膜が形成される。ここで、平坦化膜は、有機
材料膜であり、例えばポリイミド膜が用いられる。その
後、平坦化膜上に、２つの配線パターン間を開口するた
めのパターンが形成されたSOG膜等のエッチングマスク
を形成する。このエッチングマスクのパターンに従って
平坦化膜がエッチングされることにより、底面に第１の
絶縁膜を露出させ、側面に第２の絶縁膜を露出させた接
続孔が形成される。その後、接続孔底面の第１の絶縁膜
をエッチングして、２つの配線パターン間の基板を露出
させ、ここに、電極を形成する。この電極としては、金
属材料、例えばアルミニウム、高融点金属を用いること
ができる。In the method of manufacturing a semiconductor device according to the present invention, first, two wiring patterns are formed close to each other on a first insulating film on a substrate in order to solve the above-described problem. These wiring patterns are, for example, gate electrodes of switching transistors, and are formed of polysilicon or the like. Then the first
A second insulating film thicker than the first insulating film is formed on the insulating film and the two wiring patterns. Thereafter, etching is performed so as to leave the second insulating film on at least the opposite side walls of the two wiring patterns. Next, a planarization film having an etching characteristic different from that of the second insulating film is formed over the first insulating film and the second insulating film. Here, the flattening film is an organic material film, for example, a polyimide film is used. Thereafter, an etching mask such as an SOG film on which a pattern for opening between two wiring patterns is formed is formed on the flattening film. By etching the flattening film according to the pattern of the etching mask, a connection hole exposing the first insulating film on the bottom surface and exposing the second insulating film on the side surface is formed. Thereafter, the first insulating film on the bottom surface of the connection hole is etched to expose the substrate between the two wiring patterns, and an electrode is formed there. As this electrode, a metal material, for example, aluminum or a high melting point metal can be used.
また、本発明に係る半導体装置の製造方法では、上述
した課題を解決すべく、まず基板上の第１の絶縁膜上に
２つの配線パターンを近接して形成し、次いで、第１の
絶縁膜及び２つの配線パターン上に第１の絶縁膜より厚
い第２の絶縁膜を形成し、次いで、２つの配線パターン
の少なくとも相対向する側壁に第２の絶縁膜を残すよう
にエッチングする。そして、第１の絶縁膜及び第２の絶
縁膜上に第２の絶縁膜とエッチング特性の異なる平坦化
膜を形成し、次いで、平坦化膜上に、２つの配線パター
ン間を開口するためのパターンが形成されたエッチング
マスクを形成する。その後、エッチングマスクのパター
ンに従って平坦化膜を異方性ドライエッチングすること
により、底面に第１の絶縁膜を露出させるとともに、側
面に第２の絶縁膜を露出させる接続孔を形成し、次い
で、接続孔底面の第１の絶縁膜をエッチングして、２つ
の配線パターン間の基板を露出させ、露出された基板に
電極を形成する。ここで、平坦化膜を除去する異方性ド
ライエッチングは、例えば酸素ガスを用いたイオン反応
性エッチングである。In the method of manufacturing a semiconductor device according to the present invention, in order to solve the above-described problem, first, two wiring patterns are formed close to each other on a first insulating film on a substrate, and then the first insulating film is formed. And forming a second insulating film thicker than the first insulating film on the two wiring patterns, and then etching so as to leave the second insulating film on at least the opposite side walls of the two wiring patterns. Then, a flattening film having an etching characteristic different from that of the second insulating film is formed on the first insulating film and the second insulating film, and then an opening between the two wiring patterns is formed on the flattening film. An etching mask on which a pattern is formed is formed. Thereafter, by performing anisotropic dry etching of the flattening film according to the pattern of the etching mask, a connection hole for exposing the first insulating film on the bottom surface and exposing the second insulating film on the side surface is formed. The first insulating film on the bottom surface of the connection hole is etched to expose the substrate between the two wiring patterns, and an electrode is formed on the exposed substrate. Here, the anisotropic dry etching for removing the flattening film is, for example, ion reactive etching using oxygen gas.
基板上の第１の絶縁膜上に形成された配線パターンの
少なくとも側壁に第１の絶縁膜より厚い第２の絶縁膜を
形成することで、配線パターンの側壁が第２の絶縁膜に
被覆される。この第２の絶縁膜は、平坦化膜とエッチン
グ特性が異なるため、エッチングマスクのパターンに従
って平坦化膜をエッチングした場合にも、平坦化膜のみ
が所定のパターンで除去され、配線パターンを被覆する
第２の絶縁膜は残存する。また、平坦化膜を除去するエ
ッチングを、異方性ドライエッチングとすることで、接
続孔は、側面が直線状に垂下するように形成され、微細
に形成される。そして、接続孔底面の第１の絶縁膜を除
去するため、エッチングが行われる。このとき、第２の
絶縁膜は、第１の絶縁膜より厚く形成されていることか
ら、配線パターンが露出することなく、基板を確実に露
出させることができる。By forming a second insulating film thicker than the first insulating film on at least a side wall of the wiring pattern formed on the first insulating film on the substrate, the side wall of the wiring pattern is covered with the second insulating film. You. Since the second insulating film has an etching characteristic different from that of the flattening film, even when the flattening film is etched according to the pattern of the etching mask, only the flattening film is removed in a predetermined pattern to cover the wiring pattern. The second insulating film remains. In addition, by performing anisotropic dry etching for removing the flattening film, the connection hole is formed so that the side surface hangs linearly, and is formed finely. Then, etching is performed to remove the first insulating film on the bottom surface of the connection hole. At this time, since the second insulating film is formed thicker than the first insulating film, the substrate can be reliably exposed without exposing the wiring pattern.
以下、本発明が適用された半導体装置の製造方法につ
いて、図１を参照して説明する。この半導体装置の製造
方法は、ポリイミド膜を平坦化膜として用いる方法であ
り、酸素ガス系のエッチングによって、ポリイミド膜が
パターニングされるものである。Hereinafter, a method for manufacturing a semiconductor device to which the present invention is applied will be described with reference to FIG. This method of manufacturing a semiconductor device uses a polyimide film as a flattening film, and the polyimide film is patterned by oxygen gas etching.
まず、第１図（ａ）に示すように、シリコン基板１上
には、第１の絶縁膜２を介して、ポリシリコンよりなる
配線パターン3,4が形成される。これら配線パターン3,4
は、例えば一対のメモリセルのゲート電極を構成するも
のであり、近接して形成される。シリコン基板１の表面
には、配線パターン3,4とセルフアラインでソース・ド
レイン領域5,6,7がイオン注入により形成される。First, as shown in FIG. 1A, wiring patterns 3 and 4 made of polysilicon are formed on a silicon substrate 1 with a first insulating film 2 interposed therebetween. These wiring patterns 3, 4
Constitute, for example, gate electrodes of a pair of memory cells and are formed close to each other. On the surface of the silicon substrate 1, source / drain regions 5, 6, and 7 are formed by ion implantation in self-alignment with the wiring patterns 3, 4.
配線パターン3,4及び第１の絶縁膜２上には、SiO2・S
iN系の第２の絶縁膜８が形成される。次に、反応性イオ
ンエッチング等によって異方性エッチングを行い、配線
パターン3,4の側壁3a,4aに膜厚t3の第２の絶縁膜８を残
存させる。このとき、配線パターン3,4上の第２の絶縁
膜８の膜厚t1及び配線パターン3,4の側壁3a,4aの第２の
絶縁膜８の膜厚t3がシリコン基板１上に形成された第１
の絶縁膜２の膜厚t2より厚くなるように形成される。On the wiring patterns 3 and 4 and the first insulating film 2, SiO 2 .S
An iN-based second insulating film 8 is formed. Next, anisotropic etching is performed by reactive ion etching, the side wall 3a of the wiring patterns 3 and 4, leaving the second insulating film 8 having a thickness of t 3 to 4a. In this case, the side wall 3a of the film thickness t 1 and the wiring patterns 3 and 4 of the second insulating film 8 on the wiring patterns 3 and 4, the thickness t 3 of the second insulating film 8 4a is formed on the silicon substrate 1 First formed
It is formed as thicker than the thickness t 2 of the insulating film 2.
次に、第１図（ｂ）に示すように、第１の絶縁膜２及
び第２の絶縁膜８上には、平坦化膜９が形成される。平
坦化膜９は、第２の絶縁膜８とエッチング特性の異なる
例えばポリイミド膜よりなる。平坦化膜９は、充分に厚
い膜厚で形成されてシリコン基板１の基板表面の平坦化
を行う。そして、平坦化膜９上には、平坦化膜９のエッ
チングマスクとされるSOG（スピン・オン・グラス）膜1
0が形成される。Next, as shown in FIG. 1B, a planarizing film 9 is formed on the first insulating film 2 and the second insulating film 8. The planarizing film 9 is made of, for example, a polyimide film having an etching characteristic different from that of the second insulating film 8. The flattening film 9 is formed with a sufficiently large thickness to flatten the surface of the silicon substrate 1. An SOG (spin-on-glass) film 1 serving as an etching mask for the planarizing film 9 is formed on the planarizing film 9.
0 is formed.
そして、第１図（ｃ）に示すように、平坦化膜10上に
は、レジスト膜11が塗布される。この後、このレジスト
膜11は、選択露光、現像がされ、開口部が形成される。
そして、レジスト膜11をマスクとしてCHF3系ガスを用い
た反応性イオンエッチングを行って、SOG膜10に窓開け
を行う。このSOG膜10のパターニングは、平坦化膜９に
より十分に平坦化されているので、容易にパターニング
できる。このSOG膜10の開口される部分は、一対の配線
パターン3,4間のソース・ドレイン領域６上であり、次
に説明するように、多少のマスクずれが生じていても第
２の絶縁膜８により配線パターン3,4が短絡することが
ない。Then, as shown in FIG. 1 (c), a resist film 11 is applied on the flattening film 10. Thereafter, the resist film 11 is selectively exposed and developed to form an opening.
Then, the resist film 11 is subjected to reactive ion etching using CHF 3 series gas as a mask, a window is opened on the SOG film 10. Since the patterning of the SOG film 10 is sufficiently planarized by the planarizing film 9, the patterning can be easily performed. The opening of the SOG film 10 is on the source / drain region 6 between the pair of wiring patterns 3 and 4, and as described below, the second insulating film 8, the wiring patterns 3 and 4 are not short-circuited.
次いで、窓開けされたSOG膜10をエッチングマスクと
して、平坦化膜９を開口し、接続孔12が形成される。接
続孔12は、側面で第２の絶縁膜８が露出し、底面で第１
の絶縁膜２が露出するように形成される。このエッチン
グには、異方性ドライエッチング、例えばO2系ガスを用
いたイオン反応性エッチングが用いられる、このような
エッチングにより、ポリイミド膜よりなる平坦化膜９と
SiO2・SiN系の第２の絶縁膜８とのエッチレートの差を
利用して、平坦化膜９のみが除去され、第２の絶縁膜８
は、残存することになる。従って、このエッチングは、
配線パターン3,4の側壁3a,4aの第２の絶縁膜８が露出し
たところで停止する。また、第２の絶縁膜８は、このエ
ッチングにより除去されないので、多少のマスクの合わ
せずれが生じても、配線パターン3,4を被覆している。
従って、配線パターン3,4間で短絡することを防止でき
る。また、異方性ドライエッチング、すなわちイオン反
応性エッチングで接続孔12を形成することにより、第１
図（ｃ）より明らかなように接続孔12は、側面が直線状
に垂下するように形成され、微細に形成される。Next, using the opened SOG film 10 as an etching mask, the planarization film 9 is opened, and a connection hole 12 is formed. The connection hole 12 has the second insulating film 8 exposed on the side surface and the first insulating film 8 on the bottom surface.
Is formed such that the insulating film 2 is exposed. For this etching, anisotropic dry etching, for example, ion reactive etching using an O 2 -based gas is used. By such etching, the flattening film 9 made of a polyimide film is formed.
By utilizing the difference in the etch rate with the SiO 2 .SiN-based second insulating film 8, only the flattening film 9 is removed, and the second insulating film 8 is removed.
Will survive. Therefore, this etching
It stops when the second insulating film 8 on the side walls 3a, 4a of the wiring patterns 3, 4 is exposed. Further, since the second insulating film 8 is not removed by this etching, it covers the wiring patterns 3 and 4 even if a slight misalignment of the mask occurs.
Therefore, a short circuit between the wiring patterns 3 and 4 can be prevented. Also, by forming the connection holes 12 by anisotropic dry etching, that is, ion reactive etching, the first
As is clear from FIG. 3 (c), the connection hole 12 is formed so that the side surface hangs down linearly, and is finely formed.
そして、第１図（ｄ）に示すように、SOG膜10をエッ
チングマスクとして、反応性イオンエッチングにより接
続孔12内の第１の絶縁膜２を除去し、接続孔12内のシリ
コン基板１が露出される。このとき、配線パターン3,4
を被覆する第２の絶縁膜８は、シリコン基板１上の第１
の絶縁膜２より厚いため、シリコン基板１のソース・ド
レイン領域６のみが露出される。Then, as shown in FIG. 1D, using the SOG film 10 as an etching mask, the first insulating film 2 in the connection hole 12 is removed by reactive ion etching, and the silicon substrate 1 in the connection hole 12 is removed. Will be exposed. At this time, wiring patterns 3 and 4
The second insulating film 8 covering the first
Therefore, only the source / drain regions 6 of the silicon substrate 1 are exposed.
以後、通常の工程に従って露出したソース・ドレイン
領域６に接続される電極が形成される。この電極は、例
えばアルミニウム系の金属材料であって、リフローやタ
ングステン等の高融点金属の埋め込み等を伴ってもよ
い。Thereafter, electrodes connected to the exposed source / drain regions 6 are formed according to a normal process. This electrode is, for example, an aluminum-based metal material, and may be accompanied by reflow or embedding of a high melting point metal such as tungsten.
このような半導体装置の製造方法は、酸素を用いたガ
スに対する第２の絶縁膜８と平坦化膜９のエッジレート
の差を利用して、配線パターン3,4を露出させることに
より、マスクの合わせずれに強く、高集積化に有利な半
導体装置を製造することができる。Such a method of manufacturing a semiconductor device uses a difference in edge rate between the second insulating film 8 and the planarizing film 9 with respect to a gas using oxygen to expose the wiring patterns 3 and 4, thereby forming a mask. A semiconductor device which is resistant to misalignment and advantageous for high integration can be manufactured.
本発明に係る半導体装置の製造方法では、配線パター
ンの側壁に形成される第２の絶縁膜と、この第２の絶縁
膜に形成される平坦化膜とがエッチング特性を異にして
いる。従って、平坦化膜をエッチングしたとき、第２の
絶縁膜及び第１の絶縁膜は除去されず、続いて、第１の
絶縁膜が除去される。また、接続孔底面の第１の絶縁膜
を除去するとき、第２の絶縁膜は、第１の絶縁膜より厚
く形成されていることから、配線パターンを露出させる
ことなく、第１の絶縁膜を除去することができる。さら
に、平坦化膜を除去するエッチングを、異方性ドライエ
ッチングにより行うことで、接続孔を、側面が直線状に
垂下するように形成することができ、微細に形成するこ
とができので、近接した配線パターン間に確実に電極を
形成することができ、高集積型の半導体装置を製造する
ことができる。In the method for manufacturing a semiconductor device according to the present invention, the second insulating film formed on the side wall of the wiring pattern and the planarizing film formed on the second insulating film have different etching characteristics. Therefore, when the planarizing film is etched, the second insulating film and the first insulating film are not removed, and subsequently, the first insulating film is removed. Further, when removing the first insulating film on the bottom surface of the connection hole, the second insulating film is formed thicker than the first insulating film, so that the first insulating film is not exposed without exposing the wiring pattern. Can be removed. Further, by performing the etching for removing the flattening film by anisotropic dry etching, the connection hole can be formed so that the side surface hangs straight, and the connection hole can be formed finely. The electrodes can be reliably formed between the formed wiring patterns, and a highly integrated semiconductor device can be manufactured.
第１図（ａ）乃至第１図（ｄ）は、本発明が適用された
半導体装置の製造方法を工程順に説明するための断面図
である。 １……シリコン基板,2……第１の絶縁膜、3,4……配線
パターン、 5,6,7……ソース・ドレイン領域、８……第２の絶縁膜
（SiO2・SiN系）、 ９……平坦化膜、10……SOG膜、11……レジスト膜、12
……接続孔1 (a) to 1 (d) are cross-sectional views for explaining a method of manufacturing a semiconductor device to which the present invention is applied in the order of steps. 1 ...... silicon substrate, 2 ...... first insulating film, 3,4 ...... wiring pattern, 5,6,7 ...... source and drain regions, 8 ...... second insulating film (SiO 2 · SiN system) 9 flattening film 10 SOG film 11 resist film 12
…… Connection hole
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51 Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/28-21/288 H01L 21/3205 H01L 21/3213 H01L 21/44-21/445 H01L 21/768 H01L 29 / 40-29/51
Claims (2)
ーンを近接して形成し、 上記第１の絶縁膜及び上記２つの配線パターン上に上記
第１の絶縁膜より厚い第２の絶縁膜を形成し、上記２つ
の配線パターンの少なくとも相対向する側壁に上記第２
の絶縁膜を残すようにエッチングし、 上記第１の絶縁膜及び上記第２の絶縁膜上に上記第２の
絶縁膜とエッチング特性の異なる有機材料からなる平坦
化膜を形成し、 上記平坦化膜上に、上記２つの配線パターン間を開口す
るためのパターンが形成されたエッチングマスクを形成
し、 上記エッチングマスクのパターンに従って上記平坦化膜
をエッチングすることにより、底面に上記第１の絶縁膜
を露出させるとともに、側面に上記第２の絶縁膜を露出
させる接続孔を形成し、 上記接続孔底面の第１の絶縁膜をエッチングして、上記
２つの配線パターン間の上記基板を露出させ、上記露出
された基板に電極を形成するようにした半導体装置の製
造方法。A first wiring pattern formed on the first insulating film on the substrate, the second wiring pattern being closer to the first insulating film, the second wiring pattern being thicker than the first insulating film on the first insulating film and the two wiring patterns; Is formed on at least opposing side walls of the two wiring patterns.
Forming a flattening film made of an organic material having an etching characteristic different from that of the second insulating film on the first insulating film and the second insulating film; An etching mask having a pattern for opening between the two wiring patterns is formed on the film, and the flattening film is etched according to the pattern of the etching mask, so that the first insulating film is formed on the bottom surface. And a connection hole for exposing the second insulating film is formed on the side surface, and the first insulating film on the bottom surface of the connection hole is etched to expose the substrate between the two wiring patterns. A method for manufacturing a semiconductor device, wherein an electrode is formed on the exposed substrate.
ーンを近接して形成し、 上記第１の絶縁膜及び上記２つの配線パターン上に上記
第１の絶縁膜より厚い第２の絶縁膜を形成し、上記２つ
の配線パターンの少なくとも相対向する側壁に上記第２
の絶縁膜を残すようにエッチングし、 上記第１の絶縁膜及び上記第２の絶縁膜上に上記第２の
絶縁膜とエッチング特性の異なる平坦化膜を形成し、 上記平坦化膜上に、上記２つの配線パターン間を開口す
るためのパターンが形成されたエッチングマスクを形成
し、 上記エッチングマスクのパターンに従って上記平坦化膜
を異方性ドライエッチングすることにより、底面に上記
第１の絶縁膜を露出させるとともに、側面に上記第２の
絶縁膜を露出させる接続孔を形成し、 上記接続孔底面の第１の絶縁膜をエッチングして、上記
２つの配線パターン間の上記基板を露出させ、上記露出
された基板に電極を形成するようにした半導体装置の製
造方法。2. A method according to claim 1, wherein two wiring patterns are formed close to each other on a first insulating film on the substrate, and a second wiring pattern thicker than the first insulating film is formed on the first insulating film and the two wiring patterns. Is formed on at least opposing side walls of the two wiring patterns.
Etching so as to leave an insulating film of: forming a flattening film having an etching characteristic different from that of the second insulating film on the first insulating film and the second insulating film; Forming an etching mask on which a pattern for opening between the two wiring patterns is formed, and performing anisotropic dry etching on the flattening film according to the pattern of the etching mask, thereby forming the first insulating film on the bottom surface And a connection hole for exposing the second insulating film is formed on the side surface, and the first insulating film on the bottom surface of the connection hole is etched to expose the substrate between the two wiring patterns. A method for manufacturing a semiconductor device, wherein an electrode is formed on the exposed substrate.
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