JP2957185B2 - 共有変数アクセス方法 - Google Patents
共有変数アクセス方法Info
- Publication number
- JP2957185B2 JP2957185B2 JP63300268A JP30026888A JP2957185B2 JP 2957185 B2 JP2957185 B2 JP 2957185B2 JP 63300268 A JP63300268 A JP 63300268A JP 30026888 A JP30026888 A JP 30026888A JP 2957185 B2 JP2957185 B2 JP 2957185B2
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- JP
- Japan
- Prior art keywords
- cache memory
- shared variable
- synchronization
- processor
- processors
- Prior art date
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、密結合マルチプロセッサシステムを構成す
る各プロセッサから共通に参照，更新される共有変数の
アクセス方式に関する。
る各プロセッサから共通に参照，更新される共有変数の
アクセス方式に関する。
各プロセッサから共通に参照，更新される共有変数に
対する各プロセッサからのアクセスについては、共有変
数の最新の値が常に参照され、更新前の古い値が参照さ
れることのないようにすることが必要となる。このため
従来は次のようなアクセス方式を採用していた。
対する各プロセッサからのアクセスについては、共有変
数の最新の値が常に参照され、更新前の古い値が参照さ
れることのないようにすることが必要となる。このため
従来は次のようなアクセス方式を採用していた。
（１）各プロセッサがキャッシュメモリを有する密結合
マルチプロセッサシステムにおいては、各プロセッサの
キャッシュメモリ上に主記憶上の共有変数のコピーが存
在し得るため、各プロセッサに自キャッシュメモリの内
容だけでなく他のプロセッサのキャッシュメモリの内容
も更新し得るハードウェア機構を設け、共有変数を更新
するプロセッサは、自キャッシュメモリ上の共有変数の
値を更新すると同時に他のプロセッサのキャッシュメモ
リ上の同一共有変数の値を更新し、そのプロセッサがキ
ャッシュメモリ上において共有変数の最新の値を参照し
得るようにする方式。
マルチプロセッサシステムにおいては、各プロセッサの
キャッシュメモリ上に主記憶上の共有変数のコピーが存
在し得るため、各プロセッサに自キャッシュメモリの内
容だけでなく他のプロセッサのキャッシュメモリの内容
も更新し得るハードウェア機構を設け、共有変数を更新
するプロセッサは、自キャッシュメモリ上の共有変数の
値を更新すると同時に他のプロセッサのキャッシュメモ
リ上の同一共有変数の値を更新し、そのプロセッサがキ
ャッシュメモリ上において共有変数の最新の値を参照し
得るようにする方式。
（２）共有変数の参照は、キャッシュメモリからではな
く、必ず主記憶から行うことにより共有変数の正しい値
を保証する方式。
く、必ず主記憶から行うことにより共有変数の正しい値
を保証する方式。
しかしながら、上記の各方式には次のような問題点が
ある。
ある。
（１）共有変数の更新時、他のプロセッサのキャッシュ
メモリの内容も更新するようなハードウェア機構を設け
る前者の方式では、プロセッサ数が多くなると、他の全
てのプロセッサのキャッシュメモリを更新するための時
間がかかる上、ハードウェア量が膨大なものとなる。
メモリの内容も更新するようなハードウェア機構を設け
る前者の方式では、プロセッサ数が多くなると、他の全
てのプロセッサのキャッシュメモリを更新するための時
間がかかる上、ハードウェア量が膨大なものとなる。
（２）共有変数の参照をキャッシュメモリからではな
く、必ず主記憶から行う後者の方式では、共有変数の参
照に常に多くの時間がかかってしまう。
く、必ず主記憶から行う後者の方式では、共有変数の参
照に常に多くの時間がかかってしまう。
そこで本発明の目的は、余分なハードウェアを必要と
せずに共有変数の正しい値を参照することができ、然も
常に主記憶から共有変数を参照する必要のない共有変数
アクセス方式を提供することにある。
せずに共有変数の正しい値を参照することができ、然も
常に主記憶から共有変数を参照する必要のない共有変数
アクセス方式を提供することにある。
本発明の共有変数アクセス方式は、上記の目的を達成
するために、主記憶を共有する複数のプロセッサを含
み、各プロセッサがそれぞれキャッシュメモリを有する
密結合マルチプロセッサシステムにおいて、前記各プロ
セッサに、プロセッサ間で共有される主記憶上の共有変
数のコピーが自キャッシュメモリ上にある場合は前記共
有変数の値を自キャッシュメモリから自プロセッサ内の
レジスタ上にロードし、前記共有変数のコピーが自キャ
ッシュメモリ上にない場合は前記共有変数の値を前記主
記憶から自キャッシュメモリおよび自プロセッサ内の前
記レジスタ上にロードするロード手段と、自プロセッサ
内の前記レジスタ上の共有変数の値を自キャッシュメモ
リおよび前記主記憶にストアするストア手段と、プロセ
ッサ間の同期の発行および同期の受け付けを行う同期手
段と、自キャッシュメモリの内容を初期化するキャッシ
ュメモリクリア手段とを設け、単一のユーザプログラム
を前記複数のプロセッサ上で並列実行させる場合であっ
て且つ前記ユーザプログラムにかかる処理で前記ストア
手段と前記ロード手段とがそれぞれ別のプロセッサで実
行される場合に、前記同期手段を使用してその間でプロ
セッサ間の同期の発行および同期の受け付けを行い、同
期を受け付けたプロセッサ側においては前記キャッシュ
メモリクリア手段により自キャッシュメモリを初期化す
るようにしている。
するために、主記憶を共有する複数のプロセッサを含
み、各プロセッサがそれぞれキャッシュメモリを有する
密結合マルチプロセッサシステムにおいて、前記各プロ
セッサに、プロセッサ間で共有される主記憶上の共有変
数のコピーが自キャッシュメモリ上にある場合は前記共
有変数の値を自キャッシュメモリから自プロセッサ内の
レジスタ上にロードし、前記共有変数のコピーが自キャ
ッシュメモリ上にない場合は前記共有変数の値を前記主
記憶から自キャッシュメモリおよび自プロセッサ内の前
記レジスタ上にロードするロード手段と、自プロセッサ
内の前記レジスタ上の共有変数の値を自キャッシュメモ
リおよび前記主記憶にストアするストア手段と、プロセ
ッサ間の同期の発行および同期の受け付けを行う同期手
段と、自キャッシュメモリの内容を初期化するキャッシ
ュメモリクリア手段とを設け、単一のユーザプログラム
を前記複数のプロセッサ上で並列実行させる場合であっ
て且つ前記ユーザプログラムにかかる処理で前記ストア
手段と前記ロード手段とがそれぞれ別のプロセッサで実
行される場合に、前記同期手段を使用してその間でプロ
セッサ間の同期の発行および同期の受け付けを行い、同
期を受け付けたプロセッサ側においては前記キャッシュ
メモリクリア手段により自キャッシュメモリを初期化す
るようにしている。
本発明の共有変数アクセス方式においては、或るプロ
セッサαがストア手段を用いて共有変数の値を更新し、
他のプロセッサβがそれを引用する場合、同期手段によ
ってプロセッサαからプロセッサβへ同期が発行され、
この同期の受け付けを行ったプロセッサβがキャッシュ
メモリクリア手段を用いて自キャッシュメモリをクリア
してから、ロード手段を使用して共有変数の引用を行
う。
セッサαがストア手段を用いて共有変数の値を更新し、
他のプロセッサβがそれを引用する場合、同期手段によ
ってプロセッサαからプロセッサβへ同期が発行され、
この同期の受け付けを行ったプロセッサβがキャッシュ
メモリクリア手段を用いて自キャッシュメモリをクリア
してから、ロード手段を使用して共有変数の引用を行
う。
次に、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
第１図は本発明の共有変数アクセス方式の一実施例の
機能ブロック図であり、主記憶１を２個のプロセッサ2,
3で共有するマルチプロセッサシステムに本発明を適用
した場合を示す。同図において、主記憶１中には、プロ
セッサ2,3間で更新，参照が可能な要素である共有変数1
1がある。また、各プロセッサ2,3には、キャッシュメモ
リ21,31,レジスタ22,32,ロード手段23,33,ストア手段2
4,34,キャッシュメモリクリア手段25,35および同期手段
26,36が含まれている。ここで、ロード手段23,33は、主
記憶１上の共有変数11が自プロセッサ2,3のキャッシュ
メモリ21,31上にある場合はその共有変数11の値を自キ
ャッシュメモリ21,31からレジスタ22,32上にロードし、
自キャッシュメモリ21,31上にない場合はその共有変数1
1の値を主記憶１からレジスタ22,32および自キャッシュ
メモリ21,31にロードする機能を有するものである。ス
トア手段24,34は、自プロセッサ2,3のレジスタ22,32上
の共有変数11の値を自プロセッサ2,3のキャッシュメモ
リ21,31および主記憶１にストアする機能を有するもの
である。同期手段26,36は、プロセッサ2,3間の同期の発
行および同期の受け付けを行う手段である。また、キャ
ッシュメモリクリア手段25,35は、自プロセッサ2,3中の
キャッシュメモリ21,31の内容を初期化する機能を有す
るものであり、自プロセッサ2,3の同期手段26,36で同期
の受け付けが行われた際に動作する。
機能ブロック図であり、主記憶１を２個のプロセッサ2,
3で共有するマルチプロセッサシステムに本発明を適用
した場合を示す。同図において、主記憶１中には、プロ
セッサ2,3間で更新，参照が可能な要素である共有変数1
1がある。また、各プロセッサ2,3には、キャッシュメモ
リ21,31,レジスタ22,32,ロード手段23,33,ストア手段2
4,34,キャッシュメモリクリア手段25,35および同期手段
26,36が含まれている。ここで、ロード手段23,33は、主
記憶１上の共有変数11が自プロセッサ2,3のキャッシュ
メモリ21,31上にある場合はその共有変数11の値を自キ
ャッシュメモリ21,31からレジスタ22,32上にロードし、
自キャッシュメモリ21,31上にない場合はその共有変数1
1の値を主記憶１からレジスタ22,32および自キャッシュ
メモリ21,31にロードする機能を有するものである。ス
トア手段24,34は、自プロセッサ2,3のレジスタ22,32上
の共有変数11の値を自プロセッサ2,3のキャッシュメモ
リ21,31および主記憶１にストアする機能を有するもの
である。同期手段26,36は、プロセッサ2,3間の同期の発
行および同期の受け付けを行う手段である。また、キャ
ッシュメモリクリア手段25,35は、自プロセッサ2,3中の
キャッシュメモリ21,31の内容を初期化する機能を有す
るものであり、自プロセッサ2,3の同期手段26,36で同期
の受け付けが行われた際に動作する。
第２図は単一のユーザプログラムをプロセッサ2,3上
でマルチタスクとして並列実行する場合におけるプロセ
ッサ２で実行されるプログラム部分およびプロセッサ３
で実行されるプログラム部分の一例を示す。この例は、
CLOBAL宣言によって共有変数とされた配列Ａに対し、先
ずプロセッサ２がその値を更新し、次にプロセッサ３が
それを引用する場合を示す。
でマルチタスクとして並列実行する場合におけるプロセ
ッサ２で実行されるプログラム部分およびプロセッサ３
で実行されるプログラム部分の一例を示す。この例は、
CLOBAL宣言によって共有変数とされた配列Ａに対し、先
ずプロセッサ２がその値を更新し、次にプロセッサ３が
それを引用する場合を示す。
次に、本実施例による共有変数アクセスの手順を第１
図および第２図を参照して説明する。
図および第２図を参照して説明する。
プログラムの実行において、先ずプロセッサ２が配列
Ａの各要素を定数Ｌに変更する。これはストア手段24が
用いられ、プロセッサ２のレジスタ22から主記憶１およ
びキャッシュメモリ21に値がストアされる。この時点で
プロセッサ３上のキャッシュメモリ31に共有変数Ａのコ
ピーがあったとしても、その値は更新されない。このた
め、プロセッサ３のキャッシュメモリ31に共有変数Ａの
コピーが既にあった場合、直ちにプロセッサ３がロード
手段33を用いて共有変数Ａをロードしてしまうと、不正
な値を引用してしまうことになる。これを防ぎ、プロセ
ッサ２が更新した共有変数Ａの値をプロセッサ３が引用
する場合に更新と引用の順序関係を保証するために、ユ
ーザプログラムにおいてプロセッサ２からプロセッサ３
へ同期手段26,36を用いて同期を入れる。すなわち、第
２図のプログラム中のPOSTが同期の発行を、WAITがこの
同期の受け付けを表現しており、共有変数Ａの更新を終
えたプロセッサ２側では同期手段26を使用してプロセッ
サ３に同期の発行を行い、プロセッサ３側では共有変数
Ａを引用する前に同期手段36を使用してプロセッサ２か
らの共有変数Ａにかかる同期の受け付けを行い、この同
期受け付けに応答してキャッシュメモリクリア手段35を
使用してキャッシュメモリ31の初期化を行うものであ
る。こうすることにより、その後プロセッサ３がロード
手段33を使用して共有変数Ａをロードしたとき、共有変
数Ａのコピーはキャッシュメモリ31上にないため、必ず
主記憶１からロードされる。すなわち更新後の正しい値
がロードされることになる。なお、共有変数Ａが複数の
要素を含む場合、プロセッサ２がそれら共有変数の全て
の要素を更新し、その後プロセッサ３がその共有変数の
全ての要素を参照する場合、その間に同期が１回だけで
あると、キャッシュメモリのクリアも１回だけで良い。
また、プロセッサ３が引き続いて共有変数Ａの参照を行
う場合、その間に同期の受け付けがなければキャッシュ
メモリ31から参照することができる。即ち、常に主記憶
１から参照しなければならないということはなくなる。
Ａの各要素を定数Ｌに変更する。これはストア手段24が
用いられ、プロセッサ２のレジスタ22から主記憶１およ
びキャッシュメモリ21に値がストアされる。この時点で
プロセッサ３上のキャッシュメモリ31に共有変数Ａのコ
ピーがあったとしても、その値は更新されない。このた
め、プロセッサ３のキャッシュメモリ31に共有変数Ａの
コピーが既にあった場合、直ちにプロセッサ３がロード
手段33を用いて共有変数Ａをロードしてしまうと、不正
な値を引用してしまうことになる。これを防ぎ、プロセ
ッサ２が更新した共有変数Ａの値をプロセッサ３が引用
する場合に更新と引用の順序関係を保証するために、ユ
ーザプログラムにおいてプロセッサ２からプロセッサ３
へ同期手段26,36を用いて同期を入れる。すなわち、第
２図のプログラム中のPOSTが同期の発行を、WAITがこの
同期の受け付けを表現しており、共有変数Ａの更新を終
えたプロセッサ２側では同期手段26を使用してプロセッ
サ３に同期の発行を行い、プロセッサ３側では共有変数
Ａを引用する前に同期手段36を使用してプロセッサ２か
らの共有変数Ａにかかる同期の受け付けを行い、この同
期受け付けに応答してキャッシュメモリクリア手段35を
使用してキャッシュメモリ31の初期化を行うものであ
る。こうすることにより、その後プロセッサ３がロード
手段33を使用して共有変数Ａをロードしたとき、共有変
数Ａのコピーはキャッシュメモリ31上にないため、必ず
主記憶１からロードされる。すなわち更新後の正しい値
がロードされることになる。なお、共有変数Ａが複数の
要素を含む場合、プロセッサ２がそれら共有変数の全て
の要素を更新し、その後プロセッサ３がその共有変数の
全ての要素を参照する場合、その間に同期が１回だけで
あると、キャッシュメモリのクリアも１回だけで良い。
また、プロセッサ３が引き続いて共有変数Ａの参照を行
う場合、その間に同期の受け付けがなければキャッシュ
メモリ31から参照することができる。即ち、常に主記憶
１から参照しなければならないということはなくなる。
以上の実施例では、POST−WAIT型の同期を示したが、
LOCKによる排他制御を行う場合も、LOCKをかける操作を
同期の受け付け、LOCKを外す操作を同期の発行と置き換
えれば、上記の実施例と全く同様に動作する。
LOCKによる排他制御を行う場合も、LOCKをかける操作を
同期の受け付け、LOCKを外す操作を同期の発行と置き換
えれば、上記の実施例と全く同様に動作する。
以上説明したように、本発明の共有変数アクセス方式
においては、或るプロセッサが共有変数の値を更新し、
他のプロセッサがそれを引用する場合、プロセッサ間で
同期の発行，受け付けを行わせ、同期を受け付けたプロ
セッサ側では自キャッシュメモリをクリアしてから共有
変数の引用を行うようにしたことにより、他のプロセッ
サのキャッシュメモリも自キャッシュメモリと同時に更
新するといった余分なハードウェア機構を必要とせず
に、共有変数の正しいアクセスを保証することができ
る。また、同期の受け付けがなければキャッシュメモリ
からの共有変数の参照が可能であり、常に主記憶から参
照する必要はない。なお、共有変数が配列などで数が多
い場合、或るプロセッサが共有変数群を更新し、その後
他のプロセッサがその共有変数群を参照しているとき、
その間に同期が１回だけであると、キャッシュメモリの
クリアも１回だけとなるので効率が良い。
においては、或るプロセッサが共有変数の値を更新し、
他のプロセッサがそれを引用する場合、プロセッサ間で
同期の発行，受け付けを行わせ、同期を受け付けたプロ
セッサ側では自キャッシュメモリをクリアしてから共有
変数の引用を行うようにしたことにより、他のプロセッ
サのキャッシュメモリも自キャッシュメモリと同時に更
新するといった余分なハードウェア機構を必要とせず
に、共有変数の正しいアクセスを保証することができ
る。また、同期の受け付けがなければキャッシュメモリ
からの共有変数の参照が可能であり、常に主記憶から参
照する必要はない。なお、共有変数が配列などで数が多
い場合、或るプロセッサが共有変数群を更新し、その後
他のプロセッサがその共有変数群を参照しているとき、
その間に同期が１回だけであると、キャッシュメモリの
クリアも１回だけとなるので効率が良い。
第１図は本発明の共有変数アクセス方式の一実施例の機
能ブロック図および、 第２図はプロセッサ2,3上で実行されるプログラム例を
示す図である。 図において、 １……主記憶 11……共有変数 2,3……プロセッサ 21,31……キャッシュメモリ 22,32……レジスタ 23,33……ロード手段 24,34……ストア手段 25,35……キャッシュメモリクリア手段 26,36……同期手段
能ブロック図および、 第２図はプロセッサ2,3上で実行されるプログラム例を
示す図である。 図において、 １……主記憶 11……共有変数 2,3……プロセッサ 21,31……キャッシュメモリ 22,32……レジスタ 23,33……ロード手段 24,34……ストア手段 25,35……キャッシュメモリクリア手段 26,36……同期手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−147248（ＪＰ，Ａ) 特開 昭61−100845（ＪＰ，Ａ) 特開 昭63−247852（ＪＰ，Ａ) ＮＡＴＯ ＡＳＩ Ｓｅｒｉｅｓ Ｅ Ｎｏ．96（1985）ｐ．83−101 Ｅｄ ｗａｒｄ Ｍ．ＭｃＣｒｅｉｇｈｔ 「ＴＨＥ ＤＲＡＧＯＮ ＣＯＭＰＵＴ ＥＲ ＳＹＳＴＥＭ Ａｎ Ｅａｒｌｙ Ｏｖｅｒｖｉｅｗ」 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 - 15/177 G06F 12/08
Claims (1)
- 【請求項１】主記憶を共有する複数のプロセッサを含
み、 前記各プロセッサに、 キャッシュメモリと、 プロセッサ間で共有される主記憶上の共有変数のコピー
が自キャッシュメモリ上にある場合は前記共有変数の値
を自キャッシュメモリから自プロセッサ内のレジスタ上
にロードし、前記共有変数のコピーが自キャッシュメモ
リ上にない場合は前記共有変数の値を前記主記憶から自
キャッシュメモリおよび自プロセッサ内の前記レジスタ
上にロードするロード手段と、 自プロセッサ内の前記レジスタ上の前記共有変数の値を
自キャッシュメモリおよび前記主記憶にストアするスト
ア手段と、 プロセッサ間の同期の発行および同期の受け付けを行う
同期手段と、 自キャッシュメモリの内容を初期化するキャッシュメモ
リクリア手段とを有する密結合マルチプロセッサシステ
ムの共有変数アクセス方法において、 単一のユーザプログラムを前記複数のプロセッサ上で並
列実行させ且つ前記ユーザプログラムにかかる処理で前
記ストア手段によるストアと前記ロード手段によるロー
ドとをそれぞれ別のプロセッサで実行させ、前記同期手
段を使用して前記ストアとロードの間でプロセッサ間の
同期の発行および同期の受け付けを行い、同期を受け付
けたプロセッサ側においては、前記同期受付に応答し
て、前記キャッシュメモリクリア手段により自キャッシ
ュメモリを初期化するようにしたことを特徴とする共有
変数アクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300268A JP2957185B2 (ja) | 1988-11-28 | 1988-11-28 | 共有変数アクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300268A JP2957185B2 (ja) | 1988-11-28 | 1988-11-28 | 共有変数アクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144757A JPH02144757A (ja) | 1990-06-04 |
| JP2957185B2 true JP2957185B2 (ja) | 1999-10-04 |
Family
ID=17882744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300268A Expired - Lifetime JP2957185B2 (ja) | 1988-11-28 | 1988-11-28 | 共有変数アクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957185B2 (ja) |
-
1988
- 1988-11-28 JP JP63300268A patent/JP2957185B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＮＡＴＯ ＡＳＩ Ｓｅｒｉｅｓ Ｅ Ｎｏ．９６（１９８５）ｐ．８３−１０１ Ｅｄｗａｒｄ Ｍ．ＭｃＣｒｅｉｇｈｔ 「ＴＨＥ ＤＲＡＧＯＮ ＣＯＭＰＵＴＥＲ ＳＹＳＴＥＭ Ａｎ Ｅａｒｌｙ Ｏｖｅｒｖｉｅｗ」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02144757A (ja) | 1990-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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