JP2942229B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、中間調表示を可能
とした液晶表示装置に関する。
【0002】
【従来の技術】液晶表示装置での中間調表示方式として
は、例えば特開昭58−57192号公報に開示される
ように、高速ブリンク表示を用いて実現する方法が知ら
れている。
【0003】以下、かかる従来技術を図7〜図10を用
いて説明する。
【0004】図7は従来の液晶表示装置を示すブロック
図であって、1は表示アドレス発生回路、2,3はメモ
リ、4は切換え信号発生回路、5はメモリ切換え回路、
6は表示データ生成回路、7は液晶表示パネルである。
【0005】同図において、表示アドレス発生回路1か
らの表示アドレス8はメモリ2,3に同時に入力され、
これらメモリ2,3からは文字コードが出力される。切
換え信号発生回路4からメモリ切換え回路5に切換え信
号が供給され、切換え信号が「ハイ」レベル(以下、
“H”という)のとき、メモリ2から読み出された文字
コードがメモリ切換え回路5を介して表示データ生成回
路6に、逆に、「ロー」レベル(以下、“L”という)
のとき、メモリ3から読み出された文字コードがメモリ
切換え回路5を介して表示データ生成回路6に供給され
る。切換え信号は液晶表示パネル7での1画面分の表示
期間毎に、“H”,“L”,“H”………とレベルが反
転し、このために、第1番目の画面(第1フレームとい
う。以下同じ)の表示時に、メモリ2の内容がメモリ切
換え回路5で選択されて表示データ生成回路6に供給さ
れるとすると、次の第2フレームの表示時には、メモリ
3の内容がメモリ切換え回路5で選択されて表示データ
生成回路6に供給される。表示データ生成回路6では、
供給された文字コードを文字パターンに変換し、表示デ
ータ9として液晶表示パネル7に出力する。
【0006】一方、液晶表示パネル7で表示される文字
を「A」,「B」,「C」とし、文字「B」を中間調で
表示すべきものとすると、メモリ2においては、図8
(a)に示すように、文字「A」,「B」,「C」を表
わすコードであるコードA,B,Cが記憶されている
が、メモリ3においては、図8(b)に示すように、文
字「A」,「C」を表わすコードであるコードA,Cは
記憶されているが、中間調表示すべき文字「B」を表わ
すコードBは記憶されていない。
【0007】そこで、メモリ切換え回路5が、上記のよ
うに、メモリ2,3の出力を1フレーム毎に交互に選択
すると、液晶表示パネル7では、第1フレームで、図9
(a)に示すように、文字「A」,「B」,「C」が夫
々表示される。第2フレームでは、図9(b)に示すよ
うに、文字「A」,「C」が表示されるが、文字「B」
は表示されない。
【0008】このように、文字「A」,「C」は全フレ
ームで表示されるが、文字「B」は1画面毎に表示、非
表示が繰り返され、この結果、図9(c)に示すよう
に、文字「B」は中間調の表示となる。
【0009】
【発明が解決しようとする課題】しかし、画面表示の周
波数を60Hzとすると、文字「B」は30Hz繰り返
しで表示されることとなり、中間調表示されるものの、
フリッカと呼ぶちらつきが目立つという欠点があった。
【0010】また、直流電圧の印加に伴なう特性劣化を
防止するために、液晶表示パネル7には、交流化した表
示データ信号を与えなければならない。そのために、図
7では省略しているが、液晶表示パネル7には交流化信
号を与え、フレーム毎に表示データ信号の極性を変換さ
せている。
【0011】即ち、図10に示すように、第1,3,5
フレームでは極性が「+」の表示データ信号が、第2,
4,6フレームでは極性が「−」の表示データ信号が夫
々液晶表示パネル7に印加されるように、交流化信号が
与えられる。
【0012】これに対して、図7に示す従来技術による
液晶表示装置においては、中間調表示すべき文字「B」
の表示領域についてみると、偶数フレームでは、表示デ
ータ信号が出力されないために、図10に示すように、
液晶に印加される表示データ信号の極性は1フレーム毎
に「+」,「±0」,「+」,「±0」と、「+」とな
る。従って、液晶には、奇数フレームにのみ電圧が印加
され、しかも、その電圧の極性は「+」と一定であるか
ら、液晶には積分効果によって直流電圧が印加されるこ
ととなり、液晶パネルの寿命を短かくするという問題が
あった。
【0013】本発明の目的は、かかる従来技術の問題を
解消し、フリッカの発生を防止して中間調表示を可能と
した液晶表示装置を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定の中間調で表示パターンを表示する
ために、複数のフレームからなるフレーム群で、該各表
示ブロックが表示状態となるフレーム数と非表示状態と
なるフレーム数との割合が一定となるようにし、各フレ
ームにおいて、液晶表示パネルの複数の表示ブロックの
うちの少なくとも1つの該表示ブロックで該表示データ
を非表示とし、非表示とされた該表示ブロックとは別の
該表示ブロックで該表示データを表示して、非表示とさ
れる該表示ブロックをフレーム単位で異ならせるように
駆動する駆動手段を有する構成とする。
【0015】上述の構成により、各表示ブロックの表示
状態となるフレーム数と非表示状態となるフレーム数と
の割合に応じた中間調表示が得られ、また、各表示ブロ
ックは表示パターンの一部を表示するものであって、非
表示とされる表示ブロックをフレーム単位で異ならせる
ものであり、表示パターン全体が同時に非表示と表示と
を繰り返すものではないので、表示内容のフリッカも目
立たない。
【0016】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。
【0017】図1は本発明による液晶表示装置の一実施
形態を示すブロック図であって、10は表示メモリ、1
1は属性メモリ、12は発振器、13はタイミング信号
発生回路、14はフレームカウンタ、15はラインカウ
ンタ、16は表示制御回路、17はゲート回路であり、
図7に対応する部分には同一符号をつけている。
【0018】図1において、表示メモリ10には、表示
すべき文字を表わすべくコードが記憶され、属性メモリ
11には、表示メモリ10の文字コード毎に中間調表示
すべきか否かを表わすデータが記憶されている。
【0019】発振器12からのクロックに同期して表示
アドレス発生回路1から表示アドレス8が出力され、表
示メモリ10と属性メモリ11とに供給される。表示メ
モリ10からは表示アドレス8に従って表示する文字に
対する文字コードが出力され、表示データ生成回路6に
供給されて、この文字コードに対応した文字のパターン
を表わす表示データ9が生成される。また、属性メモリ
11からは、表示データ生成回路6から出力された表示
データ9を中間調表示すべきか否かを表わす属性信号2
0が読み出される。この属性信号20は、中間調表示す
べき文字に対しては“H”、通常表示すべき文字に対し
ては“L”となる。
【0020】一方、発振器12からのクロックによって
タイミング信号発生回路13からは画面の始まりを示す
フレームパルス信号18と、ラインの始まりを示すライ
ンパルス信号19とを出力する。いま、例えば、液晶表
示パネル7での画面のライン数を200とすると、タイ
ミング信号発生回路13からは、ラインパルス信号19
が200個出力される毎にフレームパルス信号18が出
力される。これらフレームパルス信号18とラインパル
ス信号19とは、液晶表示パネル17に供給され、これ
らに同期して表示が行なわれるとともに、フレームパル
ス信号18はフレームカウンタ14に、ラインパルス信
号19はラインカウンタ15に夫々供給される。
【0021】フレームカウンタ14、ラインカウンタ1
5のカウント値は、表示制御回路16に供給される。こ
の表示制御回路16は、属性メモリ11からの属性信号
20が“H”となると、上記カウント値で決まるライン
番号を指定し、中間調表示すべき文字のこのライン番号
に合ったラインの表示データ9が表示データ生成回路6
から出力されるタイミングに合わせて表示禁止信号21
を出力する。これによってゲート回路17はOFFし、
指定されたラインの表示データ9は液晶表示パネル7に
供給されない。
【0022】表示データ9がゲート回路17で遮断され
るラインは1フレーム毎に異なり、これによって指定さ
れた文字は中間調表示される。
【0023】図2は図1におけるフレームカウンタ1
4、ラインカウンタ15、表示制御回路16及びゲート
回路17の一具体例を示すブロック図であって、23は
1/4分周回路、24は設定用シフトレジスタ、25は
フレーム用シフトレジスタ、26〜29は論理積回路、
30は論理和回路、31は負論理出力の論理積回路、3
2はライン用シフトレジスタ、33は論理積回路であ
り、図1に対応する部分には同一符号をつけている。
【0024】次に、この具体例の動作を図3を用いて説
明するが、ここでは、1文字のライン数を8とし、ま
た、表示データ生成回路6が生成する表示データ9は8
ビットで構成されているものとする。また、シフトレジ
スタ24,25,32は夫々4つの出力端子を有し、4
ビット構成の値を出力する。
【0025】いま、のフレームパルス信号18が入力
され、図3(a)に示すように、1/4分周回路23か
らクロック44が出力されたとする。このクロック44
により、フレーム用シフトレジスタ25では、初期値設
定用シフトレジスタ24に格納されている値が設定され
て初期化される。この場合、フレーム用シフトレジスタ
25は、その出力36が“H”に、出力37〜39が
“L”に初期化されたものとする。従って、このとき、
初期値設定用シフトレジスタ24の出力34は“H”で
他は“L”であるが、フレーム用シフトレジスタ25の
上記初期化後、クロック44により、初期値設定用シフ
トレジスタ24は1ステップシフトし、その出力34は
“H”から“L”に、出力35は“L”から“H”に反
転し、残りの出力は“L”のままで次の初期化の準備が
行なわれる。フレーム用のシフトレジスタ25の出力3
6〜39のレベルは、次のフレームパルス信号18が入
力されるまで保持される。
【0026】このように、のフレームパルス信号18
が入力されてフレーム用シフトレジスタ25が初期化さ
れるが、その後、のラインパルス信号19が入力され
たとき、図3(b)に示すように、ライン用シフトレジ
スタ32の出力40が“H”に、他の出力41〜43が
“L”となったとすると、このとき、フレーム用シフト
レジスタ25の出力36が“H”、出力37〜39が
“L”であるから、表示制御回路16では、論理積回路
26の出力のみが“H”となり、論理和回路30から
“H”の信号45が出力される。ライン用シフトレジス
タ32では、4つのラインパルス信号19が供給される
毎に“H”なる出力が巡し、このために、1,5,……
…,(1+4×N)番目のラインパルス信号19が供給
されたときに論理積回路26の出力は“H”となり、論
理和回路30から“H”の信号45が出力される。
【0027】一方、中間調表示すべく属性メモリ11
(図1)が“H”の属性信号20を出力しているとする
と、負論理出力の論理積回路31からは、第1フレーム
の第1ライン,第5,………,第(1+4×N)ライン
の表示期間に表示禁止信号21を出力する。その結果、
ゲート回路17の論理積回路33によって表示データ9
は液晶表示パネル17に出力されず、図4(a)に示す
ように、第1のフレームでは、文字Aのパターンのう
ち、第1,第5ラインが表示されない。
【0028】次に、図3(a)に示すように、のフレ
ームパルス信号18が入力されると、フレーム用シフト
レジスタ25は1ステップシフトし、その出力37が
“H”、出力36,38,39は“L”となる。この状
態でのラインパルス信号19が入力されると、図3
(c)に示すように、ライン用シフトレジスタ32で
は、その出力40が“H”、出力41〜43が“L”と
なる。その結果、表示制御回路16の論理積回路26〜
29は“L”の信号を出力する。
【0029】しかし、次ののラインパルス信号19が
入力されると、ライン用シフトレジスタ32の出力41
は“H”、出力40,42,43は“L”となるので、
表示制御回路16の論理積回路27が“H”の信号を出
力し、論理和回路30の出力45が“H”となる。ライ
ン用シフトレジスタ32は4つのラインパルス信号19
を受けることで出力40〜43の“H”を一巡させるた
め、2,6,………,(2+4×N)番目ラインで論理
和回路30の出力45は“H”となる。
【0030】このとき、属性メモリ11からは中間調表
示すべく“H”の属性信号20が出力されているため、
負論理性出力の論理積回路31からは第2フレームの第
2,第6,………,第(2+4×Nラインの)表示期間
で表示禁止信号21を出力する。その結果、図4(b)
に示すように、第2フレームでは、文字Aのパターンの
うち、第2,第6ラインが表示されない。
【0031】同様に、,のフレームパルス信号18
が入力されたとき(図3(a))、第3フレームでは、
図4(c)に示すように、第3,第7ラインが、第4フ
レームでは、図4(d)に示すように、第4,第8ライ
ンが夫々表示されない。
【0032】以上のように、フレーム毎に表示されない
ラインを異ならせることにより、図4(e)に示すよう
に、文字Aは中間調表示されることになる。しかも、文
字パターンの一部分を表示オフしているため、フリッカ
は目立たなくなる。
【0033】以上は4フレーム期間であったが、次に、
のフレームパルス信号18が入力されると、図3
(a)に示すように、1/4分周回路23からはクロッ
ク44が出力される。このクロック44によって初期値
設定用シフトレジスタ24に格納されている値がフレー
ム用シフトレジスタ25に転送され、この結果、出力3
7が“H”、出力36,38,39が“L”となるよう
に初期化される。さらに、このクロック44によって初
期値設定用シフトレジスタ24は1ステップシフトし、
次の初期化の準備が行なわれる。
【0034】その後の第5フレームでのライン用シフト
レジスタ32の動作は前述した動作と全く同じであり、
図3(c)に示すように、のラインパルス信号19で
は、ライン用シフトレジスタ32の出力40が“H”と
なり、のラインパルス信号19では、出力41が
“H”となる。従って、前述と同様に、第5フレームで
は、第2,第6,………,第(2+4×N)番目のライ
ンでライン用シフトレジスタ32の出力41が“H”と
なったとき、表示制御回路16から表示禁止信号21が
出力される。その結果、図5(a)に示すように、第5
フレームでは、文字Aのパターンのうち第2,第6ライ
ンが表示されない。
【0035】以下同様にして、第6フレームでは、第
3,第7ラインが(図5(b))、第7フレームでは、
第4,第8ラインが(図5(c))、第8フレームで
は、第1,第5ライン(図5(d))が夫々表示され
ず、図5(e)に示すように、文字「A」が中間調表示
されることになる。
【0036】以上のように、表示されてないフレーム番
号とライン番号との関係が4フレーム毎に順次変更しつ
つ、文字Aの中間調表示を行なうことができる。
【0037】次に、この実施形態では、図7で示した従
来技術の液晶表示装置のように、液晶表示パネル7に直
流成分が印加されないことを図6を用いて説明する。
【0038】いま、特定ライン(第1ライン)に着目し
て説明する。交流化信号は、従来技術の場合と同様、フ
レーム毎の「+」,「−」と交互に与えられる。第1フ
レームでは、交流化信号は「+」であるが、ゲート回路
17(図1)によって非表示となっているため、液晶表
示パネル7には、「+」も「−」も印加されない。次の
第2フレームでは、交流化信号が「−」であり、ゲート
回路17がオンして表示するため、液晶表示パネル7に
は、「−」極性の表示データ信号が印加される。このよ
うに、液晶表示パネル7には、「+」,「−」、あるい
は「±0」の表示データ信号が印加される。
【0039】しかし、図6に示すように、交流化信号は
「+」,「−」が2フレームで1周するが、表示(「±
0」)は5フレームに1周と5フレーム周期であり、非
表示となるフレームは、交流化電流が「+」なるべきフ
レームと「−」となるべきフレームとに交互になってい
る。従って、液晶に印加される電圧は平均すると「±
0」となり、液晶表示パネル7には、直流成分が印加さ
れないことになる。
【0040】以上、本発明の一実施形態を説明したが、
この実施形態では、特定ラインに着目すると、4フレー
ムに1回非表示として中間調表示を行なった。しかし、
本発明では、これのみに限定されるのではなく、4フレ
ームに2回非表示する、あるいは5フレームに1回非表
示するなど上述と条件を変化させることにより、上述の
例とは輝度の異なる中間調表示を行なうことが可能であ
る。従って、例えば、非表示の回数などを複数種用意
し、これらを組み合わせることにより、複数種の階調表
示も可能となる。即ち、
第1階調は4フレームに1回
第2階調は5フレームに1回
第3階調は4フレームに2回
というように、図1の属性メモリ11の値に応じて上記
階調を選択することにより、複数種の階調表示が可能と
なる。
【0041】
【発明の効果】以上説明したように、本発明によれば、
非表示とされる表示ブロックをフレーム単位で異ならせ
るようにするものであるから、フリッカが目立たない中
間調表示を実現できる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device capable of halftone display. 2. Description of the Related Art As a halftone display method in a liquid crystal display device, for example, as disclosed in Japanese Patent Application Laid-Open No. 58-57192, a method of realizing a high-speed blink display is known. . Hereinafter, such a conventional technique will be described with reference to FIGS. FIG. 7 is a block diagram showing a conventional liquid crystal display device, wherein 1 is a display address generation circuit, 2 and 3 are memories, 4 is a switching signal generation circuit, 5 is a memory switching circuit,
Reference numeral 6 denotes a display data generation circuit, and reference numeral 7 denotes a liquid crystal display panel. In FIG. 1, a display address 8 from a display address generating circuit 1 is inputted to memories 2 and 3 simultaneously.
Character codes are output from these memories 2 and 3. A switching signal is supplied from the switching signal generating circuit 4 to the memory switching circuit 5, and the switching signal is set to a "high" level (hereinafter, referred to as "high" level).
At the time of “H”, the character code read from the memory 2 is supplied to the display data generating circuit 6 via the memory switching circuit 5 and, conversely, at the “low” level (hereinafter, referred to as “L”).
At this time, the character code read from the memory 3 is supplied to the display data generation circuit 6 via the memory switching circuit 5. The level of the switching signal is inverted to “H”, “L”, “H”,... In each display period of one screen on the liquid crystal display panel 7, so that the first screen (first screen) If the contents of the memory 2 are selected by the memory switching circuit 5 and supplied to the display data generation circuit 6 during the display of a frame (hereinafter the same), the contents of the memory 3 will be stored during the display of the next second frame. The data is selected by the switching circuit 5 and supplied to the display data generation circuit 6. In the display data generation circuit 6,
The supplied character code is converted into a character pattern and output to the liquid crystal display panel 7 as display data 9. On the other hand, assuming that the characters displayed on the liquid crystal display panel 7 are "A", "B", and "C" and that the character "B" is to be displayed in halftone, the memory 2 shown in FIG.
As shown in (a), codes A, B, and C, which are codes representing the characters "A", "B", and "C", are stored. In the memory 3, as shown in FIG. As described above, codes A and C representing codes "A" and "C" are stored, but code B representing character "B" to be displayed in halftone is not stored. Therefore, when the memory switching circuit 5 selects the outputs of the memories 2 and 3 alternately for each frame as described above, the liquid crystal display panel 7 displays the first frame of FIG.
As shown in (a), characters "A", "B", and "C" are displayed respectively. In the second frame, characters "A" and "C" are displayed as shown in FIG.
Is not displayed. As described above, the characters "A" and "C" are displayed in all frames, but the display and non-display of the character "B" are repeated for each screen. As a result, FIG. As shown, the letter "B" is a halftone display. However, if the frequency of the screen display is set to 60 Hz, the character "B" will be displayed at a repetition of 30 Hz.
There is a drawback that flicker called flicker is noticeable. Further, in order to prevent the characteristic deterioration caused by the application of the DC voltage, the liquid crystal display panel 7 must be supplied with an AC-converted display data signal. For this purpose, although omitted in FIG. 7, an alternating signal is supplied to the liquid crystal display panel 7 to convert the polarity of the display data signal for each frame. That is, as shown in FIG.
In the frame, the display data signal having the polarity “+” is
In the 4th and 6th frames, an alternating signal is applied so that the display data signal having a polarity of "-" is applied to the liquid crystal display panel 7, respectively. On the other hand, in the liquid crystal display device according to the prior art shown in FIG.
Regarding the display area of FIG. 10, since the display data signal is not output in the even frame, as shown in FIG.
The polarity of the display data signal applied to the liquid crystal is “+”, “± 0”, “+”, “± 0”, and “+” for each frame. Therefore, a voltage is applied to the liquid crystal only in the odd-numbered frames, and the polarity of the voltage is fixed at "+". Therefore, a DC voltage is applied to the liquid crystal by an integration effect, and the life of the liquid crystal panel is reduced. There was a problem of shortening. An object of the present invention is to provide a liquid crystal display device which solves the above-mentioned problems of the prior art and prevents half-tone display by preventing the occurrence of flicker . In order to achieve the above-mentioned object, the present invention provides a method for displaying a display pattern in a predetermined halftone , a frame group comprising a plurality of frames.
The number of frames in which the display block is displayed and the non-display state
The display data is hidden in at least one of the plurality of display blocks of the liquid crystal display panel in each frame so that the display data is not displayed in each frame. and displaying the display data on another of the display block a block, a structure having a driving means for driving so as to vary the display block to be hidden in frames. [0015] the construction described above, the display of the display block
The number of frames in the state and the number of frames in the non-display state
Halftone display corresponding to the ratio of can be obtained and, each display Bro
Click has been made to display a portion of the display pattern, the display block that will be hidden are those varied on a frame-by-frame basis, the entire display pattern is hidden at the same time display and
Is not repeated, and the flicker of the display contents is not conspicuous. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a liquid crystal display device according to the present invention.
1 is an attribute memory, 12 is an oscillator, 13 is a timing signal generation circuit, 14 is a frame counter, 15 is a line counter, 16 is a display control circuit, 17 is a gate circuit,
Parts corresponding to those in FIG. 7 are denoted by the same reference numerals. In FIG. 1, a code is stored in a display memory 10 to represent a character to be displayed, and an attribute memory 11 stores data indicating whether or not halftone display is to be performed for each character code in the display memory 10. It is remembered. The display address 8 is output from the display address generating circuit 1 in synchronization with the clock from the oscillator 12 and supplied to the display memory 10 and the attribute memory 11. A character code for a character to be displayed is output from the display memory 10 in accordance with the display address 8 and supplied to the display data generating circuit 6 to generate display data 9 representing a character pattern corresponding to the character code. Also, from the attribute memory 11, an attribute signal 2 indicating whether or not the display data 9 output from the display data generating circuit 6 should be displayed in halftone.
0 is read. The attribute signal 20 is "H" for a character to be displayed in halftone and "L" for a character to be displayed normally. On the other hand, the timing signal generating circuit 13 outputs a frame pulse signal 18 indicating the start of a screen and a line pulse signal 19 indicating the start of a line by the clock from the oscillator 12. For example, if the number of lines on the screen of the liquid crystal display panel 7 is 200, the timing signal generation circuit 13 outputs a line pulse signal 19
Are output every time 200 are output. The frame pulse signal 18 and the line pulse signal 19 are supplied to the liquid crystal display panel 17, and display is performed in synchronization with the liquid crystal display panel 17. The frame pulse signal 18 is supplied to the frame counter 14, and the line pulse signal 19 is supplied to the line counter 15 Respectively. Frame counter 14, line counter 1
The count value of 5 is supplied to the display control circuit 16. When the attribute signal 20 from the attribute memory 11 becomes "H", the display control circuit 16 designates a line number determined by the count value, and displays display data of a line corresponding to the line number of a character to be displayed in halftone. 9 is a display data generation circuit 6
Display inhibit signal 21 in accordance with the timing output from
Is output. As a result, the gate circuit 17 is turned off,
The display data 9 of the designated line is not supplied to the liquid crystal display panel 7. The line at which the display data 9 is interrupted by the gate circuit 17 differs for each frame, and the designated character is displayed in halftone. FIG. 2 shows the frame counter 1 in FIG.
4, a block diagram showing a specific example of a line counter 15, a display control circuit 16, and a gate circuit 17, wherein 23 is a 1/4 frequency dividing circuit, 24 is a setting shift register, 25 is a frame shift register, 26 To 29 are AND circuits,
30 is a logical sum circuit, 31 is a logical product circuit of negative logic output, 3
2 is a line shift register, and 33 is a logical product circuit, and portions corresponding to those in FIG. Next, the operation of this specific example will be described with reference to FIG. 3. Here, the number of lines of one character is eight, and the display data 9 generated by the display data generation circuit 6 is eight.
It is assumed that it is composed of bits. Each of the shift registers 24, 25 and 32 has four output terminals,
Outputs the bit configuration value. Now, it is assumed that the frame pulse signal 18 is inputted and the clock 44 is outputted from the 1/4 frequency dividing circuit 23 as shown in FIG. This clock 44
Accordingly, in the frame shift register 25, the value stored in the initial value setting shift register 24 is set and initialized. In this case, it is assumed that the output 36 of the frame shift register 25 is initialized to “H” and the outputs 37 to 39 are initialized to “L”. Therefore, at this time,
Although the output 34 of the initial value setting shift register 24 is “H” and the others are “L”, the initial value setting shift register 24 is shifted by one step by the clock 44 after the initialization of the frame shift register 25. Then, the output 34 is inverted from “H” to “L”, the output 35 is inverted from “L” to “H”, and the other outputs are kept at “L”, and preparation for the next initialization is performed. Output 3 of frame shift register 25
The levels of 6 to 39 are held until the next frame pulse signal 18 is input. Thus, the frame pulse signal 18
Is input to initialize the frame shift register 25. When the subsequent line pulse signal 19 is input, as shown in FIG. 3B, the output 40 of the line shift register 32 becomes "H". If the other outputs 41 to 43 become "L", the output 36 of the frame shift register 25 is "H" and the outputs 37 to 39 are "L". Then, only the output of the AND circuit 26 becomes "H", and the "H" signal 45 is output from the OR circuit 30. In the line shift register 32, the output of “H” circulates every time the four line pulse signals 19 are supplied.
When the (1 + 4 × N) th line pulse signal 19 is supplied, the output of the AND circuit 26 becomes “H”, and the OR circuit 30 outputs the “H” signal 45. On the other hand, the attribute memory 11 is used to display halftones.
(FIG. 1) outputs the attribute signal 20 of "H", the AND circuit 31 of negative logic output outputs the first line of the first frame, the fifth line,..., (1 + 4 × N) The display inhibit signal 21 is output during the display period of the line. as a result,
The display data 9 is calculated by the AND circuit 33 of the gate circuit 17.
Is not output to the liquid crystal display panel 17, and as shown in FIG. 4A, the first and fifth lines of the pattern of the character A are not displayed in the first frame. Next, as shown in FIG. 3 (a), when the frame pulse signal 18 is inputted, the frame shift register 25 shifts by one step, the output 37 thereof becomes "H", and the outputs 36 and 38. , 39 become “L”. When the line pulse signal 19 in this state is input, FIG.
As shown in (c), in the line shift register 32, the output 40 is “H” and the outputs 41 to 43 are “L”. As a result, the AND circuits 26 to 26 of the display control circuit 16
29 outputs an "L" signal. However, when the next line pulse signal 19 is input, the output 41 of the line shift register 32 is output.
Becomes "H" and the outputs 40, 42 and 43 become "L".
The AND circuit 27 of the display control circuit 16 outputs a signal of “H”, and the output 45 of the OR circuit 30 becomes “H”. The line shift register 32 has four line pulse signals 19
, The output 45 of the OR circuit 30 becomes "H" in the (2 + 4.times.N) -th line in order to make "H" of the outputs 40 to 43 make a full circuit. At this time, since the attribute signal 20 of "H" is output from the attribute memory 11 to display the halftone,
The negative AND output AND circuit 31 outputs the display inhibition signal 21 in the second, sixth,..., And (2 + 4 × N lines) display periods of the second frame. As a result, FIG.
As shown in (2), in the second frame, the second and sixth lines of the pattern of the character A are not displayed. Similarly, the frame pulse signal 18
Is input (FIG. 3A), in the third frame,
As shown in FIG. 4C, the third and seventh lines are not displayed in the fourth frame, and as shown in FIG. 4D, the fourth and eighth lines are not displayed. As described above, by making the non-displayed line different for each frame, the character A is displayed in halftone as shown in FIG. In addition, since the display of a part of the character pattern is turned off, flicker becomes inconspicuous. The above is a 4-frame period.
When the frame pulse signal 18 of FIG.
As shown in (a), a clock 44 is output from the 1/4 frequency dividing circuit 23. The clock 44 transfers the value stored in the initial value setting shift register 24 to the frame shift register 25. As a result, the output 3
7 is initialized to "H" and outputs 36, 38 and 39 are initialized to "L". Further, the initial value setting shift register 24 is shifted by one step by the clock 44,
Preparations for the next initialization are performed. The operation of the line shift register 32 in the subsequent fifth frame is exactly the same as that described above.
As shown in FIG. 3C, in the line pulse signal 19, the output 40 of the line shift register 32 becomes “H”, and in the line pulse signal 19, the output 41 becomes “H”. Therefore, as described above, in the fifth frame, when the output 41 of the line shift register 32 becomes “H” in the second, sixth,..., (2 + 4 × N) -th lines, the display is performed. The display prohibition signal 21 is output from the control circuit 16. As a result, as shown in FIG.
In the frame, the second and sixth lines of the character A pattern are not displayed. Similarly, in the sixth frame, the third and seventh lines are (FIG. 5B), and in the seventh frame,
The fourth and eighth lines are (FIG. 5 (c)), and in the eighth frame, the first and fifth lines (FIG. 5 (d)) are not displayed, respectively, and as shown in FIG. "A" is displayed in halftone. As described above, the halftone display of the character A can be performed while the relationship between the undisplayed frame number and the line number is sequentially changed every four frames. Next, in this embodiment, the fact that no DC component is applied to the liquid crystal display panel 7 as in the prior art liquid crystal display device shown in FIG. 7 will be described with reference to FIG. Now, description will be made focusing on a specific line (first line). The alternating signal is provided alternately with "+" and "-" for each frame, as in the case of the prior art. In the first frame, the alternating signal is “+”, but since it is not displayed by the gate circuit 17 (FIG. 1), neither “+” nor “−” is applied to the liquid crystal display panel 7. In the next second frame, the alternating signal is “−”, and the gate circuit 17 is turned on for display. Therefore, a display data signal of “−” polarity is applied to the liquid crystal display panel 7. As described above, the display data signal of “+”, “−”, or “± 0” is applied to the liquid crystal display panel 7. However, as shown in FIG. 6, the AC signal has "+" and "-" make one round in two frames, but the display ("±"
“0”) is one cycle in five frames and a period of five frames, and the non-displayed frames are alternated between frames in which the alternating current should be “+” and frames in which the alternating current should be “−”. Therefore, the voltage applied to the liquid crystal averages “±
0 ", and no DC component is applied to the liquid crystal display panel 7. The embodiment of the present invention has been described above.
In this embodiment, when attention is paid to a specific line, non-display is performed once in four frames, and halftone display is performed. But,
In the present invention, the brightness is different from the above-described example by changing the above-described condition, such as not displaying twice in four frames or not displaying once in five frames. It is possible to perform halftone display. Therefore, for example, by preparing a plurality of types of non-display times and the like and combining them, a plurality of types of gradation display can be performed. That is, the first gradation is once every four frames, the second gradation is once every five frames, and the third gradation is twice every four frames. By selecting, a plurality of types of gradation display can be performed. As described above, according to the present invention,
Different display blocks to be hidden in frame units
Therefore, it is possible to realize a halftone display in which flicker is inconspicuous.
【図面の簡単な説明】
【図1】本発明による液晶表示装置の一実施形態を示す
ブロック図である。
【図2】図1における要部の一具体例を示すブロック図
である。
【図3】図2の動作説明のためのタイミング図である。
【図4】液晶表示パネルでの中間調表示内容を示す説明
図である。
【図5】液晶表示パネルでの中間調表示内容を示す説明
図である。
【図6】図1における液晶表示パネルでの印加電圧の極
性を示す説明図である。
【図7】従来の液晶表示装置の一例を示すブロック図で
ある。
【図8】図7の夫々のメモリに格納される内容を示す模
式図である。
【図9】図7に示した従来技術での中間調表示例を示す
説明図である。
【図10】図7における液晶表示パルスでの印が電圧の
極性を示す説明図である。
【符号の説明】
1 表示アドレス発生回路
6 表示データ生成回路
7 液晶表示パネル
10 表示メモリ
11 属性メモリ
13 タイミング信号発生回路
14 フレームカウンタ
15 ラインカウンタ
16 表示制御回路
17 ゲート回路BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing one embodiment of a liquid crystal display device according to the present invention. FIG. 2 is a block diagram showing a specific example of a main part in FIG. FIG. 3 is a timing chart for explaining the operation of FIG. 2; FIG. 4 is an explanatory diagram showing halftone display contents on a liquid crystal display panel. FIG. 5 is an explanatory diagram showing halftone display contents on a liquid crystal display panel. 6 is an explanatory diagram showing the polarity of an applied voltage in the liquid crystal display panel in FIG. FIG. 7 is a block diagram illustrating an example of a conventional liquid crystal display device. FIG. 8 is a schematic diagram showing contents stored in respective memories of FIG. 7; FIG. 9 is an explanatory diagram showing an example of a halftone display according to the prior art shown in FIG. 7; FIG. 10 is an explanatory diagram showing a polarity of a voltage in a liquid crystal display pulse in FIG. 7; [Description of Signs] 1 display address generation circuit 6 display data generation circuit 7 liquid crystal display panel 10 display memory 11 attribute memory 13 timing signal generation circuit 14 frame counter 15 line counter 16 display control circuit 17 gate circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高師 輝実 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 マイクロエレク トロニクス機器開発研究所内 (58)調査した分野(Int.Cl.6,DB名) G09G 3/36 G02F 1/133 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Terumi Takashi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Yokohama, Japan Microelectronics Equipment Development Laboratory, Hitachi, Ltd. (58) Field surveyed (Int.Cl. 6 , DB name) ) G09G 3/36 G02F 1/133
Claims (1)
る複数のフレームの各々に対し、該複数の表示ブロック
に表示データが供給される液晶表示パネルを有し、該表
示データに応じた表示パターンを表示する液晶表示装置
において、 所定の中間調で該表示パターンを表示するために、複数
のフレームからなるフレーム群で、該各表示ブロックが
表示状態となるフレーム数と非表示状態となるフレーム
数との割合が一定となるようにし、各フレームにおい
て、該複数の表示ブロックのうちの少なくとも1つの該
表示ブロックで該表示データを非表示とし、非表示とさ
れた該表示ブロックとは別の該表示ブロックで該表示デ
ータを表示し、非表示とされる該表示ブロックをフレー
ム単位で異ならせるように駆動する駆動手段を有するこ
とを特徴とする液晶表示装置。(57) [Claims] A plurality of display blocks are arranged in a vertical direction, and for each of a plurality of continuous frames, a liquid crystal display panel is provided to which the display data is supplied to the plurality of display blocks, and a display pattern corresponding to the display data is displayed. In order to display the display pattern in a predetermined halftone , a plurality of
Each display block is a frame group consisting of
Number of frames to be displayed and frames to be hidden
The display data is hidden in at least one of the plurality of display blocks in each frame so that the display data is not displayed in each frame. A liquid crystal display device comprising: a driving unit that displays the display data in the display block and drives the display block to be hidden so as to be different for each frame.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28712697A JP2942229B2 (en) | 1997-10-20 | 1997-10-20 | Liquid crystal display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28712697A JP2942229B2 (en) | 1997-10-20 | 1997-10-20 | Liquid crystal display |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8284125A Division JP2733052B2 (en) | 1996-10-25 | 1996-10-25 | Driving method and driving device for liquid crystal display device |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10332919A Division JP3015014B2 (en) | 1998-11-24 | 1998-11-24 | Liquid crystal display |
JP07810999A Division JP3264900B2 (en) | 1999-03-23 | 1999-03-23 | Liquid crystal display |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10143124A JPH10143124A (en) | 1998-05-29 |
JP2942229B2 true JP2942229B2 (en) | 1999-08-30 |
Family
ID=17713416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28712697A Expired - Lifetime JP2942229B2 (en) | 1997-10-20 | 1997-10-20 | Liquid crystal display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2942229B2 (en) |
-
1997
- 1997-10-20 JP JP28712697A patent/JP2942229B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10143124A (en) | 1998-05-29 |
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EXPY | Cancellation because of completion of term |