JP2938052B2 - Semiconductor mounting system and semiconductor chip - Google Patents
Semiconductor mounting system and semiconductor chipInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路を
パッケージングした半導体チップ、および、複数の半導
体チップを含む半導体実装システムに関する。The present invention relates to a semiconductor chip in which a semiconductor integrated circuit is packaged, and a semiconductor mounting system including a plurality of semiconductor chips.
【0002】[0002]
【従来の技術】近年、半導体集積回路(LSI)の実装
システム(以下、半導体実装システムと称する)におけ
るデータ高速転送の要求が高くなっている。そのために
は、半導体実装システムにおいて各信号線を高周波で動
作させることが必要である。それを実現するための各信
号間のスキュー、特にクロックスキューの対策が必要で
ある。2. Description of the Related Art In recent years, a demand for high-speed data transfer in a semiconductor integrated circuit (LSI) mounting system (hereinafter, referred to as a semiconductor mounting system) has been increasing. For that purpose, it is necessary to operate each signal line at a high frequency in the semiconductor mounting system. In order to achieve this, it is necessary to take measures against skew between signals, especially clock skew.
【0003】従来、高周波動作時のスキュー対策として
は以下に示すような方法がある。1つは、半導体デバイ
ス(ICチップ)の片側(1つの辺)にのみピンを設け
ることが提案されている(例えば、米国特許No.5,408,1
23)。このようにピンをICチップの片側にのみ設けれ
ば、コントローラ(マスターチップ)からそのICチッ
プに至る各信号線の物理的な長さを揃えることができ、
各信号間の遅延の差を低減することができる。Conventionally, there are the following methods as measures against skew during high frequency operation. One is to provide a pin only on one side (one side) of a semiconductor device (IC chip) (for example, US Pat. No. 5,408,1).
twenty three). If the pins are provided on only one side of the IC chip, the physical lengths of the signal lines from the controller (master chip) to the IC chip can be made uniform,
The difference in delay between the signals can be reduced.
【0004】あるいは、クロックラインをデータバスの
全長に沿って往復するように設け、クロック信号の転送
とデータ転送の向きを揃えることによりクロックスキュ
ーを低減している(例えば、米国特許No.5,432,823)。
また、ICチップからの各信号の出力タイミングを制御
することで信号間のスキューを低減させている。Alternatively, a clock line is provided so as to reciprocate along the entire length of the data bus, and clock skew is reduced by aligning the direction of clock signal transfer with the direction of data transfer (for example, US Pat. No. 5,432,823). .
The skew between signals is reduced by controlling the output timing of each signal from the IC chip.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、上記の
第1の従来例の構成では、ICチップの片側(1つの
辺)のみにピンを設けており、配置できるピンの数に限
界があるため、さらにピン数を増やして転送レートを向
上させることが困難である。また、ICチップの実装が
複雑化すると、信号配線のレイアウトによってクロック
信号及びデータの転送の向きを揃えることが困難とな
る。However, in the configuration of the first conventional example, the pins are provided only on one side (one side) of the IC chip, and the number of pins that can be arranged is limited. Further, it is difficult to improve the transfer rate by increasing the number of pins. Further, when the mounting of the IC chip becomes complicated, it becomes difficult to align the transfer directions of the clock signal and the data depending on the layout of the signal wiring.
【0006】本発明は、上記の課題に鑑みてなされたも
のであり、その目的とするところは、高い転送レートを
実現し、かつクロックスキューを低減する半導体チップ
および半導体実装システムを提供し、またクロック信号
の転送経路を制御することにより、ICチップ間のデー
タ転送がクロックスキューなしで行える半導体チップお
よび半導体実装システムを提供することにある。The present invention has been made in view of the above problems, and has as its object to provide a semiconductor chip and a semiconductor mounting system which realize a high transfer rate and reduce clock skew. An object of the present invention is to provide a semiconductor chip and a semiconductor mounting system in which data transfer between IC chips can be performed without clock skew by controlling a transfer path of a clock signal.
【0007】[0007]
【課題を解決するための手段】本発明の半導体実装シス
テムは、第1の半導体集積回路をパッケージングした第
1の半導体チップと、第2の半導体集積回路をパッケー
ジングし、前記第1の半導体チップを制御する第2の半
導体チップとを含む半導体実装システムであって、前記
第1の半導体チップは、第1の面に形成された複数の第
1のピンと、第2の面に形成された複数の第2のピンと
を有しており、前記第2の半導体チップは、第3の面に
形成された複数の第3のピンと、第4の面に形成された
複数の第4のピンとを有しており、前記半導体実装シス
テムは、前記複数の第1のピンと前記複数の第3のピン
とを電気的に接続する第1の配線と、前記複数の第2の
ピンと前記複数の第4のピンとを電気的に接続する第2
の配線とを備え、前記第1の配線の長さは、前記第2の
配線の長さに実質的に等しい。これにより、上記目的が
達成される。前記第1の面は前記第2の面に隣接してお
り、前記第3の面は前記第4の面に隣接していてもよ
い。Means for Solving the Problems A semiconductor mounting system of the present invention includes a first semiconductor chip and the first semiconductor integrated circuit is packaged, the second semiconductor integrated circuit packaging, the first semiconductor A semiconductor mounting system including a second semiconductor chip for controlling a chip , wherein the first semiconductor chip has a plurality of first pins formed on a first surface and a plurality of first pins formed on a second surface. A plurality of second pins, wherein the second semiconductor chip includes a plurality of third pins formed on a third surface and a plurality of fourth pins formed on a fourth surface. The semiconductor mounting system has a first wiring that electrically connects the plurality of first pins and the plurality of third pins, a plurality of second pins, and a plurality of fourth wires. Second to electrically connect the pin
And the length of the first wiring is substantially equal to the length of the second wiring. Thereby, the above object is achieved. The first surface may be adjacent to the second surface, and the third surface may be adjacent to the fourth surface.
【0008】前記第1の面は前記第2の面に対向してお
り、前記第3の面は前記第4の面に対向していてもよ
い。[0008] The first surface may be opposed to the second surface, and the third surface may be opposed to the fourth surface.
【0009】前記半導体実装システムは、前記第1の配
線が形成される第1の基板と、前記第2の配線が形成さ
れる第2の基板とをさらに備え、前記第1の基板と前記
第2の基板のうちの少なくとも1つは、前記第1の半導
体チップと前記第2の半導体チップのうちの少なくとも
1つを実装するための溝を有していてもよい。[0009] The semiconductor mounting system further includes a first substrate on which the first wiring is formed, and a second substrate on which the second wiring is formed. At least one of the two substrates may have a groove for mounting at least one of the first semiconductor chip and the second semiconductor chip.
【0010】前記第1の半導体チップは、複数の第1の
ワイヤを介して前記複数の第1のピンに電気的に接続さ
れる複数の第1のパッドをさらに有しており、前記第2
の半導体チップは、複数の第2のワイヤを介して前記複
数の第2のピンに電気的に接続される複数の第2のパッ
ドをさらに有しており、前記複数の第1のワイヤのそれ
ぞれの長さは、前記複数の第2のワイヤのそれぞれの長
さに実質的に等しくてもよい。The first semiconductor chip further has a plurality of first pads electrically connected to the plurality of first pins via a plurality of first wires, and the second semiconductor chip has a plurality of first pads.
The semiconductor chip further has a plurality of second pads electrically connected to the plurality of second pins via a plurality of second wires, and each of the plurality of first wires May be substantially equal to the length of each of the plurality of second wires.
【0011】[0011]
【0012】本発明の他の半導体実装システムは、マス
タとして機能する第1の半導体集積回路をパッケージン
グした第1の半導体チップと、スレーブとして機能する
第2の半導体集積回路をそれぞれパッケージングした複
数の第2の半導体チップとを含む半導体実装システムで
あって、前記複数の第2の半導体チップのそれぞれは、
第1の面に形成された複数の第1のピンと、前記第1の
面に隣接する第2の面に形成された複数の第2のピン
と、前記複数の第1のピンにそれぞれ入力される複数の
信号を互いに同期させ、前記同期された複数の信号を前
記複数の第2のピンにそれぞれ出力する同期回路とを備
えており、これにより、上記目的が達成される。According to another aspect of the present invention, there is provided a semiconductor mounting system in which a first semiconductor chip packaged with a first semiconductor integrated circuit functioning as a master and a second semiconductor integrated circuit functioning as a slave are packaged. A second semiconductor chip, wherein each of the plurality of second semiconductor chips comprises:
The plurality of first pins formed on the first surface, the plurality of second pins formed on the second surface adjacent to the first surface, and the plurality of first pins are respectively input to the plurality of first pins. A synchronization circuit that synchronizes the plurality of signals with each other and outputs the synchronized plurality of signals to the plurality of second pins, thereby achieving the above object.
【0013】前記複数の第1のピンのうちの1つにはク
ロック信号が入力され、前記同期回路は、前記クロック
信号に従って同期動作を実行してもよい。[0013] A clock signal may be input to one of the plurality of first pins, and the synchronization circuit may perform a synchronization operation according to the clock signal.
【0014】前記複数の第2の半導体チップのそれぞれ
は、前記複数の第1のピンのそれぞれと前記第2のピン
のそれぞれとを電気的に接続する第1の経路と前記複数
の第1のピンのそれぞれと前記第2の半導体集積回路と
を電気的に接続する第2の経路のうちの1つを選択する
選択回路をさらに備えていてもよい。Each of the plurality of second semiconductor chips includes a first path for electrically connecting each of the plurality of first pins and each of the second pins, and a plurality of first paths for electrically connecting each of the plurality of first pins. The semiconductor device may further include a selection circuit that selects one of the second paths that electrically connects each of the pins to the second semiconductor integrated circuit.
【0015】前記選択回路は、前記第1の半導体チップ
から供給される選択信号に従って、前記第1の経路と前
記第2の経路とのうちの1つを選択してもよい。[0015] The selection circuit may select one of the first path and the second path according to a selection signal supplied from the first semiconductor chip.
【0016】前記複数の第2の半導体チップのそれぞれ
は、前記複数の第1のピンのそれぞれに対応する複数の
終端抵抗をさらに備えており、前記複数の終端抵抗のそ
れぞれは、前記選択信号に従って、前記複数の第1のピ
ンのうち対応する1つに接続されていてもよい。[0016] Each of the plurality of second semiconductor chips further includes a plurality of terminating resistors corresponding to the plurality of first pins, respectively, and each of the plurality of terminating resistors is operated in accordance with the selection signal. , May be connected to a corresponding one of the plurality of first pins.
【0017】前記第1の半導体集積回路は、メモリコン
トローラであり、前記第2の半導体集積回路は、メモリ
であってもよい。[0017] The first semiconductor integrated circuit may be a memory controller, and the second semiconductor integrated circuit may be a memory.
【0018】本発明の半導体チップは、半導体集積回路
をパッケージングした半導体チップであって、第1の面
に形成された複数の第1のピンと、前記第1の面に隣接
する第2の面に形成された複数の第2のピンと、前記複
数の第1のピンにそれぞれ入力される複数の信号を互い
に同期させ、前記同期された複数の信号を前記複数の第
2のピンにそれぞれ出力する同期回路とを備えており、
これにより、上記目的が達成される。A semiconductor chip according to the present invention is a semiconductor chip in which a semiconductor integrated circuit is packaged, wherein a plurality of first pins formed on a first surface and a second surface adjacent to the first surface are provided. The plurality of second pins formed on the first and second pins are synchronized with each other, and the plurality of signals respectively input to the plurality of first pins are synchronized with each other, and the synchronized plurality of signals are output to the plurality of second pins, respectively. With a synchronous circuit,
Thereby, the above object is achieved.
【0019】[0019]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0020】(実施の形態1)実施の形態1では、半導
体集積回路をパッケージングした半導体チップ(以下、
ICチップという)を少なくとも2つ含む半導体実装シ
ステムを説明する。ICチップは、第1の面に形成され
た複数のピンと、第2の面に形成された複数のピンとを
有している。ここで、ICチップの第1の面および第2
の面は、ICチップの側面である。ICチップの側面と
は、ICチップの面のうち最も面積の広い面以外の面を
いう。(Embodiment 1) In Embodiment 1, a semiconductor chip in which a semiconductor integrated circuit is packaged (hereinafter referred to as a semiconductor chip).
A semiconductor mounting system including at least two IC chips will be described. The IC chip has a plurality of pins formed on a first surface and a plurality of pins formed on a second surface. Here, the first surface and the second surface of the IC chip
Is the side surface of the IC chip. The side surface of the IC chip refers to a surface of the IC chip other than the surface having the largest area.
【0021】図1(a)は、本発明の実施の形態1の半
導体実装システム100の構成を示す。図1(a)に示
されるように、半導体実装システム100は、ICチッ
プ1と、ICチップ2と、ICチップ1の第1の面に形
成された複数のピンとICチップ2の第1の面に形成さ
れた複数のピンとを電気的に接続する配線5と、ICチ
ップ1の第2の面に形成された複数のピンとICチップ
2の第2の面に形成された複数のピンとを電気的に接続
する配線6を含んでいる。配線5は、プリント基板3上
に形成されている。配線6は、プリント基板4上に形成
されている。ICチップ1は、例えば、メモリである。
ICチップ2は、例えば、そのメモリを制御するメモリ
コントローラである。FIG. 1A shows a configuration of a semiconductor mounting system 100 according to the first embodiment of the present invention. As shown in FIG. 1A, a semiconductor mounting system 100 includes an IC chip 1, an IC chip 2, a plurality of pins formed on a first surface of the IC chip 1, and a first surface of the IC chip 2. And a plurality of pins formed on the second surface of the IC chip 1 and a plurality of pins formed on the second surface of the IC chip 2 are electrically connected to each other. Is included. The wiring 5 is formed on the printed circuit board 3. The wiring 6 is formed on the printed circuit board 4. The IC chip 1 is, for example, a memory.
The IC chip 2 is, for example, a memory controller that controls the memory.
【0022】以下の説明では、ICチップ1はメモリで
あり、ICチップ2はメモリコントローラであると仮定
する。In the following description, it is assumed that the IC chip 1 is a memory and the IC chip 2 is a memory controller.
【0023】ICチップ1に対するデータ転送を高レー
トで実現するためには、それだけ高周波数のクロック信
号で各信号線を動作させる必要がある。しかし、複数の
信号線を高周波で動作させると、各信号線間で長さが違
うためにクロックスキューが発生する。このようなクロ
ックスキューを防止するためには各信号線の長さを揃え
ればよい。上述のように、従来の方法では、ICチップ
の片側(1つの側面)にのみピンを設けているため、ピ
ン数の増加が制限され、信号の転送レートの向上が困難
である。In order to realize data transfer to the IC chip 1 at a high rate, it is necessary to operate each signal line with a clock signal of a higher frequency. However, when a plurality of signal lines are operated at a high frequency, clock skew occurs because the lengths of the signal lines are different. In order to prevent such a clock skew, the length of each signal line may be made uniform. As described above, in the conventional method, pins are provided only on one side (one side) of the IC chip, so that an increase in the number of pins is limited, and it is difficult to improve a signal transfer rate.
【0024】本実施の形態では、ICチップ1の2つの
側面にそれぞれ複数のピンが設けられ、ICチップ2の
2つの側面にそれぞれ複数のピンが設けられている。I
Cチップ1とICチップ2とは、配線5が形成される平
面(プリント基板3)と配線6が形成される平面(プリ
ント基板4)とが実質的に垂直になるように実装され
る。ICチップ1および2において、複数のピンが設け
られる2つの側面は互いに隣接している。この構成によ
り、配線5の長さと配線6の長さとが実質的に等しくな
る。In this embodiment, a plurality of pins are provided on each of two sides of the IC chip 1, and a plurality of pins are provided on each of two sides of the IC chip 2. I
The C chip 1 and the IC chip 2 are mounted such that the plane on which the wiring 5 is formed (printed board 3) and the plane on which the wiring 6 is formed (printed board 4) are substantially perpendicular. In the IC chips 1 and 2, two side surfaces on which a plurality of pins are provided are adjacent to each other. With this configuration, the length of the wiring 5 becomes substantially equal to the length of the wiring 6.
【0025】より具体的には、ICチップ1のピンとI
Cチップ2の対応するピンとは、すべてのピンについて
等距離に配置される。従って、配線5の長さと配線6の
長さとが実質的に等しくなる。これにより、配線長の違
いによるクロックスキューが発生することが防止され、
かつ、ピンの数を増加して配線数を増やすことにより、
ICチップ1とICチップ2との間のデータ転送レート
を向上することができる。More specifically, the pins of IC chip 1 and I
All the pins are arranged equidistant from the corresponding pins of the C chip 2. Accordingly, the length of the wiring 5 is substantially equal to the length of the wiring 6. This prevents clock skew from occurring due to differences in wiring length,
And by increasing the number of pins and the number of wires,
The data transfer rate between the IC chip 1 and the IC chip 2 can be improved.
【0026】図1(a)に示されるように、ICチップ
1とICチップ2とを立体的に実装する場合において、
配線5の長さと配線6の長さとを正確に一致させるため
には、ICチップ1とICチップ2とをプリント基板3
に対して正確に垂直に実装することが重要となる。As shown in FIG. 1A, when the IC chip 1 and the IC chip 2 are mounted three-dimensionally,
In order to accurately match the length of the wiring 5 with the length of the wiring 6, the IC chip 1 and the IC chip 2 must be
It is important to mount them exactly vertically.
【0027】図1(b)は、溝7を有するプリント基板
4の例を示す。溝7は、配線6が延びる方向と垂直な方
向に延びるようにプリント基板4に形成される。プリン
ト基板3とプリント基板4とが互いに垂直になるように
実装した後、ICチップ1とICチップ2とがプリント
基板4に形成された溝7に沿って挿入される。これによ
り、ICチップ1とICチップ2とをプリント基板3に
対して正確に垂直に実装することが容易になる。その結
果、配線5の長さと配線6の長さとを正確に一致させる
ことが容易になる。FIG. 1B shows an example of a printed circuit board 4 having a groove 7. The groove 7 is formed in the printed circuit board 4 so as to extend in a direction perpendicular to the direction in which the wiring 6 extends. After the printed circuit board 3 and the printed circuit board 4 are mounted so as to be perpendicular to each other, the IC chip 1 and the IC chip 2 are inserted along the grooves 7 formed in the printed circuit board 4. This makes it easy to mount the IC chip 1 and the IC chip 2 exactly and vertically on the printed circuit board 3. As a result, it is easy to accurately match the length of the wiring 5 with the length of the wiring 6.
【0028】さらに、溝7は、プリント基板4だけでな
く、プリント基板3にも形成されてもよい。プリント基
板4とプリント基板3の両方に溝7を形成することによ
り、ICチップ1とICチップ2とをより正確に配置す
ることが容易になる。Further, the groove 7 may be formed not only on the printed board 4 but also on the printed board 3. By forming the grooves 7 in both the printed circuit board 4 and the printed circuit board 3, it becomes easy to arrange the IC chips 1 and 2 more accurately.
【0029】図1(a)および(b)に示される例で
は、複数のピンは、ICチップの隣接する2つの側面に
設けられていた。しかし、複数のピンが設けられる面は
これに限定されない。例えば、ICチップの互いに対向
する側面に複数のピンを設けるようにしてもよい。In the example shown in FIGS. 1A and 1B, a plurality of pins are provided on two adjacent side surfaces of the IC chip. However, the surface on which the plurality of pins are provided is not limited to this. For example, a plurality of pins may be provided on opposing side surfaces of the IC chip.
【0030】図2は、互いに対向する2つの側面に複数
のピンが設けられたICチップ11とICチップ12と
を含む半導体実装システム200を示す。FIG. 2 shows a semiconductor mounting system 200 including an IC chip 11 and an IC chip 12 provided with a plurality of pins on two opposing side surfaces.
【0031】図2に示されるように、半導体実装システ
ム200は、ICチップ11と、ICチップ12と、I
Cチップ11の第1の面に形成された複数のピンとIC
チップ12の第1の面に形成された複数のピンとを電気
的に接続する配線5と、ICチップ11の第3の面に形
成された複数のピンとICチップ12の第3の面に形成
された複数のピンとを電気的に接続する配線9とを含ん
でいる。ここで、第1の面と第3の面とは、互いに対向
している。As shown in FIG. 2, the semiconductor mounting system 200 includes an IC chip 11, an IC chip 12,
Plural pins and IC formed on the first surface of C chip 11
A wiring 5 for electrically connecting a plurality of pins formed on the first surface of the chip 12 with a plurality of pins formed on the third surface of the IC chip 11 and a plurality of pins formed on the third surface of the IC chip 12; And a wiring 9 for electrically connecting the plurality of pins to each other. Here, the first surface and the third surface are opposed to each other.
【0032】なお、上述の半導体システム100におけ
るICチップの第2の面と区別するため、第3の面とい
う表現を用いている。配線5は、プリント基板3上に形
成される。配線9は、プリント基板8上に形成される。
ICチップ11は、例えば、メモリである。ICチップ
12は、例えば、メモリを制御するメモリコントローラ
である。It should be noted that the expression “third surface” is used to distinguish it from the second surface of the IC chip in the semiconductor system 100 described above. The wiring 5 is formed on the printed circuit board 3. The wiring 9 is formed on the printed circuit board 8.
The IC chip 11 is, for example, a memory. The IC chip 12 is, for example, a memory controller that controls a memory.
【0033】図2に示されるように、プリント基板3と
プリント基板8とは互いに平行に配置される。プリント
基板3とプリント基板8との間にICチップ11と12
とが搭載される。ICチップ11とICチップ12に
は、図2において上下の側面に複数のピンが配置されて
いる。プリント基板3とプリント基板8とを立体的に配
置することにより、配線数を増やし、かつ、ICチップ
11とICチップ12との間における配線5の長さと配
線9の長さとを等しくすることができる。As shown in FIG. 2, the printed circuit board 3 and the printed circuit board 8 are arranged in parallel with each other. IC chips 11 and 12 between printed circuit board 3 and printed circuit board 8
And are mounted. In the IC chip 11 and the IC chip 12, a plurality of pins are arranged on upper and lower side surfaces in FIG. By arranging the printed board 3 and the printed board 8 three-dimensionally, it is possible to increase the number of wirings and to make the length of the wiring 5 and the length of the wiring 9 between the IC chip 11 and the IC chip 12 equal. it can.
【0034】半導体実装システム200においても、半
導体実装システム100と同様に、ICチップ11とI
Cチップ12の位置決めを容易にするため、プリント基
板3およびプリント基板8のいずれか一方、あるいは両
方に溝(図示せず)を設けるようにしてもよい。In the semiconductor mounting system 200, similarly to the semiconductor mounting system 100, the IC chip 11 and the I
In order to facilitate positioning of the C chip 12, a groove (not shown) may be provided in one or both of the printed board 3 and the printed board 8.
【0035】図3は、ICチップ1の内部構成を示す。
ICチップ1は、シリコン基板1’を有している。FIG. 3 shows the internal configuration of the IC chip 1.
The IC chip 1 has a silicon substrate 1 '.
【0036】ICチップ1の第1の辺に沿って、ICチ
ップ1の外部に突出するように複数のピン13が設けら
れている。ICチップ1の第1の辺に隣接する第2の辺
に沿って、ICチップ1の外部に突出するように複数の
ピン14が設けられている。A plurality of pins 13 are provided along the first side of the IC chip 1 so as to protrude outside the IC chip 1. A plurality of pins 14 are provided along a second side adjacent to the first side of the IC chip 1 so as to protrude outside the IC chip 1.
【0037】シリコン基板1’上には、複数のピン13
に対応する複数のパッド15がICチップ1の第1の辺
に沿って配置され、複数のピン14に対応する複数のパ
ッド16がICチップ1の第2の辺に沿って配置されて
いる。複数のピン13のそれぞれは、ボンディングワイ
ヤW1を介して対応するパッド15に接続されている。
複数のピン14のそれぞれは、ボンディングワイヤW2
を介して対応するパッド16に接続されている。A plurality of pins 13 are provided on the silicon substrate 1 '.
Are arranged along a first side of the IC chip 1, and a plurality of pads 16 corresponding to a plurality of pins 14 are arranged along a second side of the IC chip 1. Each of the plurality of pins 13 is connected to a corresponding pad 15 via a bonding wire W1.
Each of the plurality of pins 14 is connected to a bonding wire W2.
Is connected to the corresponding pad 16 via the.
【0038】パッドと対応するピンの間隔Dは一定に設
定され、また、ボンディングワイヤW1の長さとボンデ
ィングワイヤW2の長さは実質的に等しい。このことに
より、配線の長さの違いによる信号間のスキューが低減
される。The distance D between the pad and the corresponding pin is set constant, and the length of the bonding wire W1 is substantially equal to the length of the bonding wire W2. Thus, skew between signals due to a difference in wiring length is reduced.
【0039】ICチップ2は、図3に示されるICチッ
プ1と同一の内部構成を有している。また、図2に示さ
れるICチップ11とICチップ12の内部構成は、パ
ッドとピンの配置を除いて、ICチップ1とICチップ
2の内部構成と同一である。The IC chip 2 has the same internal configuration as the IC chip 1 shown in FIG. The internal configurations of the IC chips 11 and 12 shown in FIG. 2 are the same as the internal configurations of the IC chips 1 and 2 except for the arrangement of pads and pins.
【0040】(実施の形態2)図4は、本発明の実施の
形態2の半導体実装システム300の構成を示す。半導
体実装システム300は、マスタとして機能するICチ
ップ20と、スレーブとして機能するICチップ10a
〜10hとを含む。以下の説明では、ICチップ20
は、メモリコントローラであり、ICチップ10a〜1
0hのそれぞれはメモリであると仮定する。(Embodiment 2) FIG. 4 shows a configuration of a semiconductor mounting system 300 according to Embodiment 2 of the present invention. The semiconductor mounting system 300 includes an IC chip 20 functioning as a master and an IC chip 10a functioning as a slave.
To 10h. In the following description, the IC chip 20
Denotes a memory controller, and IC chips 10a to 1
Assume each of 0h is a memory.
【0041】メモリコントローラ20およびメモリ10
a〜10hは、1つの平面上にマトリクス状に配置され
ている。複数のICチップを直線的に(1次元的に)配
置する従来の直線配置に比較して、複数のICチップを
平面的に(2次元的に)配置する本実施形態の平面配置
は、ICチップのレイアウトの制限が少なく、駆動負荷
の容量が小さいという利点を有している。ただし、平面
配置においては、ICチップのインコーナーを転送され
る信号とアウトコーナーを転送される信号とのスキュー
差をなくすことが必要となる。本実施の形態では、IC
チップ内に同期回路を設けることにより、ICチップ間
を転送される信号間のスキュー差をなくしている。同期
回路については、図10Aおよび図10Bを参照して後
述される。Memory controller 20 and memory 10
a to 10h are arranged in a matrix on one plane. Compared to the conventional linear arrangement in which a plurality of IC chips are arranged linearly (one-dimensionally), the planar arrangement of the present embodiment in which a plurality of IC chips are arranged two-dimensionally (two-dimensionally) There is an advantage that the layout of the chip is less restricted and the driving load capacity is small. However, in the planar arrangement, it is necessary to eliminate a skew difference between a signal transferred at an inside corner and a signal transferred at an outside corner of the IC chip. In the present embodiment, the IC
By providing a synchronization circuit in the chip, a skew difference between signals transferred between IC chips is eliminated. The synchronization circuit will be described later with reference to FIGS. 10A and 10B.
【0042】図4に示されるように、メモリコントロー
ラ20およびメモリ10a〜10hのそれぞれは、互い
に隣接する側面に形成された複数のピンを有している。As shown in FIG. 4, each of the memory controller 20 and the memories 10a to 10h has a plurality of pins formed on side surfaces adjacent to each other.
【0043】メモリ10aは、図4において下側の側面
に形成された複数のピン13aと図4において右側の側
面に形成された複数のピン14aとを有している。他の
メモリ10b〜10hについても同様である。The memory 10a has a plurality of pins 13a formed on the lower side surface in FIG. 4 and a plurality of pins 14a formed on the right side surface in FIG. The same applies to the other memories 10b to 10h.
【0044】メモリコントローラ20は、図4において
下側の側面に形成された複数のピン13iと図4におい
て右側の側面に形成された複数のピン14iとを有して
いる。The memory controller 20 has a plurality of pins 13i formed on the lower side surface in FIG. 4 and a plurality of pins 14i formed on the right side surface in FIG.
【0045】なお、図4に示される例では、ICチップ
の側面に形成されるピンの数は、15本である。しか
し、ICチップの側面に形成されるピンの数はこれに限
定されない。ICチップの側面には、任意の数のピンが
形成され得る。半導体実装システム300は、図4にお
いて縦方向に延びる配線V1〜V3と、図4において横
方向に延びる配線H1〜H3とを有している。このよう
に、配線V1〜V3が延びる方向と配線H1〜H3が延
びる方向とは異なっている。好ましくは、配線V1〜V
3が延びる方向は、配線H1〜H3が延びる方向に垂直
である。In the example shown in FIG. 4, the number of pins formed on the side surface of the IC chip is fifteen. However, the number of pins formed on the side surface of the IC chip is not limited to this. Any number of pins can be formed on the side surface of the IC chip. The semiconductor mounting system 300 has wirings V1 to V3 extending in the vertical direction in FIG. 4 and wirings H1 to H3 extending in the horizontal direction in FIG. As described above, the direction in which the wirings V1 to V3 extend is different from the direction in which the wirings H1 to H3 extend. Preferably, the wirings V1 to V
3 extends in a direction perpendicular to the direction in which the wirings H1 to H3 extend.
【0046】配線V1〜V3と配線H1〜H3とはプリ
ント基板上に形成される互いに異なる層に形成される。
配線V1〜V3と配線H1〜H3とは、互いに電気的に
絶縁されている。The wirings V1 to V3 and the wirings H1 to H3 are formed on different layers formed on a printed circuit board.
The wirings V1 to V3 and the wirings H1 to H3 are electrically insulated from each other.
【0047】配線V1には、メモリコントローラ20に
設けられている複数のピン13iと、メモリ10aに設
けられている複数のピン13aと、メモリ10bに設け
られている複数のピン13bとが接続される。配線V1
は、メモリコントローラ20およびメモリ10bの下を
くぐっている。A plurality of pins 13i provided in the memory controller 20, a plurality of pins 13a provided in the memory 10a, and a plurality of pins 13b provided in the memory 10b are connected to the wiring V1. You. Wiring V1
Pass under the memory controller 20 and the memory 10b.
【0048】同様にして、配線V2にはメモリ10c、
10dおよび10eに対応する複数のピン13c、13
dおよび13eが接続され、配線V3にはメモリ10
f、10gおよび10hに対応する複数のピン13f、
13gおよび13hが接続される。Similarly, a memory 10c,
Plural pins 13c, 13 corresponding to 10d and 10e
d and 13e are connected, and the memory 10 is connected to the wiring V3.
f, a plurality of pins 13f corresponding to 10g and 10h,
13g and 13h are connected.
【0049】配線H1には、メモリコントローラ20に
設けられている複数のピン14iと、メモリ10eに設
けられている複数のピン14eと、メモリ10hに設け
られている複数のピン14hとが接続される。配線H1
は、メモリ10eおよびメモリ10hの下をくぐってい
る。A plurality of pins 14i provided in the memory controller 20, a plurality of pins 14e provided in the memory 10e, and a plurality of pins 14h provided in the memory 10h are connected to the wiring H1. You. Wiring H1
Pass under the memory 10e and the memory 10h.
【0050】同様にして、配線H2にはメモリ10b、
10dおよび10gに対応する複数のピン14b、14
dおよび14gが接続され、配線H3にはメモリ10
a、10cおよび10fに対応する複数のピン14a、
14cおよび14fが接続される。Similarly, the memory 10b,
Plural pins 14b, 14 corresponding to 10d and 10g
d and 14g are connected, and the memory 10 is connected to the wiring H3.
a, a plurality of pins 14a corresponding to 10c and 10f,
14c and 14f are connected.
【0051】配線V1〜V3、H1〜H3のそれぞれに
含まれる導電ラインの数は、各ICチップの1つの側面
に設けられるピンの数に等しい。The number of conductive lines included in each of the wirings V1 to V3 and H1 to H3 is equal to the number of pins provided on one side surface of each IC chip.
【0052】図5は、メモリ10dと配線V2、H2と
の接続状態を詳細に示す。他のICチップと配線との接
続状態も同様である。FIG. 5 shows the connection between the memory 10d and the wirings V2 and H2 in detail. The same applies to the connection state between the other IC chip and the wiring.
【0053】メモリ10dのピン13dの数は、配線V
2に含まれる導電ラインVL2の数に等しい。メモリ1
0dのピン13dは、導電ラインVL2に1:1で接続
されている。メモリ10dのピン14dの数は、配線H
2に含まれる導電ラインHL2の数に等しい。メモリ1
0dのピン14dは、導電ラインHL2に1:1で接続
されている。The number of pins 13d of the memory 10d is determined by the wiring V
2 is equal to the number of conductive lines VL2 included. Memory 1
The pin 13d of 0d is connected 1: 1 to the conductive line VL2. The number of pins 14d of the memory 10d is determined by the wiring H
2 is equal to the number of conductive lines HL2 included. Memory 1
The 0d pin 14d is connected 1: 1 to the conductive line HL2.
【0054】ピン13dに接続された配線V2およびピ
ン14dに接続された配線H2は、それぞれ、メモリ1
0dの下側を通ってメモリ10dの一方から反対側にぬ
ける。配線V2と配線H2とは、プリント基板上に形成
される互いに異なる層に形成される。配線V2と配線H
2とは、短絡しないように形成されている。図4を再び
参照して、メモリコントローラ20がメモリ10bにア
クセスする場合における、半導体実装システム300の
動作を説明する。The wiring V2 connected to the pin 13d and the wiring H2 connected to the pin 14d are respectively connected to the memory 1
It passes from one side of the memory 10d to the opposite side through the lower side of 0d. The wiring V2 and the wiring H2 are formed in different layers formed on a printed board. Wiring V2 and H
2 is formed so as not to be short-circuited. Referring to FIG. 4 again, the operation of semiconductor mounting system 300 when memory controller 20 accesses memory 10b will be described.
【0055】メモリコントローラ20は、アドレス信
号、クロック信号および制御信号をピン13iに出力す
る。メモリコントローラ20から出力されたアドレス信
号、クロック信号および制御信号は、ピン13iに接続
される配線V1を通ってメモリ10bのピン13bに入
力される。メモリ10bは、制御信号に応答して、メモ
リ10bに格納されているデータをピン13bを介して
配線V1に出力する。メモリ10bに格納されているデ
ータの位置は、アドレス信号によって指定される。メモ
リコントローラ20は、メモリ10bから出力されたデ
ータを配線V1から受け取る。これにより、メモリコン
トローラ20によるメモリ10bに対する1つのアクセ
スが終了する。The memory controller 20 outputs an address signal, a clock signal, and a control signal to the pin 13i. The address signal, the clock signal, and the control signal output from the memory controller 20 are input to the pin 13b of the memory 10b through the wiring V1 connected to the pin 13i. In response to the control signal, the memory 10b outputs the data stored in the memory 10b to the wiring V1 via the pin 13b. The position of the data stored in the memory 10b is specified by an address signal. The memory controller 20 receives the data output from the memory 10b from the wiring V1. Thereby, one access to the memory 10b by the memory controller 20 ends.
【0056】各ICチップの第1の側面に設けられるピ
ン13a〜13iを総称して、ピン13という。各IC
チップの第1の側面に隣接する第2の側面に設けられる
ピン14a〜14iを総称して、ピン14という。The pins 13a to 13i provided on the first side surface of each IC chip are collectively called pins 13. Each IC
The pins 14a to 14i provided on the second side surface adjacent to the first side surface of the chip are collectively referred to as pins 14.
【0057】図6は、半導体実装システム300におけ
るクロック信号の転送経路およびデータ信号の転送経路
の一例を示す。クロック信号は、図6に示される矢印3
01に沿って、メモリコントローラ20からメモリ10
a〜10hのそれぞれに供給される。このように、メモ
リコントローラ20がメモリ10a〜10hのいずれか
に対してアクセスする状態を「標準アクセス状態」とい
う。FIG. 6 shows an example of a clock signal transfer path and a data signal transfer path in the semiconductor mounting system 300. The clock signal is indicated by the arrow 3 shown in FIG.
01 along with the memory 10 from the memory controller 20.
a to 10 h. The state in which the memory controller 20 accesses any of the memories 10a to 10h is referred to as a "standard access state".
【0058】メモリコントローラ20は、クロック信号
を配線V1を介してメモリ10bに供給し、配線H1を
介してメモリ10eに供給する。メモリ10bに供給さ
れたクロック信号は、その後、メモリ10a、10cお
よび10fの順に転送される。メモリ10bに供給され
たクロック信号は、さらに、メモリ10d、10gの順
に転送される。また、メモリ10eに供給されたクロッ
ク信号は、さらに、メモリ10hに転送される。The memory controller 20 supplies the clock signal to the memory 10b via the wiring V1, and supplies the clock signal to the memory 10e via the wiring H1. The clock signal supplied to the memory 10b is thereafter transferred to the memories 10a, 10c, and 10f in that order. The clock signal supplied to the memory 10b is further transferred to the memories 10d and 10g in this order. Further, the clock signal supplied to the memory 10e is further transferred to the memory 10h.
【0059】このように、メモリ10c〜10e間は、
クロック信号によって直接的には連結されていない。同
様に、メモリ10f〜10h間も、クロック信号によっ
て直接的には連結されていない。As described above, between the memories 10c to 10e,
Not directly connected by a clock signal. Similarly, the memories 10f to 10h are not directly connected by the clock signal.
【0060】なお、図6に示される例では、クロック信
号を供給および転送するためにクロック信号に割り当て
られるピンは、ICチップの右下コーナーに最も近いピ
ンとしている。しかし、クロック信号に割り当てられる
ピンの配置がこれに限定されるわけではない。ICチッ
プの任意のピンがクロック信号に割り当てられ得る。ク
ロック信号の転送方向に沿ってデータ信号を転送する場
合には、クロック信号とデータ信号との間の遅延時間の
影響を考慮する必要はない。例えば、図6に示される矢
印301に沿ってクロック信号の転送経路が形成されて
いると仮定する。この場合、メモリコントローラ20か
らメモリ10gにデータ信号を転送する場合には、デー
タ信号の転送経路(図6において矢印Aによって示され
る)の方向は、クロック信号の転送経路の方向と同一で
ある。メモリ10aからメモリ10fにデータ信号を転
送する場合にも、データ信号の転送経路(図6において
矢印Bによって示される)の方向は、クロック信号の転
送経路の方向と同一である。In the example shown in FIG. 6, the pin assigned to the clock signal for supplying and transferring the clock signal is the pin closest to the lower right corner of the IC chip. However, the arrangement of the pins assigned to the clock signal is not limited to this. Any pin of the IC chip can be assigned to a clock signal. When transferring the data signal along the transfer direction of the clock signal, it is not necessary to consider the influence of the delay time between the clock signal and the data signal. For example, it is assumed that a clock signal transfer path is formed along arrow 301 shown in FIG. In this case, when a data signal is transferred from the memory controller 20 to the memory 10g, the direction of the data signal transfer path (indicated by the arrow A in FIG. 6) is the same as the direction of the clock signal transfer path. Also when transferring a data signal from the memory 10a to the memory 10f, the direction of the data signal transfer path (indicated by the arrow B in FIG. 6) is the same as the direction of the clock signal transfer path.
【0061】図7は、標準アクセス状態とは異なる状態
における、クロック信号の転送経路およびデータ信号の
転送経路の一例を示す。例えば、メモリ10aからメモ
リ10hにデータ信号を転送する場合には、データ信号
は、図7において矢印Cによって示される転送経路に沿
って、メモリ10a、10c、10f、10gおよび1
0hの順に転送される。この場合、クロック信号を図6
において矢印301によって示されるクロック信号の転
送経路に沿って転送すると、クロック信号とデータ信号
との間で遅延差が生じ得る。このような遅延差が生じる
と、メモリが誤動作するおそれがある。例えば、メモリ
10gには、メモリコントローラ20からメモリ10b
およびメモリ10dを介してデータ信号が転送される。
このデータ信号の転送経路は、図6において矢印301
によって示されるクロック信号の転送経路とは異なる。
また、メモリ10hには、メモリコントローラ20から
メモリ10eのみを介してデータ信号が転送される。こ
のデータ信号の転送経路は、図6において矢印301に
よって示されるクロック信号の転送経路とは異なる。FIG. 7 shows an example of a clock signal transfer path and a data signal transfer path in a state different from the standard access state. For example, when transferring a data signal from the memory 10a to the memory 10h, the data signal is transferred along the transfer path indicated by the arrow C in FIG.
0h are transmitted in this order. In this case, the clock signal is
When the transfer is performed along the transfer path of the clock signal indicated by the arrow 301, a delay difference may occur between the clock signal and the data signal. If such a delay difference occurs, the memory may malfunction. For example, the memory 10g has the memory 10b
And a data signal is transferred via the memory 10d.
The transfer path of this data signal is indicated by an arrow 301 in FIG.
Is different from the transfer path of the clock signal indicated by.
A data signal is transferred from the memory controller 20 to the memory 10h only through the memory 10e. This data signal transfer path is different from the clock signal transfer path indicated by arrow 301 in FIG.
【0062】クロック信号とデータ信号との間での遅延
差をなくすためには、クロック信号の転送経路を図7の
矢印302に示すように変更すればよい。この場合に
は、クロック信号は、メモリコントローラ20からメモ
リ10bを介してメモリ10aに転送された後、データ
信号の転送経路(図7において矢印Cによって示され
る)と同一の方向に沿って、メモリ10a、10c、1
0f、10gおよび10hの順に転送される。クロック
信号とデータ信号とが同一の方向に転送されるため、ク
ロック信号とデータ信号との間の遅延差をなくすことが
できる。これにより、メモリの誤動作を防止することが
できる。In order to eliminate the delay difference between the clock signal and the data signal, the transfer path of the clock signal may be changed as shown by an arrow 302 in FIG. In this case, after the clock signal is transferred from the memory controller 20 to the memory 10a via the memory 10b, the clock signal is transferred along the same direction as the data signal transfer path (indicated by the arrow C in FIG. 7). 10a, 10c, 1
0f, 10g, and 10h are transmitted in this order. Since the clock signal and the data signal are transferred in the same direction, a delay difference between the clock signal and the data signal can be eliminated. Thus, malfunction of the memory can be prevented.
【0063】このようなクロック信号の転送経路の選択
と設定は、データ信号の転送前のセットアップ期間に行
われる。セットアップ期間には、配線V1〜V3、H1
〜H3を通じてデータ信号の転送情報がメモリ10a〜
10hに送られる。データ信号の転送情報に応じて、メ
モリ10a〜10hに設けられた選択回路によってクロ
ック信号の転送経路が決定される。メモリ10a〜10
hに設けられた選択回路の詳細は、後述される。The selection and setting of the transfer path of the clock signal are performed during the setup period before the transfer of the data signal. During the setup period, the wirings V1 to V3, H1
To H3, the transfer information of the data signal is stored in the memory 10a to
Sent to 10h. The transfer path of the clock signal is determined by the selection circuits provided in the memories 10a to 10h according to the transfer information of the data signal. Memory 10a-10
The details of the selection circuit provided in h will be described later.
【0064】また、メモリコントローラ20とメモリ1
0a〜10hとの間でクロック信号を転送する場合の各
メモリ間のスキューを見積もり、その見積もりに応じて
クロック信号の転送経路を決定するようにしてもよい。
そのようなスキューの見積もりは、例えば、メモリコン
トローラ20からメモリ10a〜10hにクロック信号
線を経由してクロック信号を供給し、メモリ10a〜1
0hのそれぞれがそのクロック信号を複数のデータ信号
線のうち互いに異なる1本のデータ信号線を介してメモ
リコントローラ20に送り返すことにより、行われる。
クロック信号を送り返すために使用されるデータ信号線
は、例えば、セレクトスイッチによって選択され得る。
これにより、クロック信号の転送経路の各メモリ間のス
キューを一度に見積もることができる。The memory controller 20 and the memory 1
The skew between the memories when transferring the clock signal between 0a and 10h may be estimated, and the transfer path of the clock signal may be determined according to the estimation.
The estimation of such a skew is performed by, for example, supplying a clock signal from the memory controller 20 to the memories 10a to 10h via a clock signal line, and
0h is performed by sending the clock signal back to the memory controller 20 via one different data signal line among the plurality of data signal lines.
The data signal line used to send back the clock signal can be selected by, for example, a select switch.
As a result, the skew between the memories on the transfer path of the clock signal can be estimated at once.
【0065】図8は、コントローラ20から供給される
クロック信号の通常の転送経路(以下、順方向の転送経
路という)とは逆方向にデータ信号を転送する場合にお
けるクロック信号の転送経路を示す。図8においてクロ
ック信号の転送経路は矢印303によって示されてい
る。FIG. 8 shows a transfer path of a clock signal when a data signal is transferred in a direction opposite to a normal transfer path of a clock signal supplied from the controller 20 (hereinafter referred to as a forward transfer path). In FIG. 8, the transfer path of the clock signal is indicated by an arrow 303.
【0066】例えば、図8において矢印Aによって示さ
れる経路に沿ってメモリ10gからメモリコントローラ
20にデータ信号を転送する場合、または、図8に示さ
れる矢印Bに沿ってメモリ10fからメモリ10aにデ
ータ信号を転送する場合を考える。この場合には、クロ
ック信号の転送経路303の順方向終端のメモリ10
f、10gおよび10hにおいてクロック信号を逆方向
に戻す。例えば、順方向のクロック信号が供給されるピ
ンの隣のピン(および対応する信号線)を用いて逆方向
のクロック信号の転送経路を形成すればよい。これによ
り、クロック信号の転送経路303は、双方向となる。
従って、クロック信号の転送経路303のいずれの方向
にデータ信号を転送した場合でも、データ信号とクロッ
ク信号との間にスキューが発生することを防止すること
ができる。For example, when a data signal is transferred from the memory 10g to the memory controller 20 along the path indicated by the arrow A in FIG. 8, or when the data signal is transferred from the memory 10f to the memory 10a along the arrow B shown in FIG. Consider the case of transferring a signal. In this case, the memory 10 at the forward end of the clock signal transfer path 303
At f, 10g and 10h, the clock signal is reversed. For example, a transfer path for the clock signal in the reverse direction may be formed by using a pin (and a corresponding signal line) adjacent to the pin to which the clock signal in the forward direction is supplied. As a result, the clock signal transfer path 303 becomes bidirectional.
Therefore, no matter which direction the data signal is transferred on the clock signal transfer path 303, it is possible to prevent the occurrence of skew between the data signal and the clock signal.
【0067】図9は、メモリ10aの内部構成を示す。
メモリ10b〜10hは、メモリ10aと同一の内部構
成を有している。FIG. 9 shows the internal configuration of the memory 10a.
The memories 10b to 10h have the same internal configuration as the memory 10a.
【0068】メモリ10aは、シリコン基板10a’を
含む。シリコン基板10a’上には、複数のメモリセル
(図示せず)を有するメモリブロック26と、メモリブ
ロック26に対するアクセスを制御する周辺回路27
と、選択回路21とが形成される。周辺回路27は、セ
ンスアンプやデコーダを少なくとも含む。メモリ10a
の第1の辺に沿って、メモリ10aの外部に突出するよ
うに複数のピン13aが設けられている。メモリ10a
の第1の辺に隣接する第2の辺に沿って、メモリ10a
の外部に突出するように複数のピン14aが設けられて
いる。The memory 10a includes a silicon substrate 10a '. On a silicon substrate 10a ', a memory block 26 having a plurality of memory cells (not shown) and a peripheral circuit 27 for controlling access to the memory block 26
And a selection circuit 21 are formed. Peripheral circuit 27 includes at least a sense amplifier and a decoder. Memory 10a
A plurality of pins 13a are provided so as to protrude to the outside of the memory 10a along the first side of the memory 10a. Memory 10a
Along the second side adjacent to the first side of the memory 10a
A plurality of pins 14a are provided so as to protrude to the outside.
【0069】シリコン基板10a’上には、複数のピン
13bに対応する複数のパッド15がメモリ10aの第
1の辺に沿って配置され、複数のピン14aに対応する
複数のパッド16がメモリ10aの第2の辺に沿って配
置されている。複数のピン13aのそれぞれは、ボンデ
ィングワイヤW1を介して対応するパッド15に接続さ
れている。複数のピン14aのそれぞれは、ボンディン
グワイヤW2を介して対応するパッド16に接続されて
いる。On the silicon substrate 10a ', a plurality of pads 15 corresponding to the plurality of pins 13b are arranged along a first side of the memory 10a, and a plurality of pads 16 corresponding to the plurality of pins 14a are formed on the memory 10a. Are arranged along the second side of the. Each of the plurality of pins 13a is connected to a corresponding pad 15 via a bonding wire W1. Each of the plurality of pins 14a is connected to a corresponding pad 16 via a bonding wire W2.
【0070】複数のパッド15は、配線22を介して選
択回路21に接続されている。複数のパッド16は、配
線24を介して選択回路21に接続されている。選択回
路21は、配線23を介して周辺回路27に接続されて
いる。The pads 15 are connected to the selection circuit 21 via the wiring 22. The pads 16 are connected to the selection circuit 21 via the wiring 24. The selection circuit 21 is connected to the peripheral circuit 27 via the wiring 23.
【0071】次に、選択回路21の動作を説明する。Next, the operation of the selection circuit 21 will be described.
【0072】例えば、メモリが、図6に示されるメモリ
10bの位置に配置される場合には、信号は、ピン13
bから入力される。以下、メモリ10bの選択回路21
の動作を説明する。For example, when the memory is arranged at the position of the memory 10b shown in FIG.
b. Hereinafter, the selection circuit 21 of the memory 10b
Will be described.
【0073】ピン13bに入力された信号は、ボンディ
ングワイヤW1、パッド15および配線22を介して選
択回路21に入力される。入力信号がメモリ10bに対
してアクセスするための信号である場合には、選択回路
21は、配線22を配線23に電気的に接続する。その
結果、入力信号は、配線23および周辺回路27を介し
てメモリブロック26に供給される。このようにして、
メモリ10b内のメモリブロック26がアクセスされ
る。一方、入力信号がメモリ10bに対してアクセスす
るための信号ではなく、メモリ10bを介して隣のメモ
リ10dに転送されるべき信号である場合(図6の矢印
Aによって示されるデータ信号の転送経路を参照)に
は、選択回路21は、配線22を配線24に電気的に接
続する。その結果、入力信号は、配線24、パッド16
およびボンディングワイヤW2を介してピン14bから
出力される。The signal input to pin 13b is input to selection circuit 21 via bonding wire W1, pad 15, and wiring 22. When the input signal is a signal for accessing the memory 10b, the selection circuit 21 electrically connects the wiring 22 to the wiring 23. As a result, the input signal is supplied to the memory block 26 via the wiring 23 and the peripheral circuit 27. In this way,
The memory block 26 in the memory 10b is accessed. On the other hand, when the input signal is not a signal for accessing the memory 10b but a signal to be transferred to the adjacent memory 10d via the memory 10b (the transfer path of the data signal indicated by the arrow A in FIG. 6). ), The selection circuit 21 electrically connects the wiring 22 to the wiring 24. As a result, the input signal is transmitted to the wiring 24, the pad 16
And output from the pin 14b via the bonding wire W2.
【0074】例えば、メモリが、図7に示されるメモリ
10fの位置に配置される場合には、信号は、ピン14
fから入力される。以下、メモリ10fの選択回路21
の動作を説明する。For example, if the memory is located at the location of the memory 10f shown in FIG.
Input from f. Hereinafter, the selection circuit 21 of the memory 10f
Will be described.
【0075】ピン14fに入力された信号は、ボンディ
ングワイヤW2、パッド16および配線24を介して選
択回路21に入力される。入力信号がメモリ10fに対
してアクセスするための信号である場合には、選択回路
21は、配線24を配線23に電気的に接続する。その
結果、入力信号は、配線23および周辺回路27を介し
てメモリブロック26に供給される。このようにして、
メモリ10f内のメモリブロック26がアクセスされ
る。一方、入力信号がメモリ10fに対してアクセスす
るための信号ではなく、メモリ10fを介して隣のメモ
リ10gに転送されるべき信号である場合(図7の矢印
Cによって示されるデータ信号の転送経路を参照)に
は、選択回路21は、配線24を配線22に電気的に接
続する。その結果、入力信号は、配線22、パッド15
およびボンディングワイヤW1を介してピン13fから
出力される。The signal input to the pin 14f is input to the selection circuit 21 via the bonding wire W2, the pad 16 and the wiring 24. When the input signal is a signal for accessing the memory 10f, the selection circuit 21 electrically connects the wiring 24 to the wiring 23. As a result, the input signal is supplied to the memory block 26 via the wiring 23 and the peripheral circuit 27. In this way,
The memory block 26 in the memory 10f is accessed. On the other hand, when the input signal is not a signal for accessing the memory 10f but a signal to be transferred to the adjacent memory 10g via the memory 10f (the transfer path of the data signal indicated by the arrow C in FIG. 7). ), The selection circuit 21 electrically connects the wiring 24 to the wiring 22. As a result, the input signal is applied to the wiring 22, the pad 15
And output from the pin 13f via the bonding wire W1.
【0076】図10Aは、選択回路21の構成を示す。
配線22、23および24は、それぞれ、データ信号D
ata(1)〜Data(n)を運ぶn本のデータ信号
線とクロック信号CLKを運ぶ1本のクロック信号線と
を含む。FIG. 10A shows the configuration of the selection circuit 21.
Wirings 22, 23 and 24 are connected to data signal D
It includes n data signal lines carrying data (1) to Data (n) and one clock signal line carrying clock signal CLK.
【0077】選択回路21は、同期回路33を含む。同
期回路33は、配線22上のデータ信号Data(1)
〜Data(n)およびクロック信号CLKを互いに同
期させ、同期したこれらの信号を配線24に出力する。
また、同期回路33は、配線24上のデータ信号Dat
a(1)〜Data(n)およびクロック信号CLKを
互いに同期させ、同期したこれらの信号を配線22に出
力する。このような同期機能は、クロック信号CLKに
応答してラッチ回路33−1〜33−nにデータ信号を
ラッチすることによって達成される。The selection circuit 21 includes a synchronization circuit 33. The synchronization circuit 33 outputs the data signal Data (1)
.. Data (n) and the clock signal CLK are synchronized with each other, and the synchronized signals are output to the wiring 24.
Further, the synchronization circuit 33 outputs the data signal Dat on the wiring 24.
a (1) to Data (n) and the clock signal CLK are synchronized with each other, and the synchronized signals are output to the wiring 22. Such a synchronization function is achieved by latching the data signals in the latch circuits 33-1 to 33-n in response to the clock signal CLK.
【0078】このようにして、複数のピン13a(図
9)に入力される複数の信号を同期させ、同期したこれ
らの信号を複数のピン14a(図9)に出力することが
できる。また、複数のピン14a(図9)に入力される
複数の信号を同期させ、同期したこれらの信号を複数の
ピン13a(図9)に出力することができる。このよう
な同期機能は、複数のメモリを平面配置する場合には必
須の機能である。このような同期機能により、ピンが配
置される位置に応じて信号線間で発生するスキューをな
くすことできる。In this manner, a plurality of signals input to the plurality of pins 13a (FIG. 9) can be synchronized, and these synchronized signals can be output to the plurality of pins 14a (FIG. 9). Further, it is possible to synchronize a plurality of signals input to the plurality of pins 14a (FIG. 9) and output these synchronized signals to the plurality of pins 13a (FIG. 9). Such a synchronization function is an essential function when a plurality of memories are arranged in a plane. With such a synchronization function, it is possible to eliminate a skew generated between signal lines according to a position where a pin is arranged.
【0079】図10Bは、選択回路21の他の構成を示
す。図10Bに示される選択回路21は、図10Aに示
される構成に加えて、セレクタ32−0〜32−nと、
セレクタ32−0〜32−nを制御するセレクタ制御回
路36とをさらに含む。FIG. 10B shows another configuration of the selection circuit 21. The selection circuit 21 shown in FIG. 10B includes selectors 32-0 to 32-n in addition to the configuration shown in FIG.
And a selector control circuit 36 for controlling the selectors 32-0 to 32-n.
【0080】セレクタ32−0〜32−nのそれぞれ
は、3つのスイッチを含む。これらのスイッチの開閉状
態を制御することにより、信号経路を変更することがで
きる。Each of selectors 32-0 to 32-n includes three switches. By controlling the open / close state of these switches, the signal path can be changed.
【0081】セレクタ制御回路36は、メモリコントロ
ーラ20から供給される制御信号に応じて、配線22、
23および24の接続関係を制御する。例えば、配線2
2上の信号を配線23に供給する場合には、セレクタ制
御回路36は、配線22と配線23とが電気的に接続さ
れ、配線22と配線24とが電気的に絶縁されるよう
に、セレクタ32−0〜32−nを制御する。配線22
上の信号を配線24に供給する場合には、セレクタ制御
回路36は、配線22と配線24とが電気的に接続さ
れ、かつ、配線22と配線23とが電気的に絶縁される
ように、セレクタ32−0〜32−nを制御する。The selector control circuit 36 responds to a control signal supplied from the memory controller 20,
The connection relation between 23 and 24 is controlled. For example, wiring 2
2 is supplied to the wiring 23, the selector control circuit 36 controls the selector so that the wiring 22 and the wiring 23 are electrically connected and the wiring 22 and the wiring 24 are electrically insulated. 32-0 to 32-n are controlled. Wiring 22
When the above signal is supplied to the wiring 24, the selector control circuit 36 operates such that the wiring 22 and the wiring 24 are electrically connected and the wiring 22 and the wiring 23 are electrically insulated. The selectors 32-0 to 32-n are controlled.
【0082】メモリコントローラ20から供給される制
御信号は、データ信号を転送する前のセットアップ期間
に、配線22または配線24を介してセレクタ制御回路
36に入力され、そこで保持される。あるいは、セレク
タ制御回路36は、チップセレクト信号CSに応じて、
配線22、23および24の接続関係を制御するように
してもよい。チップセレクト信号CSとは、それが入力
されるICチップの活性/非活性を定義する信号であ
る。チップセレクト信号CSが活性である場合には、セ
レクタ制御回路36は、配線22と配線23とが電気的
に接続され、配線22と配線24とが電気的に絶縁され
るように、セレクタ32−0〜32−nを制御する。チ
ップセレクト信号CSが非活性である場合には、セレク
タ制御回路36は、配線22と配線24とが電気的に接
続され、かつ、配線22と配線23とが電気的に絶縁さ
れるように、セレクタ32−0〜32−nを制御する。The control signal supplied from the memory controller 20 is input to the selector control circuit 36 via the wiring 22 or 24 during the setup period before transferring the data signal, and is held there. Alternatively, the selector control circuit 36 responds to the chip select signal CS
The connection relationship between the wirings 22, 23 and 24 may be controlled. The chip select signal CS is a signal that defines the activation / inactivation of the IC chip to which it is input. When the chip select signal CS is active, the selector control circuit 36 selects the selector 32- so that the wirings 22 and 23 are electrically connected and the wirings 22 and 24 are electrically insulated. 0-32-n are controlled. When the chip select signal CS is inactive, the selector control circuit 36 operates such that the wirings 22 and 24 are electrically connected and the wirings 22 and 23 are electrically insulated. The selectors 32-0 to 32-n are controlled.
【0083】このようにして、セレクタ32−0〜32
−nは、複数のピン13a(図9)と複数のピン14a
(図9)とを電気的に接続する第1の経路と、複数のピ
ン13a(図9)または複数のピン14a(図9)とメ
モリブロック26とを電気的に接続する第2の経路のう
ちの一方を選択する。これにより、信号経路を変更する
ことができる。As described above, the selectors 32-0 to 32-32
-N indicates a plurality of pins 13a (FIG. 9) and a plurality of pins 14a.
(FIG. 9) and a second path for electrically connecting the plurality of pins 13a (FIG. 9) or the plurality of pins 14a (FIG. 9) to the memory block 26. Choose one of them. Thereby, the signal path can be changed.
【0084】上述のように、本実施の形態においては、
各ICチップに選択回路21が設けられ、データ転送前
に与えられる制御信号によって、ピン13および14と
メモリブロック26との接続関係が設定される。データ
転送の経路となるICチップにおいては、ピン13(あ
るいは14)から入力された信号は、対応するピン14
(あるいは13)からそのまま出力される。このよう
に、本実施の形態による半導体実装システム300によ
れば、クロック信号およびデータ信号の転送は、配線V
1〜V3および配線H1〜H3を用い、選択回路21に
よってピン13とピン14とを短絡させたICチップを
経由して行われる。As described above, in the present embodiment,
A selection circuit 21 is provided in each IC chip, and a connection relationship between pins 13 and 14 and memory block 26 is set by a control signal given before data transfer. In an IC chip serving as a data transfer path, a signal input from pin 13 (or 14)
(Or 13) is output as it is. As described above, according to the semiconductor mounting system 300 of the present embodiment, the transfer of the clock signal and the data signal is performed by the wiring V
This is performed using an IC chip in which the pin 13 and the pin 14 are short-circuited by the selection circuit 21 using the 1 to V3 and the wirings H1 to H3.
【0085】更に、上述のように、ICチップの一辺の
ピンと隣接するICチップの一辺の対応するピンとを接
続する第1あるいは第2の配線が等しい長さを有し、か
つ、クロック信号とデータ信号とは同じ信号経路を介し
て転送される。ICチップ内における各ピン間の配線長
の差は、ICチップ間の配線長の差に比べて十分に小さ
い。本実施の形態では、各ICチップ内に同期回路33
が設けられている。転送すべきデータは、転送経路とし
て用いられるICチップからクロック信号に同期して同
期回路33によって出力される。Further, as described above, the first or second wiring connecting the pin on one side of the IC chip to the corresponding pin on the side of the adjacent IC chip has the same length, and the clock signal and the data The signals are transferred via the same signal path. The difference in the wiring length between the pins in the IC chip is sufficiently smaller than the difference in the wiring length between the IC chips. In the present embodiment, the synchronization circuit 33 is provided in each IC chip.
Is provided. The data to be transferred is output from the IC chip used as the transfer path by the synchronization circuit 33 in synchronization with the clock signal.
【0086】従って、各ICチップに設けるピンの数に
制限を設けることなく、各ピン間の配線長を揃え、配線
長差によるスキュー及びクロックスキューを低減した半
導体実装システムを提供することができる。Accordingly, it is possible to provide a semiconductor mounting system in which the wiring lengths between the pins are made uniform and the skew and clock skew due to the wiring length difference are reduced without limiting the number of pins provided on each IC chip.
【0087】(実施の形態3)一般に、半導体実装シス
テムにおいて、低振幅の信号を高速転送する場合、転送
精度を向上させるために各配線の終端に抵抗を挿入し
て、高電位の状態(例えば、5V)にしておく必要があ
る。従来のように信号の転送経路が固定されている場合
は、配線の端に抵抗を配置しておけば充分である。しか
し、上述の実施の形態2のように、データの転送経路に
応じてクロック信号の経路が変更される場合(例えば、
図6〜8)は終端が一定ではない。そこで、本実施の形
態では、クロック信号の転送経路の切り替えに応じて、
終端抵抗の切り替えを行う場合を説明する。(Embodiment 3) In general, when a low-amplitude signal is transferred at high speed in a semiconductor mounting system, a resistor is inserted at the end of each wiring in order to improve transfer accuracy, and a high potential state (for example, , 5 V). If the signal transfer path is fixed as in the prior art, it is sufficient to dispose a resistor at the end of the wiring. However, when the route of the clock signal is changed according to the data transfer route as in the second embodiment (for example,
6 to 8), the terminal ends are not constant. Therefore, in this embodiment, according to the switching of the transfer path of the clock signal,
A case where the termination resistance is switched will be described.
【0088】図11は、本発明の実施の形態3の半導体
実装システム400の構成を示す。半導体実装システム
400は、実施の形態2と同様、9個のICチップ4
0、30a〜30hを含む。各ICチップには、終端抵
抗Ra〜Riが設けられている。以下の説明では、IC
チップ40は、メモリコントローラ(あるいはクロック
信号源)であり、ICチップ30a〜30hは、メモリ
であると仮定する。半導体実装システム400に信号が
入力される前の状態(初期状態)では、図11に示すよ
うに、全てのICチップに対応する終端抵抗が接続され
ている。FIG. 11 shows a configuration of a semiconductor mounting system 400 according to the third embodiment of the present invention. The semiconductor mounting system 400 has nine IC chips 4 as in the second embodiment.
0, 30a to 30h. Each IC chip is provided with terminating resistors Ra to Ri. In the following description, IC
It is assumed that the chip 40 is a memory controller (or a clock signal source), and the IC chips 30a to 30h are memories. In the state before the signal is input to the semiconductor mounting system 400 (initial state), as shown in FIG. 11, the terminating resistors corresponding to all the IC chips are connected.
【0089】図12は、標準アクセス状態におけるクロ
ック信号の転送経路およびデータ信号の転送経路の一例
を示す。図12において、実線矢印401は、クロック
信号の転送経路を示す。図12において、点線で示され
る経路(例えば、メモリ30cから30dを介して30
eに至る経路)は用いられない。データ信号の転送経路
は、矢印402によって表される。このような標準アク
セス状態の場合、クロック信号の転送経路の終端となる
メモリ30f〜30hには終端抵抗Rf〜Rhをそれぞ
れ接続し、それ以外のメモリ30a〜30eおよびメモ
リコントローラ40から終端抵抗Ra〜ReおよびRi
を切り離す。図12では、ICチップに接続された終端
抵抗は実線で、ICチップから切り離された終端抵抗は
破線で示されている。このように、終端抵抗の接続と切
り離しを制御することにより、クロック信号の経路の終
端となるICチップのみに抵抗が接続された状態にする
ことができる。これにより、信号の転送が精度良く行わ
れる。次に、メモリからメモリにデータ信号を転送する
場合を考える。FIG. 12 shows an example of the transfer path of the clock signal and the transfer path of the data signal in the standard access state. 12, a solid arrow 401 indicates a transfer path of a clock signal. In FIG. 12, a path indicated by a dotted line (for example, 30
e) is not used. The transfer path of the data signal is represented by arrow 402. In such a standard access state, the terminating resistors Rf to Rh are connected to the memories 30f to 30h which are the ends of the transfer path of the clock signal, respectively, and the other memories 30a to 30e and the terminating resistors Ra to Re and Ri
Disconnect. In FIG. 12, the terminating resistors connected to the IC chip are indicated by solid lines, and the terminating resistors separated from the IC chip are indicated by broken lines. In this way, by controlling the connection and disconnection of the terminating resistor, the resistor can be connected only to the IC chip that terminates the clock signal path. Thereby, signal transfer is performed with high accuracy. Next, consider the case where a data signal is transferred from memory to memory.
【0090】図13は、クロック信号の転送経路および
データ信号の転送経路の一例を示す。図13において、
実線矢印403は、クロック信号の転送経路を示す。図
13において、点線で示される経路(例えば、メモリ3
0dから30eに至る経路)は用いられない。データ信
号の転送経路は、矢印404によって表される。データ
信号は、メモリ30aからメモリ30hに転送される。
クロック信号の転送経路の終端となるメモリ30d、3
0eおよび30hには終端抵抗Rd、ReおよびRhを
それぞれ接続し、それ以外のメモリ30a〜30c、3
0f、30gおよびメモリコントローラ40から終端抵
抗Ra〜Rc、Rf、RgおよびRiを切り離す。図1
3では、ICチップに接続された終端抵抗は実線で、I
Cチップから切り離された終端抵抗は破線で示されてい
る。このように、終端抵抗の接続と切り離しを制御する
ことにより、クロック信号の経路の終端となるICチッ
プのみに抵抗が接続された状態にすることができる。こ
れにより、信号の転送が精度良く行われる。FIG. 13 shows an example of a transfer path of a clock signal and a transfer path of a data signal. In FIG.
A solid arrow 403 indicates a transfer path of the clock signal. In FIG. 13, a path indicated by a dotted line (for example, the memory 3
The path from 0d to 30e) is not used. The transfer path of the data signal is represented by arrow 404. The data signal is transferred from the memory 30a to the memory 30h.
The memories 30d and 3 that are the ends of the clock signal transfer path
0e and 30h are respectively connected to terminating resistors Rd, Re and Rh, and the other memories 30a to 30c, 3
Terminating resistors Ra to Rc, Rf, Rg, and Ri are separated from 0f, 30g and the memory controller 40. FIG.
In 3, the terminating resistor connected to the IC chip is a solid line and I
The terminating resistor separated from the C chip is indicated by a broken line. In this way, by controlling the connection and disconnection of the terminating resistor, the resistor can be connected only to the IC chip that terminates the clock signal path. Thereby, signal transfer is performed with high accuracy.
【0091】図14は、上述した終端抵抗の切り替え機
能を有するメモリ30aの内部構成を示す。メモリ30
b〜30hおよびメモリコントローラ40は、メモリ3
0aと同一の内部構成を有している。FIG. 14 shows the internal configuration of the memory 30a having the function of switching the terminating resistor described above. Memory 30
b to 30h and the memory controller 40
It has the same internal configuration as Oa.
【0092】図14において、図9に示される構成要素
と同一の構成要素には同一の参照番号を付し、その説明
を省略する。In FIG. 14, the same components as those shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
【0093】メモリ30aは、シリコン基板30a’を
含む。シリコン基板30a’上には、パッド15と選択
回路21との間に第1の終端抵抗切り替え回路37が形
成され、パッド16と選択回路21との間に第2の終端
抵抗切り替え回路38が形成されている。The memory 30a includes a silicon substrate 30a '. On the silicon substrate 30a ', a first termination resistance switching circuit 37 is formed between the pad 15 and the selection circuit 21, and a second termination resistance switching circuit 38 is formed between the pad 16 and the selection circuit 21. Have been.
【0094】第1の終端抵抗切り替え回路37は、配線
22を介してパッド15に接続され、配線22’を介し
て選択回路21に接続されている。同様に、第2の終端
抵抗切り替え回路38は、配線24を介してパッド16
に接続され、配線24’を介して選択回路21に接続さ
れている。The first termination resistance switching circuit 37 is connected to the pad 15 via the wiring 22 and to the selection circuit 21 via the wiring 22 '. Similarly, the second termination resistance switching circuit 38 connects the pad 16
And to the selection circuit 21 via a wiring 24 '.
【0095】図15は、終端抵抗切り替え回路37の内
部構成を示す。終端抵抗切り替え回路38は、終端抵抗
切り替え回路37と同一の内部構成を有している。FIG. 15 shows the internal configuration of the termination resistance switching circuit 37. The termination resistance switching circuit 38 has the same internal configuration as the termination resistance switching circuit 37.
【0096】終端抵抗Rは、配線22(22’)に対応
して設けられる複数の抵抗要素43から構成される。な
お、図15に示される例では、抵抗要素43は、終端抵
抗切り替え回路37の内部に設けられている。あるい
は、抵抗要素43を終端抵抗切り替え回路37の外部に
設けるようにしてもよい。終端抵抗セレクタ41を介し
て配線22(22’)に接続される限り、抵抗要素43
は任意の位置に配置され得る。The terminating resistor R is composed of a plurality of resistance elements 43 provided corresponding to the wiring 22 (22 '). In the example shown in FIG. 15, the resistance element 43 is provided inside the termination resistance switching circuit 37. Alternatively, the resistance element 43 may be provided outside the termination resistance switching circuit 37. As long as the resistance element 43 is connected to the wiring 22 (22 ′) via the termination resistance selector 41,
Can be located at any position.
【0097】終端抵抗切り変え回路37は、抵抗要素4
3を配線22(22’)に選択的に接続する終端抵抗セ
レクタ41と、終端抵抗セレクタ41の動作を制御する
抵抗制御回路42とを有している。The terminating resistance switching circuit 37 includes a resistance element 4
3 has a terminating resistor selector 41 for selectively connecting the terminating resistor 3 to the wiring 22 (22 ′), and a resistor control circuit 42 for controlling the operation of the terminating resistor selector 41.
【0098】終端抵抗R(抵抗要素43)の切り替え
は、実施の形態2で説明した選択回路21におけるセレ
クタ32−0〜32−nの切り替えと同様に、データ信
号を転送する前のセットアップ期間に、終端抵抗切り替
え用の制御信号を配線22から抵抗制御回路42に入力
することによって行われる。終端抵抗RをICチップに
接続する場合には、制御信号のすべてのビットはHレベ
ルであり、終端抵抗RをICチップから切り離す場合に
は、制御信号のいずれか1つのビットはLレベルであ
る。The switching of the terminating resistor R (resistance element 43) is performed during the setup period before transferring the data signal, similarly to the switching of the selectors 32-0 to 32-n in the selection circuit 21 described in the second embodiment. This is performed by inputting a control signal for switching the terminating resistance from the wiring 22 to the resistance control circuit 42. When the terminating resistor R is connected to the IC chip, all bits of the control signal are at H level, and when the terminating resistor R is separated from the IC chip, any one bit of the control signal is at L level. .
【0099】抵抗制御回路42は、AND回路42a
と、スイッチ42bと、ラッチ回路42cとを含む。ス
イッチ42bには、チップセレクト信号CSが入力され
る。チップセレクト信号CSが活性である場合には、ス
イッチ42bは閉状態となる。その結果、配線22上の
制御信号がAND回路42aおよびスイッチ42bを介
してラッチ回路42cに入力され、ラッチ回路42cに
保持される。チップセレクト信号CSが活性である間、
ラッチ回路42cに保持された制御信号が終端抵抗セレ
クタ41に供給される。終端抵抗セレクタ41は、例え
ば、NMOSトランジスタである。The resistance control circuit 42 includes an AND circuit 42a
And a switch 42b and a latch circuit 42c. The chip select signal CS is input to the switch 42b. When the chip select signal CS is active, the switch 42b is closed. As a result, the control signal on the wiring 22 is input to the latch circuit 42c via the AND circuit 42a and the switch 42b, and is held in the latch circuit 42c. While the chip select signal CS is active,
The control signal held in the latch circuit 42c is supplied to the termination resistor selector 41. The termination resistor selector 41 is, for example, an NMOS transistor.
【0100】ICチップがクロック信号の転送経路の終
端である場合には、そのICチップに入力されるチップ
セレクト信号CSは活性である。この場合、抵抗制御回
路42には、すべてのビットに対してHレベルである制
御信号が入力される。その結果、チップセレクト信号C
Sが活性である間、終端抵抗セレクタ41はオン状態と
なる。このようにして、複数の抵抗要素43が配線22
(22’)に接続される。When the IC chip is at the end of the clock signal transfer path, the chip select signal CS input to the IC chip is active. In this case, a control signal that is at H level for all bits is input to the resistance control circuit 42. As a result, the chip select signal C
While S is active, the terminating resistor selector 41 is turned on. In this manner, the plurality of resistance elements 43 are
(22 ').
【0101】(実施の形態4)本実施の形態では、実施
の形態1で説明した、ICチップの立体的な実装を、実
施の形態2の半導体実装システムに応用する場合を説明
する。(Embodiment 4) In this embodiment, a case will be described in which the three-dimensional mounting of the IC chip described in Embodiment 1 is applied to the semiconductor mounting system of Embodiment 2.
【0102】図16(a)は、本発明の実施の形態4の
半導体実装システム500の構成を示す。半導体実装シ
ステム500は、図4に示す半導体実装システム300
におけるICチップ10a〜10hおよび20を、配線
V1〜V3に対して立体的に、より好ましくは実質的に
垂直に実装することによって得られる。配線H1〜H3
が形成される平面(プリント基板)502は、配線V1
〜V3が形成される平面(プリント基板)501に対し
て実質的に垂直になる。図16(a)に示すように、I
Cチップ10a〜10hおよび20は、好ましくは、平
面501に対して実質的に垂直に、そして、平面502
に対して実質的に平行に実装される。FIG. 16A shows a configuration of a semiconductor mounting system 500 according to the fourth embodiment of the present invention. The semiconductor mounting system 500 includes the semiconductor mounting system 300 shown in FIG.
By mounting the IC chips 10a to 10h and 20 three-dimensionally, more preferably substantially perpendicularly to the wirings V1 to V3. Wirings H1 to H3
(Printed circuit board) 502 on which is formed the wiring V1
To V3 are substantially perpendicular to the plane (printed circuit board) 501 on which V3 is formed. As shown in FIG.
C-tips 10a-10h and 20 are preferably substantially perpendicular to plane 501 and plane 502
Are mounted substantially in parallel with each other.
【0103】半導体実装システム500によれば、実施
の形態2における半導体実装システム300と同様の効
果を実現する。さらに、配線V1〜V3および配線H1
〜H3を形成するプリント基板を配線間の絶縁のために
多層化する必要がなく、実装面積も小さくすることがで
きる。According to semiconductor mounting system 500, effects similar to those of semiconductor mounting system 300 in the second embodiment are realized. Further, wirings V1 to V3 and wiring H1
It is not necessary to multiply the printed circuit board forming H3 for insulation between wirings, and the mounting area can be reduced.
【0104】図16(b)は、半導体実装システム51
0の構成を示す。半導体実装システム510は、図16
(a)に示す半導体実装システム500の構成要素に加
えて、配線V2’およびV3’を形成したプリント基板
503をさらに有している。図16(b)に示すよう
に、ICチップ10a〜10hおよび20のもう1つの
側面に、複数のピン13’を設けることが可能である。
この場合、2つのICチップ(例えば、ICチップ10
cおよびICチップ10d)間の配線V2およびV2’
の長さを等しくすることができる。従って、実施の形態
1で説明した効果と同様の効果を得ることができる。FIG. 16B shows a semiconductor mounting system 51.
0 is shown. The semiconductor mounting system 510 is shown in FIG.
In addition to the components of the semiconductor mounting system 500 shown in (a), a printed circuit board 503 on which wirings V2 'and V3' are formed is further provided. As shown in FIG. 16 (b), it is possible to provide a plurality of pins 13 'on another side surface of the IC chips 10a to 10h and 20.
In this case, two IC chips (for example, IC chip 10
c and the wiring V2 and V2 ′ between the IC chip 10d)
Can be equal in length. Therefore, the same effect as the effect described in the first embodiment can be obtained.
【0105】図17は、図16(a)に示す半導体実装
システム500と同様のICチップの配置を有するが、
ピンの接続を変更した半導体実装システム600を示
す。半導体実装システム600は、半導体実装システム
500と同様、第1のプリント基板601上に形成され
た第1の配線と、第1のプリント基板に垂直に配置され
た第2のプリント基板602上に形成された第2の配線
とを有する。半導体実装システム600においては、各
ICチップ10の第2のプリント基板602に対応する
ピン(横方向のピン)のうち、2つのピン51および5
2を、第1のプリント基板上の第1の配線(縦方向の配
線)に接続している。このようなピン51および52
は、第1の配線に接続する他のピン(下方向に設けられ
たピン)とは配線差によって信号の遅延が生じるため、
低速動作する信号、例えば、接地線、電源供給線、ある
いはセットアップにおける制御信号線などとして用いる
ことができる。図17に示すピン51および52に限ら
ず、実装上、他の配線と比較して信号スピードが遅くな
る線に対応するピンは、上記のような低速動作の信号を
入力するピンとして用いることができる。FIG. 17 has the same arrangement of IC chips as the semiconductor mounting system 500 shown in FIG.
The semiconductor mounting system 600 in which the connection of the pins is changed is shown. Similar to the semiconductor mounting system 500, the semiconductor mounting system 600 includes a first wiring formed on the first printed circuit board 601 and a second printed circuit board 602 arranged vertically on the first printed circuit board. And a second wiring. In the semiconductor mounting system 600, two pins 51 and 5 of pins (lateral pins) corresponding to the second printed circuit board 602 of each IC chip 10 are provided.
2 is connected to the first wiring (vertical wiring) on the first printed circuit board. Such pins 51 and 52
Is because a signal delay occurs due to a wiring difference from other pins (pins provided in a downward direction) connected to the first wiring.
It can be used as a signal that operates at a low speed, for example, a ground line, a power supply line, or a control signal line in setup. Not only the pins 51 and 52 shown in FIG. 17 but also a pin corresponding to a line whose signal speed is slower than other wirings in mounting may be used as a pin for inputting a signal of a low-speed operation as described above. it can.
【0106】図18(a)および(b)は、4つの側面
にピンを設けた複数のICチップ50を実装した半導体
実装システム700を示している。図18(a)に示す
ように、各ICチップ50は、第1の基板702に対し
ては実質的に垂直に配置され、かつ第1のプリント基板
701に垂直に設けられたプリント基板702および7
03に対しては斜めになるように実装されている。な
お、図18(a)では、上側の基板(第4の基板70
4)を省略している。図18(b)は、上側の基板を除
き、半導体実装システム700を上から見た図である。
このように実装することで、配線数を増加させることが
でき、そのことにより、データの転送レートを向上でき
る。FIGS. 18A and 18B show a semiconductor mounting system 700 in which a plurality of IC chips 50 having pins on four sides are mounted. As shown in FIG. 18A, each of the IC chips 50 is disposed substantially perpendicular to the first substrate 702, and each of the IC chips 50 and the printed substrate 702 provided vertically to the first printed substrate 701. 7
03 is mounted diagonally. In FIG. 18A, the upper substrate (fourth substrate 70
4) is omitted. FIG. 18B is a diagram of the semiconductor mounting system 700 viewed from above, except for the upper substrate.
By mounting in this manner, the number of wirings can be increased, and thereby the data transfer rate can be improved.
【0107】また、図19(a)は半導体実装システム
700を外側からみた斜視図、図19(b)は、わかり
やすいように基板を一部切り欠いて示した図である。FIG. 19A is a perspective view of the semiconductor mounting system 700 as viewed from the outside, and FIG. 19B is a diagram in which the substrate is partially cut away for easy understanding.
【0108】本実施の形態による半導体実装システム5
00〜700によれば、各ICチップ(デバイス)間の
配線長を揃えることにより配線差によるスキューが低減
され、更に、配線の信号線数(ICチップのピン数)も
増加させて転送レートを向上させることができる。Semiconductor mounting system 5 according to the present embodiment
According to 00 to 700, the skew due to the wiring difference is reduced by making the wiring lengths between the IC chips (devices) uniform, and the number of signal lines of the wiring (the number of pins of the IC chip) is also increased to increase the transfer rate. Can be improved.
【0109】[0109]
【発明の効果】以上説明したように、本発明によれば、
ICチップの2つの側面に複数のピンを設け、2つのI
Cチップ間の配線長を揃えることにより、配線差による
スキューを低減し、かつ転送レートを向上させることが
できる。特に、ICチップの側面に設けられた複数のピ
ンに沿うようにプリント基板を立体的に構成することに
より、等しい配線長によるスキューの低減、データの高
転送レートおよび低実装面積を実現することができる。As described above, according to the present invention,
A plurality of pins are provided on two side surfaces of an IC chip, and two pins are provided.
By making the wiring length between the C chips uniform, it is possible to reduce the skew due to the wiring difference and to improve the transfer rate. In particular, by forming the printed board three-dimensionally along a plurality of pins provided on the side surface of the IC chip, it is possible to reduce skew, achieve a high data transfer rate, and reduce a mounting area by equal wiring lengths. it can.
【0110】また、データ信号の転送経路に応じてクロ
ック信号の転送経路を選択することにより、クロック信
号を転送する方向とデータ信号を転送する方向とを同一
にすることができる。このことにより、どのような経路
に沿ってデータ信号を転送する場合にも、クロックスキ
ューを低減することができる。By selecting the transfer path of the clock signal according to the transfer path of the data signal, the direction in which the clock signal is transferred and the direction in which the data signal is transferred can be made the same. Thus, the clock skew can be reduced even when the data signal is transferred along any path.
【図1】(a)は本発明の実施の形態1の半導体実装シ
ステムの構成を示す図、(b)は(a)に示す半導体実
装システムにおけるICチップの実装方法の一例を示す
図である。FIG. 1A is a diagram illustrating a configuration of a semiconductor mounting system according to a first embodiment of the present invention, and FIG. 1B is a diagram illustrating an example of an IC chip mounting method in the semiconductor mounting system illustrated in FIG. .
【図2】本発明の実施の形態1の半導体実装システムの
構成を示す図である。FIG. 2 is a diagram illustrating a configuration of a semiconductor mounting system according to the first embodiment of the present invention;
【図3】本発明の実施の形態1におけるICチップの内
部構成を示す図である。FIG. 3 is a diagram showing an internal configuration of an IC chip according to the first embodiment of the present invention.
【図4】本発明の実施の形態2の半導体実装システムの
構成を示す図である。FIG. 4 is a diagram illustrating a configuration of a semiconductor mounting system according to a second embodiment of the present invention;
【図5】図4に示すICチップと配線との接続関係を示
す図である。5 is a diagram showing a connection relationship between the IC chip shown in FIG. 4 and wiring.
【図6】標準アクセス状態におけるクロック信号の転送
経路およびデータ信号の転送経路を示す図である。FIG. 6 illustrates a transfer path of a clock signal and a transfer path of a data signal in a standard access state.
【図7】メモリ間でデータ信号を転送する場合における
クロック信号の転送経路およびデータ信号の転送経路を
示す図である。FIG. 7 is a diagram showing a transfer path of a clock signal and a transfer path of a data signal when a data signal is transferred between memories.
【図8】逆方向にデータを転送する場合におけるクロッ
ク信号の転送経路およびデータ信号の転送経路を示す図
である。FIG. 8 is a diagram illustrating a transfer path of a clock signal and a transfer path of a data signal when data is transferred in the reverse direction.
【図9】本発明の実施の形態2における選択回路を備え
たICチップの内部構成を示す図である。FIG. 9 is a diagram illustrating an internal configuration of an IC chip including a selection circuit according to a second embodiment of the present invention.
【図10A】選択回路の内部構成を示すブロック図であ
る。FIG. 10A is a block diagram illustrating an internal configuration of a selection circuit.
【図10B】選択回路の内部構成を示すブロック図であ
る。FIG. 10B is a block diagram showing an internal configuration of a selection circuit.
【図11】本発明の実施の形態3の半導体実装システム
の構成を示す図である。FIG. 11 is a diagram illustrating a configuration of a semiconductor mounting system according to a third embodiment of the present invention;
【図12】標準アクセス状態におけるクロック信号の転
送経路および終端抵抗の配置を示す図である。FIG. 12 is a diagram showing an arrangement of a clock signal transfer path and a terminating resistor in a standard access state.
【図13】メモリ間でデータを転送する場合におけるク
ロック信号の転送経路および終端抵抗の配置を示す図で
ある。FIG. 13 is a diagram showing a transfer path of a clock signal and an arrangement of terminating resistors when data is transferred between memories.
【図14】本発明の実施の形態3における終端抵抗切り
替え回路を備えたICチップの内部構成を示す図であ
る。FIG. 14 is a diagram illustrating an internal configuration of an IC chip including a termination resistance switching circuit according to a third embodiment of the present invention.
【図15】終端抵抗切り替え回路の構成を示す図であ
る。FIG. 15 is a diagram illustrating a configuration of a termination resistance switching circuit.
【図16】(a)および(b)は、ICチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。FIGS. 16A and 16B are diagrams illustrating a configuration example of a semiconductor mounting system in which an IC chip is mounted three-dimensionally.
【図17】ICチップを立体的に実装した半導体実装シ
ステムのもう1つの構成例を示す図である。FIG. 17 is a diagram illustrating another configuration example of a semiconductor mounting system in which an IC chip is mounted three-dimensionally.
【図18】(a)および(b)は、ICチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。FIGS. 18A and 18B are diagrams illustrating a configuration example of a semiconductor mounting system in which an IC chip is mounted three-dimensionally.
【図19】(a)および(b)は、ICチップを立体的
に実装した半導体実装システムの構成例を示す図であ
る。FIGS. 19A and 19B are diagrams illustrating a configuration example of a semiconductor mounting system in which an IC chip is mounted three-dimensionally.
1、2 ICチップ 3、4 プリント基板 5、6 配線 7 溝 100 半導体実装システム 1, 2 IC chip 3, 4 Printed circuit board 5, 6 Wiring 7 Groove 100 Semiconductor mounting system
Claims (12)
した第1の半導体チップと、第2の半導体集積回路をパ
ッケージングし、前記第1の半導体チップを制御する第
2の半導体チップとを含む半導体実装システムであっ
て、 前記第1の半導体チップは、第1の面に形成された複数
の第1のピンと、第2の面に形成された複数の第2のピ
ンとを有しており、 前記第2の半導体チップは、第3の面に形成された複数
の第3のピンと、第4の面に形成された複数の第4のピ
ンとを有しており、 前記半導体実装システムは、 前記複数の第1のピンと前記複数の第3のピンとを電気
的に接続する第1の配線と、 前記複数の第2のピンと前記複数の第4のピンとを電気
的に接続する第2の配線とを備え、 前記第1の配線の長さは、前記第2の配線の長さに実質
的に等しい、半導体実装システム。1. A semiconductor device comprising: a first semiconductor chip in which a first semiconductor integrated circuit is packaged; and a second semiconductor chip in which a second semiconductor integrated circuit is packaged and controls the first semiconductor chip. A semiconductor mounting system, wherein the first semiconductor chip has a plurality of first pins formed on a first surface and a plurality of second pins formed on a second surface. The second semiconductor chip has a plurality of third pins formed on a third surface and a plurality of fourth pins formed on a fourth surface. A first wiring that electrically connects the plurality of first pins and the plurality of third pins, and a second wiring that electrically connects the plurality of second pins and the plurality of fourth pins. The length of the first wiring is the length of the second wiring Semiconductor packaging system substantially equivalent to:
おり、前記第3の面は前記第4の面に隣接している、請
求項1に記載の半導体実装システム。2. The semiconductor mounting system according to claim 1, wherein said first surface is adjacent to said second surface, and said third surface is adjacent to said fourth surface.
おり、前記第3の面は前記第4の面に対向している、請
求項1に記載の半導体実装システム。3. The semiconductor mounting system according to claim 1, wherein said first surface is opposed to said second surface, and said third surface is opposed to said fourth surface.
え、 前記第1の基板と前記第2の基板のうちの少なくとも1
つは、前記第1の半導体チップと前記第2の半導体チッ
プのうちの少なくとも1つを実装するための溝を有して
いる、請求項1に記載の半導体実装システム。4. The semiconductor mounting system further comprises: a first substrate on which the first wiring is formed; and a second substrate on which the second wiring is formed. At least one of the second substrates
2. The semiconductor mounting system according to claim 1, further comprising: a groove for mounting at least one of the first semiconductor chip and the second semiconductor chip. 3.
のワイヤを介して前記複数の第1のピンに電気的に接続
される複数の第1のパッドをさらに有しており、 前記第2の半導体チップは、複数の第2のワイヤを介し
て前記複数の第2のピンに電気的に接続される複数の第
2のパッドをさらに有しており、 前記複数の第1のワイヤのそれぞれの長さは、前記複数
の第2のワイヤのそれぞれの長さに実質的に等しい、請
求項1に記載の半導体実装システム。5. The semiconductor device according to claim 1, wherein the first semiconductor chip includes a plurality of first semiconductor chips.
Further comprising a plurality of first pads electrically connected to the plurality of first pins via wires, wherein the second semiconductor chip comprises a plurality of second wires via a plurality of second wires. A plurality of second pads electrically connected to the plurality of second pins, wherein a length of each of the plurality of first wires is equal to a length of each of the plurality of second wires. 2. The semiconductor mounting system according to claim 1, wherein the length is substantially equal to the length.
回路をパッケージングした第1の半導体チップと、スレ
ーブとして機能する第2の半導体集積回路をそれぞれパ
ッケージングした複数の第2の半導体チップとを含む半
導体実装システムであって、 前記複数の第2の半導体チップのそれぞれは、 第1の面に形成された複数の第1のピンと、 前記第1の面に隣接する第2の面に形成された複数の第
2のピンと、 前記複数の第1のピンにそれぞれ入力される複数の信号
を互いに同期させ、前記同期された複数の信号を前記複
数の第2のピンにそれぞれ出力する同期回路とを備えて
いる、半導体実装システム。 6. A first semiconductor chip packaged with a first semiconductor integrated circuit functioning as a master, and a plurality of second semiconductor chips packaged respectively with a second semiconductor integrated circuit functioning as a slave. A semiconductor mounting system, wherein each of the plurality of second semiconductor chips is formed on a plurality of first pins formed on a first surface, and on a second surface adjacent to the first surface. A plurality of second pins, and a synchronization circuit that synchronizes a plurality of signals respectively input to the plurality of first pins with each other, and outputs the synchronized plurality of signals to the plurality of second pins, respectively. A semiconductor mounting system comprising:
クロック信号が入力され、前記同期回路は、前記クロッ
ク信号に従って同期動作を実行する、請求項6に記載の
半導体実装システム。 7. The clock signal to one of said plurality of first pin is input, the synchronization circuit performs the synchronous operation in accordance with the clock signal, the semiconductor mounting system of claim 6.
れは、前記複数の第1のピンのそれぞれと前記第2のピ
ンのそれぞれとを電気的に接続する第1の経路と前記複
数の第1のピンのそれぞれと前記第2の半導体集積回路
とを電気的に接続する第2の経路のうちの1つを選択す
る選択回路をさらに備えている、請求項6に記載の半導
体実装システム。The method according to claim 8, wherein each of the plurality of second semiconductor chip, the first path for electrically connecting the respective respectively the second pin of said plurality of first pin of said plurality 7. The semiconductor mounting system according to claim 6 , further comprising a selection circuit that selects one of a second path that electrically connects each of the one pin and the second semiconductor integrated circuit. 8.
プから供給される選択信号に従って、前記第1の経路と
前記第2の経路とのうちの1つを選択する、請求項8に
記載の半導体実装システム。 Wherein said selection circuit, in accordance with a selection signal supplied from the first semiconductor chip, selecting one of said second path and said first path, according to claim 8 Semiconductor mounting system.
ぞれは、前記複数の第1のピンのそれぞれに対応する複
数の終端抵抗をさらに備えており、前記複数の終端抵抗
のそれぞれは、前記選択信号に従って、前記複数の第1
のピンのうち対応する1つに接続される、請求項8に記
載の半導体実装システム。The method according to claim 10, wherein each of the plurality of second semiconductor chip, said plurality of further comprises a plurality of terminating resistors corresponding to each of the first pin, each of the plurality of termination resistors, said selecting According to a signal, the plurality of first
9. The semiconductor mounting system according to claim 8 , wherein said semiconductor mounting system is connected to a corresponding one of said pins.
コントローラであり、前記第2の半導体集積回路は、メ
モリである、請求項6に記載の半導体実装システム。 11. The semiconductor mounting system according to claim 6 , wherein said first semiconductor integrated circuit is a memory controller, and said second semiconductor integrated circuit is a memory.
半導体チップであって、 第1の面に形成された複数の第1のピンと、 前記第1の面に隣接する第2の面に形成された複数の第
2のピンと、 前記複数の第1のピンにそれぞれ入力される複数の信号
を互いに同期させ、前記同期された複数の信号を前記複
数の第2のピンにそれぞれ出力する同期回路とを備えた
半導体チップ。 12. A semiconductor chip packaged with a semiconductor integrated circuit, comprising: a plurality of first pins formed on a first surface; and a plurality of first pins formed on a second surface adjacent to the first surface. And a synchronization circuit that synchronizes a plurality of signals respectively input to the plurality of first pins with each other, and outputs the synchronized plurality of signals to the plurality of second pins, respectively. Semiconductor chip.
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