JP2926740B2 - Thin film forming equipment - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置製造工程で用いられる、配線用導
電性薄膜形成装置に関する。The present invention relates to an apparatus for forming a conductive thin film for wiring used in a semiconductor device manufacturing process.
本発明は半導体装置製造工程で用いられる、配線用導
電性薄膜形成装置に関し、更に詳しくは、バイアススパ
ッタリング法により、導電性薄膜を形成する際の異常放
電を防止し、高品位の導電性薄膜の形成を可能とする薄
膜形成装置に関する。The present invention relates to an apparatus for forming a conductive thin film for wiring, which is used in a semiconductor device manufacturing process, and more specifically, to prevent abnormal discharge when forming a conductive thin film by a bias sputtering method, and to form a high-quality conductive thin film. The present invention relates to a thin film forming apparatus capable of forming a thin film.
LSI等の半導体装置は、その高集積度化、高速度化に
伴い、配線パターンの微細化および多層化が進んでい
る。多層配線における接続孔のアスペクト比は、例えば
１以上と大きくなってきており、深い接続孔や段差部分
を配線用導電材で埋め込む技術の重要性が高まってき
た。2. Description of the Related Art As semiconductor devices such as LSIs have become more highly integrated and higher in speed, wiring patterns have become finer and multilayered. The aspect ratio of the connection hole in the multilayer wiring is increasing to, for example, 1 or more, and the importance of a technique of filling a deep connection hole or a step portion with a conductive material for wiring is increasing.
多層配線形成に用いられる導電材としては、アルミニ
ウム（Al）やその合金、タングステン（Ｗ）等の高融点
金属やそのシリサイド、あるいはポリシリコン等が用い
られ、薄膜形成にはスパッタリングによる方法が主とし
て用いられている。しかしこの方法は、アスペクト比の
大きな接続孔や段差部分等の底部には、いわゆるシャド
ウイング効果のため、配線用材料が充分に堆積されず、
被覆特性に限界があった。このため、接続孔や段差部分
での断線や、大電流密度でのエレクトロマイグレーショ
ンの発生など配線の信頼性に欠けるきらいがあった。As a conductive material used for forming a multilayer wiring, a high melting point metal such as aluminum (Al), an alloy thereof, tungsten (W), a silicide thereof, or polysilicon is used, and a sputtering method is mainly used for forming a thin film. Have been. However, in this method, the wiring material is not sufficiently deposited on the bottom of the connection hole or the step portion having a large aspect ratio due to a so-called shadowing effect.
There were limitations on coating properties. For this reason, there has been a possibility that the reliability of the wiring is lacking, such as disconnection at a connection hole or a step portion, or occurrence of electromigration at a large current density.
そこで前記被覆特性を改善するため、Si等の半導体基
体にバイアス電圧を印加しながら、導電性薄膜を形成す
るバイアススパッタリング法がある。In order to improve the coating characteristics, there is a bias sputtering method for forming a conductive thin film while applying a bias voltage to a semiconductor substrate such as Si.
バイアス電圧としては、負のDC電圧を印加する場合
と、RF電圧を印加する場合があるが、目的とするところ
は同一である。バイアススパッタリング法においては、
基体側にもアルゴンイオン（Ar+）等のスパッタリング
ガスイオンが入射する。このため、基体に一度堆積した
導電性薄膜の再スパッタリングが起こったり、あるいは
主として基体温度上昇によるマイグレーションが起こ
る。これらの効果により、深い接続孔や段差等の底部へ
も導電材が入り込み、導電性薄膜の被覆特性が向上する
のである（例ば発明者らによる総説、月刊Semiconducto
r World誌、1988年２月号、P.77参照）。As the bias voltage, there are a case where a negative DC voltage is applied and a case where an RF voltage is applied, but the purpose is the same. In the bias sputtering method,
Sputtering gas ions such as argon ions (Ar + ) also enter the substrate side. For this reason, re-sputtering of the conductive thin film once deposited on the substrate occurs, or migration occurs mainly due to an increase in the substrate temperature. Due to these effects, the conductive material penetrates into the bottoms of deep connection holes and steps, etc., and the coating characteristics of the conductive thin film are improved (for example, a review by the inventors, monthly Semiconducto).
r World Magazine, February 1988, p. 77).
上記したバイアススパッタリング法によれば、導電性
薄膜の被覆特性は改善されるが、通常大部分は絶縁物で
ある半導体基体表面に入射するAr+等の電荷の蓄積によ
り、しばしば異常放電が発生する現象があった。この現
象が発生すると、半導体等の基体に損傷を与えたり、導
電性薄膜の膜質が悪化したりして、半導体製造工程上の
歩留まりの低下の原因の一つとなっていた。According to the bias sputtering method described above, the coating characteristics of the conductive thin film are improved, but abnormal discharge often occurs due to accumulation of electric charges such as Ar + incident on the surface of the semiconductor substrate, which is usually mostly an insulator. There was a phenomenon. When this phenomenon occurs, the substrate such as a semiconductor is damaged, and the quality of the conductive thin film is deteriorated, which is one of the causes of a decrease in the yield in the semiconductor manufacturing process.
この異常放電を回避するため、基体へのバイアス電圧
の印加なしに、通常のスパッタリング法で導電性薄膜を
薄く形成してから、次にバイアス電圧を印加して同種
の、あるいは異種材料からなる導電性薄膜を所定の厚さ
にバイアススパッタリングする、例えば日電アネルバ
（株）製ILC−1012Mk II等のごとき装置による、２段階
製膜法があった。この従来の２段階製膜法を、第５図な
いし第７図に基づき説明する。In order to avoid this abnormal discharge, a thin conductive film is formed by a normal sputtering method without applying a bias voltage to the substrate, and then a bias voltage is applied to apply a conductive film made of the same or different material. There is a two-step film forming method using an apparatus such as ILC-1002Mk II manufactured by Nidec Anelva Co., Ltd. for bias-sputtering a conductive thin film to a predetermined thickness. This conventional two-step film forming method will be described with reference to FIGS. 5 to 7.
第５図は、従来の薄膜形成装置の模式的断面図、第６
図は従来の薄膜形成装置の基体支持治具の概略断面図で
ある。シリコン半導体ウェハ等による基体１を金属材料
よりなる基体取付台座３に載置し、第６図（ａ）のごと
くチタン（Ti）等の弾性金属材料よりなる基体支持治具
の爪４により圧着して固定する。基体１は第６図（ｂ）
に示すように、金属材料よりなる基体支持治具のリング
５等を介して、基体支持治具の爪４により圧着して固定
する場合もある。12は平行平板型DCバイアススパッタリ
ング装置のスパッタリング室であり、前記基体１に対向
して例えばAlやAl合金等導電製薄膜形成用カソード11が
配置されている。カソード11には、DCパワー電源13より
負のDC電圧が印加される。一方、基体取付台座３へは、
DCバイアス電源14より同じく負の、例えば−200V程度の
バイアス電圧を印加する。すなわち、基体支持治具の爪
４や基体支持治具のリング５は、基体１表面にバイアス
電圧を印加する機能をも兼ねているのである。FIG. 5 is a schematic sectional view of a conventional thin film forming apparatus, and FIG.
The figure is a schematic sectional view of a substrate supporting jig of a conventional thin film forming apparatus. A base 1 made of a silicon semiconductor wafer or the like is placed on a base mounting base 3 made of a metal material, and pressed by a claw 4 of a base support jig made of an elastic metal material such as titanium (Ti) as shown in FIG. And fix it. The base 1 is shown in FIG.
As shown in (1), the base support jig may be fixed to the base support jig by means of the claws 4 via the ring 5 or the like. Reference numeral 12 denotes a sputtering chamber of a parallel plate type DC bias sputtering apparatus, and a cathode 11 for forming a thin film made of a conductive material such as Al or an Al alloy is disposed to face the substrate 1. A negative DC voltage is applied to the cathode 11 from a DC power supply 13. On the other hand, the base mounting base 3 is
A negative bias voltage of, for example, about -200 V is applied from the DC bias power supply 14. That is, the claws 4 of the base support jig and the ring 5 of the base support jig also have a function of applying a bias voltage to the surface of the base 1.
上述のように構成された従来の薄膜形成装置におい
て、スパッタ室12に例えば数mTorrの所定の圧力のAr等
のスパッタリングガスを導入し、基体１を所定の温度に
予熱した後、まずDCバイアス電源14の出力電圧は0Vとし
て通常のDCスパッタリングを行う。このようにして基体
１表面全体に例えば500Å程度のごく薄い第１の導電性
薄膜２を形成して基体１表面を導電化しておいてから、
次にDCバイアス電源14の出力が電圧を例えば−200Vとし
てDCバイアススパッタリングを行い、例えば8000Å程度
の所望の厚さに被覆特性に優れた第２の導電性薄膜の形
成を行うのである。In the conventional thin film forming apparatus configured as described above, for example, a sputtering gas such as Ar having a predetermined pressure of several mTorr is introduced into the sputtering chamber 12, and the substrate 1 is preheated to a predetermined temperature. Normal DC sputtering is performed with the output voltage of 14 being 0V. In this way, a very thin first conductive thin film 2 of, for example, about 500 ° is formed on the entire surface of the base 1 to make the surface of the base 1 conductive, and
Next, DC bias sputtering is performed by setting the output of the DC bias power supply 14 to a voltage of, for example, -200 V, and a second conductive thin film having excellent coating characteristics is formed to a desired thickness of, for example, about 8000 °.
前記した２段階成膜法によれば、基体１表面は、ごく
薄い第１の導電性薄膜により導電化してから、引き続き
バイアススパッタリングが形成されるので、基体１表面
への電荷の蓄積による異常放電は減少する。しかし、こ
の２段階成膜法によっても必ずしも異常放電を完全にな
くすまでには至っていなかった。According to the above-described two-step film forming method, the surface of the substrate 1 is made conductive by the very thin first conductive thin film, and then the bias sputtering is continuously performed. Decreases. However, even this two-stage film forming method has not necessarily completely eliminated abnormal discharge.
この原因について、発明者は詳細に検討した結果、次
の結論を得るに至った。すなわち、従来の薄膜形成装置
の基体支持治具部分における第１の導電性薄膜を示す断
面図である第７図において、同図（ａ）は基体支持治具
の爪４により、また同図（ｂ）は基体支持治具のリング
５を介して基体支持治具の爪４により基体１を圧着して
固定した場合である。同図に見られるように、通常のス
パッタリング法による第１の導電性薄膜２は、基体支持
治具の爪４や基体支持リング５と基体１とが接する凹部
分においては、被覆特性の悪さから、膜厚が極端に薄く
形成されるか、あるいはほとんど形成されないことが判
明した。このため、引き続きバイアススパッタリング法
により第２の導電性薄膜を形成するに際して、基体１表
面へ蓄積される電荷は、支持治具の爪４や支持治具のリ
ング５を介してスムーズに逃げることができない。従っ
て、異常放電を完全になくすには至らなかったのであ
る。As a result of a detailed study of this cause, the inventor has come to the following conclusion. That is, in FIG. 7 which is a cross-sectional view showing the first conductive thin film in the base supporting jig portion of the conventional thin film forming apparatus, FIG. b) shows a case where the base 1 is pressed and fixed by the claws 4 of the base support jig via the ring 5 of the base support jig. As shown in the figure, the first conductive thin film 2 formed by the ordinary sputtering method has a poor coating characteristic in the concave portion where the claws 4 of the base support jig or the base support ring 5 and the base 1 are in contact. It was found that the film thickness was formed extremely thin or hardly formed. For this reason, when the second conductive thin film is subsequently formed by the bias sputtering method, the charges accumulated on the surface of the base 1 may smoothly escape through the claw 4 of the support jig or the ring 5 of the support jig. Can not. Therefore, the abnormal discharge was not completely eliminated.
よって、本発明の課題は、半導体等の基体上にバイア
ススパッタリング法により導電性薄膜を形成する際にお
いて、Ar+等のスパッタリングガスイオンの入射に起因
する基体表面の電荷蓄積による異常放電をなくすことが
可能な薄膜形成装置を提供することにある。Therefore, an object of the present invention is to eliminate abnormal discharge due to charge accumulation on the surface of a substrate caused by the incidence of sputtering gas ions such as Ar + when a conductive thin film is formed on a substrate such as a semiconductor by a bias sputtering method. It is an object of the present invention to provide a thin film forming apparatus capable of performing the above.
本発明による薄膜形成装置は、半導体等の基体を載置
する基体取付台座と、基体の薄膜形成面の外周縁部を圧
着し、基体を基体取付台座に固定する基体支持治具とを
有し、基体の薄膜形成面にバイアススパッタリング法に
より導電性薄膜を形成する薄膜形成装置であって、基体
取付台座に基体支持治具とは別体で配設され、薄膜形成
面の外周縁部に圧着される少なくとも一個のバイアス電
圧印加端子と、バイアス電圧印加端子の薄膜形成面への
圧着および開放を操作するプッシュロッドとを有するこ
とを特徴とする。The thin film forming apparatus according to the present invention includes a base mounting base for mounting a base such as a semiconductor, and a base supporting jig for pressing an outer peripheral edge of a thin film forming surface of the base and fixing the base to the base mounting base. A thin film forming apparatus for forming a conductive thin film on a thin film forming surface of a substrate by a bias sputtering method, wherein the thin film forming device is disposed separately from a substrate supporting jig on a base mounting pedestal and crimped to an outer peripheral edge of the thin film forming surface. And a push rod that operates to press and release the bias voltage applying terminal to and from the thin film formation surface.
本発明の薄膜形成装置により、導電性薄膜を形成する
場合には、まずバイアス電圧印加端子を基体から離し
て、無バイアスの通常のスパッタリング法により第１の
導電性薄膜を薄く、すなわち基体表面の導電性がとれる
程度に形成する。次にバイアス電圧印加端子を形成され
た第１の導電性薄膜表面に接触させ、バイアス電圧を第
１の導電性薄膜に印加しながら、第２の導電性薄膜を所
望の厚さにバイアススパッタリングするのである。When a conductive thin film is formed by the thin film forming apparatus of the present invention, first, the bias voltage application terminal is separated from the base, and the first conductive thin film is thinned by a normal biasless sputtering method, that is, the surface of the base is thinned. It is formed to the extent that conductivity can be obtained. Next, the bias voltage application terminal is brought into contact with the surface of the formed first conductive thin film, and the second conductive thin film is bias-sputtered to a desired thickness while applying a bias voltage to the first conductive thin film. It is.
バイアス電圧印加端子は、基体上に薄く形成された第
１の導電性薄膜表面に直接に接触する。このため、引き
続くバイアススパッタリングによる第２の導電性薄膜の
形成に際して、基体上に蓄積される電荷は、バイアス電
圧印加端子を経由してスムーズに基体表面から逃げるこ
とができ、異常放電をなくすことが可能となる。The bias voltage application terminal is in direct contact with the surface of the first conductive thin film formed thin on the base. Therefore, when the second conductive thin film is formed by the subsequent bias sputtering, the electric charge accumulated on the substrate can smoothly escape from the substrate surface via the bias voltage application terminal, and the abnormal discharge can be eliminated. It becomes possible.
以下、本発明の具体的な実施例について、図面を参照
しながら説明する。なお、実施例を示す図面において、
前述した従来例と同じ機能を有する部分については、同
じ名称と番号を付してある。Hereinafter, specific examples of the present invention will be described with reference to the drawings. In the drawings showing the embodiments,
Portions having the same functions as those of the above-described conventional example are given the same names and numbers.
実施例１ 第１図は本発明の第１の実施例による薄膜形成装置の
模式的断面図であり、その構成は前述した第５図の従来
のバイアススパッタリング装置の模式的断面図に準拠し
ているが、バイアス電圧印加端子６を、基体支持治具の
爪４や基体支持治具のリング５と別体に配設した点にお
いて異なっている。これを本発明の実施例による薄膜形
成装置のバイアス電圧印加端子の平面配置図である第２
図に基づき説明する。同図は、カソード11側から基体１
表面を見た模式的平面配置図であり、バイアス電圧印加
端子６が、基体支持治具の爪４や図示せざる基体支持治
具のリング５とは別体に配設されている。なお、基体支
持治具の爪４とバイアス電圧印加端子６の平面的な位置
関係については、第１図と第２図とは相違しているが、
これは図面の説明の都合上によるものであり、本発明の
本質とするところとは無関係である。バイアス電圧印加
端子６は、１ケ所あるいは複数カ所配設してもよく、基
体１表面に任意に接触状態と非接触状態とを取りうるよ
うに構成されている。この構成を本発明の第１の実施例
による薄膜形成装置のバイアス電圧印加端子の動作説明
図である第３図に基づき説明する。Embodiment 1 FIG. 1 is a schematic sectional view of a thin film forming apparatus according to a first embodiment of the present invention, and the configuration thereof is based on the schematic sectional view of the conventional bias sputtering apparatus shown in FIG. However, the difference is that the bias voltage application terminal 6 is provided separately from the claws 4 of the base support jig and the ring 5 of the base support jig. This is the second plan view of the bias voltage application terminal of the thin film forming apparatus according to the embodiment of the present invention.
A description will be given based on the drawings. The figure shows the substrate 1 from the cathode 11 side.
FIG. 3 is a schematic plan view showing the surface, in which a bias voltage application terminal 6 is provided separately from a claw 4 of a base support jig and a ring 5 of a base support jig (not shown). The planar positional relationship between the claws 4 of the base support jig and the bias voltage application terminals 6 is different between FIG. 1 and FIG.
This is for the convenience of the description of the drawings and has nothing to do with the essence of the present invention. The bias voltage application terminal 6 may be provided at one place or at a plurality of places, and is configured so that the surface of the base 1 can be freely brought into a contact state and a non-contact state. This configuration will be described with reference to FIG. 3, which is an explanatory diagram of the operation of the bias voltage application terminal of the thin film forming apparatus according to the first embodiment of the present invention.
基体取付台座３の外周端部の凸起部には、ここを支点
として略コの字形をした圧着レバー７が回動可能な状態
で図示せるごとく取付けられている。圧着レバー７は、
その端部が通常はスプリング８の縮小偏奇力により第３
図（ｂ）のごとく基体１の表面に接触するように構成さ
れている。また圧着レバー７の他端にはバイアス電圧印
加配線10が接続されており、バイアス電圧は直接に基体
１の表面に印加が可能となっている。９はプッシュロッ
ドであり、圧着レバー７の他端を押すことにより、第３
図（ａ）のごとく圧着レバー７の端部が基体１表面から
離れるように構成されている。プッシュロッド９の他端
は、第１図に示されるように例えばメカニカルシールを
介してスパッタ室12外部へ導出してマニュアルで押圧力
を加えてもよいし、また例えばスパッタ室12内部に気密
にシールされた電磁ソレノイドを配設し、電磁力により
押圧力を加えてもよい。以上説明を加えた圧着レバー
７、スプリング８、プッシュロッド９およびバイアス電
圧印加配線10によりバイアス電圧印加端子６が構成され
ている。A substantially U-shaped crimping lever 7 is attached to a protruding portion at the outer peripheral end of the base mounting base 3 so as to be rotatable as shown in FIG. Crimping lever 7
The end of the third spring is normally the third
As shown in FIG. 2B, the surface of the base 1 is configured to be in contact. A bias voltage application wiring 10 is connected to the other end of the pressure lever 7 so that a bias voltage can be directly applied to the surface of the base 1. Reference numeral 9 denotes a push rod.
As shown in FIG. 1A, the end of the pressure bonding lever 7 is configured to be separated from the surface of the base 1. As shown in FIG. 1, the other end of the push rod 9 may be led out of the sputtering chamber 12 via a mechanical seal, for example, and a pressing force may be manually applied thereto. A sealed electromagnetic solenoid may be provided, and a pressing force may be applied by an electromagnetic force. The bias voltage application terminal 6 is constituted by the pressure bonding lever 7, the spring 8, the push rod 9, and the bias voltage application wiring 10 described above.
本実施例の薄膜形成装置により、基体１上にバイアス
スパッタリング法により導電性薄膜を形成する方法を次
に説明する。Next, a method for forming a conductive thin film on the substrate 1 by the bias sputtering method using the thin film forming apparatus of this embodiment will be described.
シリコン半導体等の基体１を基体取付台座３に載置
し、従来のバイアススパッタリング装置に準じて基体支
持治具の爪４あるいは基体支持治具のリング５を介して
基体支持治具の爪４により圧着して固定する。スパッタ
リング室12にAr等のスパッタリングガスを導入し、例え
ば数mTorrの圧力に図示せざる真空ポンプで減圧排気
し、基体１を例えば150℃に前加熱する。A substrate 1 such as a silicon semiconductor is placed on a substrate mounting pedestal 3, and the claws 4 of the substrate supporting jig or the claws 4 of the substrate supporting jig via the ring 5 of the substrate supporting jig according to a conventional bias sputtering apparatus. Press and fix. A sputtering gas such as Ar is introduced into the sputtering chamber 12, and the substrate 1 is pre-heated to, for example, 150 ° C. by evacuation with a vacuum pump (not shown) at a pressure of, for example, several mTorr.
DCバイアス電源14の出力電圧は0Vとし、DCパワー電源
13の出力電力は例えば7.8KWとして、通常のスパッタリ
ング法によりAlやAl合金等の第１の導電性薄膜２を、例
えば500Åの厚さで基体１の表面全面に形成する。この
とき、バイアス電圧印加端子６の圧着レバー７の端部
は、プッシュロッド９の押圧力により第３図（ａ）のご
とく基体１から充分に離しておく。次にプッシュロッド
９の押圧力を開放し圧着レバー７の端部を基体１表面に
形成された第１の導電性薄膜２に第３図（ｂ）のごとく
接続させ、DCバイアス電源14の出力電圧を例えば−200
V、DCパワー電源13の出力電力を例えば7.8KWとして、バ
イアススパッタリングによりAlやAl合金等の第２の導電
性薄膜を例えば8000Åの厚さに第１の導電性薄膜２上に
形成する。基体１へのAr+への入射に基づく電荷の蓄積
は、第１の導電性薄膜２、圧着レバー７およびバイアス
電圧印加配線10を経由してスムーズにアースされて逃
げ、異常放電を生ずることなくAlやAl合金からなる高品
位の導電性薄膜が形成された。本実施例による導電性薄
膜は、基体１に予め形成されていた接続孔や段差部分を
滑らかに平坦化しており、被覆特性に優れたものであっ
た。The output voltage of the DC bias power supply 14 is 0 V, and the DC power supply
The output power of the substrate 13 is, for example, 7.8 kW, and a first conductive thin film 2 of Al or Al alloy is formed on the entire surface of the base 1 at a thickness of, for example, 500 ° by a normal sputtering method. At this time, the end of the pressing lever 7 of the bias voltage applying terminal 6 is sufficiently separated from the base 1 by the pressing force of the push rod 9 as shown in FIG. Next, the pressing force of the push rod 9 is released, and the end of the pressure bonding lever 7 is connected to the first conductive thin film 2 formed on the surface of the base 1 as shown in FIG. Voltage for example -200
With the output power of the V and DC power supply 13 set to, for example, 7.8 KW, a second conductive thin film such as Al or an Al alloy is formed on the first conductive thin film 2 to a thickness of, for example, 8000 ° by bias sputtering. The accumulation of electric charges based on the incidence of Ar + on the base 1 is smoothly grounded via the first conductive thin film 2, the pressure bonding lever 7 and the bias voltage application wiring 10, and escapes without causing abnormal discharge. A high-quality conductive thin film made of Al or an Al alloy was formed. The conductive thin film according to the present example was excellent in covering properties because the connection holes and the steps formed in the base 1 were smoothed and flattened.
実施例２ 本発明の第２の実施例による薄膜形成装置は、基体支
持治具とは別体に設けたバイアス電圧印加端子の形状に
変更がある他は、実施例１に準拠したものであるので、
このバイアス電圧印加端子部分を主として詳述する。な
お実施例１と同じ機能を有する部分については、説明の
図面中で同じ番号と名称を付している。Second Embodiment A thin film forming apparatus according to a second embodiment of the present invention is based on the first embodiment except that the shape of a bias voltage application terminal provided separately from a base support jig is changed. So
This bias voltage application terminal portion will be mainly described in detail. Parts having the same functions as in the first embodiment are given the same numbers and names in the drawings for explanation.
第４図は本発明の第２の実施例による薄膜形成装置の
模式的断面図である。同図において、基体取付台座３の
周端部の孔を貫通して、断面が略Ｌ字型をした圧着レバ
ー７が配設されている。圧着レバー７の一端は、通常は
スプリング８の伸長偏奇力により第４図（ｂ）のごとく
基体１の表面に接触し、また圧着レバー７の他端をプッ
シュロッド９により押圧すれば同図（ａ）のごとく基体
１の表面より離れるように構成されている。プッシュロ
ッド９の押圧機構は、実施例１に準じており、基体１の
裏側から、すなわち基体１に対してカソード11の反対側
から押圧力を加える点においてのみ異なっている。FIG. 4 is a schematic sectional view of a thin film forming apparatus according to a second embodiment of the present invention. In the figure, a pressure bonding lever 7 having a substantially L-shaped cross section is provided so as to pass through a hole at the peripheral end of the base mounting base 3. One end of the pressure lever 7 normally comes into contact with the surface of the base 1 as shown in FIG. 4 (b) due to the extension and biasing force of the spring 8, and the other end of the pressure lever 7 is pressed by the push rod 9 as shown in FIG. As shown in a), it is configured to be separated from the surface of the base 1. The pressing mechanism of the push rod 9 is the same as that of the first embodiment, and differs only in that a pressing force is applied from the back side of the base 1, that is, from the opposite side of the cathode 11 to the base 1.
本実施例の薄膜形成装置により基体１上にバイアスス
パッタリング法により導電性薄膜を形成する方法は、前
述した実施例１による方法と同様である。形成された導
電性薄膜は、基体１に予め形成されていた多層配線用の
深い接続孔や段差部分を滑らかに平坦化しており、被覆
特性に優れたものであった。The method of forming a conductive thin film on the substrate 1 by the bias sputtering method using the thin film forming apparatus of this embodiment is the same as the method of the first embodiment. The formed conductive thin film smoothly flattened deep connection holes and step portions for multilayer wiring formed in advance on the base 1, and had excellent covering characteristics.
以上、本発明の薄膜形成装置につき具体的な２実施例
を取り上げて説明を加えてきたが、本発明はこれら実施
例に限定されるものではない。要は半導体等の基体上に
形成される導電性薄膜表面に直接接触可能なバイアス電
圧印加端子を、基体支持治具とは別体に配設したことを
特徴とするものであり、バイアス電圧印加端子の具体的
な形状と構成については、本発明の趣旨に沿った別の形
状と構成をとることが可能である。また本実施例におい
ては、バイアス電源としてDCバイアス電源を例にとり説
明したが、本発明の効果は、RFバイアス電源において
も、同じく異常放電の防止を達成することが可能であ
る。As described above, two specific examples of the thin film forming apparatus of the present invention have been described, and the present invention is not limited to these examples. The point is that a bias voltage application terminal capable of directly contacting the surface of a conductive thin film formed on a substrate such as a semiconductor is provided separately from the substrate support jig. As for the specific shape and configuration of the terminal, it is possible to adopt another shape and configuration in accordance with the gist of the present invention. Further, in the present embodiment, a DC bias power supply has been described as an example of the bias power supply. However, the effect of the present invention can also achieve prevention of abnormal discharge in an RF bias power supply.
本発明の薄膜形成装置により、半導体等の基体上に導
電性薄膜のバイアススパッタリングを施すことにより、
基体表面へのAr+等スパッタリングガスイオンの入射に
基づく電荷の蓄積による異常放電を効果的に防止するこ
とが可能となる。By the thin film forming apparatus of the present invention, by performing bias sputtering of a conductive thin film on a substrate such as a semiconductor,
It is possible to effectively prevent abnormal discharge due to charge accumulation due to the incidence of sputtering gas ions such as Ar + on the substrate surface.
異常放電防止の効果は、従来のバイアススパッタリン
グ薄膜形成装置による２段階成膜法に比べて、新たに配
設したバイアス電圧印加端子の機能により、著しく確実
なものとなる。The effect of preventing abnormal discharge is remarkably ensured by the function of the newly provided bias voltage application terminal, as compared with the two-stage film forming method using the conventional bias sputtering thin film forming apparatus.
これにより、異常放電が半導体等の基体や形成される
導電性薄膜に与える損傷を回避することが可能となり、
従来被覆特性に優れるものの、工程の歩留まりの点にお
いて、実用化が遅れていたバイアススパッタリング法に
よる薄膜形成装置の信頼性が向上し、本発明の半導体装
置製造工程に及ぼす寄与が大きい。This makes it possible to avoid damage caused by abnormal discharge to a substrate such as a semiconductor or a formed conductive thin film,
Although the conventional coating characteristics are excellent, the reliability of the thin film forming apparatus using the bias sputtering method, which has been delayed in practical use, is improved in terms of process yield, and the contribution to the semiconductor device manufacturing process of the present invention is large.
第１図は本発明の第１の実施例による薄膜形成装置の模
式的断面図、第２図は本発明の実施例による薄膜形成装
置のバイアス電圧印加端子の平面配置図、第３図は本発
明の第１の実施例による薄膜形成装置のバイアス電圧印
加端子の動作説明図、第４図は本発明の第２の実施例に
よる薄膜形成装置のバイアス電圧印加端子の動作説明
図、第５図は従来の薄膜形成装置の模式的断面図、第６
図は従来の薄膜形成装置の基体支持治具の概略断面図、
そして第７図は従来の薄膜形成装置の基体支持治具部分
における第１の導電性薄膜を示す断面図である。 １……基体 ２……第１の導電性薄膜 ３……基体取付台座 ４……基体支持治具の爪 ５……基体支持治具のリング ６……バイアス電圧印加端子 ７……圧着レバー ８……スプリング ９……プッシュロッド 13……DCパワー電源 14……DCバイアス電源FIG. 1 is a schematic sectional view of a thin film forming apparatus according to a first embodiment of the present invention, FIG. 2 is a plan view of a bias voltage applying terminal of the thin film forming apparatus according to the embodiment of the present invention, and FIG. FIG. 4 is an explanatory view of the operation of the bias voltage applying terminal of the thin film forming apparatus according to the first embodiment of the present invention. FIG. 4 is an explanatory view of the operation of the bias voltage applying terminal of the thin film forming apparatus according to the second embodiment of the present invention. Is a schematic sectional view of a conventional thin film forming apparatus, and FIG.
The figure is a schematic sectional view of a substrate supporting jig of a conventional thin film forming apparatus,
FIG. 7 is a cross-sectional view showing a first conductive thin film in a base supporting jig portion of a conventional thin film forming apparatus. DESCRIPTION OF SYMBOLS 1 ... Base | substrate 2 ... 1st electroconductive thin film 3 ... Base mounting base 4 ... Claw of a base support jig 5 ... Ring of a base support jig 6 ... Bias voltage application terminal 7 ... Crimping lever 8 …… Spring 9 …… Push rod 13 …… DC power supply 14 …… DC bias power supply
Claims (1)
前記基体取付台座に固定する基体支持治具とを有し、 前記薄膜形成面にバイアススパッタリング法により導電
性薄膜を形成する薄膜形成装置であって、 前記基体取付台座に前記基体支持治具とは別体で配設さ
れ、前記薄膜形成面の外周縁部に圧着される少なくとも
一個のバイアス電圧印加端子と、 前記バイアス電圧印加端子の前記薄膜形成面への圧着お
よび開放を操作するプッシュロッドとを有すること を特徴とする薄膜形成装置。1. A base mounting base for mounting a base, and a base supporting jig for pressing an outer peripheral edge of a thin film forming surface of the base and fixing the base to the base mounting base. A thin film forming apparatus for forming a conductive thin film on a forming surface by a bias sputtering method, wherein the thin film forming device is provided on the base mounting base separately from the base supporting jig, and is pressed against an outer peripheral edge of the thin film forming surface. A thin film forming apparatus, comprising: at least one bias voltage application terminal; and a push rod that operates to press and release the bias voltage application terminal to and from the thin film formation surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216489A JP2926740B2 (en) | 1989-03-24 | 1989-03-24 | Thin film forming equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216489A JP2926740B2 (en) | 1989-03-24 | 1989-03-24 | Thin film forming equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02251140A JPH02251140A (en) | 1990-10-08 |
| JP2926740B2 true JP2926740B2 (en) | 1999-07-28 |
Family
ID=13481333
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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|---|---|
| JP (1) | JP2926740B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7927473B2 (en) | 2007-12-26 | 2011-04-19 | Canon Anelva Corporation | Substrate holder, deposition method using substrate holder, hard disk manufacturing method, deposition apparatus, and program |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4961157B2 (en) * | 2006-03-30 | 2012-06-27 | ダブリュディ・メディア・シンガポール・プライベートリミテッド | Film forming apparatus and magnetic disk manufacturing method |
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1989
- 1989-03-24 JP JP7216489A patent/JP2926740B2/en not_active Expired - Fee Related
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| US7927473B2 (en) | 2007-12-26 | 2011-04-19 | Canon Anelva Corporation | Substrate holder, deposition method using substrate holder, hard disk manufacturing method, deposition apparatus, and program |
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|---|---|
| JPH02251140A (en) | 1990-10-08 |
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