JP2926050B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP2926050B2 JP2926050B2 JP10198240A JP19824098A JP2926050B2 JP 2926050 B2 JP2926050 B2 JP 2926050B2 JP 10198240 A JP10198240 A JP 10198240A JP 19824098 A JP19824098 A JP 19824098A JP 2926050 B2 JP2926050 B2 JP 2926050B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- upper electrode
- capacitor
- titanium
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 118
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims description 146
- 229910052751 metal Inorganic materials 0.000 claims description 134
- 239000002184 metal Substances 0.000 claims description 134
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 94
- 238000009792 diffusion process Methods 0.000 claims description 78
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 70
- 239000011229 interlayer Substances 0.000 claims description 67
- 229910052719 titanium Inorganic materials 0.000 claims description 62
- 239000010936 titanium Substances 0.000 claims description 61
- 239000013078 crystal Substances 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 44
- 229910044991 metal oxide Inorganic materials 0.000 claims description 29
- 150000004706 metal oxides Chemical class 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- 230000002265 prevention Effects 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 110
- 229910052697 platinum Inorganic materials 0.000 description 55
- 238000010438 heat treatment Methods 0.000 description 29
- 229910052782 aluminium Inorganic materials 0.000 description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 22
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 13
- 229910052760 oxygen Inorganic materials 0.000 description 13
- 239000001301 oxygen Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- 239000010948 rhodium Substances 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置、特に
強誘電体膜又は高誘電体膜等の絶縁性金属酸化膜からな
る容量絶縁膜を有する容量素子を備えた半導体装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a capacitor having a capacitor insulating film made of an insulating metal oxide film such as a ferroelectric film or a high dielectric film, and a method of manufacturing the same. .
【0002】[0002]
【従来の技術】近年、マイクロコンピュータ等の高速化
及び低消費電力化の進展に伴って、民生用電子機器が一
段と高度化しており、これらに使用される半導体装置の
微細化が急速に進んできている。2. Description of the Related Art In recent years, with the progress of high speed and low power consumption of microcomputers and the like, consumer electronic devices have been further advanced, and the miniaturization of semiconductor devices used for these devices has been rapidly progressing. ing.
【0003】半導体装置の微細化に伴って、電子機器か
ら発せられる電磁波雑音である不要輻射が重大な問題と
なっており、この不要輻射を低減する手段の一つとし
て、強誘電体膜又は高誘電体膜を容量絶縁膜として用い
る大容量の容量素子を半導体集積回路に内蔵する技術が
注目されている。With the miniaturization of semiconductor devices, unnecessary radiation, which is electromagnetic noise emitted from electronic equipment, has become a serious problem. One of the means for reducing this unnecessary radiation is to use a ferroelectric film or a high dielectric film. Attention has been paid to a technology for incorporating a large-capacity capacitive element using a dielectric film as a capacitive insulating film in a semiconductor integrated circuit.
【0004】また、ダイナミックRAMの高集積化に伴
って、容量絶縁膜として、従来のシリコン酸化膜又はシ
リコン窒化膜に代えて、高誘電体膜を用いる技術が広く
研究されている。[0004] With the high integration of the dynamic RAM, a technique of using a high dielectric film instead of a conventional silicon oxide film or silicon nitride film as a capacitor insulating film has been widely studied.
【0005】さらに、低動作電圧で且つ高速の書き込み
及び読み出し可能な不揮発性RAMの実用化を目指し
て、自発分極特性を有する強誘電体膜に関する研究開発
が盛んに行われている。なお、容量絶縁膜として強誘電
体膜を用いる強誘電体メモリは、強誘電体膜の自発分極
状態が反転する否かによって、強誘電体メモリのデータ
線に対して流出入する電荷量が異なる現象を利用してい
る。Further, research and development on ferroelectric films having spontaneous polarization characteristics have been actively pursued with the aim of putting a non-volatile RAM capable of high-speed writing and reading at a low operating voltage to practical use. Note that in a ferroelectric memory using a ferroelectric film as a capacitor insulating film, the amount of charge flowing into and out of a data line of the ferroelectric memory differs depending on whether the spontaneous polarization state of the ferroelectric film is inverted. Utilize the phenomenon.
【0006】前記の半導体装置を実現するための重要課
題は、容量素子の特性を劣化させることなく容量素子の
高集積化を実現できる技術を開発することである。An important issue for realizing the above-described semiconductor device is to develop a technology capable of realizing high integration of a capacitor without deteriorating the characteristics of the capacitor.
【0007】以下、従来の半導体装置について図13を
参照しながら説明する。Hereinafter, a conventional semiconductor device will be described with reference to FIG.
【0008】図13は従来の半導体装置の断面構造を示
しており、図13に示すように、シリコンからなる半導
体基板1の上には、第1の白金膜からなる下部電極2、
強誘電体膜からなる容量絶縁膜3及び第2の白金膜から
なる上部電極4が形成されており、これら下部電極2、
容量絶縁膜3及び上部電極4によって容量素子が構成さ
れている。容量素子を含む半導体基板1の上には全面に
亘ってシリコン酸化膜又はシリコン窒化膜等からなる層
間絶縁膜5が堆積されており、該層間絶縁膜5には下部
電極用コンタクトホール6及び上部電極用コンタクトホ
ール7が形成されている。下部電極用コンタクトホール
6及び上部電極用コンタクトホール7の内部を含む層間
絶縁膜5の上には、チタン膜8a、第1の窒化チタン膜
8b、アルミニウム膜8c及び第2の窒化チタン膜8d
からなる金属配線8が形成されている。FIG. 13 shows a cross-sectional structure of a conventional semiconductor device. As shown in FIG. 13, a lower electrode 2 made of a first platinum film is formed on a semiconductor substrate 1 made of silicon.
A capacitor insulating film 3 made of a ferroelectric film and an upper electrode 4 made of a second platinum film are formed.
A capacitive element is constituted by the capacitive insulating film 3 and the upper electrode 4. An interlayer insulating film 5 made of a silicon oxide film, a silicon nitride film, or the like is deposited over the entire surface of the semiconductor substrate 1 including the capacitive element, and the interlayer insulating film 5 has a lower electrode contact hole 6 and an upper electrode. An electrode contact hole 7 is formed. A titanium film 8a, a first titanium nitride film 8b, an aluminum film 8c, and a second titanium nitride film 8d are formed on the interlayer insulating film 5 including the insides of the lower electrode contact hole 6 and the upper electrode contact hole 7.
Is formed.
【0009】以下、従来の半導体素子の製造方法につい
て、図14(a)〜(e)を参照しながら説明する。A conventional method for manufacturing a semiconductor device will be described below with reference to FIGS.
【0010】まず、図14(a)に示すように、半導体
基板1の上に全面に亘って第1の白金膜2A、強誘電体
膜3A及び第2の白金膜4Aを順次堆積した後、図14
(b)に示すように、第2の白金膜4Aを選択的にエッ
チングして上部電極4を形成する。その後、強誘電体膜
3Aの結晶構造を回復させて安定させるために、強誘電
体膜3Aに対して酸素雰囲気下において熱処理を行な
う。First, as shown in FIG. 14A, a first platinum film 2A, a ferroelectric film 3A, and a second platinum film 4A are sequentially deposited over the entire surface of a semiconductor substrate 1, and then, FIG.
As shown in (b), the upper electrode 4 is formed by selectively etching the second platinum film 4A. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film 3A, heat treatment is performed on the ferroelectric film 3A in an oxygen atmosphere.
【0011】次に、図14(c)に示すように、強誘電
体膜3A及び第1の白金膜2Aを選択的にエッチングし
て、強誘電体膜3Aからなる容量絶縁膜3及び第1の白
金膜2Aからなる下部電極2を形成する。その後、容量
絶縁膜3を構成する強誘電体膜の結晶構造を回復させて
安定させるために、容量絶縁膜3に対して酸素雰囲気下
において熱処理を行なう。Next, as shown in FIG. 14C, the ferroelectric film 3A and the first platinum film 2A are selectively etched to form the capacitor insulating film 3 made of the ferroelectric film 3A and the first platinum film 2A. The lower electrode 2 made of the platinum film 2A is formed. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitor insulating film 3, the capacitor insulating film 3 is subjected to a heat treatment in an oxygen atmosphere.
【0012】次に、図14(d)に示すように、半導体
基板1の上に全面に亘ってシリコン酸化膜又はシリコン
窒化膜からなる層間絶縁膜5を堆積した後、層間絶縁膜
5に下部電極用コンタクトホール6及び上部電極用コン
タクトホール7を形成する。その後、容量絶縁膜3を構
成する強誘電体膜の結晶構造を回復させて安定させるた
めに、容量絶縁膜3に対して酸素雰囲気下において熱処
理を行なう。Next, as shown in FIG. 14D, after an interlayer insulating film 5 made of a silicon oxide film or a silicon nitride film is deposited over the entire surface of the semiconductor substrate 1, the lower portion of the interlayer insulating film 5 is formed. An electrode contact hole 6 and an upper electrode contact hole 7 are formed. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitor insulating film 3, the capacitor insulating film 3 is subjected to a heat treatment in an oxygen atmosphere.
【0013】尚、前述した強誘電体膜の結晶構造を回復
するために行なう熱処理工程において、下部電極2又は
上部電極4と容量絶縁膜3とが反応して下部電極2又は
上部電極4が酸化する事態を防止するために、下部電極
2又は上部電極4としては、熱処理時に容量絶縁膜3を
構成する強誘電体膜3Aと反応し難いと共に高温下でも
耐酸化性を有する白金膜を用いている。In the above-described heat treatment step for recovering the crystal structure of the ferroelectric film, the lower electrode 2 or the upper electrode 4 reacts with the capacitive insulating film 3 to oxidize the lower electrode 2 or the upper electrode 4. In order to prevent such a situation, a platinum film, which does not easily react with the ferroelectric film 3A constituting the capacitive insulating film 3 during heat treatment and has oxidation resistance even at a high temperature, is used as the lower electrode 2 or the upper electrode 4. I have.
【0014】次に、図14(e)に示すように、下部電
極用コンタクトホール6及び上部電極用コンタクトホー
ル7の内部を含む半導体基板1の上に全面に亘って、チ
タン膜8a、第1の窒化チタン膜8b、アルミニウム膜
8c及び第2の窒化チタン膜8dを順次堆積した後、フ
ォトリソグラフィにより配線のパターニングを行なっ
て、これらチタン膜8a、第1の窒化チタン膜8b、ア
ルミニウム膜8c及び第2の窒化チタン膜8dからなる
金属配線8を形成する。尚、チタン膜8aは、アルミニ
ウム膜8cと上部電極4を構成する白金膜との密着性を
向上させる密着層となり、第1の窒化チタン膜8bはア
ルミニウム膜8cのアルミニウムが上部電極4に拡散す
るのを防止するバリア層となり、第2の窒化チタン膜8
dはフォトリソグラフィにより配線のパターニングを行
なう際の反射防止膜となる。Next, as shown in FIG. 14E, the titanium film 8a and the first film 8a are formed over the entire surface of the semiconductor substrate 1 including the insides of the lower electrode contact hole 6 and the upper electrode contact hole 7. After sequentially depositing a titanium nitride film 8b, an aluminum film 8c, and a second titanium nitride film 8d, the wiring is patterned by photolithography to form the titanium film 8a, the first titanium nitride film 8b, the aluminum film 8c, A metal wiring 8 made of the second titanium nitride film 8d is formed. The titanium film 8a serves as an adhesion layer for improving the adhesion between the aluminum film 8c and the platinum film constituting the upper electrode 4, and the first titanium nitride film 8b allows aluminum of the aluminum film 8c to diffuse into the upper electrode 4. The second titanium nitride film 8 serves as a barrier layer for preventing
d serves as an antireflection film when patterning the wiring by photolithography.
【0015】次に、金属配線8を構成するチタン膜8a
と層間絶縁膜5との密着性をより向上させるために、金
属配線8に対して熱処理を行なう。Next, a titanium film 8a constituting the metal wiring 8 is formed.
In order to further improve the adhesion between the metal wiring 8 and the interlayer insulating film 5, a heat treatment is performed on the metal wiring 8.
【0016】[0016]
【発明が解決しようとする課題】ところが、強誘電体膜
の結晶構造を安定させるために行なう熱処理工程におい
て、上部電極を構成する白金膜が柱状結晶構造になるた
め、金属配線と層間絶縁膜との密着性を向上させるため
に行なう熱処理工程において、金属配線を構成するチタ
ン膜のチタン原子が上部電極を構成する白金膜の柱状結
晶の結晶粒界を通って容量絶縁膜中に拡散してしまう。
このため、容量絶縁膜を構成する強誘電体膜の組成が変
化するので、容量素子の電気特性が劣化してしまうとい
う問題がある。However, in a heat treatment step performed to stabilize the crystal structure of the ferroelectric film, the platinum film forming the upper electrode has a columnar crystal structure, so that the metal wiring and the interlayer insulating film have to be formed. In the heat treatment step performed to improve the adhesion of the metal, the titanium atoms of the titanium film forming the metal wiring diffuse into the capacitor insulating film through the crystal grain boundaries of the columnar crystals of the platinum film forming the upper electrode. .
For this reason, the composition of the ferroelectric film forming the capacitive insulating film changes, and thus there is a problem that the electrical characteristics of the capacitive element deteriorate.
【0017】尚、上部電極が白金膜により構成される場
合に限られず、上部電極がイリジウム膜、ルテニウム
膜、ロジウム膜又はパラジウム膜等である場合にも、通
常、柱状結晶構造を有するので、金属配線を構成するチ
タン膜のチタン原子が上部電極を構成する柱状結晶の結
晶粒界を通って容量絶縁膜中に拡散するという問題が発
生する。The upper electrode is not limited to the case where the upper electrode is formed of a platinum film, but also has a columnar crystal structure when the upper electrode is an iridium film, a ruthenium film, a rhodium film, a palladium film or the like. There is a problem that titanium atoms of the titanium film forming the wiring diffuse into the capacitor insulating film through the grain boundaries of the columnar crystals forming the upper electrode.
【0018】前記に鑑み、本発明は、容量素子の上に設
けられた、チタン膜を有する金属配線に対する熱処理工
程において、チタン膜のチタン原子が容量素子の上部電
極を構成する金属結晶の結晶粒界を通って容量絶縁膜中
に拡散する事態を防止することを目的とする。In view of the above, according to the present invention, in a heat treatment step for a metal wiring having a titanium film provided on a capacitor, titanium atoms of the titanium film are formed by crystal grains of a metal crystal constituting an upper electrode of the capacitor. It is an object of the present invention to prevent a situation of diffusion into a capacitor insulating film through a field.
【0019】[0019]
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、基板と、基板上に設け
られ、容量下部電極、絶縁性金属酸化物膜からなる容量
絶縁膜及び容量上部電極から構成される容量素子と、容
量素子の上に設けられ、容量上部電極に達する開口部を
有する層間絶縁膜と、層間絶縁膜の上に、開口部を介し
て容量上部電極と電気的に接続されるように設けられ、
チタン膜を有する金属配線と、容量上部電極と金属配線
との間に設けられ、金属配線のチタン膜を構成するチタ
ン原子が容量上部電極を通過して容量絶縁膜に拡散する
ことを防止する導電性を有する拡散防止膜とを備えてい
る。In order to achieve the above object, a semiconductor device according to the present invention comprises a substrate, a capacitor lower electrode provided on the substrate, a capacitor insulating film comprising an insulating metal oxide film, and A capacitor element including a capacitor upper electrode; an interlayer insulating film provided on the capacitor element and having an opening reaching the capacitor upper electrode; and a capacitor upper electrode connected to the capacitor upper electrode through the opening on the interlayer insulating film. Provided to be connected
A metal wiring having a titanium film and a conductive layer provided between the capacitor upper electrode and the metal wiring to prevent titanium atoms forming the titanium film of the metal wiring from passing through the capacitor upper electrode and diffusing into the capacitor insulating film. A diffusion preventing film having a property.
【0020】本発明の半導体装置によると、容量上部電
極と金属配線との間に、金属配線のチタン膜を構成する
チタン原子が容量上部電極を通過して容量絶縁膜に拡散
することを防止する拡散防止膜が設けられているため、
金属配線に対する熱処理工程において、チタン膜のチタ
ン原子は容量上部電極を構成する金属結晶の結晶粒界を
通って容量絶縁膜中に拡散しない。According to the semiconductor device of the present invention, between the capacitor upper electrode and the metal wiring, titanium atoms forming the titanium film of the metal wiring are prevented from passing through the capacitor upper electrode and diffusing into the capacitor insulating film. Because the diffusion prevention film is provided,
In the heat treatment step for the metal wiring, the titanium atoms of the titanium film do not diffuse into the capacitor insulating film through the crystal grain boundaries of the metal crystal forming the capacitor upper electrode.
【0021】本発明の半導体装置において、拡散防止膜
は、導電性を有する金属窒化膜又は金属酸化膜であるこ
とが好ましい。In the semiconductor device of the present invention, the diffusion preventing film is preferably a conductive metal nitride film or metal oxide film.
【0022】本発明に係る半導体装置において、容量絶
縁膜は、強誘電体膜又は高誘電体膜であることが好まし
い。In the semiconductor device according to the present invention, the capacitance insulating film is preferably a ferroelectric film or a high dielectric film.
【0023】本発明の半導体装置において、チタン膜
は、金属配線の下層に設けられ金属配線と上部電極との
密着性を向上させる密着層であり、拡散防止膜は窒化チ
タン膜であることが好ましい。In the semiconductor device of the present invention, the titanium film is an adhesion layer provided below the metal wiring to improve the adhesion between the metal wiring and the upper electrode, and the diffusion prevention film is preferably a titanium nitride film. .
【0024】本発明の半導体装置において、容量上部電
極は、結晶粒界を持つ結晶構造を有していることが好ま
しい。In the semiconductor device of the present invention, it is preferable that the capacitor upper electrode has a crystal structure having a crystal grain boundary.
【0025】本発明に係る第1の半導体装置の製造方法
は、基板の上に、容量下部電極、絶縁性金属酸化物膜か
らなる容量絶縁膜及び容量上部電極から構成される容量
素子を形成する工程と、容量素子の上に、容量上部電極
に到達するコンタクトホールを有する層間絶縁膜を形成
する工程と、コンタクトホールを含む層間絶縁膜の上に
全面に亘って、チタン原子の通過を阻止する導電性膜を
形成する工程と、導電性膜に対して、該導電性膜におけ
る少なくともコンタクトホールの内部に位置する部分が
残存するようにパターニングを行なって、導電性膜から
なる拡散防止膜を形成する工程と、層間絶縁膜の上に、
拡散防止膜を介して容量上部電極と電気的に接続される
ように、チタン膜を有する金属配線を形成する工程とを
備えている。In the first method of manufacturing a semiconductor device according to the present invention, a capacitive element composed of a capacitive lower electrode, a capacitive insulating film made of an insulating metal oxide film, and a capacitive upper electrode is formed on a substrate. A step of forming an interlayer insulating film having a contact hole reaching the capacitor upper electrode on the capacitive element, and blocking the passage of titanium atoms over the entire surface of the interlayer insulating film including the contact hole. Forming a conductive film, and patterning the conductive film so that at least a portion of the conductive film located inside the contact hole remains to form a diffusion prevention film made of the conductive film. Process, and on the interlayer insulating film,
Forming a metal wiring having a titanium film so as to be electrically connected to the capacitor upper electrode via the diffusion prevention film.
【0026】本発明に係る第2の半導体装置の製造方法
は、基板の上に、第1の金属膜、絶縁性金属酸化物膜、
第2の金属膜及びチタン原子の通過を阻止する導電性膜
を順次堆積する工程と、第2の金属膜及び導電性膜を同
一のエッチングマスクを用いてパターン化して、第2の
金属膜からなる容量上部電極及び導電性膜からなる拡散
防止膜を形成する工程と、絶縁性金属酸化膜をパターン
化して容量絶縁膜を形成すると共に、第1の金属膜をパ
ターン化して容量下部電極を形成する工程と、容量下部
電極、容量絶縁膜及び容量上部電極から構成される容量
素子の上に、容量上部電極に到達するコンタクトホール
を有する層間絶縁膜を形成する工程と、層間絶縁膜の上
に、拡散防止膜を介して容量上部電極と電気的に接続さ
れるように、チタン膜を有する金属配線を形成する工程
とを備えている。According to a second method of manufacturing a semiconductor device according to the present invention, a first metal film, an insulating metal oxide film,
A step of sequentially depositing a second metal film and a conductive film for preventing passage of titanium atoms, and patterning the second metal film and the conductive film using the same etching mask to form a second metal film and a conductive film. Forming a diffusion prevention film comprising a capacitor upper electrode and a conductive film; patterning an insulating metal oxide film to form a capacitor insulating film; and patterning the first metal film to form a capacitor lower electrode. Forming an interlayer insulating film having a contact hole reaching the capacitor upper electrode on the capacitive element composed of the capacitor lower electrode, the capacitor insulating film, and the capacitor upper electrode. Forming a metal wiring having a titanium film so as to be electrically connected to the capacitor upper electrode via the diffusion preventing film.
【0027】本発明に係る第3の半導体装置の製造方法
は、基板の上に、容量下部電極及び絶縁性金属酸化物膜
からなる容量絶縁膜を形成する工程と、容量絶縁膜の上
を含む基板の上に、容量上部電極が形成される領域に開
口部を有する層間絶縁膜を堆積する工程と、開口部を含
む層間絶縁膜の上に全面に亘って、金属膜及びチタン原
子の通過を阻止する導電性膜を順次形成する工程と、導
電性膜の上における開口部と対応する部位にレジストパ
ターンを形成する工程と、金属膜及び導電性膜に対して
レジストパターンをマスクとしてドライエッチングを行
なって、金属膜及び導電性膜における開口部に位置する
部分を残存させることにより、金属膜からなる容量上部
電極及び導電性膜からなる拡散防止膜を形成する工程
と、レジストパターンを除去した後、層間絶縁膜の上
に、拡散防止膜を介して容量上部電極と電気的に接続さ
れるように、チタン膜を有する金属配線を形成する工程
とを備えている。A third method of manufacturing a semiconductor device according to the present invention includes a step of forming a capacitor insulating film comprising a capacitor lower electrode and an insulating metal oxide film on a substrate; Depositing an interlayer insulating film having an opening in a region where the capacitor upper electrode is formed on the substrate, and passing a metal film and titanium atoms over the entire surface of the interlayer insulating film including the opening. A step of sequentially forming a conductive film to be blocked, a step of forming a resist pattern at a portion corresponding to the opening on the conductive film, and a step of performing dry etching on the metal film and the conductive film using the resist pattern as a mask. Forming a capacitor upper electrode made of a metal film and a diffusion prevention film made of a conductive film by leaving a portion of the metal film and the conductive film located at the opening, and a resist pattern. After removal of, on the interlayer insulating film, so as to be connected capacitor upper electrode electrically via the diffusion preventing film, and a step of forming a metal wire having a titanium film.
【0028】第1〜第3の半導体装置の製造方法におい
て、導電性膜は、導電性を有する金属窒化膜又は金属酸
化膜であることが好ましい。In the first to third methods of manufacturing a semiconductor device, the conductive film is preferably a conductive metal nitride film or metal oxide film.
【0029】第1〜第3の半導体装置の製造方法におい
て、容量絶縁膜は、強誘電体膜又は高誘電体膜であるこ
とが好ましい。In the first to third methods of manufacturing a semiconductor device, the capacitance insulating film is preferably a ferroelectric film or a high dielectric film.
【0030】第1〜第3の半導体装置の製造方法におい
て、チタン膜は、金属配線の下層に設けられ、金属配線
と容量上部電極との密着性を向上させる密着層であり、
拡散防止膜は、窒化チタン膜であることが好ましい。In the first to third methods of manufacturing a semiconductor device, the titanium film is provided below the metal wiring and is an adhesion layer for improving the adhesion between the metal wiring and the capacitor upper electrode.
The diffusion prevention film is preferably a titanium nitride film.
【0031】第1〜第3の半導体装置の製造方法におい
て、容量上部電極は、結晶粒界を持つ結晶構造を有して
いることが好ましい。In the first to third methods of manufacturing a semiconductor device, the capacitor upper electrode preferably has a crystal structure having a crystal grain boundary.
【0032】[0032]
(第1の実施形態)以下、本発明の第1の実施形態に係
る半導体装置について図1を参照しながら説明する。(First Embodiment) Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
【0033】図1は第1の実施形態に係る半導体装置の
断面構造を示しており、図1に示すように、シリコンか
らなる半導体基板10の上には、第1の白金膜からなる
下部電極11、強誘電体膜又は高誘電体膜等の絶縁性金
属酸化膜からなる容量絶縁膜12及び第2の白金膜から
なる上部電極13が順次形成されており、これら下部電
極11、容量絶縁膜12及び上部電極13によって容量
素子が構成されている。この場合、下部電極11と電気
的に接続する金属配線を上部電極13の側方を通過して
上方に引き出すために、下部電極11は上部電極13よ
りも大きい。FIG. 1 shows a sectional structure of a semiconductor device according to the first embodiment. As shown in FIG. 1, a lower electrode made of a first platinum film is formed on a semiconductor substrate 10 made of silicon. 11, a capacitor insulating film 12 made of an insulating metal oxide film such as a ferroelectric film or a high dielectric film and an upper electrode 13 made of a second platinum film are sequentially formed. A capacitance element is constituted by 12 and the upper electrode 13. In this case, the lower electrode 11 is larger than the upper electrode 13 so that the metal wiring electrically connected to the lower electrode 11 passes through the side of the upper electrode 13 and is drawn upward.
【0034】容量素子を含む半導体基板10の上には全
面に亘って例えばシリコン酸化膜からなる層間絶縁膜1
4が堆積されており、該層間絶縁膜14には下部電極用
コンタクトホール15及び上部電極用コンタクトホール
16が形成されている。An interlayer insulating film 1 made of, for example, a silicon oxide film is formed over the entire surface of the semiconductor substrate 10 including the capacitive element.
In the interlayer insulating film 14, a contact hole 15 for a lower electrode and a contact hole 16 for an upper electrode are formed.
【0035】第1の実施形態の特徴として、上部電極用
コンタクトホール16の底面及び壁面並びに層間絶縁膜
14の上における上部電極用コンタクトホール16の周
辺部には、導電性の金属窒化膜例えば窒化チタン膜から
なる拡散防止用導電膜17が形成されている。A feature of the first embodiment is that a conductive metal nitride film such as a nitride is formed on the bottom and wall surfaces of the upper electrode contact hole 16 and on the periphery of the upper electrode contact hole 16 on the interlayer insulating film 14. A diffusion preventing conductive film 17 made of a titanium film is formed.
【0036】下部電極用コンタクトホール15及び上部
電極用コンタクトホール16の内部を含む層間絶縁膜1
4の上には、チタン膜18a、第1の窒化チタン膜18
b、アルミニウム膜18c及び第2の窒化チタン膜18
dからなる金属配線18が形成されている。この場合、
一の金属配線18は、下部電極用コンタクトホール15
の内部において下部電極15と直接に電気的に接続され
ていると共に、他の金属配線18は、上部電極用コンタ
クトホール16の内部において上部電極13と拡散防止
用導電膜17を介して電気的に接続されている。The interlayer insulating film 1 including the insides of the lower electrode contact hole 15 and the upper electrode contact hole 16
4, a titanium film 18a, a first titanium nitride film 18
b, aluminum film 18c and second titanium nitride film 18
A metal wiring 18 made of d is formed. in this case,
One metal wiring 18 is provided in the lower electrode contact hole 15.
Is electrically connected directly to the lower electrode 15 inside, and the other metal wiring 18 is electrically connected to the lower electrode 15 via the upper electrode 13 and the diffusion preventing conductive film 17 inside the upper electrode contact hole 16. It is connected.
【0037】尚、チタン膜18aは、層間絶縁膜14と
金属配線18との密着性を向上させると共にアルミニウ
ム膜18cと下部電極11又は上部電極13との密着性
を向上させる密着層となり、第1の窒化チタン膜18b
はアルミニウム膜18cのアルミニウムが上部電極13
に拡散するのを防止するバリア層となり、第2の窒化チ
タン膜18dはフォトリソグラフィにより配線のパター
ニングを行なう際の反射防止膜となる。The titanium film 18a serves as an adhesion layer for improving the adhesion between the interlayer insulating film 14 and the metal wiring 18 and also improving the adhesion between the aluminum film 18c and the lower electrode 11 or the upper electrode 13. Titanium nitride film 18b
The aluminum of the aluminum film 18c is the upper electrode 13
The second titanium nitride film 18d becomes an anti-reflection film when patterning the wiring by photolithography.
【0038】以下、本発明の第1の実施形態に係る半導
体装置の製造方法について、図6(a)〜(c)及び図
7(a)〜(c)を参照しながら説明する。Hereinafter, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 6 (a) to 6 (c) and 7 (a) to 7 (c).
【0039】まず、図6(a)に示すように、半導体基
板10の上に全面に亘って第1の白金膜11A、強誘電
体膜12A及び第2の白金膜13Aを順次堆積する。First, as shown in FIG. 6A, a first platinum film 11A, a ferroelectric film 12A and a second platinum film 13A are sequentially deposited on the entire surface of the semiconductor substrate 10.
【0040】次に、図6(b)に示すように、第2の白
金膜13Aを選択的にエッチングして上部電極13を形
成した後、強誘電体膜12A及び第1の白金膜11Aを
選択的にエッチングして、強誘電体膜12Aからなる容
量絶縁膜12及び第1の白金膜11Aからなる下部電極
11を形成する。この場合、強誘電体膜12A及び第1
の白金膜11Aを同一のマスクを用いてエッチングする
とマスクずれを防止できるので好ましいが、強誘電体膜
12A及び第1の白金膜11Aに対して異なるマスクを
用いて別々にエッチングを行なってもよい。その後、容
量絶縁膜12に対して、下部電極11と電気的に接続す
る金属配線を上方に引き出す領域を形成するために、選
択的にエッチングを行なった後、容量絶縁膜12を構成
する強誘電体膜の結晶構造を回復させて安定させるため
に、容量絶縁膜12に対して酸素雰囲気下において熱処
理を行なう。Next, as shown in FIG. 6B, after the upper electrode 13 is formed by selectively etching the second platinum film 13A, the ferroelectric film 12A and the first platinum film 11A are removed. By selectively etching, the capacitance insulating film 12 made of the ferroelectric film 12A and the lower electrode 11 made of the first platinum film 11A are formed. In this case, the ferroelectric film 12A and the first
It is preferable to etch the platinum film 11A using the same mask because mask displacement can be prevented, but the ferroelectric film 12A and the first platinum film 11A may be separately etched using different masks. . Thereafter, the capacitor insulating film 12 is selectively etched to form a region from which a metal wiring electrically connected to the lower electrode 11 is drawn upward, and then the ferroelectric material forming the capacitor insulating film 12 is formed. In order to recover and stabilize the crystal structure of the body film, heat treatment is performed on the capacitive insulating film 12 in an oxygen atmosphere.
【0041】次に、図6(c)に示すように、半導体基
板10の上に全面に亘って、シリコン酸化膜からなる層
間絶縁膜14を堆積した後、該層間絶縁膜14に対して
選択的にエッチングを行なって、下部電極用コンタクト
ホール15及び上部電極用コンタクトホール16を形成
する。その後、容量絶縁膜12を構成する強誘電体膜の
結晶構造を回復させて安定させるために、容量絶縁膜1
2に対して酸素雰囲気下において熱処理を行なう。Next, as shown in FIG. 6C, after an interlayer insulating film 14 made of a silicon oxide film is deposited over the entire surface of the semiconductor substrate 10, the interlayer insulating film 14 is selected. By etching, a contact hole 15 for the lower electrode and a contact hole 16 for the upper electrode are formed. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitor insulating film 12, the capacitor insulating film 1
2 is subjected to a heat treatment in an oxygen atmosphere.
【0042】次に、図7(a)に示すように、下部電極
用コンタクトホール15及び上部電極用コンタクトホー
ル16の内部を含む半導体基板10の上に全面に亘って
窒化チタン膜17Aを堆積した後、該窒化チタン膜17
Aの上における上部電極用コンタクトホール16及びそ
の周縁部と対応する部位にレジストパターン19を形成
する。Next, as shown in FIG. 7A, a titanium nitride film 17A is deposited over the entire surface of the semiconductor substrate 10 including the insides of the lower electrode contact hole 15 and the upper electrode contact hole 16. After that, the titanium nitride film 17
A resist pattern 19 is formed on A at a position corresponding to the upper electrode contact hole 16 and its peripheral portion.
【0043】次に、図7(b)に示すように、レジスト
パターン19をマスクとして窒化チタン膜17Aに対し
てドライエッチングを行なって、窒化チタン膜17Aか
らなり、上部電極用コンタクトホール16の底面及び壁
面を覆うと共に層間絶縁膜14の上面における上部電極
用コンタクトホール16の周辺部を覆う拡散防止用導電
膜17を形成する。Next, as shown in FIG. 7 (b), dry etching is performed on the titanium nitride film 17A using the resist pattern 19 as a mask to form the titanium nitride film 17A. Then, a diffusion preventing conductive film 17 is formed to cover the wall surface and the peripheral portion of the upper electrode contact hole 16 on the upper surface of the interlayer insulating film 14.
【0044】次に、図7(c)に示すように、拡散防止
用導電膜17及び層間絶縁膜14の上に、チタン膜18
a、第1の窒化チタン膜18b、アルミニウム膜18c
及び第2の窒化チタン膜18dを順次堆積した後、フォ
トリソグラフィにより配線のパターニングを行なって、
金属配線18を形成する。Next, as shown in FIG. 7C, a titanium film 18 is formed on the diffusion preventing conductive film 17 and the interlayer insulating film 14.
a, first titanium nitride film 18b, aluminum film 18c
After sequentially depositing the second titanium nitride film 18d and patterning the wiring by photolithography,
The metal wiring 18 is formed.
【0045】次に、金属配線18を構成するチタン膜1
8aと層間絶縁膜14との密着性をより向上させるため
に、金属配線18に対して熱処理を行なう。Next, the titanium film 1 forming the metal wiring 18
In order to further improve the adhesion between 8a and interlayer insulating film 14, heat treatment is performed on metal wiring 18.
【0046】第1の実施形態によると、上部電極用コン
タクトホール16の底面及び壁面並びに層間絶縁膜14
の上面における上部電極用コンタクトホール16の周辺
部は、結晶粒界が存在せず且つ結晶構造が緻密である窒
化チタン膜17Aからなる拡散防止用導電膜17によっ
て覆われているため、金属配線18を構成するチタン膜
18aのチタン原子は拡散防止用導電膜17中を通過し
ない。このため、金属配線18に対する熱処理工程にお
いて、チタン膜18aのチタン原子が上部電極13を構
成する金属結晶の結晶粒界を通って容量絶縁膜12中に
拡散する事態を防止することができる。従って、第1の
実施形態によると、信頼性の高い容量素子を有する半導
体装置を実現できる。According to the first embodiment, the bottom and wall surfaces of the upper electrode contact hole 16 and the interlayer insulating film 14 are formed.
The peripheral portion of the upper electrode contact hole 16 on the upper surface is covered with a diffusion preventing conductive film 17 made of a titanium nitride film 17A having no crystal grain boundaries and a dense crystal structure. Does not pass through the conductive film 17 for preventing diffusion. Therefore, in the heat treatment step for the metal wiring 18, it is possible to prevent the titanium atoms of the titanium film 18 a from diffusing into the capacitor insulating film 12 through the crystal grain boundaries of the metal crystal forming the upper electrode 13. Therefore, according to the first embodiment, a semiconductor device having a highly reliable capacitor can be realized.
【0047】また、第1の実施形態によると、上部電極
用コンタクトホール16の内部のみならず、層間絶縁膜
14の上面における上部電極用コンタクトホール16の
周辺部をも拡散防止用導電膜17によって覆われるよう
にしたため、窒化チタン膜17Aをパターニングするマ
スクが若干位置ずれしても、上部電極用コンタクトホー
ル16の底面を拡散防止用導電膜17によって確実に覆
うことができる。According to the first embodiment, not only the inside of the contact hole 16 for the upper electrode but also the peripheral portion of the contact hole 16 for the upper electrode on the upper surface of the interlayer insulating film 14 is covered by the conductive film 17 for diffusion prevention. As a result, even if the mask for patterning the titanium nitride film 17A is slightly displaced, the bottom surface of the upper electrode contact hole 16 can be reliably covered with the diffusion preventing conductive film 17.
【0048】以下、第1の実施形態に係る半導体装置の
評価について説明する。Hereinafter, evaluation of the semiconductor device according to the first embodiment will be described.
【0049】[表1]は、第1の実施形態に係る半導体
装置における容量素子の特性と、従来の半導体装置にお
ける容量素子の特性との比較結果を示している。Table 1 shows a comparison result between the characteristics of the capacitor in the semiconductor device according to the first embodiment and the characteristics of the capacitor in the conventional semiconductor device.
【0050】[0050]
【表1】 [Table 1]
【0051】[表1]から分かるように、第1の実施形
態においては、容量素子の絶縁耐性は、40Vであって
従来の容量素子の絶縁耐性の2倍になっている。また、
データ保持期間は、10年であって従来の容量素子の約
10倍になっている。As can be seen from Table 1, in the first embodiment, the insulation resistance of the capacitance element is 40 V, which is twice the insulation resistance of the conventional capacitance element. Also,
The data retention period is 10 years, which is about 10 times that of the conventional capacitor.
【0052】(第2の実施形態)以下、本発明の第2の
実施形態に係る半導体装置について図2を参照しながら
説明する。Second Embodiment Hereinafter, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
【0053】図2は第2の実施形態に係る半導体装置の
断面構造を示しており、図2に示すように、シリコンか
らなる半導体基板20の上には、第1の白金膜からなる
下部電極21、強誘電体膜又は高誘電体膜等の絶縁性金
属酸化物膜からなる容量絶縁膜22及び第2の白金膜か
らなる上部電極23が順次形成されており、これら下部
電極21、容量絶縁膜22及び上部電極23によって容
量素子が構成されている。FIG. 2 shows a sectional structure of a semiconductor device according to the second embodiment. As shown in FIG. 2, a lower electrode made of a first platinum film is formed on a semiconductor substrate 20 made of silicon. 21, a capacitor insulating film 22 made of an insulating metal oxide film such as a ferroelectric film or a high dielectric film, and an upper electrode 23 made of a second platinum film are sequentially formed. A capacitor is formed by the film 22 and the upper electrode 23.
【0054】容量素子を含む半導体基板20の上には全
面に亘って例えばシリコン酸化膜からなる層間絶縁膜2
4が堆積されており、該層間絶縁膜24には下部電極用
コンタクトホール25及び上部電極用コンタクトホール
26が形成されている。An interlayer insulating film 2 made of, for example, a silicon oxide film is formed over the entire surface of the semiconductor substrate 20 including the capacitive element.
4 are formed, and a contact hole 25 for a lower electrode and a contact hole 26 for an upper electrode are formed in the interlayer insulating film 24.
【0055】第2の実施形態の特徴として、上部電極用
コンタクトホール26の内部には、窒化チタン膜からな
る拡散防止用導電膜27が充填されている。As a feature of the second embodiment, the inside of the upper electrode contact hole 26 is filled with a diffusion preventing conductive film 27 made of a titanium nitride film.
【0056】下部電極用コンタクトホール25の内部を
含む層間絶縁膜24の上には、チタン膜28a、第1の
窒化チタン膜28b、アルミニウム膜28c及び第2の
窒化チタン膜28dからなる金属配線28が形成されて
いる。この場合、一の金属配線28は、下部電極用コン
タクトホール25の内部において下部電極21と直接に
電気的に接続されていると共に、他の金属配線28は、
上部電極用コンタクトホール26の上部において上部電
極23と拡散防止用導電膜27を介して電気的に接続さ
れている。つまり、他の金属配線28は上下方向に屈曲
することなく上部電極23と電気的に接続されているの
で、他の金属配線28と上部電極23との電気的接続は
確実になる。On the interlayer insulating film 24 including the inside of the lower electrode contact hole 25, a metal wiring 28 composed of a titanium film 28a, a first titanium nitride film 28b, an aluminum film 28c and a second titanium nitride film 28d. Are formed. In this case, one metal wiring 28 is directly electrically connected to the lower electrode 21 inside the lower electrode contact hole 25, and the other metal wiring 28
Above the upper electrode contact hole 26, the upper electrode 23 is electrically connected to the upper electrode 23 via a diffusion preventing conductive film 27. That is, since the other metal wiring 28 is electrically connected to the upper electrode 23 without bending in the vertical direction, the electrical connection between the other metal wiring 28 and the upper electrode 23 is ensured.
【0057】以下、本発明の第2の実施形態の変形例に
係る半導体装置について図3を参照しながら説明する。Hereinafter, a semiconductor device according to a modification of the second embodiment of the present invention will be described with reference to FIG.
【0058】図3は第2の実施形態の変形例に係る半導
体装置の断面構造を示しており、以下においては、第2
の実施形態と異なる点についてのみ説明する。FIG. 3 shows a cross-sectional structure of a semiconductor device according to a modification of the second embodiment.
Only the points different from the above embodiment will be described.
【0059】第2の実施形態の変形例の特徴として、上
部電極用コンタクトホール26の内部における下部にの
み、例えば窒化チタン膜からなる拡散防止用導電膜27
が堆積されている。このため、チタン膜28a、第1の
窒化チタン膜28b、アルミニウム膜28c及び第2の
窒化チタン膜28dからなる金属配線28は、上部電極
用コンタクトホール26の内部に入り込んでいる。従っ
て、一の金属配線28は、下部電極用コンタクトホール
25の内部において下部電極21と直接に電気的に接続
されていると共に、他の金属配線28は、上部電極用コ
ンタクトホール26の内部において上部電極23と拡散
防止用導電膜27を介して電気的に接続されている。As a feature of the modification of the second embodiment, a diffusion preventing conductive film 27 made of, for example, a titanium nitride film is provided only in the lower portion inside the upper electrode contact hole 26.
Has been deposited. Therefore, the metal wiring 28 including the titanium film 28a, the first titanium nitride film 28b, the aluminum film 28c, and the second titanium nitride film 28d enters the inside of the upper electrode contact hole 26. Therefore, one metal wiring 28 is directly electrically connected to the lower electrode 21 inside the lower electrode contact hole 25, and the other metal wiring 28 is connected to the upper electrode inside the upper electrode contact hole 26. It is electrically connected to the electrode 23 via the diffusion preventing conductive film 27.
【0060】以下、本発明の第2の実施形態に係る半導
体装置の製造方法について、図8(a)〜(c)及び図
9(a)〜(c)を参照しながら説明する。Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 8 (a) to 8 (c) and 9 (a) to 9 (c).
【0061】まず、図8(a)に示すように、半導体基
板20の上に全面に亘って第1の白金膜21A、強誘電
体膜22A及び第2の白金膜23Aを順次堆積する。First, as shown in FIG. 8A, a first platinum film 21A, a ferroelectric film 22A and a second platinum film 23A are sequentially deposited on the entire surface of a semiconductor substrate 20.
【0062】次に、図8(b)に示すように、第2の白
金膜23Aを選択的にエッチングして上部電極23を形
成した後、強誘電体膜22A及び第1の白金膜21Aを
選択的にエッチングして、強誘電体膜22Aからなる容
量絶縁膜22及び第1の白金膜21Aからなる下部電極
21を形成する。その後、容量絶縁膜22に対して、下
部電極21と電気的に接続する金属配線を上方に引き出
す領域を形成するために、選択的にエッチングを行なっ
た後、容量絶縁膜22を構成する強誘電体膜の結晶構造
を回復させて安定させるために、容量絶縁膜22に対し
て酸素雰囲気下において熱処理を行なう。Next, as shown in FIG. 8B, after the second platinum film 23A is selectively etched to form the upper electrode 23, the ferroelectric film 22A and the first platinum film 21A are removed. By selectively etching, a capacitance insulating film 22 made of a ferroelectric film 22A and a lower electrode 21 made of a first platinum film 21A are formed. Thereafter, the capacitor insulating film 22 is selectively etched to form a region from which a metal wiring electrically connected to the lower electrode 21 is drawn upward, and then the ferroelectric material forming the capacitor insulating film 22 is formed. In order to recover and stabilize the crystal structure of the body film, heat treatment is performed on the capacitive insulating film 22 in an oxygen atmosphere.
【0063】次に、図8(c)に示すように、半導体基
板20の上に全面に亘って、シリコン酸化膜からなる層
間絶縁膜24を堆積した後、該層間絶縁膜24に対して
選択的にエッチングを行なって、下部電極用コンタクト
ホール25及び上部電極用コンタクトホール26を形成
する。その後、容量絶縁膜22を構成する強誘電体膜の
結晶構造を回復させて安定させるために、容量絶縁膜2
2に対して酸素雰囲気下において熱処理を行なう。Next, as shown in FIG. 8C, after an interlayer insulating film 24 made of a silicon oxide film is deposited over the entire surface of the semiconductor substrate 20, the interlayer insulating film 24 is selected. The lower electrode contact hole 25 and the upper electrode contact hole 26 are formed by etching. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitor insulating film 22, the capacitor insulating film 2
2 is subjected to a heat treatment in an oxygen atmosphere.
【0064】次に、図9(a)に示すように、半導体基
板10の上に全面に亘って窒化チタン膜27Aを堆積し
た後、該窒化チタン膜27Aの上における上部電極用コ
ンタクトホール26と対応する部位にレジストパターン
29を形成する。Next, as shown in FIG. 9A, after a titanium nitride film 27A is deposited over the entire surface of the semiconductor substrate 10, a contact hole 26 for the upper electrode is formed on the titanium nitride film 27A. A resist pattern 29 is formed at a corresponding portion.
【0065】次に、図9(b)に示すように、窒化チタ
ン膜27Aに対してレジストパターン29をマスクとし
てドライエッチングを行なった後、レジストパターン2
9を除去することにより、上部電極用コンタクトホール
26の内部にのみ、窒化チタン膜27Aからなる拡散防
止用導電膜27を形成する。Next, as shown in FIG. 9B, after the titanium nitride film 27A is dry-etched using the resist pattern 29 as a mask, the resist pattern 2
By removing 9, a diffusion preventing conductive film 27 made of a titanium nitride film 27 </ b> A is formed only inside the upper electrode contact hole 26.
【0066】次に、図9(c)に示すように、拡散防止
用導電膜27及び層間絶縁膜24の上に、チタン膜28
a、第1の窒化チタン膜28b、アルミニウム膜28c
及び第2の窒化チタン膜28dからなる金属配線28を
形成した後、金属配線28を構成するチタン膜28aと
層間絶縁膜24との密着性をより向上させるために、金
属配線28に対して熱処理を行なう。Next, as shown in FIG. 9C, a titanium film 28 is formed on the diffusion preventing conductive film 27 and the interlayer insulating film 24.
a, first titanium nitride film 28b, aluminum film 28c
After the formation of the metal wiring 28 made of the second titanium nitride film 28d, a heat treatment is performed on the metal wiring 28 in order to further improve the adhesion between the titanium film 28a constituting the metal wiring 28 and the interlayer insulating film 24. Perform
【0067】第2の実施形態又はその変形例によると、
上部電極用コンタクトホール26の内部に、結晶粒界が
存在せず且つ結晶構造が緻密である窒化チタン膜27A
からなる拡散防止用導電膜27が形成されているため、
金属配線28を構成するチタン膜28aのチタン原子は
拡散防止用導電膜27中を通過しない。このため、金属
配線28に対する熱処理工程において、チタン膜28a
のチタン原子が上部電極23を構成する金属結晶の結晶
粒界を通って容量絶縁膜22中に拡散する事態を防止す
ることができる。従って、第2の実施形態又はその変形
例によると、信頼性の高い容量素子を有する半導体装置
を実現できる。According to the second embodiment or its modification,
A titanium nitride film 27A having no crystal grain boundaries and a dense crystal structure inside the upper electrode contact hole 26
Since the diffusion preventing conductive film 27 made of
The titanium atoms of the titanium film 28 a constituting the metal wiring 28 do not pass through the diffusion preventing conductive film 27. Therefore, in the heat treatment step for the metal wiring 28, the titanium film 28a
Can be prevented from being diffused into the capacitor insulating film 22 through the crystal grain boundaries of the metal crystals constituting the upper electrode 23. Therefore, according to the second embodiment or its modification, a semiconductor device having a highly reliable capacitor can be realized.
【0068】また、第2の実施形態によると、上部電極
用コンタクトホール26の内部に拡散防止用導電膜27
が充填されているため、金属配線28が上部電極用コン
タクトホール26の部分において屈曲していないので、
金属配線28と上部電極23との接触が良好である。According to the second embodiment, the conductive film 27 for preventing diffusion is formed inside the contact hole 26 for the upper electrode.
Is filled, the metal wiring 28 is not bent at the portion of the upper electrode contact hole 26,
The contact between the metal wiring 28 and the upper electrode 23 is good.
【0069】以下、第2の実施形態に係る半導体装置の
評価について説明する。Hereinafter, evaluation of the semiconductor device according to the second embodiment will be described.
【0070】[表2]は、第2の実施形態に係る半導体
装置における容量素子の特性と、従来の半導体装置にお
ける容量素子の特性との比較結果を示している。Table 2 shows a comparison result between the characteristics of the capacitor in the semiconductor device according to the second embodiment and the characteristics of the capacitor in the conventional semiconductor device.
【0071】[0071]
【表2】 [Table 2]
【0072】[表2]から分かるように、第2の実施形
態においては、容量素子の絶縁耐性は、40Vであって
従来の容量素子の絶縁耐性の2倍になっている。また、
データ保持期間は、10年であって従来の容量素子の約
10倍になっている。As can be seen from Table 2, in the second embodiment, the insulation resistance of the capacitor is 40 V, which is twice the insulation resistance of the conventional capacitor. Also,
The data retention period is 10 years, which is about 10 times that of the conventional capacitor.
【0073】(第3の実施形態)以下、本発明の第3の
実施形態に係る半導体装置について図4を参照しながら
説明する。Third Embodiment Hereinafter, a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
【0074】図4は第3の実施形態に係る半導体装置の
断面構造を示しており、図4に示すように、シリコンか
らなる半導体基板30の上には、第1の白金膜からなる
下部電極31、強誘電体膜又は高誘電体膜等の絶縁性金
属酸化物膜からなる容量絶縁膜32及び第2の白金膜か
らなる上部電極33が順次形成されており、これら下部
電極31、容量絶縁膜32及び上部電極33によって容
量素子が構成されている。FIG. 4 shows a sectional structure of a semiconductor device according to the third embodiment. As shown in FIG. 4, a lower electrode made of a first platinum film is formed on a semiconductor substrate 30 made of silicon. A capacitor insulating film 32 made of an insulating metal oxide film such as a ferroelectric film or a high dielectric film, and an upper electrode 33 made of a second platinum film are sequentially formed. A capacitive element is constituted by the film 32 and the upper electrode 33.
【0075】容量素子を含む半導体基板30の上には全
面に亘ってシリコン酸化膜又はシリコン窒化膜等からな
る層間絶縁膜34が堆積されており、該層間絶縁膜34
には下部電極用コンタクトホール35及び上部電極用コ
ンタクトホール36が形成されている。An interlayer insulating film 34 made of a silicon oxide film or a silicon nitride film is deposited over the entire surface of the semiconductor substrate 30 including the capacitor element.
Are formed with a contact hole 35 for a lower electrode and a contact hole 36 for an upper electrode.
【0076】第3の実施形態の特徴として、上部電極3
3の上には、該上部電極33と同じ平面形状を有し、窒
化チタン膜からなる拡散防止用導電膜37が形成されて
いる。The feature of the third embodiment is that the upper electrode 3
On 3, a diffusion preventing conductive film 37 having the same planar shape as the upper electrode 33 and made of a titanium nitride film is formed.
【0077】下部電極用コンタクトホール35及び上部
電極用コンタクトホール36の内部を含む層間絶縁膜3
4の上には、チタン膜38a、第1の窒化チタン膜38
b、アルミニウム膜38c及び第2の窒化チタン膜38
dからなる金属配線38が形成されている。この場合、
一の金属配線38は、下部電極用コンタクトホール35
の内部において下部電極35と直接に電気的に接続され
ていると共に、他の金属配線38は、上部電極用コンタ
クトホール36の上部において上部電極33と拡散防止
用導電膜37を介して電気的に接続されている。The interlayer insulating film 3 including the insides of the lower electrode contact hole 35 and the upper electrode contact hole 36
4, a titanium film 38a and a first titanium nitride film 38
b, aluminum film 38c and second titanium nitride film 38
A metal wiring 38 made of d is formed. in this case,
One metal wiring 38 is formed in the lower electrode contact hole 35.
Is electrically connected directly to the lower electrode 35 inside, and the other metal wiring 38 is electrically connected via the upper electrode 33 and the diffusion preventing conductive film 37 above the upper electrode contact hole 36. It is connected.
【0078】以下、本発明の第3の実施形態に係る半導
体装置の製造方法について、図10(a)〜(e)を参
照しながら説明する。Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS.
【0079】まず、図10(a)に示すように、半導体
基板30の上に全面に亘って第1の白金膜31A、強誘
電体膜32A、第2の白金膜33A及び窒化チタン膜3
7Aを順次堆積する。First, as shown in FIG. 10A, a first platinum film 31A, a ferroelectric film 32A, a second platinum film 33A and a titanium nitride film 3 are formed on the entire surface of a semiconductor substrate 30.
7A is sequentially deposited.
【0080】次に、図10(b)に示すように、窒化チ
タン膜37A及び第2の白金膜33Aに対して同一のエ
ッチングマスクを用いてパターニングを行なって、窒化
チタン膜37Aからなる拡散防止用導電膜37及び第2
の白金膜33Aからなる上部電極33を形成した後、強
誘電体膜32Aの結晶構造を回復させて安定させるため
に、該強誘電体膜32Aに対して酸素雰囲気下において
熱処理を行なう。Next, as shown in FIG. 10B, the titanium nitride film 37A and the second platinum film 33A are patterned using the same etching mask to prevent the diffusion of the titanium nitride film 37A. Conductive film 37 and second
After the upper electrode 33 made of the platinum film 33A is formed, a heat treatment is performed on the ferroelectric film 32A in an oxygen atmosphere in order to recover and stabilize the crystal structure of the ferroelectric film 32A.
【0081】次に、図10(c)に示すように、強誘電
体膜32A及び第1の白金膜31Aに対してパターニン
グを行なって、強誘電体膜32Aからなる容量絶縁膜3
2及び第1の白金膜31Aからなる下部電極31を形成
した後、容量絶縁膜32に対して、下部電極31と電気
的に接続する金属配線を上方に引き出す領域を形成する
ために、選択的にエッチングを行なう。その後、容量絶
縁膜32を構成する強誘電体膜の結晶構造を回復させて
安定させるために、容量絶縁膜32に対して酸素雰囲気
下において熱処理を行なう。Next, as shown in FIG. 10C, the ferroelectric film 32A and the first platinum film 31A are patterned to form a capacitor insulating film 3 made of the ferroelectric film 32A.
After forming the lower electrode 31 composed of the second and first platinum films 31A, the lower electrode 31 is selectively formed on the capacitive insulating film 32 in order to form a region for drawing out a metal wiring electrically connected to the lower electrode 31 upward. Is etched. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitive insulating film 32, a heat treatment is performed on the capacitive insulating film 32 in an oxygen atmosphere.
【0082】次に、図10(d)に示すように、半導体
基板30の上に全面に亘って、シリコン酸化膜からなる
層間絶縁膜34を堆積した後、該層間絶縁膜34に対し
て選択的にエッチングを行なって、下部電極用コンタク
トホール35及び上部電極用コンタクトホール36を形
成する。その後、容量絶縁膜32を構成する強誘電体膜
の結晶構造を回復させて安定させるために、容量絶縁膜
12に対して酸素雰囲気下において熱処理を行なう。Next, as shown in FIG. 10D, an interlayer insulating film 34 made of a silicon oxide film is deposited over the entire surface of the semiconductor substrate 30 and then selected for the interlayer insulating film 34. The lower electrode contact hole 35 and the upper electrode contact hole 36 are formed by etching. Thereafter, in order to recover and stabilize the crystal structure of the ferroelectric film forming the capacitance insulating film 32, the heat treatment is performed on the capacitance insulating film 12 in an oxygen atmosphere.
【0083】次に、図10(e)に示すように、拡散防
止用導電膜37及び層間絶縁膜34の上に、チタン膜3
8a、第1の窒化チタン膜38b、アルミニウム膜38
c及び第2の窒化チタン膜38dからなる金属配線38
を形成した後、金属配線38を構成するチタン膜38a
と層間絶縁膜34との密着性をより向上させるために、
金属配線38に対して熱処理を行なう。Next, as shown in FIG. 10E, a titanium film 3 is formed on the diffusion preventing conductive film 37 and the interlayer insulating film 34.
8a, first titanium nitride film 38b, aluminum film 38
metal wiring 38 composed of c and second titanium nitride film 38d
Is formed, and then a titanium film 38a constituting the metal wiring 38 is formed.
To further improve the adhesion between the substrate and the interlayer insulating film 34,
Heat treatment is performed on the metal wiring 38.
【0084】第3の実施形態によると、上部電極用コン
タクトホール36の内部に、結晶粒界が存在せず且つ結
晶構造が緻密である窒化チタン膜37Aからなる拡散防
止用導電膜37が形成されているため、金属配線38を
構成するチタン膜38aのチタン原子は拡散防止用導電
膜37中を通過しない。このため、金属配線38に対す
る熱処理工程において、チタン膜38aのチタン原子が
上部電極33を構成する金属結晶の結晶粒界を通って容
量絶縁膜32中に拡散する事態を防止することができ
る。従って、第3の実施形態によると、信頼性の高い容
量素子を有する半導体装置を実現できる。According to the third embodiment, a diffusion-preventing conductive film 37 made of a titanium nitride film 37A having no crystal grain boundaries and having a dense crystal structure is formed inside the upper electrode contact hole 36. Therefore, the titanium atoms of the titanium film 38 a constituting the metal wiring 38 do not pass through the diffusion preventing conductive film 37. For this reason, in the heat treatment step for the metal wiring 38, it is possible to prevent the titanium atoms of the titanium film 38 a from diffusing into the capacitor insulating film 32 through the crystal grain boundaries of the metal crystal forming the upper electrode 33. Therefore, according to the third embodiment, a semiconductor device having a highly reliable capacitive element can be realized.
【0085】以下、第3の実施形態に係る半導体装置の
評価について説明する。Hereinafter, evaluation of the semiconductor device according to the third embodiment will be described.
【0086】[表3]は、第3の実施形態に係る半導体
装置における容量素子の特性と、従来の半導体装置にお
ける容量素子の特性との比較結果を示している。Table 3 shows a comparison result between the characteristics of the capacitor in the semiconductor device according to the third embodiment and the characteristics of the capacitor in the conventional semiconductor device.
【0087】[0087]
【表3】 [Table 3]
【0088】[表3]から分かるように、第3の実施形
態においては、容量素子の絶縁耐性は、40Vであって
従来の容量素子の絶縁耐性の2倍になっている。また、
データ保持期間は、10年であって従来の容量素子の約
10倍になっている。As can be seen from Table 3, in the third embodiment, the insulation resistance of the capacitor is 40 V, which is twice the insulation resistance of the conventional capacitor. Also,
The data retention period is 10 years, which is about 10 times that of the conventional capacitor.
【0089】(第4の実施形態)以下、本発明の第4の
実施形態に係る半導体装置について図5を参照しながら
説明する。(Fourth Embodiment) Hereinafter, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
【0090】図5は第4の実施形態に係る半導体装置の
断面構造を示しており、図5に示すように、シリコンか
らなる半導体基板40の上には、第1の白金膜からなる
下部電極41、強誘電体膜又は高誘電体膜等の絶縁性金
属酸化物膜からなる容量絶縁膜42及び第2の白金膜か
らなる上部電極43が順次形成されており、これら下部
電極41、容量絶縁膜42及び上部電極43によって容
量素子が構成されている。FIG. 5 shows a sectional structure of a semiconductor device according to the fourth embodiment. As shown in FIG. 5, a lower electrode made of a first platinum film is formed on a semiconductor substrate 40 made of silicon. 41, a capacitor insulating film 42 made of an insulating metal oxide film such as a ferroelectric film or a high dielectric film, and an upper electrode 43 made of a second platinum film are sequentially formed. A capacitor is formed by the film 42 and the upper electrode 43.
【0091】容量素子を含む半導体基板40の上には全
面に亘ってシリコン酸化膜又はシリコン窒化膜等からな
る層間絶縁膜44が堆積されており、該層間絶縁膜44
には下部電極用コンタクトホール45及び上部電極用コ
ンタクトホール46が形成されている。An interlayer insulating film 44 made of a silicon oxide film or a silicon nitride film is deposited on the entire surface of the semiconductor substrate 40 including the capacitor element.
Are formed with a contact hole 45 for a lower electrode and a contact hole 46 for an upper electrode.
【0092】第4の実施形態の特徴として、下部電極用
コンタクトホール45及び上部電極用コンタクトホール
46の内部における下部にのみ、例えば窒化チタン膜か
らなる拡散防止用導電膜47が堆積されている。As a feature of the fourth embodiment, a diffusion preventing conductive film 47 made of, for example, a titanium nitride film is deposited only in the lower portion inside the lower electrode contact hole 45 and the upper electrode contact hole 46.
【0093】下部電極用コンタクトホール45及び上部
電極用コンタクトホール46の内部を含む層間絶縁膜4
4の上には、チタン膜48a、第1の窒化チタン膜48
b、アルミニウム膜48c及び第2の窒化チタン膜48
dからなる金属配線48が形成されている。この場合、
一の金属配線48は、下部電極用コンタクトホール45
の内部において下部電極41と拡散防止用導電膜47を
介して電気的に接続されていると共に、他の金属配線4
8は、上部電極用コンタクトホール46の内部において
上部電極43と拡散防止用導電膜47を介して電気的に
接続されている。The interlayer insulating film 4 including the insides of the lower electrode contact hole 45 and the upper electrode contact hole 46
4, a titanium film 48a and a first titanium nitride film 48
b, aluminum film 48c and second titanium nitride film 48
A metal wiring 48 made of d is formed. in this case,
One metal wiring 48 is provided with a lower electrode contact hole 45.
Is electrically connected to the lower electrode 41 through the conductive film 47 for preventing diffusion,
Numeral 8 is electrically connected to the upper electrode 43 via a diffusion preventing conductive film 47 inside the upper electrode contact hole 46.
【0094】以下、本発明の第4の実施形態に係る半導
体装置の製造方法について、図11(a)〜(c)及び
図12(a)〜(c)を参照しながら説明する。Hereinafter, a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. 11 (a) to 11 (c) and FIGS. 12 (a) to 12 (c).
【0095】まず、図11(a)に示すように、半導体
基板40の上に全面に亘って第1の白金膜41A及び強
誘電体膜42Aを順次堆積する。First, as shown in FIG. 11A, a first platinum film 41A and a ferroelectric film 42A are sequentially deposited on the entire surface of a semiconductor substrate 40.
【0096】次に、図11(b)に示すように、強誘電
体膜42A及び第1の白金膜41Aに対して選択的にエ
ッチングを行なって、強誘電体膜42Aからなる容量絶
縁膜42及び第1の白金膜41Aからなる下部電極41
を形成した後、容量絶縁膜42に対して、下部電極41
と電気的に接続する金属配線を上方に引き出す領域を形
成するために、選択的にエッチングを行なう。その後、
容量絶縁膜42を構成する強誘電体膜の結晶構造を回復
させて安定させるために、容量絶縁膜42に対して酸素
雰囲気下において熱処理を行なう。Next, as shown in FIG. 11B, the ferroelectric film 42A and the first platinum film 41A are selectively etched to form a capacitor insulating film 42 made of the ferroelectric film 42A. And lower electrode 41 made of first platinum film 41A
Is formed, the lower electrode 41 is
Etching is selectively performed in order to form a region from which a metal wiring electrically connected to the semiconductor device is drawn upward. afterwards,
In order to recover and stabilize the crystal structure of the ferroelectric film constituting the capacitor insulating film 42, the capacitor insulating film 42 is subjected to a heat treatment in an oxygen atmosphere.
【0097】次に、図11(c)に示すように、半導体
基板40の上に全面に亘って層間絶縁膜44を堆積した
後、該層間絶縁膜44の上に、下部電極用コンタクトホ
ール形成領域及び上部電極用コンタクトホール形成領域
に開口部を有する第1のレジストパターン49を形成す
る。その後、層間絶縁膜44に対して第1のレジストパ
ターン49をエッチングマスクとしてパターニングを行
なって、層間絶縁膜44に下部電極用コンタクトホール
45及び上部電極用コンタクトホール46を形成する。Next, as shown in FIG. 11C, after an interlayer insulating film 44 is deposited over the entire surface of the semiconductor substrate 40, a contact hole for a lower electrode is formed on the interlayer insulating film 44. A first resist pattern 49 having an opening in the region and the upper electrode contact hole forming region is formed. Thereafter, patterning is performed on the interlayer insulating film 44 using the first resist pattern 49 as an etching mask, and a contact hole 45 for a lower electrode and a contact hole 46 for an upper electrode are formed in the interlayer insulating film 44.
【0098】次に、図12(a)に示すように、第1の
レジストパターン49を除去した後、下部電極用コンタ
クトホール45及び上部電極用コンタクトホール46の
内部を含む全面に亘って、第2の白金膜43A及び窒化
チタン膜47Aを順次堆積する。その後、窒化チタン膜
47Aの上における上部電極用コンタクトホール46と
対応する部位に第2のレジストパターン50を形成す
る。Next, as shown in FIG. 12A, after removing the first resist pattern 49, the first resist pattern 49 is removed over the entire surface including the insides of the lower electrode contact hole 45 and the upper electrode contact hole. A second platinum film 43A and a titanium nitride film 47A are sequentially deposited. Thereafter, a second resist pattern 50 is formed on the titanium nitride film 47A at a position corresponding to the upper electrode contact hole 46.
【0099】次に、図12(b)に示すように、第2の
白金膜43A及び窒化チタン膜47Aに対して第2のレ
ジストパターン50をマスクとしてドライエッチングを
行なった後、第2のレジストパターン50を除去するこ
とにより、上部電極形成用コンタクトホール46の内部
において、第2の白金膜43Aからなる上部電極43を
形成すると共に窒化チタン膜47Aからなる拡散防止用
導電膜47を形成する。Next, as shown in FIG. 12B, dry etching is performed on the second platinum film 43A and the titanium nitride film 47A using the second resist pattern 50 as a mask. By removing the pattern 50, the upper electrode 43 made of the second platinum film 43A and the conductive film 47 for preventing diffusion made of the titanium nitride film 47A are formed inside the contact hole 46 for forming the upper electrode.
【0100】次に、図12(c)に示すように、拡散防
止用導電膜47及び層間絶縁膜44の上に、チタン膜4
8a、第1の窒化チタン膜48b、アルミニウム膜48
c及び第2の窒化チタン膜48dからなる金属配線48
を形成した後、金属配線48を構成するチタン膜48a
と層間絶縁膜44との密着性をより向上させるために、
金属配線48に対して熱処理を行なう。Next, as shown in FIG. 12C, a titanium film 4 is formed on the diffusion preventing conductive film 47 and the interlayer insulating film 44.
8a, first titanium nitride film 48b, aluminum film 48
metal wiring 48 composed of c and second titanium nitride film 48d
Is formed, a titanium film 48a forming the metal wiring 48 is formed.
To further improve the adhesion between the substrate and the interlayer insulating film 44,
Heat treatment is performed on the metal wiring 48.
【0101】第4の実施形態によると、上部電極用コン
タクトホール46の内部に、結晶粒界が存在せず且つ結
晶構造が緻密である窒化チタン膜47Aからなる拡散防
止用導電膜47が形成されているため、金属配線48を
構成するチタン膜48aのチタン原子は拡散防止用導電
膜47中を通過しない。このため、金属配線48に対す
る熱処理工程において、チタン膜48aのチタン原子が
上部電極43を構成する金属結晶の結晶粒界を通って容
量絶縁膜42中に拡散する事態を防止することができ
る。従って、第4の実施形態によると、信頼性の高い容
量素子を有する半導体装置を実現できる。According to the fourth embodiment, a diffusion-preventing conductive film 47 made of a titanium nitride film 47A having no crystal grain boundaries and having a dense crystal structure is formed inside the upper electrode contact hole 46. Therefore, the titanium atoms of the titanium film 48 a constituting the metal wiring 48 do not pass through the diffusion preventing conductive film 47. Therefore, in the heat treatment step for the metal wiring 48, it is possible to prevent the titanium atoms of the titanium film 48a from diffusing into the capacitor insulating film 42 through the crystal grain boundaries of the metal crystal forming the upper electrode 43. Therefore, according to the fourth embodiment, a semiconductor device having a highly reliable capacitive element can be realized.
【0102】以下、第4の実施形態に係る半導体装置の
評価について説明する。Hereinafter, evaluation of the semiconductor device according to the fourth embodiment will be described.
【0103】[表4]は、第4の実施形態に係る半導体
装置における容量素子の特性と、従来の半導体装置にお
ける容量素子の特性との比較結果を示している。Table 4 shows a comparison result between the characteristics of the capacitor in the semiconductor device according to the fourth embodiment and the characteristics of the capacitor in the conventional semiconductor device.
【0104】[0104]
【表4】 [Table 4]
【0105】[表4]から分かるように、第4の実施形
態においては、容量素子の絶縁耐性は、40Vであって
従来の容量素子の絶縁耐性の2倍になっている。また、
データ保持期間は、10年であって従来の容量素子の約
10倍になっている。As can be seen from Table 4, in the fourth embodiment, the insulation resistance of the capacitor is 40 V, which is twice the insulation resistance of the conventional capacitor. Also,
The data retention period is 10 years, which is about 10 times that of the conventional capacitor.
【0106】尚、第1〜第4の実施形態においては、拡
散防止用導電膜17、27、37、47として、窒化チ
タン膜を用いたが、これに代えて、タングステン、イリ
ジウム、タンタル、ロジウム、パラジウム、ジルコニウ
ム、ニオブ及びバナジウムよりなる群から選ばれた少な
くとも1種の元素からなる金属膜を用いてもよく、タン
グステン、タンタル、ジルコニウム、ニオブ及びバナジ
ウムからなる群から選ばれた少なくとも1つの元素の金
属窒化膜を用いてもよく、また、イリジウム、ロジウ
ム、パラジウム、オスミウム及びルテニウムからなる群
から選ばれた少なくとも1つの元素の金属酸化膜を用い
てよい。これらの金属膜、金属窒化膜及び金属酸化膜
は、結晶粒界が存在せず且つ結晶構造が緻密であるた
め、窒化チタン膜と同様に、金属配線18、28、3
8、48を構成するチタン膜のチタン原子の通過を阻止
する。In the first to fourth embodiments, the titanium nitride film is used as the diffusion preventing conductive films 17, 27, 37, and 47. Instead, tungsten, iridium, tantalum, and rhodium are used. A metal film made of at least one element selected from the group consisting of palladium, zirconium, niobium and vanadium, and at least one element selected from the group consisting of tungsten, tantalum, zirconium, niobium and vanadium. May be used, or a metal oxide film of at least one element selected from the group consisting of iridium, rhodium, palladium, osmium and ruthenium may be used. These metal films, metal nitride films, and metal oxide films have no crystal grain boundaries and have a dense crystal structure.
The passage of titanium atoms in the titanium films constituting 8, 48 is prevented.
【0107】また、拡散防止用導電膜17、27、3
7、47として、前記の金属酸化膜を用いると、該金属
酸化膜は、酸化物の状態で導電性を有するので、容量絶
縁膜12、22、32、42を構成する強誘電体膜の結
晶構造を回復させて安定させるべく酸素雰囲気下におけ
る熱処理を行なっても、導電性が損なわれることはな
い。The diffusion preventing conductive films 17, 27, 3
When the above-mentioned metal oxide film is used as 7 and 47, since the metal oxide film has conductivity in an oxide state, the crystal of the ferroelectric film forming the capacitance insulating films 12, 22, 32 and 42 is formed. Even if heat treatment is performed in an oxygen atmosphere to recover and stabilize the structure, the conductivity is not impaired.
【0108】さらに、拡散防止用導電膜17、27、3
7、47としては、前記の金属膜、金属窒化膜及び金属
酸化膜のうちの少なくとも2つの膜からなる積層体を用
いてもよい。Further, the diffusion preventing conductive films 17, 27, 3
As the layers 7 and 47, a laminate including at least two of the above-described metal films, metal nitride films and metal oxide films may be used.
【0109】第1〜第4の実施形態においては、下部電
極11、21、31、41又は上部電極13、23、3
3、43としては、白金膜に代えて、白金膜及び酸化イ
リジウムを含む多層膜を用いてもよい。In the first to fourth embodiments, the lower electrodes 11, 21, 31, 41 or the upper electrodes 13, 23, 3
As the layers 3 and 43, a multilayer film containing a platinum film and iridium oxide may be used instead of the platinum film.
【0110】第3又は第4の実施形態においては、膜厚
の薄い上部電極33、43及び拡散防止用導電膜37、
47を交互に複数層づつ積層してもよい。このようにす
ると、熱膨張による変形のない安定した上部電極を得る
ことができる。In the third or fourth embodiment, the upper electrodes 33 and 43 having a small thickness and the conductive film 37 for preventing diffusion are provided.
47 may be alternately stacked by a plurality of layers. This makes it possible to obtain a stable upper electrode without deformation due to thermal expansion.
【0111】第1〜第4の実施形態においては、容量絶
縁膜12、22、32、42を構成する強誘電体膜とし
ては、チタン酸バリウム又はチタン酸ジルコン酸鉛等の
ペロブスカイト型強誘電体膜又はSrBi2Ta2O9 等
のビスマス層状ペロブスカイト型強誘電体膜等を用いて
もよい。In the first to fourth embodiments, the ferroelectric films constituting the capacitance insulating films 12, 22, 32, and 42 are made of a perovskite ferroelectric material such as barium titanate or lead zirconate titanate. A film or a bismuth layered perovskite-type ferroelectric film such as SrBi 2 Ta 2 O 9 may be used.
【0112】また、容量絶縁膜12、22、32、42
として、強誘電体膜以外の絶縁性金属酸化膜、例えば高
誘電体膜を用いると、容量素子をダイナミックRAMに
応用することもできる。Further, the capacitance insulating films 12, 22, 32, 42
When an insulating metal oxide film other than a ferroelectric film, for example, a high dielectric film is used, the capacitive element can be applied to a dynamic RAM.
【0113】第1〜第4の実施形態においては、層間絶
縁膜14、24、34、44としては、シリコン酸化膜
に代えて、シリコン窒化膜又はシリコン窒化酸化膜を用
いてもよい。また、半導体基板10、20、30、40
としては、ガラス基板等の絶縁性基板、導電性基板又は
トランジスタ等が形成された半導体基板であってもよ
い。In the first to fourth embodiments, as the interlayer insulating films 14, 24, 34, and 44, a silicon nitride film or a silicon nitride oxide film may be used instead of the silicon oxide film. Further, the semiconductor substrates 10, 20, 30, 40
For example, an insulating substrate such as a glass substrate, a conductive substrate, or a semiconductor substrate on which a transistor or the like is formed may be used.
【0114】[0114]
【発明の効果】本発明の半導体装置によると、容量上部
電極と金属配線との間に拡散防止膜が設けられているた
め、金属配線に対する熱処理工程において、金属配線を
構成するチタン膜のチタン原子が容量上部電極を構成す
る金属結晶の結晶粒界を通って容量絶縁膜中に拡散しな
いので、信頼性の高い容量素子を有する半導体装置を実
現することができる。According to the semiconductor device of the present invention, since the diffusion preventing film is provided between the capacitor upper electrode and the metal wiring, the titanium atom of the titanium film forming the metal wiring is formed in the heat treatment step for the metal wiring. Does not diffuse into the capacitor insulating film through the crystal grain boundary of the metal crystal constituting the capacitor upper electrode, and thus a semiconductor device having a highly reliable capacitor can be realized.
【0115】本発明の半導体装置において、拡散防止膜
が導電性を有する金属窒化膜又は金属酸化膜であると、
導電性の金属窒化膜又は金属酸化膜は、結晶粒界が存在
せず且つ結晶構造が緻密であるため、チタン原子の通過
を確実に阻止できる。特に、拡散防止膜が導電性の金属
酸化膜であると、金属酸化膜は、酸化物の状態で導電性
を有するので、容量絶縁膜を構成する強誘電体膜の結晶
構造を回復するべく酸素雰囲気下における熱処理を行な
っても、導電性が損なわれることはない。In the semiconductor device of the present invention, if the diffusion prevention film is a conductive metal nitride film or metal oxide film,
Since the conductive metal nitride film or metal oxide film has no crystal grain boundaries and has a dense crystal structure, the passage of titanium atoms can be reliably prevented. In particular, when the diffusion prevention film is a conductive metal oxide film, the metal oxide film has conductivity in an oxide state, so that the oxygen is recovered to restore the crystal structure of the ferroelectric film constituting the capacitive insulating film. Even if heat treatment is performed in an atmosphere, conductivity is not impaired.
【0116】本発明に係る半導体装置において、容量絶
縁膜が強誘電体膜であると、信頼性の高い不揮発性メモ
リを得ることができ、また、容量絶縁膜が高誘電体膜で
あると、信頼性の高いダイナミックメモリを得ることが
できる。In the semiconductor device according to the present invention, when the capacitance insulating film is a ferroelectric film, a highly reliable nonvolatile memory can be obtained. When the capacitance insulating film is a high dielectric film, A highly reliable dynamic memory can be obtained.
【0117】本発明の半導体装置において、チタン膜が
金属配線と上部電極との密着性を向上させる密着層であ
ると、金属配線と上部電極との密着性を向上させること
ができ、また、拡散防止膜が窒化チタン膜であると、拡
散防止膜の堆積時に副産物が形成されないと共に、チタ
ン膜のチタンが拡散防止膜中に少し拡散しても、拡散防
止膜の性質が変化しないので、容量素子の特性が安定す
る。In the semiconductor device of the present invention, when the titanium film is an adhesion layer for improving the adhesion between the metal wiring and the upper electrode, the adhesion between the metal wiring and the upper electrode can be improved and the diffusion can be improved. If the anti-diffusion film is a titanium nitride film, by-products are not formed when the anti-diffusion film is deposited, and even if the titanium of the titanium film slightly diffuses into the anti-diffusion film, the properties of the anti-diffusion film do not change. Characteristics are stabilized.
【0118】本発明の半導体装置において、容量上部電
極が結晶粒界を持つ結晶構造を有していると、チタン原
子は容量上部電極を通過し易くなるが、チタン原子は拡
散防止膜によって容量上部電極に到達することが阻止さ
れるため、容量絶縁膜に拡散することはない。In the semiconductor device of the present invention, if the capacitor upper electrode has a crystal structure having a crystal grain boundary, titanium atoms can easily pass through the capacitor upper electrode, but titanium atoms can be diffused by the diffusion preventing film. Since it is prevented from reaching the electrode, it does not diffuse into the capacitor insulating film.
【0119】第1の半導体装置の製造方法によると、容
量素子の上に形成されたコンタクトホールを有する層間
絶縁膜の上にチタン原子の通過を阻止する導電性膜を堆
積した後、導電性膜に対してパターニングを行なって、
導電性膜におけるコンタクトホールの内部に位置する部
分を残存させ、その後、チタン膜を有する金属配線を形
成するので、容量素子の上部電極と金属配線との間に、
チタン原子が容量上部電極を通過して容量絶縁膜に拡散
することを防止する拡散防止膜を確実に設けることがで
きる。According to the first method for manufacturing a semiconductor device, after a conductive film for preventing passage of titanium atoms is deposited on an interlayer insulating film having a contact hole formed on a capacitor, the conductive film is formed. Patterning the
A portion of the conductive film located inside the contact hole is left, and then a metal wiring having a titanium film is formed.
It is possible to reliably provide a diffusion prevention film for preventing titanium atoms from passing through the capacitor upper electrode and diffusing into the capacitor insulating film.
【0120】第2の半導体装置の製造方法によると、順
次堆積された、第1の金属膜、絶縁性金属酸化物膜、第
2の金属膜及びチタン原子の通過を阻止する導電性膜の
うち、第2の金属膜及び導電性膜をパターン化して容量
上部電極及び拡散防止膜を形成した後、コンタクトホー
ルを有する層間絶縁膜を介してチタン膜を有する金属配
線を形成するので、容量素子の上部電極と金属配線との
間に、チタン原子が容量上部電極を通過して容量絶縁膜
に拡散することを防止する拡散防止膜を確実に設けるこ
とができる。According to the second method for manufacturing a semiconductor device, the first metal film, the insulating metal oxide film, the second metal film, and the conductive film for preventing passage of titanium atoms are sequentially deposited. After patterning the second metal film and the conductive film to form a capacitor upper electrode and a diffusion prevention film, a metal wiring having a titanium film is formed via an interlayer insulating film having a contact hole. An anti-diffusion film for preventing titanium atoms from passing through the capacitor upper electrode and diffusing into the capacitor insulating film can be reliably provided between the upper electrode and the metal wiring.
【0121】第3の半導体装置の製造方法によると、容
量絶縁膜の上に形成され容量上部電極を形成する領域に
開口部を有する層間絶縁膜の上に、金属膜及びチタン原
子の通過を阻止する導電性膜を順次堆積した後、金属膜
及び導電性膜に対して開口部と対応する部位に形成され
たレジストパターンをマスクとしてドライエッチングを
行なって、金属膜からなる容量上部電極及び導電性膜か
らなる容量絶縁膜を形成し、その後、チタン膜を有する
金属配線を形成するので、容量素子の上部電極と金属配
線との間に、チタン原子が容量上部電極を通過して容量
絶縁膜に拡散することを防止する拡散防止膜を確実に設
けることができる。According to the third method of manufacturing a semiconductor device, a metal film and titanium atoms are prevented from passing over an interlayer insulating film formed on a capacitor insulating film and having an opening in a region where a capacitor upper electrode is formed. After sequentially depositing a conductive film to be formed, dry etching is performed on the metal film and the conductive film using a resist pattern formed at a portion corresponding to the opening as a mask, thereby forming a capacitor upper electrode made of a metal film and a conductive film. Since a capacitor insulating film made of a film is formed, and then a metal wiring having a titanium film is formed, titanium atoms pass through the capacitor upper electrode between the upper electrode of the capacitor element and the metal wiring to form the capacitor insulating film. It is possible to reliably provide a diffusion prevention film for preventing diffusion.
【0122】従って、第1〜第3の半導体装置の製造方
法によると、本発明に係る半導体装置を確実に製造する
ことができる。Therefore, according to the first to third methods for manufacturing a semiconductor device, the semiconductor device according to the present invention can be reliably manufactured.
【図1】本発明の第1の実施形態に係る半導体装置の断
面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図2】本発明の第2の実施形態に係る半導体装置の断
面図である。FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図3】本発明の第2の実施形態の変形例に係る半導体
装置の断面図である。FIG. 3 is a cross-sectional view of a semiconductor device according to a modification of the second embodiment of the present invention.
【図4】本発明の第3の実施形態に係る半導体装置の断
面図である。FIG. 4 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図5】本発明の第4の実施形態に係る半導体装置の断
面図である。FIG. 5 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図6】(a)〜(c)は本発明の第1の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 6A to 6C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図7】(a)〜(c)は本発明の第1の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 7A to 7C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図8】(a)〜(c)は本発明の第2の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 8A to 8C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図9】(a)〜(c)は本発明の第2の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 9A to 9C are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図10】(a)〜(e)は本発明の第3の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 10A to 10E are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図11】(a)〜(c)は本発明の第4の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 11A to 11C are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
【図12】(a)〜(c)は本発明の第4の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。FIGS. 12A to 12C are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
【図13】従来の半導体装置の断面図である。FIG. 13 is a sectional view of a conventional semiconductor device.
【図14】(a)〜(e)は従来の半導体装置の製造方
法の各工程を示す断面図である。FIGS. 14A to 14E are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.
10 半導体基板 11 下部電極 11A 第1の白金膜 12 容量絶縁膜 12A 強誘電体膜 13 上部電極 13A 第2の白金膜 14 層間絶縁膜 15 下部電極用コンタクトホール 16 上部電極用コンタクトホール 17 拡散防止用導電膜 17A 窒化チタン膜 18 金属配線 18a チタン膜 18b 第1の窒化チタン膜 18c アルミニウム膜 18d 第2の窒化チタン膜 19 レジストパターン 20 半導体基板 21 下部電極 21A 第1の白金膜 22 容量絶縁膜 22A 強誘電体膜 23 上部電極 23A 第2の白金膜 24 層間絶縁膜 25 下部電極用コンタクトホール 26 上部電極用コンタクトホール 27 拡散防止用導電膜 27A 窒化チタン膜 28 金属配線 28a チタン膜 28b 第1の窒化チタン膜 28c アルミニウム膜 28d 第2の窒化チタン膜 29 レジストパターン 30 半導体基板 31 下部電極 31A 第1の白金膜 32 容量絶縁膜 32A 強誘電体膜 33 上部電極 33A 第2の白金膜 34 層間絶縁膜 35 下部電極用コンタクトホール 36 上部電極用コンタクトホール 37 拡散防止用導電膜 37A 窒化チタン膜 38 金属配線 38a チタン膜 38b 第1の窒化チタン膜 38c アルミニウム膜 38d 第2の窒化チタン膜 40 半導体基板 41 下部電極 41A 第1の白金膜 42 容量絶縁膜 42A 強誘電体膜 43 上部電極 43A 第2の白金膜 44 層間絶縁膜 45 下部電極用コンタクトホール 46 上部電極用コンタクトホール 47 拡散防止用導電膜 47A 窒化チタン膜 48 金属配線 48a チタン膜 48b 第1の窒化チタン膜 48c アルミニウム膜 48d 第2の窒化チタン膜 49 第1のレジストパターン 50 第2のレジストパターン Reference Signs List 10 semiconductor substrate 11 lower electrode 11A first platinum film 12 capacitance insulating film 12A ferroelectric film 13 upper electrode 13A second platinum film 14 interlayer insulating film 15 lower electrode contact hole 16 upper electrode contact hole 17 for diffusion prevention Conductive film 17A Titanium nitride film 18 Metal wiring 18a Titanium film 18b First titanium nitride film 18c Aluminum film 18d Second titanium nitride film 19 Resist pattern 20 Semiconductor substrate 21 Lower electrode 21A First platinum film 22 Capacitive insulating film 22A Strong Dielectric film 23 Upper electrode 23A Second platinum film 24 Interlayer insulating film 25 Lower electrode contact hole 26 Upper electrode contact hole 27 Diffusion preventing conductive film 27A Titanium nitride film 28 Metal wiring 28a Titanium film 28b First titanium nitride Film 28c aluminum film 28 Second titanium nitride film 29 Resist pattern 30 Semiconductor substrate 31 Lower electrode 31A First platinum film 32 Capacitive insulating film 32A Ferroelectric film 33 Upper electrode 33A Second platinum film 34 Interlayer insulating film 35 Lower electrode contact hole 36 Upper electrode contact hole 37 Diffusion preventing conductive film 37A Titanium nitride film 38 Metal wiring 38a Titanium film 38b First titanium nitride film 38c Aluminum film 38d Second titanium nitride film 40 Semiconductor substrate 41 Lower electrode 41A First platinum film 42 Capacitance insulating film 42A Ferroelectric film 43 Upper electrode 43A Second platinum film 44 Interlayer insulating film 45 Lower electrode contact hole 46 Upper electrode contact hole 47 Diffusion preventing conductive film 47A Titanium nitride film 48 Metal wiring 48a Titanium film 48b First titanium nitride film 48c Aluminum film 48d Second titanium nitride film 49 First resist pattern 50 Second resist pattern
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊東 豊二 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (72)発明者 三河 巧 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (72)発明者 那須 徹 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (72)発明者 長野 能久 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (72)発明者 田中 圭介 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (72)発明者 久都内 知恵 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (56)参考文献 特開 平9−97883(JP,A) 特開 平8−17759(JP,A) 特開 平8−264481(JP,A) 特開 平8−288239(JP,A) 特開 平9−45877(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822 H01L 27/10 451 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Toyoji Ito 1-1, Sachimachi, Takatsuki-shi, Osaka Prefecture Inside Matsushita Electronics Corporation (72) Inventor Takumi Mikawa 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Matsushita Electronics Corporation (72) Inventor Toru Nasu 1-1, Sachimachi, Takatsuki-shi, Osaka Prefecture Matsushita Electronics Corporation (72) Inventor Nohisa 1-1, Sachimachi, Takatsuki-shi, Osaka Prefecture (72) Inventor Keisuke Tanaka 1-1, Sachicho, Takatsuki-shi, Osaka Matsushita Electronics Corporation (72) Inventor Tomoe Kutsui 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics (56) References JP-A-9-97883 (JP, A) JP-A-8-17759 (JP, A) JP-A-8-264481 (JP, A) JP-A-8-288239 (JP, A A) JP-A-9-45877 (JP, A) (58) ) Field surveyed (Int.Cl. 6 , DB name) H01L 27/04 H01L 21/822 H01L 27/10 451
Claims (12)
物膜からなる容量絶縁膜及び容量上部電極から構成され
る容量素子と、 前記容量素子の上に設けられ、前記容量上部電極に達す
る開口部を有する層間絶縁膜と、 前記層間絶縁膜の上に、前記開口部を介して前記容量上
部電極と電気的に接続されるように設けられ、チタン膜
を有する金属配線と、 前記容量上部電極と前記金属配線との間に設けられ、前
記金属配線のチタン膜を構成するチタン原子が前記容量
上部電極を通過して前記容量絶縁膜に拡散することを防
止する導電性を有する拡散防止膜とを備えていることを
特徴とする半導体装置。A capacitor provided on the substrate, the capacitor including a capacitor lower electrode, a capacitor insulating film including an insulating metal oxide film, and a capacitor upper electrode; and a capacitor provided on the capacitor. An interlayer insulating film having an opening reaching the capacitor upper electrode; and a titanium film provided on the interlayer insulating film so as to be electrically connected to the capacitor upper electrode via the opening. A metal wiring, provided between the capacitor upper electrode and the metal wiring, for preventing titanium atoms forming a titanium film of the metal wiring from passing through the capacitor upper electrode and diffusing into the capacitor insulating film; A semiconductor device, comprising: a diffusion barrier film having conductivity.
窒化膜又は金属酸化膜であることを特徴とする請求項1
に記載の半導体装置。2. The method according to claim 1, wherein the diffusion preventing film is a metal nitride film or a metal oxide film having conductivity.
3. The semiconductor device according to claim 1.
電体膜であることを特徴とする請求項1に記載の半導体
装置。3. The semiconductor device according to claim 1, wherein the capacitance insulating film is a ferroelectric film or a high dielectric film.
設けられ、前記金属配線と前記上部電極との密着性を向
上させる密着層であり、 前記拡散防止膜は、窒化チタン膜であることを特徴とす
る請求項1に記載の半導体装置。4. The titanium film is provided below the metal wiring, is an adhesion layer for improving the adhesion between the metal wiring and the upper electrode, and the diffusion prevention film is a titanium nitride film. The semiconductor device according to claim 1, wherein:
晶構造を有していることを特徴とする請求項1に記載の
半導体装置。5. The semiconductor device according to claim 1, wherein the capacitor upper electrode has a crystal structure having a crystal grain boundary.
酸化物膜からなる容量絶縁膜及び容量上部電極から構成
される容量素子を形成する工程と、 前記容量素子の上に、前記容量上部電極に到達するコン
タクトホールを有する層間絶縁膜を形成する工程と、 前記コンタクトホールを含む前記層間絶縁膜の上に全面
に亘って、チタン原子の通過を阻止する導電性膜を堆積
する工程と、 前記導電性膜に対して、該導電性膜における少なくとも
前記コンタクトホールの内部に位置する部分が残存する
ようにパターニングを行なって、前記導電性膜からなる
拡散防止膜を形成する工程と、 前記層間絶縁膜の上に、前記拡散防止膜を介して前記容
量上部電極と電気的に接続されるように、チタン膜を有
する金属配線を形成する工程とを備えており、 前記拡散防止膜は、前記金属配線のチタン膜を構成する
チタン原子が前記容量上部電極を通過して前記容量絶縁
膜に拡散することを防止する ことを特徴とする半導体装
置の製造方法。6. A step of forming, on a substrate, a capacitive element composed of a capacitive lower electrode, a capacitive insulating film composed of an insulating metal oxide film, and a capacitive upper electrode; and forming the capacitive element on the capacitive element. Forming an interlayer insulating film having a contact hole reaching the upper electrode; and depositing a conductive film for preventing passage of titanium atoms over the entire surface of the interlayer insulating film including the contact hole. Patterning the conductive film so that at least a portion of the conductive film located inside the contact hole remains, forming a diffusion prevention film made of the conductive film; on the interlayer insulating film such that said diffusion barrier layer through the connected the capacitive upper electrode and electrically comprises a step of forming a metal wire having a titanium film, before Diffusion preventing film constitutes a titanium film of the metal wiring
Titanium atoms pass through the capacitor upper electrode and the capacitor insulation
A method for manufacturing a semiconductor device, comprising preventing diffusion into a film .
酸化物膜、第2の金属膜及びチタン原子の通過を阻止す
る導電性膜を順次堆積する工程と、 前記第2の金属膜及び導電性膜を同一のエッチングマス
クを用いてパターン化して、前記第2の金属膜からなる
容量上部電極及び前記導電性膜からなる拡散防止膜を形
成する工程と、 前記絶縁性金属酸化膜をパターン化して容量絶縁膜を形
成すると共に、前記第1の金属膜をパターン化して容量
下部電極を形成する工程と、 前記容量下部電極、容量絶縁膜及び容量上部電極から構
成される容量素子の上に、前記容量上部電極に到達する
コンタクトホールを有する層間絶縁膜を形成する工程
と、 前記層間絶縁膜の上に、前記拡散防止膜を介して前記容
量上部電極と電気的に接続されるように、チタン膜を有
する金属配線を形成する工程とを備えており、 前記拡散防止膜は、前記金属配線のチタン膜を構成する
チタン原子が前記容量上部電極を通過して前記容量絶縁
膜に拡散することを防止する ことを特徴とする半導体装
置の製造方法。7. A step of sequentially depositing a first metal film, an insulating metal oxide film, a second metal film, and a conductive film for preventing passage of titanium atoms on a substrate; Patterning the metal film and the conductive film using the same etching mask to form a capacitor upper electrode made of the second metal film and a diffusion prevention film made of the conductive film; Patterning a film to form a capacitive insulating film, and patterning the first metal film to form a capacitive lower electrode; a capacitive element comprising the capacitive lower electrode, a capacitive insulating film, and a capacitive upper electrode Forming an interlayer insulating film having a contact hole reaching the capacitor upper electrode, and electrically connecting to the capacitor upper electrode via the diffusion preventing film on the interlayer insulating film. Like, And a step of forming a metal wiring having a down film, the diffusion barrier layer forms a titanium film of the metal wiring
Titanium atoms pass through the capacitor upper electrode and the capacitor insulation
A method for manufacturing a semiconductor device, comprising preventing diffusion into a film .
属酸化物膜からなる容量絶縁膜を形成する工程と、 前記容量絶縁膜の上を含む前記基板の上に、容量上部電
極が形成される領域に開口部を有する層間絶縁膜を堆積
する工程と、 前記開口部を含む前記層間絶縁膜の上に全面に亘って、
金属膜及びチタン原子の通過を阻止する導電性膜を順次
形成する工程と、 前記導電性膜の上における前記開口部と対応する部位に
レジストパターンを形成する工程と、 前記金属膜及び導電性膜に対して前記レジストパターン
をマスクとしてドライエッチングを行なって、前記金属
膜及び導電性膜における前記開口部に位置する部分を残
存させることにより、前記金属膜からなる前記容量上部
電極及び前記導電性膜からなる拡散防止膜を形成する工
程と、 前記レジストパターンを除去した後、前記層間絶縁膜の
上に、前記拡散防止膜を介して前記容量上部電極と電気
的に接続されるように、チタン膜を有する金属配線を形
成する工程とを備えており、 前記拡散防止膜は、前記金属配線のチタン膜を構成する
チタン原子が前記容量上部電極を通過して前記容量絶縁
膜に拡散することを防止する ことを特徴とする半導体装
置の製造方法。8. A step of forming a capacitor insulating film comprising a capacitor lower electrode and an insulating metal oxide film on a substrate, and forming a capacitor upper electrode on the substrate including the capacitor insulating film. Depositing an interlayer insulating film having an opening in a region to be formed, and over the entire surface of the interlayer insulating film including the opening,
A step of sequentially forming a metal film and a conductive film for preventing passage of titanium atoms; a step of forming a resist pattern on a portion of the conductive film corresponding to the opening; and a step of forming the metal film and the conductive film. The capacitor upper electrode and the conductive film made of the metal film are formed by performing dry etching using the resist pattern as a mask to leave a portion of the metal film and the conductive film located at the opening. Forming a diffusion prevention film consisting of: a titanium film on the interlayer insulating film after removing the resist pattern so as to be electrically connected to the capacitor upper electrode via the diffusion prevention film; Forming a metal wiring having the following formula : wherein the diffusion prevention film forms a titanium film of the metal wiring.
Titanium atoms pass through the capacitor upper electrode and the capacitor insulation
A method for manufacturing a semiconductor device, comprising preventing diffusion into a film .
化膜又は金属酸化膜であることを特徴とする請求項6〜
8のいずれか1項に記載の半導体装置の製造方法。9. The conductive film according to claim 6, wherein the conductive film is a metal nitride film or a metal oxide film having conductivity.
9. The method for manufacturing a semiconductor device according to claim 8.
誘電体膜であることを特徴とする請求項6〜8のいずれ
か1項に記載の半導体装置の製造方法。10. The method according to claim 6, wherein the capacitor insulating film is a ferroelectric film or a high dielectric film.
に設けられ、前記金属配線と前記容量上部電極との密着
性を向上させる密着層であり、 前記拡散防止膜は、窒化チタン膜であることを特徴とす
る請求項6〜8のいずれか1項に記載の半導体装置の製
造方法。11. The titanium film is provided below the metal wiring, is an adhesion layer for improving the adhesion between the metal wiring and the capacitor upper electrode, and the diffusion prevention film is a titanium nitride film. The method for manufacturing a semiconductor device according to claim 6, wherein:
結晶構造を有していることを特徴とする請求項6〜8の
いずれか1項に記載の半導体装置の製造方法。12. The method according to claim 6, wherein the capacitor upper electrode has a crystal structure having a crystal grain boundary.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10198240A JP2926050B2 (en) | 1997-07-24 | 1998-07-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-198119 | 1997-07-24 | ||
JP9-198118 | 1997-07-24 | ||
JP19811997 | 1997-07-24 | ||
JP19811897 | 1997-07-24 | ||
JP10198240A JP2926050B2 (en) | 1997-07-24 | 1998-07-14 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1197632A JPH1197632A (en) | 1999-04-09 |
JP2926050B2 true JP2926050B2 (en) | 1999-07-28 |
Family
ID=27327461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10198240A Expired - Lifetime JP2926050B2 (en) | 1997-07-24 | 1998-07-14 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2926050B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5646798B2 (en) * | 1999-11-11 | 2014-12-24 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | Manufacturing method of semiconductor integrated circuit device |
KR100353804B1 (en) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | A method for forming ferroelectric capacitor in semiconductor device |
KR100362189B1 (en) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | Semiconductor memory device having oxide and Ti double layer capable of preventing hydrogen diffusion and method for forming the same |
JP4497493B2 (en) * | 2000-04-20 | 2010-07-07 | セイコーNpc株式会社 | Ferroelectric memory element and method for manufacturing ferroelectric memory element |
JP2006041182A (en) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
KR101131137B1 (en) * | 2006-11-30 | 2012-04-03 | 삼성전자주식회사 | Phase change random access memory comprising diffusion barrier and method of manufacturing the same |
-
1998
- 1998-07-14 JP JP10198240A patent/JP2926050B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
Also Published As
Publication number | Publication date |
---|---|
JPH1197632A (en) | 1999-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5618746A (en) | Method for manufacturing a capacitor of semiconductor device having diffusion-blocking films | |
US6399459B2 (en) | Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same | |
KR100568385B1 (en) | Semiconductor device and method for fabricating the same | |
JP3041596B2 (en) | Semiconductor device capacitor and method of manufacturing the same | |
JP2001044376A (en) | Semiconductor device and manufacture thereof | |
JP2002141478A (en) | Semiconductor device and manufacturing method therefor | |
JPH1056144A (en) | Semiconductor memory with ferroelectric capacitor and manufacturing method | |
EP0949682A2 (en) | Ferroelectric memory device with improved ferroelectric capacitor characteristics | |
JP2926050B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2002280524A (en) | Method for manufacturing capacitive element | |
JP3193973B2 (en) | Capacitive element and method of manufacturing the same | |
KR100239418B1 (en) | Semiconductor device capacitor and manufacturing method thereof | |
JP2002203948A (en) | Semiconductor device | |
JPH09275193A (en) | Semiconductor storage device | |
JP3400964B2 (en) | Method for manufacturing semiconductor memory device | |
JP2000183301A (en) | Manufacture of capacitor for semiconductor element | |
JP2004281965A (en) | Semiconductor device and its manufacturing method | |
JP2826717B2 (en) | Method for manufacturing capacitor of semiconductor device | |
KR100277939B1 (en) | bottom electrode of capacitor with ferroelectric | |
JPH11261027A (en) | Semiconductor device and its manufacture | |
US6812089B2 (en) | Method of manufacturing ferroelectric memory device | |
JP2004296682A (en) | Semiconductor device and its fabricating process | |
KR100614578B1 (en) | high-dielectric capacitor in semiconductor device | |
KR100835412B1 (en) | Method for forming capacitor of semiconductor device | |
KR100835411B1 (en) | Method for forming capacitor of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110507 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110507 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130507 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130507 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term |