JP2904499B2 - Image signal processing circuit - Google Patents
Image signal processing circuitInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、デジタル画像信号であらわされる映像の
形状を変換した場合に必要な画素のデータを内挿処理し
たり、入力信号に対して出力信号の量子化速度が高い場
合に内挿処理を行なったりするシステムとして有効な画
像信号処理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention] (Industrial application field) The present invention interpolates and inputs pixel data required when the shape of a video represented by a digital image signal is converted. The present invention relates to an image signal processing circuit effective as a system for performing an interpolation process when a quantization speed of an output signal is high with respect to a signal.
（従来の技術） 例えば、画像の拡大処理を行なう場合、拡大率に応じ
て画素密度を上げる必要がある。このような場合には、
実在する画素データを用いて、内挿処理を行なった新画
素のデータを作成する方法が一般的である。(Prior Art) For example, when performing image enlargement processing, it is necessary to increase the pixel density according to the enlargement ratio. In such a case,
A general method is to create data of a new pixel that has been subjected to interpolation processing using existing pixel data.
画像の形状の変換処理をリアルタイムで行なう場合、
補間位置情報によって内挿フィルタの係数を１画素時間
で切換える必要がある。また、この補間に伴う解像度の
劣化を最小限に抑えるためには、補間フィルタの特性を
改善することが必要であり、デジタルフィルタを使用し
た場合フィルタのタップ数を増やさなければ、満足な特
性が得られない。これを回避するために、係数を切換え
て内挿処理を行なう係数制御可能な多点内挿フィルタが
使用されている。When converting the image shape in real time,
It is necessary to switch the coefficients of the interpolation filter in one pixel time according to the interpolation position information. In addition, in order to minimize the degradation of resolution due to this interpolation, it is necessary to improve the characteristics of the interpolation filter. If a digital filter is used, satisfactory characteristics will be obtained unless the number of filter taps is increased. I can't get it. In order to avoid this, a multipoint interpolation filter capable of controlling the coefficients for performing the interpolation processing by switching the coefficients is used.
しかしながら、多点内挿フィルタの場合、フィルタ回
路のみならずメモリ回路の制御も複雑になり、回路規模
もかなり大きくなるという問題がある。However, in the case of a multipoint interpolation filter, there is a problem that control of not only the filter circuit but also the memory circuit becomes complicated, and the circuit scale becomes considerably large.
そこで、従来は画質的には問題があるが、回路規模が
小さくてすむ２点内挿回路を利用しているのが現状であ
る。Therefore, conventionally, there is a problem in image quality, but at present, a two-point interpolation circuit that requires a small circuit scale is used.
第10図は、２点内挿により画素密度を上げる場合の説
明図である。図において、○印は元画素、△印は内挿に
より増えた新画素を示している。同図（ａ）は入力デー
タ列を示しており、同図（ｂ）は画素密度を２倍にする
ために、内挿処理を行ない新画素が増えた状態を示して
いる。同図（ｃ）は出力データ列である。FIG. 10 is an explanatory diagram in the case of increasing the pixel density by two-point interpolation. In the figure, a circle indicates an original pixel, and a triangle indicates a new pixel increased by interpolation. FIG. 6A shows an input data sequence, and FIG. 6B shows a state in which interpolation processing is performed to increase the pixel density to double the number of new pixels. FIG. 3C shows an output data sequence.
第８図は、係数制御可能な従来の２点内挿フィルタで
ある。入力部１の入力データ列は、シフトレジスタ10と
12に供給される。シフトレジスタ10の出力はシフトレジ
スタ11に入力される。そして、シフトレジスタ11と12の
各出力は、読出し専用メモリ13と14の各アドレス入力部
に供給される。また各読出し専用メモリ13と14には、そ
れぞれアドレス制御回路16からの内挿係数も供給され
る。FIG. 8 shows a conventional two-point interpolation filter whose coefficient can be controlled. The input data string of the input unit 1 is
Supplied to 12. The output of the shift register 10 is input to the shift register 11. Then, the respective outputs of the shift registers 11 and 12 are supplied to respective address input sections of the read-only memories 13 and 14. The read only memories 13 and 14 are also supplied with interpolation coefficients from the address control circuit 16, respectively.
メモリ13と14の読出しデータは、それぞれのアドレス
入力部に与えられるレジスタからの出力に対して内挿係
数に応じた重み付けを行なった値となる。そして、各メ
モリ13,14からの右データは、加算回路15において加算
される。アドレス制御回路16は、各シフトレジスタ10,1
1,12に対してもシフト用のコントロール信号を与えてい
る。The read data of the memories 13 and 14 are values obtained by weighting the outputs from the registers provided to the respective address input sections according to the interpolation coefficients. Then, the right data from each of the memories 13 and 14 is added in the adding circuit 15. The address control circuit 16 controls each shift register 10, 1
Control signals for shift are also given to 1,12.
第９図は、隣合う２点の元画素（○印）を用いて、こ
の間の任意の位置に新画素Ｘを作る場合、重み付けを行
なうための係数（１−ｎ）、（ｎ）と画素との関係を示
している。FIG. 9 is a diagram showing a case where a new pixel X is formed at an arbitrary position between two adjacent original pixels (indicated by a circle) and coefficients (1-n), (n) for weighting and a pixel The relationship is shown.
（発明が解決しようとする課題） 上記したように、従来は、多点内挿フィルタの場合、
回路規模が大きくなるために、画質を犠牲にして２点内
挿フィルタが採用されている。(Problems to be solved by the invention) As described above, conventionally, in the case of a multipoint interpolation filter,
In order to increase the circuit scale, a two-point interpolation filter is employed at the expense of image quality.
そこでこの発明は、多点内挿処理と比べても解像度の
劣化が少なく、回路規模も小さくて済む画像信号処理回
路を提供することを目的とする。Accordingly, it is an object of the present invention to provide an image signal processing circuit in which the resolution is less deteriorated and the circuit scale is small as compared with the multipoint interpolation processing.
［発明の構成］ （課題を解決するための手段） この発明は、隣合う２画素間に該２画素以上のデータ
を用いて作成された新画素のデータを内挿することによ
り画像の拡大処理を行なう画像信号処理回路において、
隣合った２画素のデータ及びこの２画素の近傍の画素の
データを用いて、前記２画素の中央位置の画素のデータ
を内挿処理により算出して導出する中央位置画素データ
算出手段と、この中央位置画素データ算出手段で得られ
た中央位置の画素のデータと２画素のうちのいずれか一
方の画素のデータとを用いて、前記２画素の間の任意の
位置の新画素のデータを該位置の情報に直線比例させた
値で内挿処理することにより算出して導出する手段とを
具備するものである。[Constitution of the Invention] (Means for Solving the Problems) The present invention provides an image enlargement process by interpolating data of a new pixel created by using data of two or more pixels between two adjacent pixels. In the image signal processing circuit that performs
A center position pixel data calculation unit that calculates and derives data of a pixel at a center position of the two pixels by using interpolation data by using data of two adjacent pixels and data of pixels in the vicinity of the two pixels; Using the data of the pixel at the center position obtained by the center position pixel data calculation means and the data of any one of the two pixels, the data of a new pixel at an arbitrary position between the two pixels is calculated. Means for calculating and deriving by interpolating with a value linearly proportional to the position information.
（作用） 上記の手段により、２画素間の中央位置の画素データ
は、予め該２画素の近傍の画素データを用いて、常に元
の２画素の中央に内挿されるので、画素データの係数を
画素周期で切換える必要はなく、常に一定の係数でよ
く、このため、制御も簡単となり、新画素のデータは、
この２画素間の中央位置の画素データと該２画素のうち
のいずれか一方の画素データとを選択的に用いて、２画
素間の任意の位置に内挿されるので、画質の劣化がほと
んどなく、しかも、新画素を得る部分の構成は簡単な構
成で良くなる。(Operation) By the above means, the pixel data at the center position between two pixels is always interpolated in the center of the original two pixels by using the pixel data near the two pixels in advance. It is not necessary to switch at the pixel cycle, and a constant coefficient is always required. For this reason, the control becomes simple, and the data of the new pixel is
Since the pixel data at the center position between the two pixels and one of the two pixels are selectively used and interpolated at an arbitrary position between the two pixels, there is almost no deterioration in image quality. In addition, the configuration of a portion for obtaining a new pixel can be improved with a simple configuration.
（実施例） 以下、この発明の実施例を図面を参照して説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例である。入力部21には、
入力画素データが供給される。この入力画素データは、
内挿フィルタ22、シフトレジスタ24及び26に供給され
る。内挿フィルタ22は、隣合った２画素のデータ及びこ
の２画素の近傍の画素のデータを用いて，前記２画素の
中央位置の画素のデータを内挿処理により算出して導出
する。つまり単純に隣合った２画素のデータを用いるの
ではなく、該２画素の近傍のデータを含めた複数のデー
タを用いて、該２画素の中央位置の画素データを作成す
る。したがって、中央位置の画素データは、単純に隣合
った画素データを用いるのではないので、解像度を劣化
させることがない。FIG. 1 shows an embodiment of the present invention. In the input unit 21,
Input pixel data is provided. This input pixel data is
The interpolation filter 22 and the shift registers 24 and 26 are supplied. The interpolation filter 22 calculates and derives the data of the pixel at the center position of the two pixels by the interpolation process using the data of two adjacent pixels and the data of the pixels in the vicinity of the two pixels. That is, instead of simply using data of two adjacent pixels, pixel data at the center position of the two pixels is created using a plurality of data including data near the two pixels. Therefore, the pixel data at the center position does not simply use adjacent pixel data, so that the resolution does not deteriorate.
内挿フィルタ22の出力はシフトレジスタ23に供給さ
れ、またシフトレジスタ24の出力はシフトレジスタ25に
供給される。次に、シフトレジスタ23の出力は、読出し
専用メモリ27のアドレス入力部に供給される。また、読
出し専用メモリ28のアドレス入力部には、シフトレジス
タ25又はシフトレジスタ26の出力が選択的に供給され
る。これは、シフトレジスタ25と26とは、アドレス制御
回路30によりいずれか一方の出力が導出されるように制
御されるからである。The output of the interpolation filter 22 is supplied to a shift register 23, and the output of the shift register 24 is supplied to a shift register 25. Next, the output of the shift register 23 is supplied to the address input unit of the read-only memory 27. The output of the shift register 25 or the shift register 26 is selectively supplied to the address input section of the read-only memory 28. This is because the shift registers 25 and 26 are controlled so that one of the outputs is derived by the address control circuit 30.
またメモリ27と28には、アドレス制御回路30からの内
挿係数が供給されている。メモリ27と28の読出しデータ
は、それぞれのアドレス入力部に与えられるレジスタか
らの出力に対して内挿係数に応じた重み付けを行なった
値となる。従って、各メモリのアドレスは、レジスタか
らのデータと内挿係数が合せられて指定されることにな
る。そして、各メモリ27,28からの右データは、加算回
路29において加算される。アドレス制御回路30は、各シ
フトレジスタ23,24,26及びFIR22に対してもシフト用の
コントロール信号を与えている。Further, the interpolation coefficients from the address control circuit 30 are supplied to the memories 27 and 28. The read data from the memories 27 and 28 is a value obtained by weighting the output from the register provided to each address input unit according to the interpolation coefficient. Therefore, the address of each memory is specified by matching the data from the register with the interpolation coefficient. Then, the right data from each of the memories 27 and 28 is added in the adding circuit 29. The address control circuit 30 also supplies a shift control signal to each of the shift registers 23, 24, 26 and the FIR 22.
この実施例は上記のように構成される。 This embodiment is configured as described above.
第２図は内挿フィルタ22によって得られるデータ列を
示している。○印の画素は元画素であり、△印の画素は
内挿画素である。この内挿フィルタ22は、２画素の中央
位置の内挿画素を作成するもので、例えば矢印で示す位
置の画素のデータを作成する場合には、その近傍の複数
の画素のデータも用いて作成している。よって、解像の
劣化がほとんどない出力を得ることができる。しかも、
内挿フィルタ22において、内挿する画素の位置は、常に
元の２画素の中央であるために、画素データの係数を画
素周期で切換える必要はなく、常に一定の係数でよい。
このことは、回路構成が簡単でまた内挿フィルタの制御
回路も単純になることである。FIG. 2 shows a data sequence obtained by the interpolation filter 22. Pixels marked with ○ are original pixels, and pixels marked with △ are interpolation pixels. The interpolation filter 22 creates an interpolation pixel at the center position of two pixels. For example, when creating data of a pixel at a position indicated by an arrow, the interpolation filter 22 also creates data using a plurality of pixels in the vicinity thereof. doing. Therefore, an output with almost no degradation in resolution can be obtained. Moreover,
In the interpolation filter 22, since the position of the pixel to be interpolated is always the center of the original two pixels, it is not necessary to switch the coefficient of the pixel data in the pixel cycle, and a constant coefficient may be used.
This means that the circuit configuration is simple and the control circuit of the interpolation filter is also simple.
次に、第３図及び第４図は、中央位置の画素のデータ
と、元画素のデータとを用いて、２点内挿を行なうため
の原理図を示している。Next, FIG. 3 and FIG. 4 show principle diagrams for performing two-point interpolation using the data of the pixel at the center position and the data of the original pixel.
第３図は、内挿係数Ｋが、 ０＜＝Ｋ＜0.5の時を示している。 FIG. 3 shows the case where the interpolation coefficient K is 0 <= K <0.5.
この場合は、元画素データDnと、内挿フィルタ22によ
り作成した次の画素データ（Dn+0.5）とが係数（画素間
距離情報）に応じて合成処理され、補間データＸが作成
される。したがって、この場合にはシフトレジスタ25の
出力がメモリ28のアドレス入力部に供給される。In this case, the original pixel data Dn and the next pixel data (Dn + 0.5) created by the interpolation filter 22 are combined according to the coefficient (inter-pixel distance information), and interpolation data X is created. Therefore, in this case, the output of the shift register 25 is supplied to the address input section of the memory 28.
第４図は、内挿係数Ｋが、 0.5＜＝Ｋ＜1.0の時を示している。 FIG. 4 shows a case where the interpolation coefficient K is 0.5 <= K <1.0.
この場合は、元画素データDn+1と、内挿フィルタ22に
より作成した前の画素データ（Dn+0.5）とが係数（画素
間距離情報）に応じて合成処理され、補間データＸが作
成される。したがって、この場合にはシフトレジスタ26
の出力がメモリ28のアドレス入力部に供給される。In this case, the original pixel data Dn + 1 and the previous pixel data (Dn + 0.5) created by the interpolation filter 22 are combined according to the coefficient (inter-pixel distance information), and interpolation data X is created. You. Therefore, in this case, the shift register 26
Is supplied to the address input section of the memory 28.
シフトレジスタ25と26のいずれの出力を選択するかと
いう情報は、画像処理の内容、拡大率、あるいは出力側
のサンプルレートに応じてアドレス制御回路30に選択情
報が格納されている。The information on which output of the shift registers 25 and 26 is to be selected is stored in the address control circuit 30 in accordance with the content of the image processing, the enlargement ratio, or the sample rate on the output side.
上記したように、この実施例では構成の簡単な２点内
挿処理回路の利点を有効に活用している。そして２点内
挿における欠点を、内挿フィルタ22を組合わせることに
より補い、画質劣化が生じない。As described above, in this embodiment, the advantage of the two-point interpolation processing circuit having a simple configuration is effectively utilized. The disadvantage of the two-point interpolation is compensated for by combining the interpolation filter 22, so that the image quality does not deteriorate.
第５図（ａ）は、通常の映像信号の周波数帯域を示し
ている。この信号を２点内挿方式で内挿した場合、最悪
のケースでは第５図（ｂ）に示すように元の信号の帯域
が大きく損われてしまう。FIG. 5A shows a frequency band of a normal video signal. When this signal is interpolated by the two-point interpolation method, in the worst case, the band of the original signal is greatly impaired as shown in FIG. 5 (b).
しかし、本発明による回路であると、元画素間の中央
位置の画素のデータを内挿する内挿フィルタ22の特性
は、第６図に示すようになる。そして、このように求め
た中央位置の画素のデータと元画素のデータとを利用し
て得られる信号の特性は、第７図に示すようになる。こ
の特性からもわかるように、従来の２点内挿処理の場合
に比べて、解像度の劣化が大幅に改善されている。However, with the circuit according to the present invention, the characteristics of the interpolation filter 22 for interpolating the data of the pixel at the center position between the original pixels are as shown in FIG. The characteristics of the signal obtained by using the data of the pixel at the center position and the data of the original pixel thus obtained are as shown in FIG. As can be seen from this characteristic, the deterioration of the resolution is greatly improved as compared with the conventional two-point interpolation processing.
上記実施例によれば、内挿フィルタ22にて、２画素及
びこの２画素の近傍の画素データを用いて、２画素の中
央に内挿する中央位置の画素データを算出し、この内挿
フィルタ22の出力と２画素のうちの一方の画素データと
を用いて、ROM27,28、加算回路29及びアドレス制御回路
30により２画素間の任意の位置に内挿する新画素データ
を算出するようにしているので、タップ数を少なくした
状態で、かつ比較的小規模の回路構成で従来の多点内挿
フィルタと同様の機能を実行できる。つまり、内挿フィ
ルタ22の処理については、内挿位置が常に２画素間の中
央に決められているため、画素データの内挿係数を画素
周期で切り換える必要はなく、常に一定の係数でよいた
め、制御が簡単となり、新画素データの処理について
は、内挿フィルタ22の出力と、元の２画素のうちのいず
れか一方の画素データとを用いて、新画素のデータを２
画素間の任意の位置に内挿するという２点内挿処理で実
現できるので、回路規模を小さくできる。According to the above embodiment, the interpolation filter 22 calculates the pixel data at the center position to be interpolated at the center of the two pixels by using the two pixels and the pixel data in the vicinity of the two pixels. ROM 27, 28, an adder circuit 29, and an address control circuit using the output of 22 and pixel data of one of the two pixels.
30 is used to calculate new pixel data to be interpolated at an arbitrary position between two pixels, so that the number of taps is reduced, and a relatively small circuit configuration is used with a conventional multipoint interpolation filter. Similar functions can be performed. That is, in the processing of the interpolation filter 22, since the interpolation position is always determined at the center between the two pixels, it is not necessary to switch the interpolation coefficient of the pixel data in the pixel cycle, and a constant coefficient may be used. The control of the new pixel data is simplified, and the new pixel data is processed by using the output of the interpolation filter 22 and the pixel data of one of the original two pixels.
Since this can be realized by a two-point interpolation process of interpolating at an arbitrary position between pixels, the circuit scale can be reduced.
なお、上記の実施例においては、説明をわかり易くす
るために１次元のデータ列（水平ライン方向）の内挿処
理について説明した。しかしこの回路は、垂直方向に並
ぶ画素のデータ列に付いても全く同じ構成で内挿処理を
行なうことができる。さらにまた、第１図に示した基本
構成の回路を、複数並列に接続して、各基本回路の出力
を合成し２次元的な内挿処理にも容易に利用できるもの
である。In the above-described embodiment, the interpolation processing of a one-dimensional data string (horizontal line direction) has been described for easy understanding. However, this circuit can perform the interpolation processing with the exact same configuration even for a data string of pixels arranged in the vertical direction. Furthermore, a plurality of circuits having the basic configuration shown in FIG. 1 are connected in parallel, the outputs of the respective basic circuits are combined, and can be easily used for two-dimensional interpolation processing.
［発明の効果］ 以上説明したようにこの発明は、比較的小規模の回路
構成で解像度の劣化が少ない出力信号を得ることができ
る。[Effects of the Invention] As described above, according to the present invention, it is possible to obtain an output signal with less deterioration in resolution with a relatively small-scale circuit configuration.
第１図はこの発明の一実施例を示す回路図、第２図乃至
第４図は第１図の回路の動作を説明するために示した画
素データの説明図、第５図は、映像信号帯域特性と従来
の内挿回路により得られた信号の帯域特性を示す図、第
６図は第１図の内挿フィルタの帯域特性を示す図、第７
図は第１図の回路により得られる信号の帯域特性を示す
図、第８図は従来の画像信号処理回路を示す回路図、第
９図は第８図の回路の動作を説明するために示した画素
データの説明図、第10図は画像拡大を得る場合の画像デ
ータの説明図である。 22…内挿フィルタ、23,24,25,26…シフトレジスタ、27,
28…読出し専用メモリ、29…加算器、30…アドレス制御
回路。FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIGS. 2 to 4 are explanatory diagrams of pixel data for explaining the operation of the circuit of FIG. 1, and FIG. 5 is a video signal. FIG. 6 is a diagram showing band characteristics and band characteristics of a signal obtained by a conventional interpolation circuit. FIG. 6 is a diagram showing band characteristics of the interpolation filter shown in FIG.
FIG. 1 is a diagram showing band characteristics of signals obtained by the circuit of FIG. 1, FIG. 8 is a circuit diagram showing a conventional image signal processing circuit, and FIG. 9 is a diagram for explaining the operation of the circuit of FIG. FIG. 10 is an explanatory diagram of pixel data, and FIG. 10 is an explanatory diagram of image data when an image is enlarged. 22 ... interpolation filter, 23, 24, 25, 26 ... shift register, 27,
28: read-only memory, 29: adder, 30: address control circuit.
フロントページの続き (56)参考文献 特開 平１−155393（ＪＰ，Ａ) 特開 昭63−245179（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/262 - 5/28 Continuation of the front page (56) References JP-A-1-155393 (JP, A) JP-A-63-245179 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H04N 5 / 262-5/28
Claims (1)
用いて作成された新画素のデータを内挿することにより
画像の拡大処理を行なう画像信号処理回路において、 隣合った２画素のデータ及びこの２画素の近傍の画素の
データを用いて、前記２画素の中央位置の画素のデータ
を内挿処理により算出して導出する中央位置画素データ
算出手段と、 この中央位置画素データ算出手段で得られた中央位置の
画素のデータと前記２画素のうちのいずれか一方の画素
のデータとを用いて、前記２画素の間の任意の位置の前
記新画素のデータを該位置の情報に直線比例させた値で
内挿処理することにより算出して導出する手段とを具備
したことを特徴とする画像信号処理回路。An image signal processing circuit for performing an image enlargement process by interpolating data of a new pixel created by using data of two or more pixels between two adjacent pixels, the image signal processing circuit comprising: Center position pixel data calculation means for calculating and deriving data of a pixel at the center position of the two pixels by interpolation processing using the data of the pixel and the data of pixels in the vicinity of the two pixels; By using the data of the pixel at the center position obtained by the means and the data of one of the two pixels, the data of the new pixel at an arbitrary position between the two pixels is stored as information of the position. Means for calculating and deriving by interpolating with a value that is linearly proportional to the image signal processing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055476A JP2904499B2 (en) | 1989-03-08 | 1989-03-08 | Image signal processing circuit |
Applications Claiming Priority (1)
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| JP1055476A JP2904499B2 (en) | 1989-03-08 | 1989-03-08 | Image signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234579A JPH02234579A (en) | 1990-09-17 |
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Family
ID=12999662
Family Applications (1)
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| JP1055476A Expired - Lifetime JP2904499B2 (en) | 1989-03-08 | 1989-03-08 | Image signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904499B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6671101B2 (en) | 2015-02-05 | 2020-03-25 | シナプティクス・ジャパン合同会社 | Image processing circuit, display panel driver, display device, and image processing method |
-
1989
- 1989-03-08 JP JP1055476A patent/JP2904499B2/en not_active Expired - Lifetime
Also Published As
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| JPH02234579A (en) | 1990-09-17 |
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