JP2896172B2 - Display control method - Google Patents
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は複数種の表示ドライブ回路を実装した、例え
ばラップトップタイプのパーソナルコンピュータ等に用
いて好適な表示制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a display control method suitable for use in, for example, a laptop personal computer in which a plurality of types of display drive circuits are mounted.
(従来の技術) 近年、携行が容易で、かつ内部バッテリィにより動作
可能なラップトップタイプのパーソナルコンピュータが
種々開発されている。この種のパーソナルコンピュータ
に於いては、機能及び性能の向上に伴い使用用途の拡充
を図るべく、複数種の表示デバイスをドライブすること
のできる表示ドライブ機能をもたせることが要求され
る。この要求に応えるためには、ドライブ対象となる表
示デバイスそれぞれに固有の表示制御回路を設ける必要
がある。具体例を挙げると、例えばプラズマディスプレ
イ(以下PDPと称す)、液晶ディスプレイ(以下LCDと称
す)等の所謂フラットパネルディスプレイと、CRTディ
スプレイとをそれぞれドライブ対象としたとき、PDPとC
RTは共通のタイミング制御で表示制御が可能であるが、
共にフラットパネルディスプレイ構成をなすPDPとLCDは
表示タイミングを全く異にすることから、それぞれの表
示デバイスに固有の表示メモリを含む独立した表示制御
回路を設ける必要がある。(Prior Art) In recent years, various types of laptop personal computers that are easy to carry and that can operate with an internal battery have been developed. This type of personal computer is required to have a display drive function capable of driving a plurality of types of display devices in order to expand the use of the personal computer as the functions and performance are improved. To meet this demand, it is necessary to provide a display control circuit unique to each display device to be driven. For example, when a so-called flat panel display such as a plasma display (hereinafter referred to as a PDP) or a liquid crystal display (hereinafter referred to as an LCD) and a CRT display are respectively driven, the PDP and C
RT can display control with common timing control,
Since the PDP and the LCD, both of which have a flat panel display configuration, have completely different display timings, it is necessary to provide an independent display control circuit including a display memory unique to each display device.
しかしながら、これら各表示デバイスの各表示制御回
路を実装した際は、例えばCRTディスプレイを表示対象
としてドライブしている際にも、非使用状態にあるLCD,
PDP等の表示ドライブ回路が動作モードにあることから
無駄な電力消費が生じ、特にバッテリィ駆動時に於いて
は使用時間が短縮されるという不都合が生じる。特に、
PDP,バックライト付LCD等のフラットパネルディスプレ
イは、パネルを発光させるためのパネル発光用高電圧
(PDP=放電電圧、バックライト付LCD=ELドライブ用電
圧)を必要とすることから、これらの高圧回路を含めた
ドライブ用電源は比較的大きな電力を消費する。However, when each display control circuit of each of these display devices is mounted, for example, when driving a CRT display as a display target, the LCD,
Since the display drive circuit such as the PDP is in the operation mode, wasteful power consumption occurs, and in particular, there is an inconvenience that the use time is reduced when the battery is driven. In particular,
Flat panel displays such as PDPs and LCDs with backlight require high voltage for panel emission (PDP = discharge voltage, LCD with backlight = voltage for EL drive) to emit light from the panel. The drive power supply including the circuit consumes relatively large power.
(発明が解決しようとする課題) 上記したように従来では、例えばCRTディスプレイを
表示対象としてドライブしている際にも、非使用状態に
あるLCD,PDP等の表示ドライブ回路が動作モードにある
ことから無駄な電力消費が生じ、特にバッテリィ駆動時
に於いて使用時間が短縮されるという不都合があった。(Problems to be Solved by the Invention) As described above, in the related art, even when a CRT display is driven as a display target, for example, a display drive circuit such as an LCD or a PDP in an unused state is in an operation mode. As a result, wasteful power consumption occurs, and the use time is shortened, particularly when the battery is driven.
本発明は上記実情に鑑みなされたもので、複数種の表
示デバイスをドライブ可能な構成としたパーソナルコン
ピュータに於いて、特に電力消費の大きな表示系におけ
る無駄な電力を排除して、装置の電源負荷を軽減せし
め、バッテリィ駆動による長時間の使用を可能にした表
示制御方式を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and in a personal computer having a configuration capable of driving a plurality of types of display devices, it is possible to eliminate unnecessary power in a display system which consumes a large amount of power, and to reduce a power supply load of the apparatus. It is an object of the present invention to provide a display control method capable of reducing battery power and enabling long-time use by battery driving.
[発明の構成] (課題を解決するための手段及び作用) 本発明は、特定の表示体を用いた第1の表示装置(例
えばLCD,PDP等のフラットパネルディスプレイ)の使用
状態を複数の入力条件をもとに判別する判別回路と、同
判別回路でフラットパネルディスプレイの非使用状態を
判別したとき、フラットパネルディスプレイに供給され
る表示ドライブ用電源(例えばDC5Vのロジック用動作電
源と、DC12Vのパネル発光用電圧を得るための電源)を
遮断するスイッチ回路とを備えた構成としたもので、こ
れにより、LCD,PDP等のフラットパネルディスプレイが
表示ドライブ状態に無いときのフラットパネルディスプ
レイの表示ドライブ系電源の供給に伴う無駄でかつ比較
的大きな電力消費を排除し、装置全体の消費電力を大幅
に低減して、装置の電源負荷を軽減でき、長時間に亙る
バッテリ駆動動作が可能となる。[Constitution of the Invention] (Means and Actions for Solving the Problems) According to the present invention, the use state of a first display device (for example, a flat panel display such as an LCD or a PDP) using a specific display body is input by a plurality of inputs. A discriminating circuit for discriminating based on the conditions, and a display driving power supply (for example, a 5 V DC logic operating power supply and a 12 V DC power supply) supplied to the flat panel display when the non-use state of the flat panel display is determined by the discriminating circuit. And a switch circuit for shutting off a power supply for obtaining a panel light-emission voltage, thereby enabling the display drive of the flat panel display when the flat panel display such as an LCD or PDP is not in the display drive state. Eliminate wasteful and relatively large power consumption associated with system power supply, greatly reduce the power consumption of the entire system, and reduce the power load of the system. The battery operation can be reduced for a long time.
(実施例) 以下図面を参照して本発明の一実施例を説明する。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings.
第1図は本発明の一実施例に於けるシステム構成を示
すブロック図、第2図は上記第1図に於けるディスプレ
イコントローラの構成を示すブロック図、第3図は上記
実施例に於ける要部の回路構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a system configuration in one embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a display controller in FIG. 1, and FIG. 3 is a block diagram in the above embodiment. FIG. 3 is a block diagram illustrating a circuit configuration of a main part.
第1図に於いて、11はシステム全体の制御を司るメイ
ンCPUであり、ここでは、32ビットCPUチップにより実現
される。12,13はCPU11に接続される内部バスであり、こ
のうち12は16ビット幅の内部データバス、13は24ビット
幅の内部アドレスバスである。14はコネクタを介して内
部データバス12に選択的に接続されるオプション構成の
数値演算プロセッサ(Numerical Data Processor)であ
る。15は16ビット幅のデータバス15Dと、20ビット幅の
下位アドレスバス15L及び7ビット幅の上位アドレスバ
ス15Uとで構成されるシステムバスである。16は上記内
部バス12,13とシステムバス15との間の接続インターフ
ェイスをとるバスドライバ(BUS−DRV)、17はシステム
バス15をコントロールするバスコントローラ(BUS−CN
T)、18はアドレスバス13−15(U,L)相互間でアドレス
を転送制御し、メインメモリ19をリード/ライト制御す
るメモリコントローラ(MEM−CNT)である。19はメモリ
コントローラ18のアドレス制御の下にアクセスされるメ
インメモリ(I−RAM)である。20はBIOS(基本入出力
プログラム)を格納したBIOS−ROMであり、ここでは初
期化ルーチン(IRT)内に於いて第4図に示すような処
理ルーチンをもつ。21はシステムバス15上のI/Oアドレ
スをデコードし、対応するI/O要素(チップ)に受け渡
すI/Oデコーダ(I/O−DEC)、22はI/Oデータを入出力制
御するI/Oコントローラ(I/O−CNT)、23はフロッピィ
ディスクインターフェイス、ハードディスクインターフ
ェイス、DMAコントローラ、割込みコントローラ等、各
種I/Oのコントローラを収納したスーパインテグレーシ
ョンIC(SI)、24はフロッピィディスクドライブ(FD
D)用のクロックを生成する周波数発振器(VFO)、25は
フロッピィディスクドライブインターフェイス(FDD−I
/F)、26はハードディスクドライブインターフェイス
(HDD−I/F)、27はキーボードコントローラ(KBC)、2
8はキーボードスキャンコントローラ(SCC)、29はレジ
ューム(RESUME)機能等に供されるバックアップRAM
(B−RAM)、30は拡張メモリカードコネクタC1,C2,C3
に任意に接続される拡張メモリカード(EXTM)、31は独
自の動作用電池と同電池によりバックアップされたメモ
リ(CMOS−RAM)をもつ時計モジュール(RTC;Real−Tim
e Clock)、32は外部フロッピィディスクドライブ(FD
D)、プリンタ(PRT)等の入出力装置を接続対象とする
入出力ポート(PRT/FDD−IF)、33はRS−232Cインター
フェイス機器等が接続されるシリアル入出力インターフ
ェイス(SIO)である。34は装置の動作用電源を供給制
御する、パワーコントロールCPU(PC−CPU)を備えたイ
ンテリジェントパワーサプライ(PS)であり、ここでは
2個のメインバッテリィ(BT−L,BT−R)を接続可能と
して、パワーコントロールCPU(PC−CPU)の制御の下に
各種動作電源をコントロールするもので、各電源状態が
I/Oコントローラ22を介してCPU11に通知される。35は装
置内の表示サブシステムとなるディスプレイコントロー
ラ(DISP−CNT)であり、ここでは、プラズマディスプ
レイ(以下PDPと称す)、液晶ディスプレイ(以下LCDと
称す)、カラーパネル(カラーLCD)等の所謂フラット
パネルディスプレイと、CRTディスプレイ(以下CRTと称
す)とをそれぞれドライブ対象とするもので、その詳細
は第2図に示される。36は拡張用のディスプレイコント
ローラ(表示サブシステム)等、各種の拡張モジュール
が接続可能な拡張用コネクタである。14はフロッピィデ
ィスクドライブインターフェイス25に接続される、装置
内に実装されるフロッピィディスクドライブ(FDD)、4
2はハードディスクドライブインターフェイス26に接続
されるハードディスクドライブ(HDD)、43はキーボー
ドスキャンコントローラ28に接続されるキーボードユニ
ット(KB)、44は同テンキーパッド(tenkey)、45乃至
47はそれぞれディスプレイコントローラ35に接続される
表示デバイスであり、このうち、45はバックライト(例
えばEL)付きのLCD、46は放電電圧生成用DC−DCコンバ
ータをパネルユニット側にもつPDP、47はCRTである。C1
0はフラットパネルディスプレイ接続コネクタ、C11はフ
ラットパネルディスプレイ接続コネクタC10に結合され
るLCD45のコネクタ、C12は同じくPDP46のコネクタであ
る。上記コネクタC10には接続状態にあるフラットパネ
ルディスプレイを判別するための信号を得る2つの特定
ピンが割付けられ、この特定ピンの接続ディスプレイを
示す判別信号はディスプレイコントローラ35に設けられ
たI/Oレジスタを介してCPU11に読込まれる(第3図参
照)。In FIG. 1, reference numeral 11 denotes a main CPU for controlling the entire system, which is realized here by a 32-bit CPU chip. Reference numerals 12 and 13 denote internal buses connected to the CPU 11, of which 12 is a 16-bit width internal data bus and 13 is a 24-bit width internal address bus. Numeral 14 denotes an optional numerical processor (Numerical Data Processor) that is selectively connected to the internal data bus 12 via a connector. Reference numeral 15 denotes a system bus including a 16-bit data bus 15D, a 20-bit lower address bus 15L, and a 7-bit upper address bus 15U. A bus driver (BUS-DRV) 16 serves as a connection interface between the internal buses 12, 13 and the system bus 15, and a bus controller (BUS-CN) 17 controls the system bus 15.
T) and 18 are memory controllers (MEM-CNT) for controlling the transfer of addresses between the address buses 13-15 (U, L) and for controlling the read / write of the main memory 19. Reference numeral 19 denotes a main memory (I-RAM) accessed under the address control of the memory controller 18. Reference numeral 20 denotes a BIOS-ROM storing a BIOS (basic input / output program), which has a processing routine as shown in FIG. 4 in an initialization routine (IRT). Reference numeral 21 denotes an I / O decoder (I / O-DEC) which decodes an I / O address on the system bus 15 and transfers it to a corresponding I / O element (chip), and 22 controls input / output of I / O data. I / O controller (I / O-CNT), 23 is a super integration IC (SI) containing various I / O controllers such as a floppy disk interface, hard disk interface, DMA controller, interrupt controller, etc., 24 is a floppy disk drive ( FD
D) A frequency oscillator (VFO) that generates a clock, 25 is a floppy disk drive interface (FDD-I
/ F), 26 is a hard disk drive interface (HDD-I / F), 27 is a keyboard controller (KBC), 2
8 is a keyboard scan controller (SCC), 29 is a backup RAM used for the resume function, etc.
(B-RAM), 30 is the extended memory card connector C1, C2, C3
An optional extended memory card (EXTM), 31 is a clock module (RTC; Real-Tim) that has its own operating battery and memory (CMOS-RAM) backed up by the battery.
e Clock), 32 is an external floppy disk drive (FD
D), an input / output port (PRT / FDD-IF) for connecting an input / output device such as a printer (PRT), and a serial input / output interface (SIO) 33 to which an RS-232C interface device or the like is connected. 34 is an intelligent power supply (PS) equipped with a power control CPU (PC-CPU), which controls the supply of power for operation of the device. Here, two main batteries (BT-L, BT-R) are connected. It is possible to control various power supplies under the control of the power control CPU (PC-CPU).
This is notified to the CPU 11 via the I / O controller 22. Reference numeral 35 denotes a display controller (DISP-CNT) serving as a display subsystem in the apparatus. Here, a so-called plasma display (hereinafter referred to as PDP), a liquid crystal display (hereinafter referred to as LCD), a color panel (color LCD) and the like are used. The flat panel display and the CRT display (hereinafter, referred to as CRT) are to be driven, and details thereof are shown in FIG. Reference numeral 36 denotes an extension connector to which various extension modules such as an extension display controller (display subsystem) can be connected. Reference numeral 14 denotes a floppy disk drive (FDD) connected to a floppy disk drive interface 25 and mounted in the device;
2, a hard disk drive (HDD) connected to the hard disk drive interface 26; 43, a keyboard unit (KB) connected to the keyboard scan controller 28; 44, a numeric keypad (tenkey);
47 is a display device connected to the display controller 35, of which 45 is an LCD with a backlight (for example, EL), 46 is a PDP having a discharge voltage generation DC-DC converter on the panel unit side, and 47 is a display device. CRT. C1
0 is a flat panel display connection connector, C11 is an LCD45 connector coupled to the flat panel display connection connector C10, and C12 is a PDP46 connector. Two specific pins for obtaining a signal for determining a connected flat panel display are assigned to the connector C10, and a determination signal indicating a display connected to the specific pin is transmitted to an I / O register provided in the display controller 35. Is read into the CPU 11 via the CPU (see FIG. 3).
第2図は上記第1図に示すディスプレイコントローラ
35の構成を示すブロック図である。FIG. 2 shows the display controller shown in FIG.
35 is a block diagram showing the configuration of 35. FIG.
第2図に於いて、131乃至136はそれぞれ高解像度表示
システムの構成要素をなすもので、131はCRT47を高解像
度で表示ドライブする表示ドライブ制御機能をもつ表示
メインコントローラ(CRT−CNT;PVGA)、132はシステム
バス15を介しCPU11との間で各種表示制御系のデータを
やりとりするバスインターフェイス機能回路と、LCD45
及びPDP46の表示制御を司る各種の機能回路部とが実装
されたゲートアレイ構造の表示制御部(DC;HRGS−GA)
であり、ここでは、表示制御の対象となる各種ディスプ
レイ装置(PDP,LCD,カラーパネル等のフラットパネルデ
ィスプレイ、及びCRT等)の表示ドライブ機能を各ディ
スプレイの使用状態に応じて選択的に無効化(非駆動レ
ベルにロック)して、非ドライブ状態にあるディスプレ
イの表示ドライブ制御系回路が消費する無駄な電力を排
除する、第3図に示すような表示機能キラー回路が含ま
れる。In FIG. 2, 131 to 136 are components of a high-resolution display system, respectively, and 131 is a display main controller (CRT-CNT; PVGA) having a display drive control function of driving a CRT 47 at a high resolution. And 132, a bus interface function circuit for exchanging various display control data with the CPU 11 via the system bus 15, and an LCD 45.
And a display control unit (DC; HRGS-GA) having a gate array structure in which various functional circuit units for controlling display of the PDP 46 are mounted.
Here, the display drive function of various display devices (PDP, LCD, flat panel display such as color panel, CRT, etc.) subject to display control is selectively disabled according to the use state of each display. A display function killer circuit as shown in FIG. 3 which locks (locks to the non-drive level) and eliminates useless power consumed by the display drive control circuit of the display in the non-drive state is included.
133は表示データを貯える表示データメモリ(以下VRA
Mと称す)であり、CRT、PDP等の表示ドライブ制御時に
於いて表示メインコントローラ131によりリードアクセ
スされる。134は表示メインコントローラ131の制御の下
にアナログの表示データ(R,G,B)を生成するCRT表示デ
ータ生成部(DAC)であり、ここでは第3図に示すよう
に、CRTパレット(ルックアップテーブル)、及び表示
三原色(R,G,B)の各色に対応して設けられる3個のデ
ィジタル−アナログコンバータ(D/A)等により構成さ
れる。135a,135bはLCD45の表示データを貯える2ポート
(入出力非同期)構成の一対のフレームメモリ(FRAM−
A,FRAM−B)であり、表示制御部132に設けられたFRAM
コントロール回路(第3図209)より出力されるメモリ
アクセス信号(FRA(RAS),FCA(CAS),WEU(write ena
ble upper),WEL(write enable lower),DT(data tra
nsfer),SC(serial clock),FMA0−8(memory addres
s,0−8)等)に従いアクセスされるもので、LCD表示画
面の上半部の表示データをフレームメモリ135aが貯え、
下半部の表示データをフレームメモリ135bが貯える。13
6は表示制御部132からのフラットパネルディスプレイイ
ネーブル信号(FPEN;第3図参照)により、LCD45,PDP46
等のフラットパネルディスプレイへの表示ドライブ電源
(DC12V,DC5V)の供給を選択的に制御する、スイッチン
グゲート回路を用いて構成された表示電源供給制御回路
(PSC)であり、LCD45,PDP46等のフラットパネルディス
プレイが使用状態に無いとき(FPEN=“0")、同ディス
プレイ装置への表示ドライブ電源(DC12V,DC5V)の供給
を禁止する。133 is a display data memory (VRA) for storing display data
M), and is read-accessed by the display main controller 131 during display drive control of a CRT, a PDP, or the like. Reference numeral 134 denotes a CRT display data generation unit (DAC) for generating analog display data (R, G, B) under the control of the display main controller 131. As shown in FIG. Up-table) and three digital-analog converters (D / A) provided for the three primary colors (R, G, B). 135a and 135b are a pair of frame memories (FRAM-
A, FRAM-B) and the FRAM provided in the display control unit 132.
Memory access signals (FRA (RAS), FCA (CAS), WEU (write ena) output from the control circuit (209 in FIG. 3)
ble upper), WEL (write enable lower), DT (data tra
nsfer), SC (serial clock), FMA0-8 (memory addres
s, 0-8) etc.), and the frame memory 135a stores the display data of the upper half of the LCD display screen,
The frame memory 135b stores the display data of the lower half. 13
Reference numeral 6 denotes an LCD 45 and a PDP 46 according to a flat panel display enable signal (FPEN; see FIG. 3) from the display control unit 132.
This is a display power supply control circuit (PSC) that uses a switching gate circuit to selectively control the supply of display drive power (DC12V, DC5V) to flat panel displays such as LCD45, PDP46, etc. When the panel display is not in use (FPEN = "0"), the supply of display drive power (DC12V, DC5V) to the display device is prohibited.
第3図は上記第2図に示す表示制御部132に設けられ
た表示機能キラー回路の構成を示す回路ブロック図であ
り、表示制御の対象となる各種ディスプレイ装置(CRT
ディスプレイ、及びPDP,LCD,カラーパネル等のフラット
パネルディスプレイ)の表示ドライブ機能を各ディスプ
レイの使用状態に応じて選択的に無効化(非駆動レベル
にロック)して、非ドライブ状態にあるディスプレイの
表示ドライブ制御系回路が消費する無駄な電力を排除す
る。FIG. 3 is a circuit block diagram showing a configuration of a display function killer circuit provided in the display control unit 132 shown in FIG. 2, and various display devices (CRTs) to be display-controlled.
The display drive function of the display and flat panel display such as PDP, LCD, and color panel) is selectively disabled (locked to the non-drive level) according to the use state of each display, and the display drive function of the non-drive state is disabled. Eliminate unnecessary power consumed by the display drive control circuit.
第3図に於いて、201乃至215はそれぞれ表示メインコ
ントローラ131内の表示機能キラー回路の構成要素をな
すもので、201乃至205はそれぞれ第4図に示す初期化ル
ーチン(BIOS−IRT)に於いて設定されるディスプレイ
コンディション及びディスプレイモードを示すレジスタ
である。このうち、201はLCD45の使用モード(“1";LCD
使用モード)を示すレジスタ(REG1)、202はCRT47の使
用モード(“1";CRT使用モード)を示すレジスタ(REG
2)、203はセットアップ時に設定された内部ディスプレ
イコントローラのイネーブル/ディセーブル状態
(“1";イネーブル)を示すレジスタ(REG3)、204はフ
ラットパネルディスプレイのイネーブル/ディセーブル
(“1";イネーブル)を示すレジスタ(REG4)、205はCR
T表示データ生成部(DAC)134のイネーブル/ディセー
ブルを示す(“1";イネーブル)レジスタ(REG5)であ
る。尚、上記レジスタ204,205は、初期設定時にイネー
ブル(“1")状態にセットされ(第4図参照)、その後
は、セットアップでディスプレイオートオフモードがイ
ネーブルにセットされているとき、同じくセットアップ
で設定された時間内にキー入力が無いと、BIOS制御の下
にディセーブル(“0")状態に切替えられる。In FIG. 3, reference numerals 201 to 215 designate constituent elements of a display function killer circuit in the display main controller 131, and reference numerals 201 to 205 designate respective initialization routines (BIOS-IRT) shown in FIG. This register indicates a display condition and a display mode that are set. Of these, 201 is the use mode of LCD45 (“1”; LCD
A register (REG1) indicating the use mode) (202) is a register (REG1) indicating the use mode (“1”; CRT use mode) of the CRT47.
2), 203 is a register (REG3) indicating the enable / disable state (“1”; enable) of the internal display controller set at the time of setup, and 204 is the enable / disable (“1”; enable) of the flat panel display Register (REG4), 205 is CR
This is a register (REG5) indicating enable / disable of the T display data generation unit (DAC) 134 (“1”; enable). The registers 204 and 205 are set to the enabled ("1") state at the time of initial setting (see FIG. 4). Thereafter, when the display auto-off mode is set to be enabled in the setup, the registers 204 and 205 are also set in the setup. If there is no key input within the specified time, it will be switched to the disabled ("0") state under BIOS control.
206は上記レジスタ203が内部ディスプレイコントロー
ラのイネーブル状態(“1")を示し、かつレジスタ205
がCRT表示データ生成部(DAC)134のイネーブル状態
(“1")を示しているときを除いて、リファレンス電流
カットオフイネーブル信号(DDAC=“1")を生成するナ
ンドゲートである。207はナンドゲート206よりリファレ
ンス電流カットオフイネーブル信号(DDAC=“1")が出
力されている際に、CRT表示データ生成部(DAC)134に
流れるリファレンス電流(IREF)をカットする回路を備
えた定電流回路(CC)である。208はナンドゲート206よ
りリファレンス電流カットオフイネーブル信号(DDAC=
“1")が出力されている際に、CRT表示データ生成部(D
AC)134に供給される表示クロック(DCLK)を禁止する
アントゲートである。209はフレームメモリ135a,135bを
アクセス制御するFRAMコントロール回路であり、FRA(R
AS),FCA(CAS),WEU(write enable upper),WEL(wri
te enable lower),DT(data transfer),SC(serial c
lock),FMA0−8(memory address,0−8)等の各種メ
モリアクセス信号を生成する。210はレジスタ201がLCD4
5の使用モード(“1")を示し、かつアンドゲート213よ
りフラットパネルディスプレイイネーブル信号(FPEN=
“1")が出力されている際に、フレームメモリイネーブ
ル信号(FMEN=“1")を出力するアンドゲートである。
211はフラットパネルディスプレイ接続コネクタC10の特
定ピン信号からフラットパネルディスプレイが接続され
ているか否かを示す状態判別信号を得るナンドゲート、
212はフラットパネルディスプレイの開閉スイッチSMが
パネルカバーの開いた状態を示し(スイッチオフ=“1"
出力)、かつ上記ナンドゲート211がフラットパネルデ
ィスプレイの接続されていることを示している(“1")
際に、フラットパネルディスプレイが使用状態にあるこ
とを示す“1"レベルの信号を出力するアンドゲートであ
る。213はレジスタ202がCRTモードで無いことを示し、
レジスタ203が内部ディスプレイコントローラのイネー
ブル状態を示し、レジスタ204がフラットパネルディス
プレイイネーブルを示し、上記アンドゲート212がフラ
ットパネルディスプレイ使用状態を示しているとき、フ
ラットパネルディスプレイイネーブル信号(FPEN=
“1")を出力するアンドゲートである。214はFRAMコン
トロール回路209から出力されるメモリアクセス信号(F
RA,FCA,WEU,WEL,DT,SC,FMA0−8)をフレームメモリイ
ネーブル信号(FMEN)に従い出力制御するナンドゲート
であり、フレームメモリイネーブル信号(FMEN)が“1"
のときのみ、上記メモリアクセス信号をフレームメモリ
135a,135bに出力する。215はフラットパネルディスプレ
イ接続コネクタC10の特定ピン信号を第6,第7ビット(b
it6,bit7)にラッチする、CPU11が読込み可能なI/Oレジ
スタ(I/O−REG)であり、フラットパネルディスプレイ
接続コネクタC10にLCD45が接続されているとき、第6,第
7ビット(bit6,bit7)にそれぞれ“0"をセットし、PDP
46が接続されているとき、第6ビット(bit6)に“1",
第7ビット(bit7)に“0"をそれぞれセットし、カラー
パネルが第6ビット(bit6)に“0",第7ビット(bit
7)に“1"をそれぞれセットし、フラットパネルディス
プレイが接続されていないとき、第6,第7ビット(bit
6,bit7)にそれぞれ“1"をセットする。Reference numeral 206 denotes the register 203 indicating that the internal display controller is enabled ("1") and the register 205
Is a NAND gate for generating a reference current cutoff enable signal (DDAC = “1”), except when it indicates the enable state (“1”) of the CRT display data generator (DAC) 134. Reference numeral 207 denotes a constant circuit provided with a circuit for cutting a reference current (IREF) flowing through a CRT display data generation unit (DAC) 134 when a reference current cutoff enable signal (DDAC = "1") is output from the NAND gate 206. It is a current circuit (CC). Reference numeral 208 denotes a reference current cutoff enable signal (DDAC =
When “1”) is output, the CRT display data generator (D
An AC gate 134 prohibits the display clock (DCLK) supplied to the AC 134. A FRAM control circuit 209 controls access to the frame memories 135a and 135b.
AS), FCA (CAS), WEU (write enable upper), WEL (wri
te enable lower), DT (data transfer), SC (serial c
lock), and various memory access signals such as FMA0-8 (memory address, 0-8). 210 is register 201 LCD4
5 indicates the use mode (“1”), and a flat panel display enable signal (FPEN =
This is an AND gate that outputs a frame memory enable signal (FMEN = "1") when "1") is being output.
211 is a NAND gate that obtains a state determination signal indicating whether or not the flat panel display is connected from a specific pin signal of the flat panel display connection connector C10,
Reference numeral 212 denotes a state in which the open / close switch SM of the flat panel display has the panel cover open (switch off = “1”).
Output), and indicates that the NAND gate 211 is connected to a flat panel display (“1”).
In this case, the AND gate outputs a "1" level signal indicating that the flat panel display is in use. 213 indicates that the register 202 is not in the CRT mode,
When the register 203 indicates the enable state of the internal display controller, the register 204 indicates the flat panel display enable state, and the AND gate 212 indicates the flat panel display use state, the flat panel display enable signal (FPEN =
This is an AND gate that outputs “1”). 214 is a memory access signal (F
RA, FCA, WEU, WEL, DT, SC, FMA0-8) is a NAND gate that controls the output according to the frame memory enable signal (FMEN), and the frame memory enable signal (FMEN) is "1".
Only when is the above memory access signal
Output to 135a and 135b. Reference numeral 215 denotes a specific pin signal of the flat panel display connector C10 in the sixth and seventh bits (b
It is an I / O register (I / O-REG) that can be read by the CPU 11 and latched in the it6, bit7). When the LCD 45 is connected to the flat panel display connector C10, the sixth and seventh bits (bit6 , bit7) are set to “0” and the PDP
When 46 is connected, the sixth bit (bit 6) is set to “1”,
The seventh bit (bit 7) is set to “0”, and the color panel sets “6” (bit 6) to “0” and the seventh bit (bit 7).
7) is set to “1”, and when the flat panel display is not connected, the sixth and seventh bits (bit
6) Set “1” to bit7).
第4図はBIOS−ROM20の初期化ルーチン(BIOS−IRT)
の一部を示すフローチャートであり、S1はI/Oレジスタ2
15の第7ビット(bit7)の信号から、PDP46が接続状態
にあるか否かを判別するステップ、S2,S3はステップS1
の判定に従ってレジスタ201をセットするステップ、S4
は時計モジュール(RTC)31内のバッテリィバックアッ
プされたメモリ(CMOS−RAM)に貯えられたセットアッ
プデータのCRT/パネルビットの信号からCRTイネーブル
設定状態にあるか否かを判別するステップ、S5,S6はス
テップS4の判定に従ってレジスタ202をセットするステ
ップ、S7は上記セットアップデータの内部ディスプレイ
コントローライネーブルビットの信号がイネーブル設定
状態にあるか否かを判別するステップ、S8,S9はステッ
プS7の判定に従ってレジスタ203をセットするステッ
プ、S10,S11はレジスタ204,205を“1"に初期セットする
ステップである。Fig. 4 shows the initialization routine of the BIOS-ROM 20 (BIOS-IRT).
Is a flowchart showing a part of I / O register 2
A step of determining whether or not the PDP 46 is in a connected state from the signal of the seventh bit (bit 7) of No. 15, S2 and S3 are steps S1 and S3.
Setting the register 201 according to the judgment of S4
Is a step of determining whether or not the CRT is enabled from the CRT / panel bit signal of the setup data stored in the battery-backed memory (CMOS-RAM) in the clock module (RTC) 31; S5, S6 Is a step of setting the register 202 according to the determination of step S4, S7 is a step of determining whether the signal of the internal display controller enable bit of the setup data is in an enable setting state, and S8 and S9 are registers according to the determination of step S7. Steps of setting 203, S10 and S11 are steps of initially setting the registers 204 and 205 to "1".
ここで第1図乃至第4図を参照して本発明の一実施例
に於ける動作を説明する。Here, the operation in one embodiment of the present invention will be described with reference to FIG. 1 to FIG.
電源投入時に於いては、CPU11の制御の下に、BIOS−R
OM20に格納された初期化ルーチン(BIOS−IRT)が実行
され、そのルーチン内に於いて第4図に示すような、表
示制御部132内のレジスタ201,202,…205の設定処理が実
行される。即ち、先ずI/Oレジスタ215の第7ビット(bi
t7)の信号からPDP46が接続状態にあるか否かを判別し
(第4図ステップS1)、PDP46以外のプラットパネルデ
ィスプレイ(LCD45、又はカラーパネル)が接続されて
いるときはレジスタ201に“0"をセットし、PDP46が接続
されているときはレジスタ201に“1"をセットする(第
4図ステップS2,S3)。次に、時計モジュール(RTC)31
内のバッテリィバックアップされたメモリ(CMOS−RA
M)に貯えられたセットアップデータのCRT/パネルビッ
トを読み、同ビットがCRT使用モード(“1")を示して
いればレジスタ202に“1"をセットし、CRT使用モード
(“1")を示していなければレジスタ202に“0"をセッ
トする(第4図ステップS4〜S6)。次に、上記セットア
ップデータの内部ディスプレイコントローライネーブル
ビットを読み、同ビットがイネーブル設定状態にあれば
レジスタ203に“1"をセットし、ディセーブル設定状態
にあればレジスタ203に“0"をセットする(第4図ステ
ップS7〜S9)。次に、レジスタ204,205に“1"を初期セ
ットする(第4図ステップS10,S11)。When the power is turned on, the BIOS-R
The initialization routine (BIOS-IRT) stored in the OM 20 is executed, and the setting processing of the registers 201, 202,... 205 in the display control unit 132 as shown in FIG. That is, first, the seventh bit (bi
It is determined from the signal at t7) whether or not the PDP 46 is connected (step S1 in FIG. 4). If a platform panel display (LCD 45 or color panel) other than the PDP 46 is connected, “0” is stored in the register 201. Is set, and when the PDP 46 is connected, "1" is set in the register 201 (steps S2 and S3 in FIG. 4). Next, the watch module (RTC) 31
Battery-backed memory inside (CMOS-RA
Read the CRT / panel bit of the setup data stored in M), and if the bit indicates the CRT use mode (“1”), set “1” in the register 202 and set the CRT use mode (“1”). Is not set, "0" is set in the register 202 (steps S4 to S6 in FIG. 4). Next, the internal display controller enable bit of the setup data is read, and if the bit is in the enable setting state, "1" is set in the register 203. If the bit is in the disable setting state, "0" is set in the register 203. (Steps S7 to S9 in FIG. 4). Next, "1" is initially set in the registers 204 and 205 (steps S10 and S11 in FIG. 4).
このように、初期化ルーチン(BIOS−IRT)にて表示
制御部132内に設けられたレジスタ201,202,…205の設定
処理が実行される。このレジスタ201,202,…205の設定
情報は、非ドライブ状態にあるディスプレイの表示ドラ
イブ制御系回路を選択的に無効化(非駆動レベルにロッ
ク)して、非ドライブ状態にあるディスプレイの表示ド
ライブ制御系回路が消費する無駄な電力を排除する、表
示機能キラー制御に供される。即ち、レジスタ201の信
号はアンドゲート210に入力され、レジスタ202,203,204
の信号はレジスタ202の信号のみがインバータで反転さ
れてアンドゲート213に入力され、レジスタ203,205の信
号はナンドゲート206に入力される。As described above, the setting process of the registers 201, 202,... 205 provided in the display control unit 132 is executed by the initialization routine (BIOS-IRT). The setting information of the registers 201, 202,... 205 selectively disables (locks to the non-drive level) the display drive control system circuit of the display in the non-drive state, and sets the display drive control system of the display in the non-drive state. It is used for display function killer control that eliminates wasted power consumed by the circuit. That is, the signal of the register 201 is input to the AND gate 210, and the registers 202, 203, 204
Are input to the AND gate 213 after the signal of the register 202 is inverted by the inverter, and the signals of the registers 203 and 205 are input to the NAND gate 206.
ナンドゲート206は、レジスタ203が内部ディスプレイ
コントローラのイネーブル状態(“1")を示し、かつレ
ジスタ205がCRT表示データ生成部(DAC)134のイネーブ
ル状態(“1")を示しているときを除いて、リファレン
ス電流カットオフイネーブル信号(DDAC=“1")を定電
流回路207に出力する。The NAND gate 206 except when the register 203 indicates the enable state ("1") of the internal display controller and the register 205 indicates the enable state ("1") of the CRT display data generation unit (DAC) 134. And outputs a reference current cutoff enable signal (DDAC = "1") to the constant current circuit 207.
定電流回路207は、ナンドゲート206からリファレンス
電流カットオフイネーブル信号(DDAC=“1")を受ける
と、CRT表示データ生成部(DAC)134に流れるリファレ
ンス電流(IREF)をカットする。When receiving the reference current cutoff enable signal (DDAC = "1") from the NAND gate 206, the constant current circuit 207 cuts the reference current (IREF) flowing to the CRT display data generation unit (DAC) 134.
又、この際は、アンドゲート208が上記リファレンス
電流カットオフイネーブル信号(DDAC=“1")により、
CRT表示データ生成部(DAC)134への表示クロック(DCL
K)の供給を禁止する。In this case, the AND gate 208 operates according to the reference current cutoff enable signal (DDAC = "1").
Display clock (DCL) to CRT display data generator (DAC) 134
K) supply is banned.
これにより、CRT表示データ生成部(DAC)134のCRTパ
レット(ルックアップテーブル)には表示クロック(DC
LK)が供給されず、更に、R,G,Bの各ディジタル−アナ
ログコンバータ(D/A)には各表示信号(R,G,B)の生成
電流が流れないことから、CRTパレット、及び各ディジ
タル−アナログコンバータ(D/A)の動作駆動電流が極
端に減少し、CRT表示データ生成部(DAC)134の消費電
力が大幅に低減する。As a result, the display clock (DC) is stored in the CRT palette (look-up table) of the CRT display data generator (DAC) 134.
LK) is not supplied, and furthermore, since the generation current of each display signal (R, G, B) does not flow through each of the R, G, B digital-analog converters (D / A), the CRT palette and The operation drive current of each digital-to-analog converter (D / A) is extremely reduced, and the power consumption of the CRT display data generator (DAC) 134 is significantly reduced.
又、内部ディスプレイコントローラ35の使用によるCR
T47の表示ドライブ時であっても、セットアップでディ
スプレイオートオフがイネーブルに設定されているとき
は、キーボードユニット43のキー入力が設定時間内に無
いと、レジスタ205が“0"になり、これによってアンド
ゲート206よりリファレンス電流カットオフイネーブル
信号(DDAC=“1")が出力されて、CRT表示データ生成
部(DAC)134への表示クロック(DCLK)の供給が禁止さ
れ、リファレンス電流(IREF)がカットされる。Also, CR by using internal display controller 35
Even when the display is driven in T47, when the display auto-off is enabled in the setup, if the key input of the keyboard unit 43 is not performed within the set time, the register 205 is set to “0”. A reference current cut-off enable signal (DDAC = "1") is output from the AND gate 206, and supply of the display clock (DCLK) to the CRT display data generation unit (DAC) 134 is prohibited, and the reference current (IREF) is reduced. Be cut.
このように、内部ディスプレイコントローラ35の使用
によるCRT47の表示ドライブのときは、ディスプレイオ
ートオフ機能が作用しているときを除いて、選択的に、
CRT表示データ生成部(DAC)134に表示クロック(DCL
K)が供給され、表示データ内容に従う電位をもったR,
G,Bのアナログ量の表示信号が生成されるが、それ以外
の状態時には、CRT表示データ生成部(DAC)134への表
示クロック(DCLK)の供給が断たれるとともに、R,G,B
の信号生成のための電流路が断たれて、CRT表示データ
生成部(DAC)134が電源供給遮断時に近い電力消費状態
となる。As described above, when the display drive of the CRT 47 is performed by using the internal display controller 35, except when the display auto-off function is activated,
The display clock (DCL) is output to the CRT display data generator (DAC) 134.
K) is supplied, and R, having a potential according to the display data content,
The display signals of the analog amounts of G and B are generated, but in other states, the supply of the display clock (DCLK) to the CRT display data generation unit (DAC) 134 is cut off, and the R, G, B
The current path for signal generation is cut off, and the CRT display data generation unit (DAC) 134 enters a power consumption state close to when power supply is cut off.
又、アンドゲート213は、レジスタ202がCRTモードで
無いことを示し、レジスタ203が内部ディスプレイコン
トローラのイネーブル状態を示し、レジスタ204がフラ
ットパネルディスプレイイネーブルを示し、アンドゲー
ト212がフラットパネルディスプレイの使用状態を示し
ているときのみ、フラットパネルディスプレイイネーブ
ル信号(FPEN=“1")を出力する。このアンドゲート21
3の出力はアンドゲート210に供給されるとともに、表示
電源供給制御回路(PSC)136に供給される。An AND gate 213 indicates that the register 202 is not in the CRT mode, a register 203 indicates an enable state of the internal display controller, a register 204 indicates a flat panel display enable, and an AND gate 212 indicates a use state of the flat panel display. Is output, the flat panel display enable signal (FPEN = "1") is output. This And Gate 21
The output of 3 is supplied to the AND gate 210 and also to the display power supply control circuit (PSC) 136.
表示電源供給制御回路(PSC)136は、上記アンドゲー
ト213の出力信号に従い、LCD45,PDP46等のフラットパネ
ルディスプレイのドライブ電源(DC12V,DC5V)を供給制
御する。即ち、表示電源供給制御回路(PSC)136は、上
記アンドゲート213より、LCD45,PDP46等のフラットパネ
ルディスプレイが使用状態にあることを示す“1"レベル
のフラットパネルディスプレイイネーブル信号(FPEN=
“1")を受けたときのみ、使用状態にあるLCD45,PDP46
等のフラットパネルディスプレイにドライブ電源(DC12
V,DC5V)を供給する。この際は、DC12Vのドライブ電源
をもとに、ディスプレイユニット側に設けられたDC−DC
コンバータにより、LCD45のバックライト用高圧電源
(例えばELドライブ用高圧電源)、又は、LCD45の高圧
放電電源が生成される。又、表示電源供給制御回路(PS
C)136は、LCD45,PDP46等のフラットパネルディスプレ
イが使用状態に無く、アンドゲート213より“1"レベル
のフラットパネルディスプレイイネーブル信号(FPEN=
“1")が出力されないとき、LCD45,PDP46等へのドライ
ブ電源(DC12V,DC5V)の供給を断つ。又、フラットパネ
ルディスプレイの使用条件が揃っていても、上記同様の
キー入力無しに伴うディスプレイオートオフ機能が作用
した際は、レジスタ204が“0"となり、これによりアン
ドゲート213の出力が“0"となって、上記同様にLCD45,P
DP46等へのドライブ電源(DC12V,DC5V)の供給が断たれ
る。The display power supply control circuit (PSC) 136 controls the supply of drive power (DC12V, DC5V) for flat panel displays such as the LCD 45 and PDP 46 according to the output signal of the AND gate 213. That is, the display power supply control circuit (PSC) 136 uses the AND gate 213 to output a "1" level flat panel display enable signal (FPEN =) indicating that the flat panel display such as the LCD 45 or PDP 46 is in use.
LCD45, PDP46 in use only when receiving “1”)
Drive power (DC12
V, DC5V). At this time, the DC-DC provided on the display unit side is
The converter generates a high voltage power supply for the backlight of the LCD 45 (for example, a high voltage power supply for the EL drive) or a high voltage power supply for the LCD 45. Also, the display power supply control circuit (PS
C) 136 is a flat panel display enable signal (FPEN = “1” level) from the AND gate 213 when the flat panel display such as the LCD 45 and PDP 46 is not in use.
When "1") is not output, supply of drive power (DC12V, DC5V) to LCD45, PDP46, etc. is cut off. Further, even if the use conditions of the flat panel display are prepared, when the display auto-off function is performed in the same manner as described above without the key input, the register 204 becomes “0”, whereby the output of the AND gate 213 becomes “0”. LCD45, P as above
Supply of drive power (DC12V, DC5V) to DP46 etc. is cut off.
このように、フラットパネルディスプレイの使用条件
が整っていないときは、LCD45,PDP46等の表示ドライブ
回路へのドライブ電源(DC12V,DC5V)の供給が断たれ、
電力消費の大きな高圧ドライブ電源の生成回路(DC−DC
コンバータ)を含む回路電源が断たれるため、LCD45,PD
P46等のフラットパネルディスプレイを使用しない状態
での無駄な電力消費が回避される。As described above, when the use conditions of the flat panel display are not satisfied, the supply of the drive power (DC12V, DC5V) to the display drive circuits such as the LCD45 and PDP46 is cut off,
High-voltage drive power generation circuit with large power consumption (DC-DC
The power supply of the circuit including the converter is cut off.
Wasteful power consumption when a flat panel display such as P46 is not used is avoided.
又、レジスタ210は、レジスタ201がLCD45の使用モー
ド(“1")を示し、かつアンドゲート213よりフラット
パネルディスプレイイネーブル信号(FPEN=“1")が出
力されているときのみ、フレームメモリイネーブル信号
(FMEN=“1")を出力して、アンドゲート214,…を開制
御する。これにより、FRAMコントロール回路209で生成
された、FRA(RAS),FCA(CAS),WEU(write enable up
per),WEL(write enable lower),DT(data transfe
r),SC(serial clock),FMA0−8(memory address,0
−8)等の各種メモリアクセス信号がそれぞれアンドゲ
ート214,…を介してフレームメモリ135a,135bに出力さ
れる。又、LCD45が使用状態に無く、アンドゲート213の
出力が“0"であるときは、アンドゲート214,…が閉じ
て、FRAMコントロール回路209で生成された上記各メモ
リアクセス信号が全て非駆動レベル(“1"=Vccレベ
ル)にロックされることから、フレームメモリ135a,135
bのアクセスドライブに伴う無駄な電力消費が回避され
る。The register 210 is a frame memory enable signal only when the register 201 indicates the use mode (“1”) of the LCD 45 and the flat panel display enable signal (FPEN = “1”) is output from the AND gate 213. (FMEN = "1") to open control the AND gates 214,. As a result, FRA (RAS), FCA (CAS), WEU (write enable up
per), WEL (write enable lower), DT (data transfe
r), SC (serial clock), FMA0-8 (memory address, 0
-8) are output to the frame memories 135a and 135b via the AND gates 214 and. When the LCD 45 is not in use and the output of the AND gate 213 is "0", the AND gates 214,... Are closed, and all the memory access signals generated by the FRAM control circuit 209 are at the non-drive level. (“1” = Vcc level), the frame memories 135a, 135
The unnecessary power consumption accompanying the access drive of b is avoided.
このように、LCD45の非使用状態を複数の条件信号に
より判断し、同判断時に於いてLCD45の表示ドライブ系
信号を非駆動レベルにロックする構成としたことによ
り、LCD45の非表示ドライブ時に於ける無駄な電力消費
を抑止でき、バッテリィ駆動時に於ける電力消費量を大
幅に低減して、長時間に亙るバッテリィ駆動を可能とす
る。As described above, the non-use state of the LCD 45 is determined by a plurality of condition signals, and at the same time, the display drive system signal of the LCD 45 is locked to the non-drive level. Unnecessary power consumption can be suppressed, and the amount of power consumption during battery operation can be greatly reduced, thereby enabling battery operation for a long time.
上記実施例に示したような表示機能キラー回路を備え
ることにより、表示制御の対象となる各種ディスプレイ
装置(CRT、及び、PDP,LCD,カラーパネル等のフラット
パネルディスプレイ)の表示ドライブ系回路を各ディス
プレイの使用状態に応じて選択的に非駆動レベルにロッ
クでき、非表示ドライブ系回路が消費する無駄な電力を
排除できることから、バッテリィ駆動による長時間の使
用が可能となる。By providing the display function killer circuit as shown in the above embodiment, the display drive system circuit of various display devices (CRT and flat panel display such as PDP, LCD, color panel, etc.) to be displayed is controlled. The non-drive level can be selectively locked in accordance with the use state of the display, and unnecessary power consumed by the non-display drive circuit can be eliminated, so that long-time use by battery driving is possible.
尚、本発明に於ける表示機能キラー回路を含むディス
プレイコントローラ35の構成は、第2図及び第3図の構
成に限らず、システム構成等に応じて適宜、条件信号、
制御対象回路等を変更可能である。The configuration of the display controller 35 including the display function killer circuit according to the present invention is not limited to the configurations shown in FIGS. 2 and 3, but may be appropriately changed depending on the system configuration and the like.
The control target circuit and the like can be changed.
[発明の効果] 以上詳記したように本発明の表示制御方式によれば、
特定の表示体を用いた第1の表示装置(例えばLCD,PDP
等のフラットパネルディスプレイ)の使用状態を複数の
入力条件をもとに判別する判別回路と、同判別回路でフ
ラットパネルディスプレイの非使用状態を判別したと
き、フラットパネルディスプレイに供給される表示ドラ
イブ用電源を遮断するスイッチ回路とを備えた構成とし
たことにより、LCD,PDP等のフラットパネルディスプレ
イが表示ドライブ状態に無いときのフラットパネルディ
スプレイの表示ドライブ系電源の供給に伴う無駄でかつ
比較的大きな電力消費を排除でき、これにより装置全体
の消費電力を大幅に低減して、装置の電源負荷を軽減で
き、長時間に亙るバッテリィ駆動動作が可能となる。[Effects of the Invention] As described above in detail, according to the display control method of the present invention,
First display device using a specific display (eg, LCD, PDP
And the like, for determining the use state of a flat panel display based on a plurality of input conditions, and a display drive supplied to the flat panel display when the non-use state of the flat panel display is determined by the determination circuit. A switch circuit that shuts off the power supply makes it possible to use a relatively large and wasteful power supply for the display drive system of the flat panel display when the flat panel display such as an LCD or PDP is not in the display drive state. Power consumption can be eliminated, thereby greatly reducing the power consumption of the entire device, reducing the power load on the device, and enabling long-time battery-driven operation.
第1図は本発明の一実施例に於けるシステム構成を示す
ブロック図、第2図は上記第1図に於けるディスプレイ
コントローラの構成を示すブロック図、第3図は上記実
施例に於ける要部の回路構成を示すブロック図、第4図
は上記実施例に於ける初期化ルーチンの一部を示すフロ
ーチャートである。 11……CPU(メインCPU)、12,13……内部バス(12……
内部データバス、13……内部アドレスバス)、14……数
値演算プロセッサ(NDP;Numerical Data Processor)、
15……システムバス(15D……データバス、15L,15U……
アドレスバス)、16……バスドライバ(BUS−DRV)、17
……バスコントローラ(BUS−CNT)、18……メモリコン
トローラ(MEM−CNT)、19……メインメモリ(I−RA
M)、20……BIOS−ROM、21……I/Oデコーダ(I/O−DE
C)、22……I/Oコントローラ(I/O−CNT)、23……スー
パンインテグレーションIC(SI)、24……周波数発振器
(VFO)、25……フロッピィディスクドライブインター
フェイス(FDD−I/F)、26……ハードディスクドライブ
インターフェイス(HDD−I/F)、27……キーボードコン
トローラ(KBC)、28……キーボードスキャンコントロ
ーラ(SCC)、29……バックアップRAM(B−RAM)、30
……拡張メモリカード(EXTM)、31……時計モジュール
(RTC)、32……入出力ポート(PRT/FDD−IF)、33……
シリアル入出力インターフェイス(SIO)、34……イン
テリジェントパワーサプライ(PS)、35……ディスプレ
イコントローラ(DISP−CNT)、36……拡張用コネク
タ、41……フロッピィディスクドライブ(FDD)、42…
…ハードディスクドライブ(HDD)、43……キーボード
ユニット(KB)、44……テンキーパッド(tenkey)、45
……LCD、46……PDP、47……CRTディスプレイ(CRT)、
131……表示メインコントローラ(CRT−CNT;PVGA)、13
2……表示制御部(DC;HRGS−GA)、133は表示データを
貯える表示データメモリ(VRAM)、134……CRT表示デー
タ生成部(DAC)、135a,135b……フレームメモリ(FRAM
−A,FRAM−B)、136……表示電源供給制御回路(PS
C)、201,202,…205……レジスタ、206,211,214…,…
…ナンドゲート、207……定電流回路(CC)、208,210,2
12,213,……アンドゲート、209……FRAMコントロール回
路、215……I/Oレジスタ(I/O・REG)、C1,C2,C3……メ
モリカードコネクタ、BT−L,BT−R……メインバッテリ
ィ、SM……フラットパネルディスプレイ開閉スイッチ、
C10……フラットパネルディスプレイ接続コネクタ、IRE
F……リファレンス電流、DDAC……リファレンス電流カ
ットオフイネーブル信号、DCLK……表示クロック、FPEN
……フラットパネルディスプレイイネーブル信号、FMEN
……フレームメモリイネーブル信号。FIG. 1 is a block diagram showing a system configuration in one embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a display controller in FIG. 1, and FIG. 3 is a block diagram in the above embodiment. FIG. 4 is a block diagram showing a circuit configuration of a main part, and FIG. 4 is a flowchart showing a part of an initialization routine in the above embodiment. 11 CPU (main CPU), 12, 13 Internal bus (12
Internal data bus, 13: Internal address bus), 14: Numerical data processor (NDP),
15 System bus (15D… Data bus, 15L, 15U…)
Address bus), 16 Bus driver (BUS-DRV), 17
…… Bus controller (BUS-CNT), 18… Memory controller (MEM-CNT), 19 …… Main memory (I-RA)
M), 20 BIOS-ROM, 21 I / O decoder (I / O-DE
C), 22: I / O controller (I / O-CNT), 23: Super integration IC (SI), 24: Frequency oscillator (VFO), 25: Floppy disk drive interface (FDD-I / F), 26: Hard disk drive interface (HDD-I / F), 27: Keyboard controller (KBC), 28: Keyboard scan controller (SCC), 29: Backup RAM (B-RAM), 30
... Extended memory card (EXTM), 31 Clock module (RTC), 32 Input / output port (PRT / FDD-IF), 33
Serial I / O interface (SIO), 34 Intelligent power supply (PS), 35 Display controller (DISP-CNT), 36 Connector for expansion, 41 Floppy disk drive (FDD), 42
... Hard disk drive (HDD), 43 ... Keyboard unit (KB), 44 ... Tenkeypad (tenkey), 45
…… LCD, 46 …… PDP, 47 …… CRT display (CRT),
131 Display main controller (CRT-CNT; PVGA), 13
2 ... Display control unit (DC; HRGS-GA), 133: display data memory (VRAM) for storing display data, 134: CRT display data generation unit (DAC), 135a, 135b ... Frame memory (FRAM)
-A, FRAM-B), 136 ... Display power supply control circuit (PS
C), 201, 202, ... 205 ... register, 206, 211, 214 ..., ...
… Nand gate, 207 …… Constant current circuit (CC), 208,210,2
12,213, AND gate, 209 FRAM control circuit, 215 I / O register (I / O REG), C1, C2, C3 Memory card connector, BT-L, BT-R Main Battery, SM ... Flat panel display open / close switch,
C10 ... Flat panel display connector, IRE
F: Reference current, DDAC: Reference current cutoff enable signal, DCLK: Display clock, FPEN
...... Flat panel display enable signal, FMEN
…… Frame memory enable signal.
Claims (2)
表示制御回路と、 上記第1の表示装置とは異なる表示体を用いた第2の表
示装置をドライブ制御する第2の表示制御回路と、 上記第1の表示制御回路の使用モード設定内容を示すレ
ジスタと、 上記第2の表示装置の使用モード設定内容を示すレジス
タと、 上記各レジスタの値を一入力条件とする条件信号により
上記第1の表示回路の使用条件が整っているか否かを判
定する判定手段と、 上記判定条件に従い上記第1の表示装置の動作用電源を
供給/停止制御する制御回路とを具備し、 複数のレジスタ設定内容を含む条件信号に従い第1の表
示回路の使用条件が整っているか否かを判定し、上記使
用条件が整っているときのみ上記第1の表示装置に動作
用電源を供給制御することを特徴とする表示制御方式。1. A first display control circuit for driving and controlling a first display device, and a second display control for driving and controlling a second display device using a display body different from the first display device. Circuit, a register indicating the use mode setting contents of the first display control circuit, a register indicating the use mode setting contents of the second display device, and a condition signal having the value of each register as one input condition. Determining means for determining whether or not use conditions of the first display circuit are satisfied; and a control circuit for controlling supply / stop of an operation power supply of the first display device according to the determination conditions. It is determined whether or not the use condition of the first display circuit is satisfied according to the condition signal including the register setting contents of the above, and only when the use condition is satisfied, the supply of the operating power to the first display device is controlled. Specially Display control system to be.
メモリの動作信号を出力制御する請求項(1)記載の表
示制御方式。2. The display control method according to claim 1, wherein the operation signal of the display memory of the first display circuit is output controlled using the condition signal.
Priority Applications (7)
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EP90117218A EP0419910B1 (en) | 1989-09-29 | 1990-09-06 | Display control system |
DE69033528T DE69033528T2 (en) | 1989-09-29 | 1990-09-06 | Display control system with driver signal lock for a non-activated optional CRT display |
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Family Applications (1)
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JPH0511578Y2 (en) * | 1987-04-28 | 1993-03-23 | ||
JPH01193715A (en) * | 1988-01-29 | 1989-08-03 | Nec Corp | Portable terminal equipment |
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1989
- 1989-09-29 JP JP1254968A patent/JP2896172B2/en not_active Expired - Lifetime
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