JP2888129B2 - Digital signal recording device - Google Patents
Digital signal recording deviceInfo
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- JP2888129B2 JP2888129B2 JP6044251A JP4425194A JP2888129B2 JP 2888129 B2 JP2888129 B2 JP 2888129B2 JP 6044251 A JP6044251 A JP 6044251A JP 4425194 A JP4425194 A JP 4425194A JP 2888129 B2 JP2888129 B2 JP 2888129B2
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、固体メモリにデジタル
信号を符号化して記録するデジタル信号記録装置及びデ
ジタル信号再生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal recording device and a digital signal reproducing device for encoding and recording digital signals in a solid-state memory.
【0002】[0002]
【従来の技術】近年、半導体メモリ(固体メモリ)の大
容量化、低価格化に伴い、固体メモリを記録媒体にした
デジタル信号記録再生装置が次世代記録再生装置として
期待されている。しかしながら、現在固体メモリは磁気
テープや磁気ディスク、光ディスクなどの他の記録媒体
に比較すると価格が非常に高く、固体メモリを用いたデ
ジタル信号記録再生装置の実用化を阻んでいる。固体メ
モリの有効活用を図り、デジタル信号記録再生装置の実
用化を図る上で、信号圧縮技術は有効な手段であるが、
圧縮率を上げると一方で記録品質が低下するという問題
を有している。2. Description of the Related Art In recent years, a digital signal recording / reproducing apparatus using a solid-state memory as a recording medium is expected as a next-generation recording / reproducing apparatus with the increase in capacity and cost of semiconductor memories (solid-state memories). However, at present, solid-state memories are extremely expensive compared to other recording media such as magnetic tapes, magnetic disks, and optical disks, which hinders the practical use of digital signal recording / reproducing devices using solid-state memories. Signal compression technology is an effective means for effective use of solid-state memory and practical use of digital signal recording / reproducing devices.
Increasing the compression ratio has the problem that the recording quality is reduced.
【0003】以下に本発明に最も近い従来例として、特
開平2−305053号公報を例にして説明する。この
公報記載の発明は、デジタル信号を符号化する際に、ビ
ットレートを可変できるようにしている。メモリ容量が
充分にあるときはデジタル信号を高いビットレートで符
号化して固体メモリに記録する。次に、固体メモリの残
容量が少なくなってくると、高ビットレートで記録した
データを固体メモリから読みだして、当初とは異なる圧
縮アルゴリズムにより、ビットレートを下げて再度符号
化し直し、固体メモリに記録する。こうすることによ
り、固体メモリに空領域を確保する。この一連の処理を
繰り返すことによって、記録品質と長時間化の相反する
課題に対処している。A conventional example closest to the present invention will be described below with reference to Japanese Patent Application Laid-Open No. Hei 2-305053. The invention described in this publication makes it possible to change a bit rate when encoding a digital signal. When the memory capacity is sufficient, the digital signal is encoded at a high bit rate and recorded in the solid-state memory. Next, when the remaining capacity of the solid-state memory becomes small, data recorded at a high bit rate is read out from the solid-state memory, and the bit rate is reduced and re-encoded by a compression algorithm different from the original one. To record. This secures an empty area in the solid-state memory. By repeating this series of processes, the conflicting issues of recording quality and long time are addressed.
【0004】また、本出願人は、特願平5−27181
8号(以下、先願と略する)において本願の基礎とな
る、階層符号化方式によるデジタル信号記録再生装置を
提案している。Further, the present applicant has filed a Japanese Patent Application No. Hei 5-27181.
No. 8 (hereinafter abbreviated to the prior application) proposes a digital signal recording / reproducing apparatus based on a hierarchical coding system, which is the basis of the present application.
【0005】[0005]
【発明が解決しようとする課題】しかしながら上記の従
来例では、固体メモリに空領域を確保するためには、高
いビットレートで記録したデータを固体メモリから読み
だし、当初とは異なる圧縮アルゴリズムによりビットレ
ートを下げて再度符号化し直さなければならず、ハード
ウエアに対する負荷が大きく、効率が悪いという問題を
有していた。また、データ量によっては固体メモリ内に
未使用領域が発生し、固体メモリの有効活用が図れない
という問題を有していた。However, in the above conventional example, in order to secure an empty area in the solid-state memory, data recorded at a high bit rate is read from the solid-state memory, and the data is compressed by a compression algorithm different from the initial one. Re-encoding has to be performed again at a lower rate, so that there is a problem that the load on hardware is large and efficiency is low. Further, there is a problem that an unused area is generated in the solid-state memory depending on the data amount, and the solid-state memory cannot be effectively used.
【0006】また上記した本出願人による先願において
は、具体的な階層符号化器の構成や固体メモリへの階層
データの格納方法については特に限定していない。Further, in the above-mentioned prior application by the present applicant, there is no particular limitation on the specific configuration of the hierarchical encoder and the method of storing the hierarchical data in the solid-state memory.
【0007】本発明は上記問題点に鑑み、記録品質を可
能な限り保持しながら、効率よく記録時間を伸ばすこと
ができるとともに、固体メモリの有効活用を図ったデジ
タル信号記録再生装置を提供することを目的とする。ま
た、上記先願では限定されていなかった階層符号化器の
具体構成や、固体メモリへの階層データの格納方法につ
いて新たな構成を付加することにより、簡単な処理で上
記目的を実現可能とするものである。SUMMARY OF THE INVENTION In view of the above problems, the present invention provides a digital signal recording / reproducing apparatus capable of efficiently extending a recording time while maintaining recording quality as much as possible and effectively utilizing a solid-state memory. With the goal. Further, the above-mentioned object can be realized by a simple process by adding a new configuration for the specific configuration of the hierarchical encoder and the method for storing the hierarchical data in the solid-state memory, which are not limited in the above-mentioned prior application. Things.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載のデジタル信号記録装置は、階層符号
化器(12-17)、記録装置(18)、書き込み制御器(19)から
なるデジタル信号記録装置であって、階層符号化器(12-
17)は、入力されるデジタル信号を、第1から第Nの階
層順位に分けられた階層データに符号化し、記録装置(1
8)は、データ格納領域と補助情報格納領域とを有し、デ
ータ格納領域は、階層符号化器(12-17)で符号化した階
層データを格納し、補助情報格納領域は、いずれの階層
データがいずれのデータ格納領域に格納されたかを表す
補助情報を格納し、書き込み制御器(19)は、予め定めら
れたアドレス順位で各階層データとその補助情報を記録
装置(18)に書き込み、階層順位の低い階層データの書き
込みアドレスが、階層順位の高い階層データと一致した
際、階層順位の低い階層データの書き込みを中止すると
ともに、階層順位の低い階層データの一部の領域を解放
するよう構成されている。請求項2記載のデジタル信号
記録装置は、請求項1記載において、書き込み制御器(1
9)の予め定められたアドレス順序は、第1の階層データ
を、アドレスA番地からアドレスB番地に格納し、第2
の階層データを、アドレスB番地からアドレスA番地に
格納するものである。請求項3記載のデジタル信号記録
装置は、請求項1において、書き込み制御器(19)の予め
定められたアドレス順序は、第1の階層データを、アド
レスA番地からアドレスB番地に、アドレスB番地に達
した際にはアドレスD番地からアドレスC番地に格納
し、第2の階層データを、アドレスC番地からアドレス
A番地、アドレスD番地からアドレスC番地に交互に格
納するものである。但し、A<B, C<D (A>
B, C>D)である。請求項4記載のデジタル信号記
録装置は、請求項1において、書き込み制御器(19)の予
め定められたアドレス順序は、第1の階層データを、ア
ドレスA番地からアドレスB番地に、アドレスB番地に
達した際にはアドレスD番地からアドレスC番地に格納
し、第2の階層データを、アドレスC番地からアドレス
D番地に格納し、第3の階層データを、アドレスB番地
からアドレスA番地、アドレスD 番地からアドレスC番
地に交互に格納し、第4の階層データを、アドレスA’
番地からアドレスA番地またはアドレスB番地、アドレ
スC’番地からアドレスC番地またはアドレスD番地に
交互に格納するものである。但し、A<A’<B,C<
C’<D (A>A’>B, C>C’>D)であ
る。請求項5記載のデジタル信号記録装置は、請求項1
において、書き込み制御器(19)の予め定められたアドレ
ス順序は、第1の階層データを、アドレスA番地からア
ドレスB番地に、アドレスB番地に達した際にはアドレ
スD番地からアドレスC番地に、アドレスC番地に達し
た際にはアドレスE番地からアドレスF番地に格納し、
第2の階層データを、アドレスE番地からアドレスF番
地に、アドレスF番地に達した際にはアドレスC番地か
らアドレスD番地に格納し、第3の階層データを、アド
レスC番地からアドレスD番地に格納し、第4の階層デ
ータを、アドレスB番地からアドレスA番地、アドレス
D番地からアドレスC番地、アドレスF番地からアドレ
スE番地に交互に格納し、第5の階層データを、アドレ
スA’番地からアドレスA番地またはアドレスB番地、
アドレスC’番地からアドレスC番地またはD番地、ア
ドレスE’番地からアドレスE番地またはアドレスF番
地に交互に格納するものである。但し、A<A’<B,
C<C’<D,E<E’<F (A>A’>B, C
>C’>D, E>E’>F)である。請求項6記載の
デジタル信号記録装置は、請求項1乃至5に記載の階層
符号化器(12-17)は、LPC合成フィルタ係数、階層デ
ータに分けられたパルス情報を出力するマルチパルス符
号化器(42)であり、パルス情報は、パルスの振幅値と位
置からなり、階層順位は、パルスの振幅値に基づいて決
定されるようにしたものである。 In order to achieve the above object, a digital signal recording apparatus according to claim 1 comprises a hierarchical code
(12-17), recording device (18), writing controller (19)
Digital signal recording device, the hierarchical encoder (12-
17) converts the input digital signal into the first to Nth floors.
The data is encoded into the hierarchical data divided into the layer order, and the recording device (1
8) has a data storage area and an auxiliary information storage area,
The data storage area is the floor encoded by the hierarchical encoder (12-17).
Layer data is stored, and the auxiliary information storage area
Indicates which data storage area the data was stored in
The auxiliary information is stored, and the writing controller (19)
Record each layer data and its auxiliary information in the specified address order
Write to device (18), write hierarchical data with lower hierarchical order
Address matches the hierarchical data with the higher hierarchical order
When writing of hierarchical data with a lower hierarchical order is stopped
Both release some areas of hierarchical data with lower hierarchical order
It is configured to. The digital signal recording device according to claim 2 is the digital signal recording device according to claim 1,
9) The predetermined address order is the first hierarchical data
Is stored from address A to address B, and the second
From the address B to the address A
What to store. The digital signal recording device according to claim 3 is the digital signal recording device according to claim 1,
The determined address order is such that the first hierarchical data is
From address A to address B, to address B
Is stored from address D to address C
Then, the second hierarchical data is transferred from the address C to the address
Address A, address D alternates from address D to address C
It is something to pay. However, A <B, C <D (A>
B, C> D). According to a fourth aspect of the present invention, in the digital signal recording apparatus according to the first aspect, the write controller (19) has
The specified address order stores the first hierarchical data in the address.
From dress A to address B, to address B
When it reaches, it is stored from address D to address C
Then, the second hierarchical data is transferred from the address C to the address
The data is stored at address D, and the third hierarchical data is stored at address B.
To address A, address D to address C
And store the fourth hierarchical data in the address A '
From address to address A or address B, address
Address C 'to address C or address D
They are stored alternately. However, A <A '<B, C <
C '<D (A>A'> B, C> C '> D)
You. The digital signal recording apparatus according to claim 5 is the first embodiment
At a predetermined address of the writing controller (19).
The order of the addresses is such that the first hierarchical data is
When the address B is reached, the address is
Address D to address C, address C
Is stored in the address from address E to address F,
The second hierarchical data is transferred from address E to address F
When address F is reached, address C
From the address D, and the third hierarchical data
From the address C to the address D, and
Data from address B to address A, address
From address D to address C, from address F to address
Address E, and store the fifth hierarchical data in the address
Address A 'to address A or address B,
From address C 'to address C or D,
From address E 'to address E or address F
It is stored alternately on the ground. Where A <A ′ <B,
C <C ′ <D, E <E ′ <F (A> A ′> B, C
> C ′> D, E> E ′> F). The digital signal recording device according to claim 6 is the digital signal recording device according to claim 1.
The encoder (12-17) includes LPC synthesis filter coefficients and hierarchical data.
Multi-pulse code that outputs pulse information divided into data
The pulse information is a pulse amplitude (42)
The hierarchy order is determined based on the pulse amplitude value.
Is to be determined.
【0009】[0009]
【0010】[0010]
【0011】[0011]
【0012】[0012]
【作用】請求項1記載のデジタル信号記録装置は、上記
構成によって、録音時間長に対してメモリ容量に余裕が
ある場合は、すべての階層データが保持されているので
高音質な録音が行え、メモリが一杯になった場合でも、
自動的に下位の階層から書き込みが中止され、上位階層
のデータが上書きされていくので極めて簡単な処理によ
って効率よく記録時間を伸ばすことができる。すなわち
記録品質を可能な限り保持しながら、効率よく記録時間
を伸ばすことができるとともに、データが固体メモリに
有効に格納されるため、固体メモリの有効活用を図るこ
とができることとなるのである。請求項2記載のデジタ
ル信号記録装置は、上記構成によって、第1の階層デー
タも第2の階層データもきわめて簡単なアドレス制御で
メモリへの書き込みが行え、しかも、第2の階層データ
の書き込みアドレスと第1の階層データの書き込みアド
レスとが一致するか否かというきわめて簡単な判定基準
によって、下位階層(この場合第2の階層)データの廃
棄処理による録音時間延長が行えることとなる。請求項
3記載のデジタル信号記録装置は、上記構成によって、
階層数が3の場合でも、第1、第2、第3の階層データ
ともきわめて簡単なアドレス制御でメモリへの書き込み
が行え、しかも、第3の階層データの書き込みアドレス
が第1あるいは第2の階層データの書き込みアドレスと
一致するか否か、第2の階層データの書き込みアドレス
が第1の階層データの書き込みアドレスと一致するか否
かというきわめて簡単な判定基準によって、下位階層デ
ータの廃棄処理による録音時間延長が行えることとな
る。請求項4記載のデジタル信号記録装置は、上記構成
によって、階層数が4の場合でも、第1、第2、第3、
第4の階層データともきわめて簡単なアドレス制御でメ
モリへの書き込みが行え、しかも、第4の階層データの
書き込みアドレスが第1あるいは第2あるいは第3の階
層データの書き込みアドレスと一致するか否か、第3の
階層データの書き込みアドレスが第1あるいは第2の階
層データの書き込みアドレスと一致するか否か、第2の
階層データの書き込みアドレスが第1の階層データの書
き込みアドレスと一致するか否かというきわめて簡単な
判定基準によって、下位階層データの廃棄処理による録
音時間延長が行えることとなる。請求項5記載のデジタ
ル信号記録装置は、上記構成によって、階層数が5の場
合でも、第1、第2、第3、第4、第5の階層データと
もきわめて簡単なアドレス制御でメモリへの書き込みが
行え、しかも、第5の階層データの書き込みアドレスが
第1あるいは第2あるいは第3あるいは第4の階層デー
タの書き込みアドレスと一致するか否か、第4の階層デ
ータの書き込みアドレスが第1あるいは第2あるいは第
3の階層データの書き込みアドレスと一致するか否か、
第3の階層データの書き込みアドレスが第1あるいは第
2の階層データの書き込みアドレスと一致するか否か、
第2の階層データの書き込みアドレスが第1の階層デー
タの書き込みアドレスと一致するか否かというきわめて
簡単な判定基準によって、下位階層データの廃棄処理に
よる録音時間延長が行えることとなる。請求項6記載の
デジタル信号記録装置は、上記構成によって、マルチパ
ルス符号化方式において記録品質を可能な限り保持しな
がら、効率よく記録時間を伸ばすことができるととも
に、データが固体メモリに有効に格納されるため、固体
メモリの有効活用を図ることができることとなる。[Action] Digital signal recording apparatus according to claim 1 wherein, said
Composed of, if there is sufficient memory capacity for Recording time length, since all of the hierarchical data is held high-quality recording is performed, even when the memory is full,
Since the writing is automatically stopped from the lower hierarchy and the data of the upper hierarchy is overwritten, the recording time can be efficiently extended by extremely simple processing. That is, while maintaining the recording quality as much as possible, the recording time can be efficiently extended, and the data is effectively stored in the solid-state memory, so that the solid-state memory can be effectively used. According to the digital signal recording device of the present invention , both the first hierarchical data and the second hierarchical data can be written into the memory with extremely simple address control, and the write address of the second hierarchical data can be obtained. The recording time can be extended by discarding the lower layer (in this case, the second layer) data, based on a very simple criterion of whether or not the write address of the first layer data matches the write address of the first layer data. According to the digital signal recording device of the third aspect ,
Even when the number of hierarchies is three, the first, second, and third hierarchical data can be written into the memory by extremely simple address control, and the write address of the third hierarchical data is the first or second hierarchical data. A very simple criterion for determining whether or not the write address of the hierarchical data matches the write address of the second hierarchical data and whether or not the write address of the second hierarchical data matches the write address of the first hierarchical data allows the lower hierarchical data to be discarded. The recording time can be extended. The digital signal recording device according to claim 4 is configured as described above.
Therefore, even if the number of layers is 4, the first, second, third,
The fourth hierarchical data can be written to the memory with very simple address control, and whether the write address of the fourth hierarchical data matches the write address of the first, second, or third hierarchical data. Whether the write address of the third hierarchical data matches the write address of the first or second hierarchical data, and whether the write address of the second hierarchical data matches the write address of the first hierarchical data. With such a very simple criterion, the recording time can be extended by discarding the lower hierarchical data. According to the digital signal recording device of the present invention, even when the number of layers is five, the first, second, third, fourth, and fifth layer data can be stored in the memory by extremely simple address control. Writing can be performed, and whether the write address of the fifth hierarchical data matches the write address of the first, second, third, or fourth hierarchical data, whether the write address of the fourth hierarchical data is the first Or, whether or not it matches the write address of the second or third hierarchical data,
Whether the write address of the third hierarchical data matches the write address of the first or second hierarchical data,
The recording time can be extended by discarding the lower hierarchical data by a very simple criterion for determining whether the write address of the second hierarchical data matches the write address of the first hierarchical data. According to a sixth aspect of the present invention, in the digital signal recording apparatus , a multi-path
While maintaining the recording quality as much as possible in the Luth encoding system, the recording time can be efficiently extended, and the data is effectively stored in the solid-state memory, so that the solid-state memory can be effectively used. .
【0013】[0013]
【0014】[0014]
【0015】[0015]
【0016】[0016]
【実施例】以下、本発明のデジタル信号記録装置及びデ
ジタル信号再生装置について、図面を参照しながら説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A digital signal recording apparatus and a digital signal reproducing apparatus according to the present invention will be described below with reference to the drawings.
【0017】図1は本発明の第1の実施例におけるデジ
タル信号記録装置の構成を示すブロック図である。図1
において、11はアナログの音声入力信号を、例えば1
6ビットのディジタル信号に変換するA/D変換器、1
2はA/D変換器11からの16ビットのデジタル信号
を第1の帯域信号から第4の帯域信号までの4帯域に帯
域分割する帯域分割器、13は、上記第1の帯域信号を
6ビットで量子化し、第1の符号データを出力する第1
の量子化器、14は、上記第2の帯域信号を4ビットで
量子化し、第2の符号データを出力する第2の量子化
器、15は、上記第3の帯域信号を3ビットで量子化
し、第3の符号データを出力する第3の量子化器、16
は、上記第4の帯域信号を3ビットで量子化し、第4の
符号データを出力する第4の量子化器、17は、上記第
1から第4の符号データの総計16ビットの符号データ
を受けて、それぞれ4ビットの第1の階層データから第
4の階層データまでの4階層の階層データを出力する階
層分割器、18は階層分割器17で階層符号化されたデ
ータを格納するデータ格納領域と、該格納されたデータ
の属性を表す補助情報を格納する補助情報格納領域とを
有する固体メモリ、19は固体メモリ18の書き込み可
能領域が不足した場合、固体メモリ18に格納された階
層データのうち、少なくとも上記第1の階層データは保
持したまま、それ以外の任意の階層の階層データの少な
くとも一部のデータ領域を開放し、該開放されたデータ
領域に相当する記憶領域に、少なくとも上記第1の階層
データを含む、4個以下の任意の階層の個数の階層デー
タを格納する書き込み制御器である。FIG. 1 is a block diagram showing a configuration of a digital signal recording apparatus according to a first embodiment of the present invention. FIG.
, An analog audio input signal, for example, 1
A / D converter for converting to 6-bit digital signal, 1
2 is a band divider that divides the 16-bit digital signal from the A / D converter 11 into four bands from a first band signal to a fourth band signal, and 13 is a band divider that divides the first band signal into 6 bands. A first code which quantizes with bits and outputs first code data
A quantizer 14 quantizes the second band signal with 4 bits and outputs a second code data. A second quantizer 15 quantizes the third band signal with 3 bits. And a third quantizer 16 for outputting the third code data.
Is a fourth quantizer that quantizes the fourth band signal with 3 bits and outputs fourth code data, and 17 converts the total of 16 bits of the first to fourth code data into 16-bit code data. Upon receiving the data, the hierarchical divider 18 outputs 4-layer hierarchical data from the first hierarchical data to the fourth hierarchical data of 4 bits each. A data storage 18 stores the data hierarchically encoded by the hierarchical divider 17. A solid-state memory having an area and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; 19 is a hierarchical data stored in the solid-state memory 18 when a writable area of the solid-state memory 18 is insufficient. Among them, while retaining at least the first hierarchical data, at least a part of the data area of the hierarchical data of the other arbitrary layers is released, and a record corresponding to the released data area is released. In the region, including at least the first layer data, a write controller for storing hierarchical data in the number of 4 or less arbitrary hierarchy.
【0018】ここで、データ領域を開放する、という言
葉の意味は、そのデータ領域に既に書き込まれているデ
ータがあっても、その領域に新規にデータを書き込むこ
とを許可する状態にするということである。Here, the meaning of releasing the data area means that even if there is data already written in the data area, a state in which data can be newly written in the area is permitted. It is.
【0019】図2は図1に示した帯域分割器12の構成
の一例を示すブロック図である。図2に示すように、帯
域分割器12は、QMF(quadrature mirror filter)2
段で構成されたQMFフィルタバンクであり、従来から
広く用いられている帯域分割器である(例えば「電子情
報通信学会編 デジタル信号処理ハンドブック pp.135ー
137 1993年」 参照)。本実施例では、帯域分割器の一
例として、上記のようなQMFフィルタバンクを用いて
いるが、このほかにも、MPEGオーディオ符号化アル
ゴリズム等で行われている、ポリフェーズフィルタバン
クや、ハイブリッドポリフェーズ/MDCTフィルタバ
ンクを用いたようなものでもよい(ISO/IEC 11172-3:199
3 参照)。FIG. 2 is a block diagram showing an example of the configuration of the band divider 12 shown in FIG. As shown in FIG. 2, the band splitter 12 includes a quadrature mirror filter (QMF) 2
It is a QMF filter bank composed of stages and is a band splitter that has been widely used in the past (for example, “Digital Signal Processing Handbook, edited by IEICE, pp.135-
137 1993 ”). In the present embodiment, the QMF filter bank as described above is used as an example of the band splitter. In addition, a polyphase filter bank or a hybrid Such as using a phase / MDCT filter bank (ISO / IEC 11172-3: 199)
3).
【0020】本実施例では、上記第1から第4の量子化
器で量子化するビット数は、それぞれ6ビット、4ビッ
ト、3ビット、3ビットとしているが、必ずしもそうす
る必要なく、例えば、6ビット、5ビット、3ビット、
2ビット等としてもよい。また、本実施例では、上記第
1から第4の量子化器は、それぞれ上記のように予め与
えられたビット数で線形量子化する量子化器とするが、
対数関数や双曲線関数等で非線形変換する非線形量子化
器であってもよい(「電子情報通信学会編 デジタル信
号処理ハンドブック pp.16ー17 1993年」 参照)。ま
た、MPEGオーディオ符号化アルゴリズム等で行われ
ている様に、入力信号の振幅値に応じて振幅を正規化し
ながら量子化を行うような量子化器であってもよい(ISO
/IEC 11172-3:1993 参照)。In the present embodiment, the number of bits to be quantized by the first to fourth quantizers is 6 bits, 4 bits, 3 bits, and 3 bits, respectively. 6 bits, 5 bits, 3 bits,
It may be two bits or the like. In the present embodiment, the first to fourth quantizers are quantizers that perform linear quantization with a predetermined number of bits as described above.
It may be a non-linear quantizer that performs non-linear transformation using a logarithmic function, a hyperbolic function, or the like. Further, a quantizer that performs quantization while normalizing the amplitude according to the amplitude value of the input signal as performed by an MPEG audio encoding algorithm or the like (ISO
/ IEC 11172-3: 1993).
【0021】図3は、各帯域に割り当てるビット数がそ
れぞれ6ビット、4ビット、3ビット、3ビットの場
合、階層分割器17が、上記第1から第4の符号データ
の総計16ビットの符号データの中のいずれのビットを
いずれの階層に当てはめるかの一例を示したものであ
る。図3における各枠内の数字がいずれの階層かを表す
数字である。なお、図3に示した帯域1〜帯域4は、帯
域1が最も低い周波数帯域で、順に帯域4にいくにした
がって高周波数帯域となるものとする。図3では、第1
の階層データは、第1の符号データのMSB側4ビット
の4ビットデータ、第2の階層データは、第1の符号デ
ータの第2LBS1ビットと第2の符号データのMSB
側3ビットの計4ビットデータ、第3の階層データは、
第3の符号データのMSB側2ビットと第4の符号デー
タのMSB側2ビットの計4ビットデータ、第4の階層
データは、第1の符号データの第1LSB1ビットと第
2の符号データの第1LSB1ビットと第3の符号デー
タの第1LSB1ビットと第4の符号データの第1LS
B1ビットの計4ビットデータ、というような階層構造
にするわけである。上記のような階層分割を行うのは、
低い周波数帯域の情報及び各帯域ではMSB側の情報ほ
ど重要であるという考え方に基づいている。つまり、符
号データの重要度の順に階層分割を行なえばよいという
ことであるので、必ずしも上記のような階層分割である
必要はない。FIG. 3 shows that when the number of bits allocated to each band is 6, 4, 3, and 3, respectively, the hierarchical divider 17 outputs a code of a total of 16 bits of the first to fourth code data. It shows an example of which bit in the data is applied to which hierarchy. The number in each frame in FIG. 3 is a number indicating which layer. Note that bands 1 to 4 shown in FIG. 3 are the lowest frequency bands in band 1 and become higher frequency bands as they go to band 4 in order. In FIG. 3, the first
Is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchy data is 1 bit of the second LBS of the first code data and the MSB of the second code data.
The 3rd side data is a total of 4 bits data of 3 bits on the side,
A total of 4-bit data of 2 bits on the MSB side of the third code data and 2 bits on the MSB side of the fourth code data, and the fourth hierarchical data is the 1st LSB 1 bit of the first code data and the 2nd code data of the second code data. The first LSB1 bit and the first LSB1 bit of the third code data and the first LSB of the fourth code data
This is a hierarchical structure such as a total of 4 bits of B1 bits. Performing the above hierarchical division
It is based on the idea that the information on the lower frequency band and the information on the MSB side in each band are more important. That is, it is only necessary to perform the hierarchical division in the order of the importance of the code data. Therefore, the hierarchical division is not necessarily required.
【0022】図4は、各帯域に割り当てるビット数がそ
れぞれ6ビット、5ビット、3ビット、2ビットの場
合、階層分割器17が、上記第1から第4の符号データ
の総計16ビットの符号データの中のいずれのビットを
いずれの階層に当てはめるかの一例を示したものであ
る。図4における各枠内の数字がいずれの階層かを表す
数字である。図4では、第1の階層データは、第1の符
号データのMSB側4ビットの4ビットデータ、第2の
階層データは、第1の符号データの第2LBS1ビット
と第2の符号データのMSB側3ビットの計4ビットデ
ータ、第3の階層データは、第3の符号データのMSB
側2ビットと第4の符号データのMSB側2ビットの計
4ビットデータ、第4の階層データは、第1の符号デー
タの第1LSB1ビットと第2の符号データのLSB側
2ビットと第3の符号データの第1LSB1ビットの計
4ビットデータ、というような階層構造にするわけであ
る。上記のような階層分割を行うのも、上記した例と同
様、低い周波数帯域の情報及び各帯域ではMSB側の情
報ほど重要であるという考え方に基づいている。つま
り、符号データの重要度の順に階層分割を行なえばよい
ということであるので、必ずしも上記のような階層分割
である必要はない。FIG. 4 shows that when the number of bits to be allocated to each band is 6, 5, 3, and 2, respectively, the hierarchical divider 17 outputs a code of a total of 16 bits of the first to fourth code data. It shows an example of which bit in the data is applied to which hierarchy. The number in each frame in FIG. 4 is a number indicating the hierarchy. In FIG. 4, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1st bit of the second LBS of the first code data and the MSB of the second code data. The third hierarchical data is the MSB of the third code data.
The fourth hierarchical data is a total of 4-bit data of 2 bits on the MSB side and 2 bits on the MSB side of the fourth code data. The first LSB of the coded data is a 4-bit data of a total of 4 bits. Similar to the above-described example, the hierarchical division described above is based on the idea that the information in the low frequency band and the information on the MSB side in each band are more important. That is, it is only necessary to perform the hierarchical division in the order of the importance of the code data. Therefore, the hierarchical division is not necessarily required.
【0023】図5は書き込み制御器19の動作を表すフ
ローチャートである。図6は、データ記録中にはじめ
て、上記データ格納領域がメモリフル状態になった時の
データ格納領域の状態を示す図である。また、図7は、
データ記録中にはじめて、上記データ格納領域がメモリ
フル状態になった時の補助情報の内容を示す図である。FIG. 5 is a flowchart showing the operation of the write controller 19. FIG. 6 is a diagram showing a state of the data storage area when the data storage area becomes a memory full state for the first time during data recording. Also, FIG.
FIG. 7 is a diagram showing the contents of auxiliary information when the data storage area is full of memory for the first time during data recording.
【0024】図8は、データ記録中、上記データ格納領
域が2度目にメモリフル状態になった時のデータ格納領
域の状態を示す図である。また、図9は、データ記録
中、上記データ格納領域が2度目にメモリフル状態にな
った時の補助情報の内容を示す図である。FIG. 8 is a diagram showing the state of the data storage area when the data storage area is full for the second time during data recording. FIG. 9 is a diagram showing the contents of the auxiliary information when the data storage area enters the memory full state for the second time during data recording.
【0025】図10は、データ記録終了時のデータ格納
領域の状態を示す図であり、図11は、データ記録終了
時の補助情報の内容を示す図である。FIG. 10 is a diagram showing the state of the data storage area at the end of data recording, and FIG. 11 is a diagram showing the contents of auxiliary information at the end of data recording.
【0026】以上のように構成された本実施例のデジタ
ル信号記録装置について、以下その動作について図1か
ら図11を用いて説明する。The operation of the digital signal recording apparatus of the present embodiment configured as described above will be described below with reference to FIGS.
【0027】図1において、まず、アナログの音声入力
信号はA/D変換器11により16ビットのディジタル
信号に変換される。該ディジタル信号は帯域分割器12
により第1の帯域信号から第4の帯域信号までの4帯域
に帯域分割される。この時帯域分割は、図2で示すよう
なQMFフィルタバンクで行う。In FIG. 1, an analog audio input signal is first converted by an A / D converter 11 into a 16-bit digital signal. The digital signal is supplied to a band splitter 12.
Is divided into four bands from the first band signal to the fourth band signal. At this time, band division is performed by a QMF filter bank as shown in FIG.
【0028】第1の量子化器13は、上記第1の帯域信
号を6ビットで量子化し、第1の符号データを出力す
る。第2の量子化器14は、上記第2の帯域信号を4ビ
ットで量子化し、第2の符号データを出力する。第3の
量子化器15は、上記第3の帯域信号を3ビットで量子
化し、第3の符号データを出力する。第4の量子化器1
6は、上記第4の帯域信号を3ビットで量子化し、第4
の符号データを出力する。The first quantizer 13 quantizes the first band signal by 6 bits and outputs first code data. The second quantizer 14 quantizes the second band signal with 4 bits and outputs second code data. The third quantizer 15 quantizes the third band signal with 3 bits and outputs third code data. Fourth quantizer 1
6 quantizes the fourth band signal by 3 bits,
Is output.
【0029】階層分割器17は、上記第1から第4の符
号データの総計16ビットの符号データを受けて、図3
に示すように、それぞれ4ビットの第1の階層データか
ら第4の階層データまでの4階層の階層データを出力す
る。The hierarchical divider 17 receives the code data of a total of 16 bits of the first to fourth code data, and
As shown in (1), four layers of four-layer data from the first layer data to the fourth layer data are output.
【0030】書き込み制御器19は、図5に示すよう
に、記録開始時に、データ格納領域の全領域を開放しそ
の領域に、階層分割器17によって生成された階層デー
タを書き込む。本実施例では、第1の階層データから第
4の階層データまでの全ての階層が選択され書き込まれ
ていく。また、書き込み制御器19は、該選択された階
層のデータをどの領域に書き込むかを表す補助情報を、
上記補助情報格納領域に書き込む。As shown in FIG. 5, at the start of recording, the write controller 19 releases the entire area of the data storage area and writes the hierarchical data generated by the hierarchical divider 17 into that area. In this embodiment, all layers from the first layer data to the fourth layer data are selected and written. The write controller 19 also writes auxiliary information indicating in which area the data of the selected hierarchy is to be written.
Write to the auxiliary information storage area.
【0031】図6は、上記のようにして第1の階層から
第4の階層までの階層データが格納され、メモリフルの
状態になっている上記データ格納領域の様子を表してい
る。本実施例では、アドレス0000からアドレス0F
FFまでに第1の階層データが格納され、アドレス10
00からアドレス1FFFまでに第2の階層データが格
納され、アドレス2000からアドレス2FFFまでに
第3の階層データが格納され、アドレス3000からア
ドレス3FFFまでに第4の階層データが格納されてい
る。FIG. 6 shows the state of the data storage area in which the hierarchical data from the first hierarchical level to the fourth hierarchical level are stored as described above and the memory is full. In the present embodiment, the address 0000 to the address 0F
The first hierarchical data is stored up to the FF and the address 10
Second hierarchical data is stored from 00 to address 1FFF, third hierarchical data is stored from address 2000 to address 2FFF, and fourth hierarchical data is stored from address 3000 to address 3FFF.
【0032】図7は、上記のようにして第1の階層から
第4の階層までの階層データが格納され、上記データ格
納領域がメモリフルの状態になったときの上記補助情報
の内容を表している。これは、アドレス0000からア
ドレス0FFFまでに第1の階層データが格納され、ア
ドレス1000からアドレス1FFFまでに第2の階層
データが格納され、アドレス2000からアドレス2F
FFまでに第3の階層データが格納され、アドレス30
00からアドレス3FFFまでに第4の階層データが格
納されていることを示す内容になっている。FIG. 7 shows the contents of the auxiliary information when the layer data from the first layer to the fourth layer is stored as described above and the data storage area is full. ing. This is because the first hierarchical data is stored from address 0000 to address 0FFF, the second hierarchical data is stored from address 1000 to address 1FFF, and the address is stored from address 2000 to address 2FFF.
The third hierarchical data is stored up to the FF and the address 30
The content indicates that the fourth hierarchical data is stored from 00 to the address 3FFF.
【0033】書き込み制御器19は、メモリフルの状態
になった場合、図5に示すように、上記補助情報を確認
し、データ格納領域の特定の領域を選択し、該領域を開
放すし、該開放されている領域に、階層分割器17によ
って生成された階層データを書き込む。本実施例では、
第3の階層データと第4の階層データが格納された領域
である、アドレス2000からアドレス3FFFまでを
開放し、該開放されている領域に、階層分割器17によ
って生成された階層データを書き込む。本実施例では、
第1の階層から第2の階層までの階層データが選択され
書き込まれていく。また、書き込み制御器19は、該選
択された階層データをどの領域に書き込むかを表す情報
を、上記補助情報格納領域に書き込む。When the memory is full, the write controller 19 checks the auxiliary information, selects a specific area of the data storage area, releases the area, and releases the area as shown in FIG. The hierarchical data generated by the hierarchical divider 17 is written in the open area. In this embodiment,
The area from the address 2000 to the address 3FFF, which is the area where the third hierarchical data and the fourth hierarchical data are stored, is released, and the hierarchical data generated by the hierarchical divider 17 is written in the released area. In this embodiment,
Layer data from the first layer to the second layer is selected and written. Further, the write controller 19 writes information indicating in which area the selected hierarchical data is to be written in the auxiliary information storage area.
【0034】図8は、上記のようにして第1の階層から
第2の階層までの階層のデータが新たに格納され、メモ
リフルの状態になっている上記データ格納領域の様子を
表している。本実施例では、アドレス0000からアド
レス0FFFまでに第1の階層データが格納され、アド
レス1000からアドレス1FFFまでに第2の階層デ
ータが格納され、アドレス2000からアドレス2FF
Fまでに第1の階層データが格納され、アドレス300
0からアドレス3FFFまでに第2の階層データが格納
されている。FIG. 8 shows the state of the data storage area where the data of the first to second layers is newly stored as described above and the memory is full. . In this embodiment, the first hierarchical data is stored from address 0000 to address 0FFF, the second hierarchical data is stored from address 1000 to address 1FFF, and the address is stored from address 2000 to address 2FF.
F, the first hierarchical data is stored, and the address 300
Second hierarchical data is stored from 0 to address 3FFF.
【0035】図9は、上記のようにして第1の階層から
第2の階層までの階層のデータが新たに格納され、上記
データ格納領域がメモリフルの状態になったときの上記
補助情報の内容を表している。これは、新たにアドレス
2000からアドレス2FFFまでに第1の階層データ
が格納され、アドレス3000からアドレス3FFFま
でに第2の階層データが格納されたことを示す内容にな
っている。FIG. 9 shows the auxiliary information when the data of the first to second layers is newly stored as described above and the data storage area is full. Indicates the content. This indicates that the first hierarchical data is newly stored from address 2000 to address 2FFF and the second hierarchical data is stored from address 3000 to address 3FFF.
【0036】書き込み制御器19は、メモリフルの状態
になった場合、図5に示すように、上記補助情報を確認
し、データ格納領域の特定の領域を選択し、該領域を開
放すし、該開放されている領域に、階層分割器17によ
って生成された階層データを書き込む。本実施例では、
アドレス3000からアドレス3FFFまでの領域を開
放し、該開放されている領域に、上記階層分割器17に
よって生成された階層データを書き込む。本実施例で
は、第1の階層の階層データが選択され書き込まれてい
く。また、書き込み制御器19は、該選択された階層デ
ータをどの領域に書き込むかを表す情報を、上記補助情
報格納領域に書き込む。When the memory becomes full, the write controller 19 checks the auxiliary information, selects a specific area of the data storage area, releases the area, and releases the area as shown in FIG. The hierarchical data generated by the hierarchical divider 17 is written in the open area. In this embodiment,
The area from the address 3000 to the address 3FFF is released, and the hierarchical data generated by the hierarchical divider 17 is written in the released area. In the present embodiment, the hierarchical data of the first hierarchy is selected and written. Further, the write controller 19 writes information indicating in which area the selected hierarchical data is to be written in the auxiliary information storage area.
【0037】図10は、上記のようにして第1の階層デ
ータが新たに格納され、記録状態が終了した場合の上記
データ格納領域の様子を表している。ここでは、アドレ
ス0000からアドレス0FFFまでに第1の階層デー
タが格納され、アドレス1000からアドレス1FFF
までに第2の階層データが格納され、アドレス2000
からアドレス2FFFまでに第1の階層データが格納さ
れ、アドレス3000からアドレス3FFFまでに第1
の階層データが格納されている。FIG. 10 shows the state of the data storage area when the first hierarchical data is newly stored as described above and the recording state ends. Here, the first hierarchical data is stored from address 0000 to address 0FFF, and the address is stored from address 1000 to address 1FFF.
By the time the second hierarchical data is stored, the address 2000
From the address 3000 to the address 2FFF, and the first hierarchical data from the address 3000 to the address 3FFF.
Is stored.
【0038】図11は、上記のようにして第1の階層デ
ータが新たに格納され、記録状態が終了した場合の上記
補助情報の内容を表している。これは、新たにアドレス
3000からアドレス3FFFまでに第1の階層データ
が格納されたことを示す内容になっている。FIG. 11 shows the contents of the auxiliary information when the first hierarchical data is newly stored as described above and the recording state ends. This indicates that the first hierarchical data is newly stored from the address 3000 to the address 3FFF.
【0039】以上の処理において重要なことは、書き込
み制御器19は、最も重要度の高い第1の階層データが
格納されている領域には新たな時刻のデータを書き込ま
ないということと、全ての時刻において第1の階層デー
タは必ず書き込んでいることである。What is important in the above processing is that the write controller 19 does not write data at a new time in the area where the first-layer data having the highest importance is stored. At the time, the first hierarchical data is always written.
【0040】以上のように、本実施例によれば、アナロ
グの音声入力信号を16ビットのディジタル信号に変換
するA/D変換器と、該デジタル信号をM個(M≧1)
の帯域に分割する帯域分割器と、上記帯域分割器で分割
されたM個の帯域信号を受けて、それぞれ予め与えられ
たビット数で量子化するM個の量子化器と、上記M個の
量子化器で量子化された総計Qビットの量子化符号を受
けて、該量子化符号を予め決められた方法でN個(N>
1)の階層に階層分割する階層分割器と、上記階層分割
器で階層分割されたデータを格納するデータ格納領域
と、該格納されたデータの属性を表す補助情報を格納す
る補助情報格納領域とを有する固体メモリと、上記固体
メモリの書き込み可能領域が不足した場合、上記固体メ
モリに格納された階層データのうち、少なくとも上記第
1の階層データは保持したまま、それ以外の任意の階層
の階層データの少なくとも一部のデータ領域を開放し、
該開放されたデータ領域に相当する記憶領域に、少なく
とも上記第1の階層データを含む、N個以下の任意の階
層の個数の階層データを上記データ格納領域に格納し、
該格納したデータの属性を表す補助情報を上記補助情報
格納領域に格納する書き込み制御器とを備え、上記デー
タ格納領域がメモリフルの状態になるたびに、すでに格
納された階層データのうち、少なくとも上記第1の階層
データは保持したまま、それ以外の任意の階層の階層デ
ータの少なくとも一部のデータ領域を開放し、該開放さ
れた領域に新たに、少なくとも上記第1の階層データを
含む、N個以下の任意の階層の個数の階層データを格納
することにより、効率よく録音時間の延長を行うことが
でき、しかも、最も重要な符号化データであるところの
第1の階層データは必ず保持されているので、復号する
際に大きな品質劣化を防ぐことができる。As described above, according to this embodiment, an A / D converter for converting an analog audio input signal into a 16-bit digital signal, and M digital signals (M ≧ 1)
, A M band quantizer that receives the M band signals divided by the band divider and quantizes them with a predetermined number of bits, and a M band quantizer. Upon receiving a total of Q-bit quantization codes quantized by the quantizer, the number of the quantization codes is N (N> N) by a predetermined method.
(1) a hierarchical divider for hierarchically dividing into layers, a data storage area for storing data hierarchically divided by the hierarchical divider, and an auxiliary information storage area for storing auxiliary information indicating attributes of the stored data. And when the writable area of the solid-state memory is insufficient, at least the first hierarchical data among the hierarchical data stored in the solid-state memory is retained, and the hierarchy of any other hierarchy is retained. Release at least part of the data area of the data,
Storing in the data storage area in the storage area corresponding to the released data area any number of hierarchical data of at most N layers including at least the first hierarchical data,
A write controller for storing auxiliary information representing the attribute of the stored data in the auxiliary information storage area, wherein each time the data storage area becomes full, at least While retaining the first hierarchical data, at least a part of the data area of the hierarchical data of any other layer is opened, and the opened area newly includes at least the first hierarchical data. By storing N or less layers of arbitrary layer data, the recording time can be efficiently extended, and the first layer data, which is the most important encoded data, must be retained. Thus, large quality degradation can be prevented when decoding.
【0041】以下、本発明の第2の実施例について図面
を参照しながら説明する。図12は本発明の第2の実施
例におけるデジタル信号記録装置の構成を示すブロック
図である。図12において、21はアナログの音声入力
信号を例えば16ビットのディジタル信号に変換するA
/D変換器、22はA/D変換器21の16ビットのデ
ジタル信号を第1の帯域信号から第4の帯域信号までの
4帯域に帯域分割する帯域分割器、28は階層符号化さ
れたデータを格納するデータ格納領域と、該格納された
データの属性を表す補助情報を格納する補助情報格納領
域とを有する固体メモリであり、第1の実施例で示した
ものと同様のものである。Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. FIG. 12 is a block diagram showing the configuration of the digital signal recording device according to the second embodiment of the present invention. In FIG. 12, reference numeral 21 denotes an A which converts an analog audio input signal into a 16-bit digital signal, for example.
A / D converter 22 is a band divider for dividing the 16-bit digital signal of the A / D converter 21 into four bands from a first band signal to a fourth band signal, and 28 is hierarchically coded. This is a solid-state memory having a data storage area for storing data and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data, and is similar to that shown in the first embodiment. .
【0042】本第2の実施例が第1の実施例と異なるの
は4点ある。1点目は、帯域分割器22から出力される
4帯域の帯域信号を所定の時間間隔毎に区切り、該時間
間隔毎に上記4帯域の信号のパワーの比を求め、該パワ
ーの比に応じて、各帯域信号を量子化するビット数を計
算する適応ビット割当器30を設けた点である。2点目
は、第1の量子化器23が、適応ビット割当器30で第
1の帯域に割り当てられたビット数で第1の帯域信号を
量子化して、第1の符号データを出力する量子化器であ
り、第2の量子化器24が、適応ビット割当器30で第
2の帯域に割り当てられたビット数で第2の帯域信号を
量子化して、第2の符号データを出力する量子化器であ
り、第3の量子化器25が、適応ビット割当器30で第
3の帯域に割り当てられたビット数で第3の帯域信号を
量子化して、第3の符号データを出力する量子化器であ
り、第4の量子化器26が、適応ビット割当器30で第
4の帯域に割り当てられたビット数で第4の帯域信号を
量子化して、第4の符号データを出力する量子化器であ
る点である。3点目は、階層分割器27が、適応ビット
割当器30で各帯域に割り当てられたビット数に応じ
て、階層分割方法を適応的に変更しながら、上記第1か
ら第4の量子化器で量子化された符号データを4階層に
階層分割する階層分割器である点である。4点目は、書
き込み制御器29は、固体メモリ28の書き込み可能領
域が不足した場合、固体メモリ28に格納された階層デ
ータのうち、少なくとも上記第1の階層データは保持し
たまま、それ以外の任意の階層の階層データの少なくと
も一部のデータ領域を開放し、該開放されたデータ領域
に相当する記憶領域に、少なくとも上記第1の階層デー
タを含む、4個以下の任意の階層の個数の階層データを
格納する書き込み制御器であり、しかも適応ビット割当
器30で割り当てられた各帯域のビット数をも固体メモ
リ28の補助情報格納領域に書き込む書き込み制御器で
あるところである。The second embodiment differs from the first embodiment in four points. The first point is that the band signals of the four bands output from the band divider 22 are divided at predetermined time intervals, and the power ratio of the signals of the four bands is obtained at each time interval. In addition, an adaptive bit allocator 30 for calculating the number of bits for quantizing each band signal is provided. The second point is that the first quantizer 23 quantizes the first band signal with the number of bits allocated to the first band by the adaptive bit allocator 30, and outputs the first code data. A second quantizer 24 quantizes the second band signal with the number of bits allocated to the second band by the adaptive bit allocator 30, and outputs a second code data. A third quantizer 25 that quantizes the third band signal with the number of bits allocated to the third band by the adaptive bit allocator 30, and outputs third code data. A fourth quantizer 26 quantizes the fourth band signal with the number of bits allocated to the fourth band by the adaptive bit allocator 30 and outputs fourth code data. It is a chemical converter. The third point is that while the hierarchical divider 27 adaptively changes the hierarchical division method according to the number of bits allocated to each band by the adaptive bit allocator 30, the first to fourth quantizers are used. This is a hierarchical divider that divides the code data quantized by the above into four layers. Fourthly, when the writable area of the solid-state memory 28 runs short, the write controller 29 keeps at least the first hierarchical data among the hierarchical data stored in the solid-state memory 28, At least a part of the data area of the hierarchical data of an arbitrary layer is released, and a storage area corresponding to the released data area is provided with at least four arbitrary layers including the first hierarchical data. This is a write controller for storing hierarchical data, and is also a write controller for writing the number of bits of each band allocated by the adaptive bit allocator 30 into the auxiliary information storage area of the solid-state memory 28.
【0043】図13は、適応ビット割当器30で、第1
から第4の帯域に割り当てられたビット数がそれぞれ5
ビット、6ビット、2ビット、3ビット、の場合、階層
分割器27が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図13
における各枠内の数字がいずれの階層かを表す数字であ
る。なお、図13に示した帯域1〜帯域4は、帯域1が
最も低い周波数帯域で、順に帯域4にいくにしたがって
高周波数帯域となるものとする。FIG. 13 shows an adaptive bit allocator 30 in which the first
And the number of bits allocated to the fourth band is 5
Bits, 6 bits, 2 bits, and 3 bits, the hierarchical divider 27 outputs a total of 1 to 4 code data.
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. FIG.
Is a number indicating which layer the number in each frame is. It is assumed that bands 1 to 4 shown in FIG. 13 are the lowest frequency bands in band 1 and become higher frequency bands in order as band 4 is reached.
【0044】図13では、第1の階層データは、第1の
符号データのMSB側4ビットの4ビットデータ、第2
の階層データは、第2の符号データのMSB側4ビット
の計4ビットデータ、第3の階層データは、第3の符号
データのMSB側2ビットと第4の符号データのMSB
側2ビットの計4ビットデータ、第4の階層データは、
第1の符号データの第1LSB1ビットと第2の符号デ
ータのLSB側2ビットと第4の符号データの第1LS
B1ビットの計4ビットデータ、というような階層構造
にするわけである。上記のような階層分割を行うのは、
低い周波数帯域の情報及び各帯域ではMSB側の情報ほ
ど重要であるという考え方に基づいている。つまり、符
号データの重要度の順に階層分割を行なえばよいという
ことである。In FIG. 13, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data,
Is the total 4-bit data of the 4 bits on the MSB side of the second code data, and the third layer data is the 2 bits on the MSB side of the third code data and the MSB of the fourth code data.
A total of 4-bit data of 2 bits on the side, and the fourth hierarchical data are:
The first LSB1 bit of the first code data, the LSB side 2 bits of the second code data, and the first LS of the fourth code data
This is a hierarchical structure such as a total of 4 bits of B1 bits. Performing the above hierarchical division
It is based on the idea that the information on the lower frequency band and the information on the MSB side in each band are more important. In other words, the hierarchical division may be performed in the order of the importance of the code data.
【0045】しかしながら、必ずしも上記のような階層
分割である必要はない。その一例を示したものが図14
である。図14は図13で示したものと同様、上記適応
ビット割当器30で、第1から第4の帯域に割り当てら
れたビット数がそれぞれ5ビット、6ビット、2ビッ
ト、3ビット、の場合の階層分割の別の方法を示してお
り、階層分割器27が、上記第1から第4の符号データ
の総計16ビットの符号データの中のいずれのビットを
いずれの階層に当てはめるかの一例を示したものであ
る。図14における各枠内の数字がいずれの階層かを表
す数字である。図14では、第1の階層データは、第1
の符号データのMSB側4ビットの4ビットデータ、第
2の階層データは、第2の符号データのMSB側3ビッ
トと第1の符号データの第1LSB1ビットの計4ビッ
トデータ、第3の階層データは、第3の符号データのM
SB側2ビットと第2の符号データの第2LSB側第3
LSBの計4ビットデータ、第4の階層データは、第2
の符号データの第1LSB1ビットと第4の符号データ
3ビットの計4ビットデータ、というような階層構造に
するわけである。However, the hierarchical division is not necessarily required. FIG. 14 shows an example of this.
It is. FIG. 14 shows a case where the number of bits allocated to the first to fourth bands by the adaptive bit allocator 30 is 5 bits, 6 bits, 2 bits, and 3 bits, respectively, as in FIG. 14 shows another method of hierarchical division, and shows an example in which the hierarchical divider 27 applies any one of the bits in the total 16-bit code data of the first to fourth code data to which layer. It is a thing. The number in each frame in FIG. 14 is a number indicating the hierarchy. In FIG. 14, the first hierarchical data is the first hierarchical data.
The 4th bit data of the 4 bits on the MSB side of the code data of No. 3 and the second hierarchical data are the total 4 bit data of the 3 bits on the MSB side of the second code data and the 1st LSB 1 bit of the first code data, The data is M of the third code data.
2 bits on the SB side and 3rd on the second LSB side of the second code data
LSB total 4-bit data, the fourth hierarchical data is the second
Has a hierarchical structure such as 1 bit LSB of the first LSB and 3 bits of the 4th code data.
【0046】図3は、各帯域に割り当てるビット数がそ
れぞれ6ビット、4ビット、3ビット、3ビットの場
合、階層分割器17が、上記第1から第4の符号データ
の総計16ビットの符号データの中のいずれのビットを
いずれの階層に当てはめるかの一例を示したものであ
る。図3における各枠内の数字がいずれの階層かを表す
数字である。なお、図3に示した帯域1〜帯域4は、帯
域1が最も低い周波数帯域で、順に帯域4にいくにした
がって高周波数帯域となるものとする。図3では、第1
の階層データは、第1の符号データのMSB側4ビット
の4ビットデータ、第2の階層データは、第1の符号デ
ータの第2LBS1ビットと第2の符号データのMSB
側3ビットの計4ビットデータ、第3の階層データは、
第3の符号データのMSB側2ビットと第4の符号デー
タのMSB側2ビットの計4ビットデータ、第4の階層
データは、第1の符号データの第1LSB1ビットと第
2の符号データの第1LSB1ビットと第3の符号デー
タの第1LSB1ビットと第4の符号データの第1LS
B1ビットの計4ビットデータ、というような階層構造
にするわけである。上記のような階層分割を行うのは、
低い周波数帯域の情報及び各帯域ではMSB側の情報ほ
ど重要であるという考え方に基づいている。つまり、符
号データの重要度の順に階層分割を行なえばよいという
ことであるので、必ずしも上記のような階層分割である
必要はない。FIG. 3 shows that when the number of bits to be allocated to each band is 6, 4, 3, and 3, respectively, the hierarchical divider 17 outputs a code of a total of 16 bits of the first to fourth code data. It shows an example of which bit in the data is applied to which hierarchy. The number in each frame in FIG. 3 is a number indicating which layer. Note that bands 1 to 4 shown in FIG. 3 are the lowest frequency bands in band 1 and become higher frequency bands as they go to band 4 in order. In FIG. 3, the first
Is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchy data is 1 bit of the second LBS of the first code data and the MSB of the second code data.
The 3rd side data is a total of 4 bits data of 3 bits on the side,
A total of 4-bit data of 2 bits on the MSB side of the third code data and 2 bits on the MSB side of the fourth code data, and the fourth hierarchical data is the 1st LSB 1 bit of the first code data and the 2nd code data of the second code data. The first LSB1 bit and the first LSB1 bit of the third code data and the first LSB of the fourth code data
This is a hierarchical structure such as a total of 4 bits of B1 bits. Performing the above hierarchical division
It is based on the idea that the information on the lower frequency band and the information on the MSB side in each band are more important. That is, it is only necessary to perform the hierarchical division in the order of the importance of the code data. Therefore, the hierarchical division is not necessarily required.
【0047】図4は、各帯域に割り当てるビット数がそ
れぞれ6ビット、5ビット、3ビット、2ビットの場
合、階層分割器17が、上記第1から第4の符号データ
の総計16ビットの符号データの中のいずれのビットを
いずれの階層に当てはめるかの一例を示したものであ
る。図4における各枠内の数字がいずれの階層かを表す
数字である。図4では、第1の階層データは、第1の符
号データのMSB側4ビットの4ビットデータ、第2の
階層データは、第1の符号データの第2LBS1ビット
と第2の符号データのMSB側3ビットの計4ビットデ
ータ、第3の階層データは、第3の符号データのMSB
側2ビットと第4の符号データのMSB側2ビットの計
4ビットデータ、第4の階層データは、第1の符号デー
タの第1LSB1ビットと第2の符号データのLSB側
2ビットと第3の符号データの第1LSB1ビットの計
4ビットデータ、というような階層構造にするわけであ
る。上記のような階層分割を行うのも、上記した例と同
様、低い周波数帯域の情報及び各帯域ではMSB側の情
報ほど重要であるという考え方に基づいている。つま
り、符号データの重要度の順に階層分割を行なえばよい
ということであるので、必ずしも上記のような階層分割
である必要はない。FIG. 4 shows that when the number of bits to be allocated to each band is 6, 5, 3, and 2, respectively, the hierarchical divider 17 outputs a code of a total of 16 bits of the first to fourth code data. It shows an example of which bit in the data is applied to which hierarchy. The number in each frame in FIG. 4 is a number indicating the hierarchy. In FIG. 4, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1st bit of the second LBS of the first code data and the MSB of the second code data. The third hierarchical data is the MSB of the third code data.
The fourth hierarchical data is a total of 4-bit data of 2 bits on the MSB side and 2 bits on the MSB side of the fourth code data. The first LSB of the coded data is a 4-bit data of a total of 4 bits. Similar to the above-described example, the hierarchical division described above is based on the idea that the information in the low frequency band and the information on the MSB side in each band are more important. That is, it is only necessary to perform the hierarchical division in the order of the importance of the code data. Therefore, the hierarchical division is not necessarily required.
【0048】図15は、所定の時間間隔毎のビット割当
パタンを表す情報が補助情報格納領域に格納されている
様子の一例を示している。FIG. 15 shows an example in which information indicating a bit allocation pattern at predetermined time intervals is stored in the auxiliary information storage area.
【0049】以上のように構成されたデジタル信号記録
装置について、以下その動作について図12、図13、
図14、図15、図3、図4、を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIGS. 14, 15, 3, and 4.
【0050】図12において、まず、アナログの音声入
力信号はA/D変換器21により16ビットのディジタ
ル信号に変換される。該ディジタル信号は帯域分割器2
2により第1の帯域信号から第4の帯域信号までの4帯
域に帯域分割される。以上の処理は第1の実施例で示し
たものと同様である。In FIG. 12, first, an analog audio input signal is converted by an A / D converter 21 into a 16-bit digital signal. The digital signal is supplied to a band divider 2
2, the band is divided into four bands from a first band signal to a fourth band signal. The above processing is the same as that shown in the first embodiment.
【0051】次に、適応ビット割当器30では、帯域分
割器22から出力される4帯域の帯域信号を所定の時間
間隔毎に区切り、該時間間隔毎に上記4帯域の信号のパ
ワーの比を求め、該パワーの比に応じて、各帯域信号を
量子化するビット数を計算する。本実施例では、適応的
にビットを割り当てる方法として、単に各帯域のパワー
の比に応じた割当を行う様にしているが、MPEGオー
ディオ符号化などで行われているように、聴覚のマスキ
ング特性を利用したサイコアコースティックモデルを利
用した方法でもよい(ISO/IEC 11172-3:1993 参照)。Next, the adaptive bit allocator 30 divides the four band signals output from the band divider 22 at predetermined time intervals, and determines the power ratio of the four band signals at each time interval. Then, the number of bits for quantizing each band signal is calculated according to the power ratio. In the present embodiment, as a method of adaptively allocating bits, allocation is simply performed in accordance with the power ratio of each band. Alternatively, a method using a psychoacoustic model using a method may be used (see ISO / IEC 11172-3: 1993).
【0052】次に、第1の量子化器23は、適応ビット
割当器30で第1の帯域に割り当てられたビット数で第
1の帯域信号を量子化して、第1の符号データを出力
し、第2の量子化器24は、適応ビット割当器30で第
2の帯域に割り当てられたビット数で第2の帯域信号を
量子化して、第2の符号データを出力し、第3の量子化
器25は、適応ビット割当器30で第3の帯域に割り当
てられたビット数で第3の帯域信号を量子化して、第3
の符号データを出力し、第4の量子化器26は、適応ビ
ット割当器30で第4の帯域に割り当てられたビット数
で第4の帯域信号を量子化して、第4の符号データを出
力する。Next, the first quantizer 23 quantizes the first band signal with the number of bits allocated to the first band by the adaptive bit allocator 30, and outputs first code data. , The second quantizer 24 quantizes the second band signal with the number of bits allocated to the second band by the adaptive bit allocator 30, outputs second code data, and outputs the third code data. The quantizer 25 quantizes the third band signal by the number of bits allocated to the third band by the adaptive bit allocator 30, and
The fourth quantizer 26 quantizes the fourth band signal with the number of bits allocated to the fourth band by the adaptive bit allocator 30, and outputs fourth code data. I do.
【0053】階層分割器27では、適応ビット割当器3
0で各帯域に割り当てられたビット数に応じて、階層分
割方法を適応的に変更しながら、上記第1から第4の量
子化器で量子化された符号データを4階層に階層分割す
る。In the hierarchical divider 27, the adaptive bit allocator 3
The code data quantized by the first to fourth quantizers is hierarchically divided into four layers while the hierarchical division method is adaptively changed according to the number of bits assigned to each band at 0.
【0054】図13は、適応ビット割当器30で、第1
から第4の帯域に割り当てられたビット数がそれぞれ5
ビット、6ビット、2ビット、3ビット、の場合、階層
分割器27が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図13
における各枠内の数字がいずれの階層かを表す数字であ
る。図13では、第1の階層データは、第1の符号デー
タのMSB側4ビットの4ビットデータ、第2の階層デ
ータは、第2の符号データのMSB側4ビットの計4ビ
ットデータ、第3の階層データは、第3の符号データの
MSB側2ビットと第4の符号データのMSB側2ビッ
トの計4ビットデータ、第4の階層データは、第1の符
号データの第1LSB1ビットと第2の符号データのL
SB側2ビットと第4の符号データの第1LSB1ビッ
トの計4ビットデータ、というような階層構造にするわ
けである。FIG. 13 shows an adaptive bit allocator 30 in which the first
And the number of bits allocated to the fourth band is 5
Bits, 6 bits, 2 bits, and 3 bits, the hierarchical divider 27 outputs a total of 1 to 4 code data.
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. FIG.
Is a number indicating which layer the number in each frame is. In FIG. 13, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is a 4-bit data of 4 bits on the MSB side of the second code data. The third hierarchical data is a total of 4-bit data of the MSB side 2 bits of the third code data and the MSB side 2 bits of the fourth code data, and the fourth hierarchical data is the first LSB1 bit of the first code data. L of the second code data
The hierarchical structure is such that the SB side 2 bits and the first LSB 1 bit of the fourth code data are a total of 4 bit data.
【0055】また図3は、適応ビット割当器30で、第
1から第4の帯域に割り当てられたビット数がそれぞれ
6ビット、4ビット、3ビット、3ビットの場合、階層
分割器17が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図3に
おける各枠内の数字がいずれの階層かを表す数字であ
る。図3では、第1の階層データは、第1の符号データ
のMSB側4ビットの4ビットデータ、第2の階層デー
タは、第1の符号データの第2LBS1ビットと第2の
符号データのMSB側3ビットの計4ビットデータ、第
3の階層データは、第3の符号データのMSB側2ビッ
トと第4の符号データのMSB側2ビットの計4ビット
データ、第4の階層データは、第1の符号データの第1
LSB1ビットと第2の符号データの第1LSB1ビッ
トと第3の符号データの第1LSB1ビットと第4の符
号データの第1LSB1ビットの計4ビットデータ、と
いうような階層構造にするわけである。FIG. 3 shows an adaptive bit allocator 30. When the number of bits allocated to the first to fourth bands is 6, 4, 3, and 3, respectively, the hierarchical divider 17 The total of the first to fourth code data is 1
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. The number in each frame in FIG. 3 is a number indicating which layer. In FIG. 3, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1 second LBS bit of the first code data and the MSB of the second code data. The third hierarchical data is a total of 4-bit data of the MSB side 2 bits of the third code data and the MSB side 2 bits of the fourth code data, and the fourth hierarchical data is The first of the first code data
The hierarchical structure has a total of 4 bits of 1 LSB of LSB, 1 LSB of 1st LSB of the second code data, 1 LSB of 1st LSB of the 3rd code data, and 1 LSB of 1st LSB.
【0056】また図4は、適応ビット割当器30で、第
1から第4の帯域に割り当てられたビット数がそれぞれ
6ビット、5ビット、3ビット、2ビットの場合、階層
分割器17が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図4に
おける各枠内の数字がいずれの階層かを表す数字であ
る。図4では、第1の階層データは、第1の符号データ
のMSB側4ビットの4ビットデータ、第2の階層デー
タは、第1の符号データの第2LBS1ビットと第2の
符号データのMSB側3ビットの計4ビットデータ、第
3の階層データは、第3の符号データのMSB側2ビッ
トと第4の符号データのMSB側2ビットの計4ビット
データ、第4の階層データは、第1の符号データの第1
LSB1ビットと第2の符号データのLSB側2ビット
と第3の符号データの第1LSB1ビットの計4ビット
データ、というような階層構造にするわけである。FIG. 4 shows an adaptive bit allocator 30. When the number of bits allocated to the first to fourth bands is 6, 5, 3, and 2, respectively, the hierarchical divider 17 The total of the first to fourth code data is 1
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. The number in each frame in FIG. 4 is a number indicating the hierarchy. In FIG. 4, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1st bit of the second LBS of the first code data and the MSB of the second code data. The third hierarchical data is a total of 4-bit data of the MSB side 2 bits of the third code data and the MSB side 2 bits of the fourth code data, and the fourth hierarchical data is The first of the first code data
This has a hierarchical structure of LSB 1 bit, LSB side 2 bits of the second code data and first LSB 1 bit of the third code data, that is, a total of 4 bits data.
【0057】このように、階層分割器17は、適応ビッ
ト割当器30によって割り当てられた各帯域のビット数
に応じて、いずれのビットをいずれの階層に割り当てる
かを変更する。いずれのビットをいずれの階層に割り当
てるかは、上記のように割り当てられたビットパタン毎
に予め定めておいてもよいし、予め定められた順位付け
のルールによって逐次定めてもよい。As described above, the hierarchy divider 17 changes which bit is assigned to which hierarchy according to the number of bits of each band assigned by the adaptive bit assigner 30. Which bit is assigned to which hierarchy may be determined in advance for each bit pattern assigned as described above, or may be determined sequentially according to a predetermined ranking rule.
【0058】書き込み制御器29は、上記の様に出力さ
れた階層データを固体メモリ28に補助情報と共に格納
して行くが、この過程は、第1の実施例と同様である。
但し、補助情報格納領域には、上記ビット割当量を算出
する所定の時間間隔毎にビット割当パタンを表す情報を
も格納する点が第1の実施例とは異なる。図15は、所
定の時間間隔毎のビット割当パタンを表す情報が補助情
報格納領域に格納されている様子の一例を示している。The write controller 29 stores the hierarchical data output as described above together with the auxiliary information in the solid-state memory 28. This process is the same as in the first embodiment.
However, the second embodiment is different from the first embodiment in that information indicating a bit allocation pattern is also stored in the auxiliary information storage area at every predetermined time interval for calculating the bit allocation amount. FIG. 15 shows an example of a state in which information indicating a bit allocation pattern for each predetermined time interval is stored in the auxiliary information storage area.
【0059】図15では、第1時間間隔では、第1帯域
に6ビット、第2帯域に4ビット、第3帯域に3ビッ
ト、第4帯域に3ビットが割り当てられたことを示して
おり、以下同様に第2時間間隔では、第1帯域に6ビッ
ト、第2帯域に5ビット、第3帯域に3ビット、第4帯
域に2ビットが割り当てられたことを示しており、第3
時間間隔では、第1帯域に5ビット、第2帯域に5ビッ
ト、第3帯域に3ビット、第4帯域に3ビットが割り当
てられたことを示している。FIG. 15 shows that in the first time interval, 6 bits are allocated to the first band, 4 bits are allocated to the second band, 3 bits are allocated to the third band, and 3 bits are allocated to the fourth band. Similarly, in the second time interval, 6 bits are assigned to the first band, 5 bits are assigned to the second band, 3 bits are assigned to the third band, and 2 bits are assigned to the fourth band.
The time interval indicates that 5 bits are assigned to the first band, 5 bits are assigned to the second band, 3 bits are assigned to the third band, and 3 bits are assigned to the fourth band.
【0060】以上のように、本実施例によれば、アナロ
グの音声入力信号を16ビットのディジタル信号に変換
するA/D変換器と、該デジタル信号をM個(M≧1)
の帯域に分割する帯域分割器と、各帯域信号を量子化す
るビット数を、所定の時間間隔毎の各帯域信号のパワー
の分布或いは周波数スペクトルの分布に適応して分配す
る適応ビット割当器と、上記帯域分割器で分割されたM
個の帯域信号を、それぞれ上記適応ビット割当器で決め
られたビット数で量子化するM個の量子化器と、上記M
個の量子化器で量子化された総計Qビットの量子化符号
を受けて、該量子化符号を、上記適応ビット割当器で割
り当てられたビット割当パタンに応じて、N個(N>
1)の階層に階層分割する階層分割器と、上記階層分割
器で階層分割されたデータを格納するデータ格納領域
と、該格納されたデータの属性を表す補助情報を格納す
る補助情報格納領域とを有する固体メモリと、上記固体
メモリの書き込み可能領域が不足した場合、上記固体メ
モリに格納された階層データのうち、少なくとも上記第
1の階層データは保持したまま、それ以外の任意の階層
の階層データの少なくとも一部のデータ領域を開放し、
該開放されたデータ領域に相当する記憶領域に、少なく
とも上記第1の階層データを含む、N個以下の任意の階
層の個数の階層データを上記データ格納領域に格納し、
該格納したデータの属性を表す補助情報を上記補助情報
格納領域に格納する書き込み制御器とを備え、上記デー
タ格納領域がメモリフルの状態になるたびに、すでに格
納された階層データのうち、少なくとも上記第1の階層
データは保持したまま、それ以外の任意の階層の階層デ
ータの少なくとも一部のデータ領域を開放し、該開放さ
れた領域に新たに、少なくとも上記第1の階層データを
含む、N個以下の任意の階層の個数の階層データを格納
することにより、効率よく録音時間の延長を行うことが
でき、しかも、最も重要な符号化データであるところの
第1の階層データは必ず保持されているので、復号する
際に大きな品質劣化を防ぐことができる。しかも、階層
分割方法を、入力信号の周波数分布に基づいて変更して
いるので、下位階層の階層データが欠落しても符号化品
質の劣化を少なくすることができる。As described above, according to this embodiment, an A / D converter for converting an analog audio input signal into a 16-bit digital signal, and M digital signals (M ≧ 1)
A band divider that divides each band signal, and an adaptive bit allocator that distributes the number of bits for quantizing each band signal according to the power distribution or the frequency spectrum distribution of each band signal at predetermined time intervals. , M divided by the band divider
M quantizers for quantizing each of the band signals with the number of bits determined by the adaptive bit allocator;
In response to the quantization code of a total of Q bits quantized by the number of quantizers, the quantization code is divided into N (N> N) in accordance with the bit allocation pattern allocated by the adaptive bit allocator.
(1) a hierarchical divider for hierarchically dividing into layers, a data storage area for storing data hierarchically divided by the hierarchical divider, and an auxiliary information storage area for storing auxiliary information indicating attributes of the stored data. And when the writable area of the solid-state memory is insufficient, at least the first hierarchical data among the hierarchical data stored in the solid-state memory is retained, and the hierarchy of any other hierarchy is retained. Release at least part of the data area of the data,
Storing in the data storage area in the storage area corresponding to the released data area any number of hierarchical data of at most N layers including at least the first hierarchical data,
A write controller for storing auxiliary information representing the attribute of the stored data in the auxiliary information storage area, wherein each time the data storage area becomes full, at least While retaining the first hierarchical data, at least a part of the data area of the hierarchical data of any other layer is opened, and the opened area newly includes at least the first hierarchical data. By storing N or less layers of arbitrary layer data, the recording time can be efficiently extended, and the first layer data, which is the most important encoded data, must be retained. Thus, large quality degradation can be prevented when decoding. In addition, since the hierarchical division method is changed based on the frequency distribution of the input signal, even if the hierarchical data of the lower hierarchy is lost, it is possible to reduce the deterioration of the coding quality.
【0061】以下、本発明の第3の実施例について図面
を参照しながら説明する。図16は本発明の第3の実施
例におけるデジタル信号記録装置の構成を示すブロック
図である。図16において、31はアナログの音声入力
信号を例えば16ビットのディジタル信号に変換するA
/D変換器、32はA/D変換器31の16ビットのデ
ジタル信号を第1の帯域信号から第4の帯域信号までの
4帯域に帯域分割する帯域分割器、38は階層符号化さ
れたデータを格納するデータ格納領域と、該格納された
データの属性を表す補助情報を格納する補助情報格納領
域とを有する固体メモリ、39は固体メモリ38の書き
込み可能領域が不足した場合、固体メモリ38に格納さ
れた階層データのうち、少なくとも上記第1の階層デー
タは保持したまま、それ以外の任意の階層の階層データ
の少なくとも一部のデータ領域を開放し、該開放された
データ領域に相当する記憶領域に、少なくとも上記第1
の階層データを含む、4個以下の任意の階層の個数の階
層データを格納する書き込み制御器であり、階層分割器
37は、適応ビット割当器40で各帯域に割り当てられ
たビット数に応じて、階層分割方法を適応的に変更しな
がら、上記第1から第4の量子化器で量子化された符号
データを4階層に階層分割する階層分割器であり、第2
の実施例で示したものと同様のものである。Hereinafter, a third embodiment of the present invention will be described with reference to the drawings. FIG. 16 is a block diagram showing a configuration of a digital signal recording device according to the third embodiment of the present invention. In FIG. 16, reference numeral 31 denotes an A which converts an analog audio input signal into a 16-bit digital signal, for example.
A / D converter 32 is a band divider for dividing the 16-bit digital signal of the A / D converter 31 into four bands from a first band signal to a fourth band signal, and 38 is hierarchically coded. A solid-state memory having a data storage area for storing data and an auxiliary information storage area for storing auxiliary information indicating the attribute of the stored data. Among the hierarchical data stored in the first hierarchical data, at least the first hierarchical data is retained, and at least a part of the data area of the hierarchical data of any other hierarchical level is released, which corresponds to the released data area. In the storage area, at least the first
Is a write controller for storing the hierarchical data of an arbitrary number of layers of four or less including the hierarchical data of (i), and the hierarchical divider 37 controls the adaptive bit allocator 40 in accordance with the number of bits allocated to each band. Is a hierarchical divider for hierarchically dividing the code data quantized by the first to fourth quantizers into four layers while adaptively changing the hierarchical division method.
This is the same as that shown in the embodiment.
【0062】本第3の実施例が第2の実施例と異なるの
は、適応ビット割当器40は、帯域分割器32から出力
される4帯域の帯域信号を所定の時間間隔毎に区切り、
該時間間隔毎に上記4帯域の信号のパワーの比を求め、
該パワーの比に応じて、各帯域信号を量子化するビット
数を割り当てる際に、少なくとも、各帯域毎に予め割り
当てられたビット数(以下、コアビットと記す)以上の
ビット数を割り当てる適応ビット割当器であり、第1の
量子化器33が、適応ビット割当器40で第1の帯域に
割り当てられたビット数で第1の帯域信号を量子化し
て、第1の符号データを出力する量子化器であり、第2
の量子化器34が、適応ビット割当器40で第2の帯域
に割り当てられたビット数で第2の帯域信号を量子化し
て、第2の符号データを出力する量子化器であり、第3
の量子化器35が、適応ビット割当器40で第3の帯域
に割り当てられたビット数で第3の帯域信号を量子化し
て、第3の符号データを出力する量子化器であり、第4
の量子化器36が、適応ビット割当器40で第4の帯域
に割り当てられたビット数で第4の帯域信号を量子化し
て、第4の符号データを出力する量子化器であるが、そ
れぞれの量子化器はEmbedded−ADPCM方式
の量子化器である点である。Embedded−ADP
CM方式とは、ADPCM方式における予測器に帰還さ
せる符号化信号を予め決められたビット数の上位ビット
のみとし、それ以外のビットは、符号化器側の予測ルー
プでも復号化器側の予測ループでも用いないように構成
する符号化方式である(「電子情報通信学会論文誌 B-
I Vol. J72-B-I No.12 pp.1199ー1209 1989年12月」 参
照)。このような構成にすると、仮に下位ビットが廃棄
されても、符号化器側と復号化器側とで予測信号の不一
致が生じないので、品質の劣化が少なく済むわけであ
る。本実施例では、上記Embedded−ADPCM
において予測器に帰還させるビットを、上記コアビット
としている。The difference of the third embodiment from the second embodiment is that the adaptive bit allocator 40 divides the four band signals output from the band divider 32 at predetermined time intervals,
The power ratio of the signals of the four bands is obtained for each time interval,
Adaptive bit allocation for allocating the number of bits for quantizing each band signal in accordance with the power ratio, at least assigning the number of bits equal to or more than the number of bits previously allocated to each band (hereinafter, referred to as core bits) A first quantizer 33 quantizes the first band signal with the number of bits allocated to the first band by the adaptive bit allocator 40, and outputs first code data. Vessel, the second
Is a quantizer that quantizes the second band signal with the number of bits allocated to the second band by the adaptive bit allocator 40 and outputs second code data.
Is a quantizer that quantizes the third band signal with the number of bits allocated to the third band by the adaptive bit allocator 40, and outputs third code data.
Is a quantizer that quantizes the fourth band signal with the number of bits allocated to the fourth band by the adaptive bit allocator 40 and outputs fourth code data. Is a quantizer of the Embedded-ADPCM system. Embedded-ADP
In the CM system, the coded signal fed back to the predictor in the ADPCM system is made up of only the upper bits of a predetermined number of bits, and other bits are used in the prediction loop on the encoder side and the prediction loop on the decoder side. This is a coding scheme that is configured so that it is not used even if the
I Vol. J72-BI No.12 pp.1199-1209 December 1989 "). With such a configuration, even if the lower bits are discarded, there is no mismatch between the predicted signals on the encoder side and the decoder side, so that quality deterioration is reduced. In the present embodiment, the above-described Embedded-ADPCM
In (2), the bit to be fed back to the predictor is the core bit.
【0063】以上のように構成されたデジタル信号記録
装置について、以下その動作について図16、図13、
図3、図4、を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIGS.
【0064】図16において、まず、アナログの音声入
力信号はA/D変換器31により16ビットのディジタ
ル信号に変換される。該ディジタル信号は帯域分割器3
2により第1の帯域信号から第4の帯域信号までの4帯
域に帯域分割される。以上の処理は第2の実施例で示し
たものと同様である。In FIG. 16, first, an analog audio input signal is converted by an A / D converter 31 into a 16-bit digital signal. The digital signal is supplied to a band divider 3
2, the band is divided into four bands from a first band signal to a fourth band signal. The above processing is the same as that shown in the second embodiment.
【0065】次に、適応ビット割当器40では、帯域分
割器32から出力される4帯域の帯域信号を所定の時間
間隔毎に区切り、該時間間隔毎に上記4帯域の信号のパ
ワーの比を求め、該パワーの比に応じて、各帯域信号を
量子化するビット数を割り当てるが、この時、少なくと
も、各帯域毎に予め割り当てられたビット数(以下、コ
アビットと記す)以上のビット数を割り当てる。本実施
例では、第1帯域のコアビットは4ビット、第2帯域の
コアビットは3ビット、第3帯域のコアビットは2ビッ
ト、第4帯域のコアビットは2ビットであるとする。Next, the adaptive bit allocator 40 divides the four band signals output from the band divider 32 into predetermined time intervals, and calculates the power ratio of the four band signals at each time interval. The number of bits for quantizing each band signal is allocated according to the power ratio. At this time, at least the number of bits greater than the number of bits previously allocated to each band (hereinafter, referred to as core bits) is assigned. assign. In this embodiment, it is assumed that the core bits in the first band are 4 bits, the core bits in the second band are 3 bits, the core bits in the third band are 2 bits, and the core bits in the fourth band are 2 bits.
【0066】次に、第1の量子化器33は、適応ビット
割当器40で第1の帯域に割り当てられたビット数で第
1の帯域信号をEnbeddedADPCMによって量
子化して、第1の符号データを出力し、第2の量子化器
34は、適応ビット割当器40で第2の帯域に割り当て
られたビット数で第2の帯域信号をEnbedded−
ADPCMによって量子化して、第2の符号データを出
力し、第3の量子化器35は、適応ビット割当器40で
第3の帯域に割り当てられたビット数で第3の帯域信号
をEnbeddedADPCMによって量子化して、第
3の符号データを出力し、第4の量子化器36は、適応
ビット割当器40で第4の帯域に割り当てられたビット
数で第4の帯域信号をEnbedded−ADPCMに
よって量子化して、第4の符号データを出力する。この
時、それぞれの帯域のEnbedded−ADPCMに
いて予測ループに用いるビット数は、上記コアビットと
する。Next, the first quantizer 33 quantizes the first band signal by Embedded ADPCM with the number of bits allocated to the first band by the adaptive bit allocator 40, and converts the first code data. The second quantizer 34 outputs the second band signal with the number of bits allocated to the second band by the adaptive bit allocator 40.
The third coder quantizes by ADPCM and outputs the second code data, and the third quantizer 35 quantizes the third band signal by Embedded ADPCM with the number of bits allocated to the third band by the adaptive bit allocator 40. And outputs the third code data. The fourth quantizer 36 quantizes the fourth band signal with the number of bits allocated to the fourth band by the adaptive bit allocator 40 by using Embedded-ADPCM. And outputs fourth code data. At this time, the number of bits used for the prediction loop in the embedded-ADPCM of each band is the core bit.
【0067】階層分割器37では、適応ビット割当器4
0で各帯域に割り当てられたビット数に応じて、階層分
割方法を適応的に変更しながら、上記第1から第4の量
子化器で量子化された符号データを4階層に階層分割す
る。In the hierarchical divider 37, the adaptive bit allocator 4
The code data quantized by the first to fourth quantizers is hierarchically divided into four layers while the hierarchical division method is adaptively changed according to the number of bits assigned to each band at 0.
【0068】図13は、適応ビット割当器30で、第1
から第4の帯域に割り当てられたビット数がそれぞれ5
ビット、6ビット、2ビット、3ビット、の場合、階層
分割器27が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図13
における各枠内の数字がいずれの階層かを表す数字であ
る。なお、図13に示した帯域1〜帯域4は、帯域1が
最も低い周波数帯域で、順に帯域4にいくにしたがって
高周波数帯域となるものとする。FIG. 13 shows an adaptive bit allocator 30 in which the first
And the number of bits allocated to the fourth band is 5
Bits, 6 bits, 2 bits, and 3 bits, the hierarchical divider 27 outputs a total of 1 to 4 code data.
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. FIG.
Is a number indicating which layer the number in each frame is. It is assumed that bands 1 to 4 shown in FIG. 13 are the lowest frequency bands in band 1 and become higher frequency bands in order as band 4 is reached.
【0069】図13では、第1の階層データは、第1の
符号データのMSB側4ビットの4ビットデータ、第2
の階層データは、第2の符号データのMSB側4ビット
の計4ビットデータ、第3の階層データは、第3の符号
データのMSB側2ビットと第4の符号データのMSB
側2ビットの計4ビットデータ、第4の階層データは、
第1の符号データの第1LSB1ビットと第2の符号デ
ータのLSB側2ビットと第4の符号データの第1LS
B1ビットの計4ビットデータ、というような階層構造
にするわけである。ここで注意すべきことは、それぞれ
の帯域のコアビットは、それぞれの帯域毎に同じ階層に
なるように分割しなくてはならないということである。
例えば図13で言えば、第1帯域のコアビット4ビット
は全て第1階層としているし、第2帯域のコアビット3
ビットは全て第2階層としているし、第3帯域のコアビ
ット2ビットは全て第3階層としているし、第4帯域の
コアビット2ビットは全て第3階層としているわけであ
る。このようにしておけば、特定の下位階層データが欠
落しても、符号化器側と復号化器側とで予測信号の不一
致が生じないので、品質の劣化が少なく済むわけであ
る。In FIG. 13, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data,
Is the total 4-bit data of the 4 bits on the MSB side of the second code data, and the third layer data is the 2 bits on the MSB side of the third code data and the MSB of the fourth code data.
A total of 4-bit data of 2 bits on the side, and the fourth hierarchical data are:
The first LSB1 bit of the first code data, the LSB side 2 bits of the second code data, and the first LS of the fourth code data
This is a hierarchical structure such as a total of 4 bits of B1 bits. It should be noted here that the core bits of each band must be divided into the same layer for each band.
For example, in FIG. 13, the core bits of the first band are all 4 bits in the first layer, and the core bits of the second band are 3 bits.
The bits are all in the second layer, the core bits in the third band are all in the third layer, and the core bits in the fourth band are all in the third layer. In this way, even if specific lower layer data is lost, there is no mismatch between predicted signals on the encoder side and the decoder side, so that quality deterioration is reduced.
【0070】また図3は、適応ビット割当器30で、第
1から第4の帯域に割り当てられたビット数がそれぞれ
6ビット、4ビット、3ビット、3ビットの場合、階層
分割器17が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図3に
おける各枠内の数字がいずれの階層かを表す数字であ
る。図3では、第1の階層データは、第1の符号データ
のMSB側4ビットの4ビットデータ、第2の階層デー
タは、第1の符号データの第2LSB1ビットと第2の
符号データのMSB側3ビットの計4ビットデータ、第
3の階層データは、第3の符号データのMSB側2ビッ
トと第4の符号データのMSB側2ビットの計4ビット
データ、第4の階層データは、第1の符号データの第1
LSB1ビットと第2の符号データの第1LSB1ビッ
トと第3の符号データの第1LSB1ビットと第4の符
号データの第1LSB1ビットの計4ビットデータ、と
いうような階層構造にするわけである。このようにして
おけば、特定の下位階層データが欠落しても、符号化器
側と復号化器側とで予測信号の不一致が生じないので、
品質の劣化が少なく済むわけである。FIG. 3 shows an adaptive bit allocator 30. When the number of bits allocated to the first to fourth bands is 6, 4, 3, and 3, respectively, The total of the first to fourth code data is 1
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. The number in each frame in FIG. 3 is a number indicating which layer. In FIG. 3, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1 second bit of the second LSB of the first code data and the MSB of the second code data. The third hierarchical data is a total of 4-bit data of the MSB side 2 bits of the third code data and the MSB side 2 bits of the fourth code data, and the fourth hierarchical data is The first of the first code data
The hierarchical structure has a total of 4 bits of 1 LSB of LSB, 1 LSB of 1st LSB of the second code data, 1 LSB of 1st LSB of the 3rd code data, and 1 LSB of 1st LSB. In this way, even if specific lower layer data is lost, there is no mismatch between predicted signals on the encoder side and the decoder side,
This means that quality degradation is reduced.
【0071】また図4は、適応ビット割当器30で、第
1から第4の帯域に割り当てられたビット数がそれぞれ
6ビット、5ビット、3ビット、2ビットの場合、階層
分割器17が、上記第1から第4の符号データの総計1
6ビットの符号データの中のいずれのビットをいずれの
階層に当てはめるかの一例を示したものである。図4に
おける各枠内の数字がいずれの階層かを表す数字であ
る。図4では、第1の階層データは、第1の符号データ
のMSB側4ビットの4ビットデータ、第2の階層デー
タは、第1の符号データの第2LBS1ビットと第2の
符号データのMSB側3ビットの計4ビットデータ、第
3の階層データは、第3の符号データのMSB側2ビッ
トと第4の符号データのMSB側2ビットの計4ビット
データ、第4の階層データは、第1の符号データの第1
LSB1ビットと第2の符号データのLSB側2ビット
と第3の符号データの第1LSB1ビットの計4ビット
データ、というような階層構造にするわけである。この
ようにしておけば、特定の下位階層データが欠落して
も、符号化器側と復号化器側とで予測信号の不一致が生
じないので、品質の劣化が少なく済むわけである。FIG. 4 shows an adaptive bit allocator 30. When the number of bits allocated to the first to fourth bands is 6, 5, 3, and 2, respectively, the hierarchical divider 17 The total of the first to fourth code data is 1
It shows an example of which bit in the 6-bit code data is applied to which hierarchy. The number in each frame in FIG. 4 is a number indicating the hierarchy. In FIG. 4, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is 1st bit of the second LBS of the first code data and the MSB of the second code data. The third hierarchical data is a total of 4-bit data of the MSB side 2 bits of the third code data and the MSB side 2 bits of the fourth code data, and the fourth hierarchical data is The first of the first code data
This has a hierarchical structure of LSB 1 bit, LSB side 2 bits of the second code data and first LSB 1 bit of the third code data, that is, a total of 4 bits data. In this way, even if specific lower layer data is lost, there is no mismatch between predicted signals on the encoder side and the decoder side, so that quality deterioration is reduced.
【0072】このように、階層分割器17は、適応ビッ
ト割当器30によって割り当てられた各帯域のビット数
に応じて、いずれのビットをいずれの階層に割り当てる
かを変更する。いずれのビットをいずれの階層に割り当
てるかは、上記のように割り当てられたビットパタン毎
に予め定めておいてもよいし、予め定められた順位付け
のルールによって逐次定めてもよい。As described above, the hierarchical divider 17 changes which bit is assigned to which hierarchy according to the number of bits of each band assigned by the adaptive bit assigner 30. Which bit is assigned to which hierarchy may be determined in advance for each bit pattern assigned as described above, or may be determined sequentially according to a predetermined ranking rule.
【0073】書き込み制御器29は、上記の様に出力さ
れた階層データを固体メモリ28に補助情報と共に格納
して行くが、この過程は、第2の実施例と同様である。The write controller 29 stores the hierarchical data output as described above together with the auxiliary information in the solid-state memory 28. This process is the same as in the second embodiment.
【0074】以上のように、本実施例によれば、アナロ
グの音声入力信号を16ビットのディジタル信号に変換
するA/D変換器と、該デジタル信号をM個(M≧1)
の帯域に分割する帯域分割器と、各帯域信号を量子化す
るビット数を、所定の時間間隔毎の各帯域信号のパワー
の分布或いは周波数スペクトルの分布に適応して分配す
る適応ビット割当器と、上記帯域分割器で分割されたM
個の帯域信号を、それぞれ上記適応ビット割当器で決め
られたビット数で量子化するM個の量子化器と、上記M
個の量子化器で量子化された総計Qビットの量子化符号
を受けて、該量子化符号を、上記適応ビット割当器で割
り当てられたビット割当パタンに応じて、N個(N>
1)の階層に階層分割する階層分割器と、上記階層分割
器で階層分割されたデータを格納するデータ格納領域
と、該格納されたデータの属性を表す補助情報を格納す
る補助情報格納領域とを有する固体メモリと、上記固体
メモリの書き込み可能領域が不足した場合、上記固体メ
モリに格納された階層データのうち、少なくとも上記第
1の階層データは保持したまま、それ以外の任意の階層
の階層データの少なくとも一部のデータ領域を開放し、
該開放されたデータ領域に相当する記憶領域に、少なく
とも上記第1の階層データを含む、N個以下の任意の階
層の個数の階層データを上記データ格納領域に格納し、
該格納したデータの属性を表す補助情報を上記補助情報
格納領域に格納する書き込み制御器とを備え、上記適応
ビット割当器は、各帯域毎に予め決められたビット数
(コアビット)以上のビット数を割り当てるような適応
ビット割当器とし、各帯域の量子化器は、上記コアビッ
トのみを予測ループに用いるEmbedded−ADP
CMとし、上記データ格納領域がメモリフルの状態にな
るたびに、すでに格納された階層データのうち、少なく
とも上記第1の階層データは保持したまま、それ以外の
任意の階層の階層データの少なくとも一部のデータ領域
を開放し、該開放された領域に新たに、少なくとも上記
第1の階層データを含む、N個以下の任意の階層の個数
の階層データを格納することにより、効率よく録音時間
の延長を行うことができる。しかも、最も重要な符号化
データであるところの第1の階層データは必ず保持され
ているので、復号する際、大きな品質の劣化を防ぐこと
ができ、しかも、各帯域の量子化器は、下位下層データ
の廃棄に強いEmbedded−ADPCMであり、し
かも階層分割方法を、入力信号の周波数分布に基づいて
変更しているので、下位階層の階層データが欠落しても
符号化品質の劣化を少なくすることができる。As described above, according to this embodiment, an A / D converter for converting an analog audio input signal into a 16-bit digital signal, and M digital signals (M ≧ 1)
A band divider that divides each band signal, and an adaptive bit allocator that distributes the number of bits for quantizing each band signal according to the power distribution or the frequency spectrum distribution of each band signal at predetermined time intervals. , M divided by the band divider
M quantizers for quantizing each of the band signals with the number of bits determined by the adaptive bit allocator;
In response to the quantization code of a total of Q bits quantized by the number of quantizers, the quantization code is divided into N (N> N) in accordance with the bit allocation pattern allocated by the adaptive bit allocator.
(1) a hierarchical divider for hierarchically dividing into layers, a data storage area for storing data hierarchically divided by the hierarchical divider, and an auxiliary information storage area for storing auxiliary information indicating attributes of the stored data. And when the writable area of the solid-state memory is insufficient, at least the first hierarchical data among the hierarchical data stored in the solid-state memory is retained, and the hierarchy of any other hierarchy is retained. Release at least part of the data area of the data,
Storing in the data storage area in the storage area corresponding to the released data area any number of hierarchical data of at most N layers including at least the first hierarchical data,
A write controller for storing auxiliary information indicating an attribute of the stored data in the auxiliary information storage area, wherein the adaptive bit allocator has a bit number equal to or more than a predetermined bit number (core bit) for each band. , And the quantizer of each band uses an embedded-ADP using only the core bits in a prediction loop.
Each time the data storage area is full of memory, at least one of the hierarchical data of any other layers is retained while retaining the first hierarchical data among the stored hierarchical data. By releasing the data area of the part and newly storing, in the released area, any number of hierarchical data of N or less, including at least the first hierarchical data, the recording time can be efficiently reduced. Extensions can be made. In addition, since the first layer data, which is the most important encoded data, is always held, large quality degradation can be prevented when decoding, and the quantizers for each band are lower-order. This is an embedded-ADPCM that is resistant to discarding lower layer data, and the layer division method is changed based on the frequency distribution of the input signal. Therefore, even if lower layer layer data is lost, deterioration in coding quality is reduced. be able to.
【0075】以下、本発明の第4の実施例について図面
を参照しながら説明する。図17は本発明の第4の実施
例におけるデジタル信号記録装置の構成を示すブロック
図である。図17において、41はアナログの音声入力
信号を例えば16ビットのディジタル信号に変換するA
/D変換器、45は階層符号化されたデータを格納する
データ格納領域と、該格納されたデータの属性を表す補
助情報を格納する補助情報格納領域とを有する固体メモ
リであり、第1の実施例で示したものと同様のものであ
る。Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 17 is a block diagram showing a configuration of a digital signal recording device according to the fourth embodiment of the present invention. In FIG. 17, reference numeral 41 denotes an A for converting an analog audio input signal into a 16-bit digital signal, for example.
A / D converter 45 is a solid-state memory having a data storage area for storing hierarchically encoded data, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data. It is the same as that shown in the embodiment.
【0076】本第4の実施例が第1の実施例と異なるの
は、第1の実施例では、階層分割器の入力となる符号デ
ータを生成する符号化部が、帯域分割器と、第1から第
4の量子化器で構成されていたのに対し、本実施例で
は、階層分割器の入力となる符号データを生成する符号
化部が、分析合成系における合成器の駆動音源をNp本
のパルスで表現するマルチパルス符号化器42で構成さ
れている点、及び書き込み制御器44が、第1の実施例
で示したものと同様の機能に加え、マルチパルス符号化
器42から出力されるLPC合成フィルタの係数を、上
記補助情報格納領域に格納する書き込み制御器であり、
階層分割器43が、上記Np本のパルスを少なくとも1
本ずつ以上のN個のグループに分割し、該それぞれのグ
ループをN個の階層データとする階層分割器で点であ
る。The fourth embodiment differs from the first embodiment in that, in the first embodiment, an encoding unit for generating code data to be input to a hierarchical divider includes a band divider and a second divider. In contrast to the first to fourth quantizers, in the present embodiment, the encoding unit that generates encoded data to be input to the hierarchical divider uses a driving source Np for the synthesizer in the analysis / synthesis system. The configuration of the multi-pulse encoder 42 expressed by the number of pulses and the write controller 44 have the same functions as those shown in the first embodiment, and the output from the multi-pulse encoder 42 A write controller for storing the coefficient of the LPC synthesis filter to be performed in the auxiliary information storage area,
The hierarchical divider 43 converts the Np pulses into at least one
The point is a hierarchical divider that divides each book into N groups or more and sets each group as N hierarchical data.
【0077】マルチパルス符号化方式とは、分析合成系
における合成器の駆動音源を、複数のパルスによって表
現し、LPC合成フィルタを駆動することによって復号
音を生成する方式であり、第1の実施例から第3の実施
例で示したサブバンド符号化をベースとした圧縮符号化
方式よりも低ビットレートで音声の圧縮符号化が行える
圧縮符号化方式である(「電子情報通信学会編 デジタ
ル信号処理ハンドブック pp.343 1993年」、或いは、小
澤他、"マルチパルス駆動型音声符号化法の検討"、電子通
信学会通信方式研究会資料CS82ー161、1992-3 参照)。The multi-pulse coding method is a method in which a driving sound source of a synthesizer in an analysis / synthesis system is represented by a plurality of pulses and a decoded sound is generated by driving an LPC synthesis filter. This is a compression coding method that can perform voice compression coding at a lower bit rate than the compression coding method based on sub-band coding shown in the third embodiment from the example (“Digital Signals” edited by the Institute of Electronics, Information and Communication Engineers). Processing Handbook, pp. 343, 1993 ”, or Ozawa et al.,“ Study of Multipulse-Driven Speech Coding ”, IEICE Communications System Study Group, CS82-161, 1992-3).
【0078】図18は、マルチパルス符号化器42の入
出力を表しており、入力音声データが、所定の時間間隔
において、LPC合成フィルタの係数と8本のパルスに
圧縮符号化された様子を表している。FIG. 18 shows the input and output of the multi-pulse encoder 42, and shows a state in which the input speech data is compression-encoded into eight pulses and the coefficients of the LPC synthesis filter at predetermined time intervals. Represents.
【0079】図19は、階層分割器43が、図18に示
したマルチパルス符号化器42の8本のパルスを2本ず
つグループ化することによって4階層データに階層分割
している様子を示している。FIG. 19 shows how the hierarchical divider 43 divides the eight pulses of the multi-pulse encoder 42 shown in FIG. 18 into four-layer data by grouping two pulses at a time. ing.
【0080】以上のように構成されたデジタル信号記録
装置について、以下その動作について図17、図18、
図19を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIG.
【0081】図17において、まず、アナログの音声入
力信号はA/D変換器41により例えば16ビットのデ
ィジタル信号に変換される。該ディジタル信号は、図1
8に示すように、マルチパルス符号化器42で、所定の
時間間隔毎に区切られ該時間間隔毎に、LPC合成フィ
ルタの係数と8本のパルスに符号化される。該8本のパ
ルスは、図19に示すように、階層分割器43で、2本
ずつグループ化され、4階層データに階層分割される。In FIG. 17, first, an analog audio input signal is converted by an A / D converter 41 into, for example, a 16-bit digital signal. The digital signal is shown in FIG.
As shown in FIG. 8, the multi-pulse encoder 42 divides the data into predetermined time intervals, and encodes the LPC synthesis filter coefficients and eight pulses at each time interval. As shown in FIG. 19, the eight pulses are grouped two by two by a hierarchical divider 43, and are hierarchically divided into four hierarchical data.
【0082】本実施例では、第1の階層データは、最も
振幅の大きいパルスと2番目に振幅の大きいパルスの位
置と振幅を符号化したデータとし、第2の階層データ
は、3番目に振幅の大きいパルスと4番目に振幅の大き
いパルスの位置と振幅を符号化したデータとし、第3の
階層データは、5番目に振幅の大きいパルスと6番目に
振幅の大きいパルスの位置と振幅を符号化したデータと
し、第4の階層データは、最も振幅の小さいパルスと2
番目に振幅の小さいパルスの位置と振幅を符号化したデ
ータとしている。In this embodiment, the first hierarchical data is data obtained by encoding the position and amplitude of the pulse having the largest amplitude and the pulse having the second largest amplitude, and the second hierarchical data is the data having the third largest amplitude. The position and the amplitude of the pulse having the largest amplitude and the pulse having the fourth largest amplitude are coded data. The fourth hierarchical data includes a pulse having the smallest amplitude and 2
The position and amplitude of the pulse with the second smallest amplitude are encoded data.
【0083】ここで、階層分割の方法は、上記のように
しないで、第1の階層データは、1本目と5本目のパル
スの位置と振幅を符号化したデータとし、第2の階層デ
ータは、2本目と6本目のパルスの位置と振幅を符号化
したデータとし、第3の階層データは、3本目と7本目
のパルスの位置と振幅を符号化したデータとし、第4の
階層データは、4本目と8本目のパルスの位置と振幅を
符号化したデータとするなど、単に位置の順番によって
決めても良いし、それらを組み合わせて決めても良い。Here, the hierarchical division method is not as described above, but the first hierarchical data is data obtained by coding the positions and amplitudes of the first and fifth pulses, and the second hierarchical data is The position and amplitude of the second and sixth pulses are encoded data, the third hierarchical data is the encoded position and amplitude of third and seventh pulses, and the fourth hierarchical data is For example, the position and amplitude of the fourth and eighth pulses may be coded data, which may be determined simply by the position order, or may be determined by combining them.
【0084】書き込み制御器44は、上記の様に出力さ
れた階層データを固体メモリ45に補助情報と共に格納
して行くが、この過程は、第1の実施例と同様である。
ただし、書き込み制御器44は、補助情報として、マル
チパルス符号化器42から出力されるLPC合成フィル
タの係数をも、固体メモリ内の補助情報格納領域に格納
する。The write controller 44 stores the hierarchical data output as described above together with the auxiliary information in the solid-state memory 45. This process is the same as in the first embodiment.
However, the write controller 44 also stores the coefficient of the LPC synthesis filter output from the multi-pulse encoder 42 as auxiliary information in the auxiliary information storage area in the solid-state memory.
【0085】以上のように、本実施例によれば、アナロ
グの音声入力信号を16ビットのディジタル信号に変換
するA/D変換器と、分析合成系における合成器の駆動
音源をNp本のパルスで表現するマルチパスル符号化器
と、上記Np本のパルスを少なくとも1本ずつ以上のN
個のグループに分割し、該それぞれのグループをN個の
階層データとする階層分割器と、階層符号化されたデー
タを格納するデータ格納領域と、該格納されたデータの
属性を表す補助情報を格納する補助情報格納領域とを有
する記憶装置と、上記記憶装置の書き込み可能領域が不
足した場合、上記記憶装置に格納された階層データのう
ち、少なくとも上記第1の階層データは保持したまま、
それ以外の任意の階層の階層データの少なくとも一部の
データ領域を開放し、該開放されたデータ領域に相当す
る記憶領域に、少なくとも上記第1の階層データを含
む、N個以下の任意の階層の個数の階層データを上記デ
ータ格納領域に格納し、該格納したデータの属性を表す
補助情報を上記補助情報格納領域に格納する書き込み制
御器とを備え、上記マルチパスル符号化器から出力され
る合成器のフィルタ係数は上記補助情報格納領域に格納
し、上記データ格納領域がメモリフルの状態になるたび
に、すでに格納された階層データのうち、少なくとも上
記第1の階層データは保持したまま、それ以外の任意の
階層の階層データの少なくとも一部のデータ領域を開放
し、該開放された領域に新たに、少なくとも上記第1の
階層データを含む、N個以下の任意の階層の個数の階層
データを格納することにより、効率よく録音時間の延長
を行うことができ、しかも、最も重要な符号化データで
あるところの第1の階層データは必ず保持されているの
で、復号する際に、大きな品質劣化を防ぐことができ
る。しかも、マルチパルス符号化方式を用いているの
で、低ビットレートで上述した様なことが行える。As described above, according to this embodiment, the A / D converter for converting an analog audio input signal into a 16-bit digital signal and the driving sound source of the synthesizer in the analysis / synthesis system are composed of Np pulses. And a multi-pass encoder represented by the following formula:
Divided into N groups, each group having N pieces of hierarchical data, a data storage area for storing hierarchically encoded data, and auxiliary information indicating attributes of the stored data. A storage device having an auxiliary information storage area for storing, and when the writable area of the storage device is insufficient, at least the first hierarchical data among the hierarchical data stored in the storage device is retained,
At least a part of the data area of the hierarchical data of any other layer is released, and a storage area corresponding to the released data area has at least N arbitrary layers including at least the first hierarchical data. A write controller for storing the number of hierarchical data in the data storage area, and storing auxiliary information representing the attribute of the stored data in the auxiliary information storage area, wherein the synthesis output from the multi-pulse encoder is provided. The filter coefficient of the filter is stored in the auxiliary information storage area, and each time the data storage area becomes full, at least the first hierarchical data of the stored hierarchical data is retained and stored. At least a part of the data area of the hierarchical data of any hierarchy other than the above is released, and the released area newly includes at least the first hierarchical data. By storing the hierarchical data of an arbitrary number equal to or less than the number of layers, the recording time can be efficiently extended, and the first hierarchical data, which is the most important encoded data, is always retained. Therefore, when decoding, large quality degradation can be prevented. In addition, since the multi-pulse encoding method is used, the above-described operation can be performed at a low bit rate.
【0086】以下、本発明の第5の実施例について、図
面を参照しながら説明する。図20(a)は、請求項1
から請求項7記載のデジタル信号再生装置を構成する階
層符号化器によって階層符号化された階層データが格納
される固体メモリ(記憶装置)のデータ格納領域を示
す。本実施例では、階層分割器で分割される階層数が2
である場合を示す。データ格納領域はアドレスA番地か
らアドレスB番地までの第1のデータ格納領域からな
る。このデータ格納領域に、書き込み制御器は以下の手
順に従って階層データを書き込む。Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings. FIG.
7 shows a data storage area of a solid-state memory (storage device) in which hierarchical data hierarchically encoded by the hierarchical encoder constituting the digital signal reproducing device according to claim 7 is stored. In this embodiment, the number of hierarchies divided by the hierarchical divider is two.
Is shown. The data storage area comprises a first data storage area from address A to address B. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0087】まず時刻t1から、第1の階層データはア
ドレスA番地からアドレスB番地の方向に、第2の階層
データはアドレスB番地からアドレスA番地の方向に格
納していく。図20(b)に示すように、時刻t2で全
階層データ格納領域が一杯になると、次の時刻でデータ
の書き込みが行われる際に、第2の階層データを書き込
もうとする領域には、該階層より上位順位である第1の
階層データが既に書き込まれているので、第2の階層デ
ータの書き込みは中止される。一方、第1の階層データ
を書き込もうとする領域には、当該階層順位より下位の
第2の階層データが書き込まれているので、引き続き第
2の階層データが書き込まれていた領域に格納してい
く。First, from time t1, the first hierarchical data is stored in the direction from address A to address B, and the second hierarchical data is stored in the direction from address B to address A. As shown in FIG. 20B, when the entire hierarchical data storage area becomes full at time t2, when data is written at the next time, the area where the second hierarchical data is to be written is The writing of the second hierarchical data is stopped because the first hierarchical data, which is higher in the hierarchy, has already been written. On the other hand, in the area where the first hierarchical data is to be written, since the second hierarchical data lower than the hierarchical order is written, the area is continuously stored in the area where the second hierarchical data has been written. .
【0088】この結果、限られたデータ領域に録音する
際には、データ領域が一杯になった後でも、下位階層の
データの書き込みを中止し、既に書き込まれた下位階層
データの上に順次上位階層のデータの書き込み処理を続
行することにより、録音時間の延長が自動的に行える。
更に、録音時間が短いときには高品質で録音ができ、限
られたデータ領域を有効に活用することができる。As a result, when recording in a limited data area, even after the data area is full, the writing of the lower layer data is stopped, and the upper layer data is sequentially written on the already written lower layer data. By continuing the writing process of the hierarchical data, the recording time can be automatically extended.
Furthermore, when the recording time is short, high-quality recording can be performed, and a limited data area can be effectively used.
【0089】なお、本実施例では階層の数は2とした
が、上記のようなルールに基づいた書き込みの制御を行
うものであればよく、階層の数は2に限るものではな
い。また、各階層データを書き込むデータ書き込み領域
の容量も、予め決めておく必要もない。更に、各階層デ
ータは等長符号である必要もない。In this embodiment, the number of hierarchies is two. However, the number of hierarchies is not limited to two as long as it controls writing based on the above rules. Further, the capacity of the data write area for writing each hierarchical data does not need to be determined in advance. Further, each hierarchical data does not need to be an equal length code.
【0090】以下、本発明の第6の実施例について、図
面を参照しながら説明する。図21(a)は、請求項1
から請求項7記載のデジタル信号再生装置を構成する階
層符号化器によって階層符号化された階層データが格納
される固体メモリ(記憶装置)のデータ格納領域を示
す。本実施例では、階層分割器で分割される階層数が2
である場合を示す。第1の階層データのビットレートが
a[bps]、第2の階層データのビットレートがb
[bps]であるとする。データ格納領域は、アドレス
A番地からアドレスB番地までで、容量はDである。先
に各階層データの書き込み処理を中止するアドレスA’
番地を予め設定しておく。ここで、全階層データを格納
する場合の録音可能な時間がtであるとすると、該録音
可能なデータ格納領域の容量Dは、式(1)で表され
る。Hereinafter, a sixth embodiment of the present invention will be described with reference to the drawings. FIG. 21 (a) shows claim 1.
7 shows a data storage area of a solid-state memory (storage device) in which hierarchical data hierarchically encoded by the hierarchical encoder constituting the digital signal reproducing device according to claim 7 is stored. In this embodiment, the number of hierarchies divided by the hierarchical divider is two.
Is shown. The bit rate of the first hierarchical data is a [bps], and the bit rate of the second hierarchical data is b
[Bps]. The data storage area is from address A to address B, and the capacity is D. Address A 'where write processing of each hierarchical data is stopped first
The address is set in advance. Here, assuming that the recordable time when all the hierarchical data is stored is t, the capacity D of the recordable data storage area is represented by Expression (1).
【0091】D=a×t+b×t ・・・(1) アドレスA番地から該アドレスA’番地までのデータ格
納領域の容量がa×t、該アドレスA’番地からアドレ
スB番地までのデータ格納領域の容量がb×tであるよ
うに、予め該アドレスA’番地を算出しておく。該デー
タ格納領域に、書き込み制御器は以下の手順に従って階
層データを書き込む。D = a × t + b × t (1) The capacity of the data storage area from the address A to the address A ′ is a × t, and the data storage from the address A ′ to the address B is performed. The address A ′ is calculated in advance so that the capacity of the area is b × t. The write controller writes hierarchical data to the data storage area according to the following procedure.
【0092】第1の階層データは、アドレスA番地から
アドレスB番地の方向に、第2の階層データはアドレス
B番地からアドレスA番地の方向に順次格納していく。
t後には、第1の階層データと第2の階層データの書き
込みアドレスはアドレスA’番地に到達する。該アドレ
スA’番地は、第2の階層データにとって予め算出され
た書き込み処理中止アドレスなので、第2の階層データ
の書き込み処理は中止される。第1の階層データの書き
込みアドレスはアドレスA’番地に到達しても、次の時
刻に該第1の階層データを書き込む領域は、当該階層順
位より下位階層である第2の階層データが格納されてい
るデータ領域なので、引き続きアドレスB番地の方向に
第1の階層データを格納していく。The first hierarchical data is stored sequentially from the address A to the address B, and the second hierarchical data is stored sequentially from the address B to the address A.
After t, the write addresses of the first hierarchical data and the second hierarchical data reach the address A ′. Since the address A ′ is a write processing stop address calculated in advance for the second hierarchical data, the write processing of the second hierarchical data is stopped. Even if the write address of the first hierarchical data reaches the address A ', the area where the first hierarchical data is written at the next time stores the second hierarchical data lower than the hierarchical order. Since this is a data area, the first hierarchical data is continuously stored in the direction of address B.
【0093】このように予め各階層データの書き込み処
理を中止するアドレスを算出しておくことにより、各階
層データを格納する規則を自由に設定することができ
る。この結果、各階層データの書き込みアドレスが予め
算出しておいたアドレスに到達すると、下位の階層デー
タの書き込み処理を中止し、下位の階層データが格納さ
れているデータ格納領域に上位の階層データのみを引き
続き格納することにより長時間の録音も可能となり、短
時間の録音の際には高品質で録音ができ、限られたデー
タ領域を有効に活用することができる。By calculating the address at which the writing process of each hierarchical data is stopped in advance, the rules for storing each hierarchical data can be freely set. As a result, when the write address of each hierarchical data reaches a previously calculated address, the write processing of the lower hierarchical data is stopped, and only the upper hierarchical data is stored in the data storage area where the lower hierarchical data is stored. , The recording can be performed for a long time, and the recording can be performed with high quality in the case of a short recording, and the limited data area can be effectively used.
【0094】なお、各第2の階層データの書き込み方向
については特に制限されるものではない。更に、各階層
データは等長符号である必要もない。The writing direction of each second hierarchical data is not particularly limited. Further, each hierarchical data does not need to be an equal length code.
【0095】以下、本発明の第7の実施例について説明
する。図22(a)は本実施例におけるデータ格納領域
を示す。データ格納領域は、請求項1から請求項7記載
のデジタル信号再生装置を構成する階層符号化器によっ
て階層符号化された階層データが格納される固体メモリ
(記憶装置)の容量Dのデータ格納領域で、アドレスA
番地からアドレスB番地までである。本実施例では、階
層分割器で分割される階層数が2である場合を示す。該
データ格納領域は、容量D1のデータ書き込み禁止領域
を含む。先に、該データ書き込み禁止領域のアドレス
A’番地、B’番地を設定する。第1の階層データのビ
ットレートがa[bps]、第2の階層データのビット
レートがb[bps]であるとする。全階層データを格
納するときの録音可能な時間がtであるとすると、該録
音可能なデータ格納領域の容量D−D1は、式(2)で
表される。Hereinafter, a seventh embodiment of the present invention will be described. FIG. 22A shows a data storage area in the present embodiment. 8. A data storage area having a capacity D of a solid-state memory (storage device) for storing hierarchical data hierarchically encoded by a hierarchical encoder constituting the digital signal reproducing apparatus according to claim 1. And address A
From address to address B. This embodiment shows a case where the number of layers divided by the hierarchical divider is two. The data storage area includes a data write-inhibited area of the capacity D1. First, addresses A 'and B' of the data write-inhibited area are set. It is assumed that the bit rate of the first hierarchical data is a [bps] and the bit rate of the second hierarchical data is b [bps]. Assuming that the recordable time when all the hierarchical data is stored is t, the capacity D-D1 of the recordable data storage area is represented by the following equation (2).
【0096】 D−D1=a×t+b×t ・・・(2) アドレスA番地から該アドレスA’番地までのデータ格
納領域の容量がa×t、アドレスB’番地からアドレス
B番地までのデータ格納領域113の容量がb×tであ
るように、予めアドレスA’番地、アドレスB’番地を
算出しておく。書き込み制御器は以下の手順に従って該
データ領域に階層データを書き込む。D−D1 = a × t + b × t (2) The capacity of the data storage area from the address A to the address A ′ is a × t, and the data from the address B ′ to the address B Addresses A ′ and B ′ are calculated in advance so that the storage area 113 has a capacity of b × t. The write controller writes hierarchical data to the data area according to the following procedure.
【0097】第1の階層データはアドレスA番地からア
ドレスB番地の方向に、第2の階層データはアドレスB
番地からアドレスA番地の方向に格納していく。録音を
開始してt後に、第1の階層データの書き込みアドレス
はアドレスA’に、第2の階層データの書き込みアドレ
スはアドレスB’番地に到達する。次の時刻には、第1
の階層データを書き込もうとするデータ領域には該階層
順位より下位の第2の階層データが格納されているの
で、該第1の階層データの書き込みアドレスは、書き込
み禁止領域を飛ばしてアドレスB’番地に移動し、引き
続きアドレスB’番地からアドレスB番地の方向にデー
タを格納していく。一方、第2の階層データを書き込も
うとする領域には、該階層順位より上位の第1の階層デ
ータが既に格納されているので書き込みを中止する。The first layer data is in the direction from address A to address B, and the second layer data is in address B.
The data is stored in the direction from address to address A. T after the start of recording, the write address of the first hierarchical data reaches the address A ', and the write address of the second hierarchical data reaches the address B'. At the next time, the first
The second hierarchical data lower than the hierarchical order is stored in the data area to which the hierarchical data of the first hierarchical data is to be written. , And data is stored in the direction from address B ′ to address B. On the other hand, in the area where the second hierarchical data is to be written, the writing is stopped because the first hierarchical data higher than the hierarchical order is already stored.
【0098】この結果、限られたデータ領域に録音する
際には、データ領域が一杯になった後でも、下位階層の
データの書き込みを中止し、既に書き込まれた下位階層
のデータの上に順次上位階層のデータの記録を続行する
ことにより、録音時間の延長が自動的に行える。録音時
間が短いときには高品質で録音ができ、録音時間の延長
が行われた場合、データの始めは高品質で録音ができる
ので、限られたデータ領域を有効に活用することができ
る。As a result, when recording in the limited data area, even after the data area is full, writing of the lower layer data is stopped, and the data is sequentially written on the already written lower layer data. By continuing the recording of the data in the upper layer, the recording time can be automatically extended. When the recording time is short, high-quality recording can be performed, and when the recording time is extended, high-quality recording can be performed at the beginning of data, so that a limited data area can be effectively used.
【0099】なお、データ書き込み禁止領域はなくても
よく、また、各階層データは等長符号である必要はな
い。Note that the data write-inhibited area may not be provided, and each hierarchical data does not need to have the same length code.
【0100】以下、本発明の第8の実施例について説明
する。図23(a)は本実施例におけるデータ格納領域
を示す。データ格納領域は、請求項1から請求項7記載
のデジタル信号再生装置を構成する階層符号化器によっ
て階層符号化された階層データが格納される記憶装置の
容量Dのデータ格納領域で、アドレスA番地からアドレ
スB番地までである。本実施例では、階層分割器で分割
される階層数が2である場合を示す。該データ格納領域
は、容量D1のデータ書き込み禁止領域を含む。先に、
該データ書き込み禁止領域のアドレスA’番地、B’番
地を設定する。第1の階層データのビットレートがa
[bps]、第2の階層データのビットレートがb[b
ps]であるとする。全階層データを格納するときの録
音可能な時間がtであるとすると、該録音可能なデータ
格納領域の容量D−D1は、式(3)で表される。Hereinafter, an eighth embodiment of the present invention will be described. FIG. 23A shows a data storage area in the present embodiment. The data storage area is a data storage area having a capacity D of a storage device for storing hierarchical data hierarchically encoded by the hierarchical encoder constituting the digital signal reproducing apparatus according to claim 1. From address to address B. This embodiment shows a case where the number of layers divided by the hierarchical divider is two. The data storage area includes a data write-inhibited area of the capacity D1. First,
Addresses A 'and B' of the data write-inhibited area are set. The bit rate of the first hierarchical data is a
[Bps], the bit rate of the second hierarchical data is b [b
ps]. Assuming that the recordable time when all the hierarchical data is stored is t, the capacity D-D1 of the recordable data storage area is represented by Expression (3).
【0101】 D−D1=a×t+b×t ・・・(3) アドレスA番地から該アドレスA’番地までのデータ格
納領域の容量がa×t、アドレスB’番地からアドレス
B番地までのデータ格納領域の容量がb×tであるよう
に、予めアドレスA’番地、アドレスB’番地を算出し
ておく。書き込み制御器は以下の手順に従って該データ
領域に階層データを書き込む。D−D1 = a × t + b × t (3) The capacity of the data storage area from the address A to the address A ′ is a × t, and the data from the address B ′ to the address B An address A 'and an address B' are calculated in advance so that the capacity of the storage area is b × t. The write controller writes hierarchical data to the data area according to the following procedure.
【0102】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。第2の階層データ
はアドレスB’番地からアドレスB番地の方向に格納し
ていき、第2の階層データの書き込みアドレスがアドレ
スB番地に到達すると書き込みを中止するという規則を
予め設けておく。The first hierarchical data is stored in the direction from address A to address B. The second hierarchical data is stored in the direction from the address B ′ to the address B, and a rule is established in advance that the writing is stopped when the write address of the second hierarchical data reaches the address B.
【0103】録音を開始してt後、第1の階層データの
書き込みアドレスがアドレスA’、第2のデータ書き込
みアドレスはB番地に到達する。次の時刻には、第2の
階層データは、書き込み処理中止アドレスB番地に到達
したので、書き込みを中止する。第1の階層データを書
き込もうとする領域は、該階層順位より下位の階層順位
である第2の階層データが格納されているので、該第1
の階層データの書き込み処理を続行する。At time t after the start of recording, the write address of the first hierarchical data reaches address A ', and the second data write address reaches address B. At the next time, the second hierarchical data reaches the write processing stop address B, so that the write is stopped. Since the area where the first hierarchical data is to be written stores the second hierarchical data having a lower hierarchical order than the hierarchical order, the first hierarchical data is stored in the area.
The write processing of the hierarchical data of is continued.
【0104】この結果、下位階層データの書き込みアド
レスが予め設定されているアドレスに到達すると書き込
み処理を中止し、既にデータが書き込まれている下位階
層のデータ領域に上位階層データを格納していくことに
よって上位階層のみで録音を継続することにより、録音
時間の延長が自動的にできる。長時間の録音の際は、デ
ータの最後ほど高品質で、短時間の録音の際にはデータ
は全て高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, when the write address of the lower hierarchical data reaches a preset address, the write processing is stopped, and the upper hierarchical data is stored in the data area of the lower hierarchical level in which the data has already been written. By continuing the recording only in the upper layer, the recording time can be automatically extended. During long-time recording, data can be recorded with high quality at the end of data, and during short-time recording, all data can be recorded with high quality, and a limited data area can be effectively used.
【0105】なお、第2の階層データの書き込み方向に
ついては特に制限されるものではない。また、書き込み
禁止領域はなくてもよいし、書き込み禁止領域は複数個
存在してもよい。The writing direction of the second hierarchical data is not particularly limited. Further, there may be no write-protected area, or a plurality of write-protected areas may exist.
【0106】以下、本発明の第9の実施例について説明
する。図24(a)は本実施例におけるデータ格納領域
を示す。データ格納領域はアドレスA番地からアドレス
B番地までの第1のデータ格納領域と、アドレスC番地
からアドレスD番地までの第2のデータ格納領域からな
る。また補助情報格納領域(図示せず)には、アドレス
A、B,C,D及び書き込み時間の情報を格納する。上
記データ格納領域に、書き込み制御器は以下の手順に従
って階層データを書き込む。Hereinafter, a ninth embodiment of the present invention will be described. FIG. 24A shows a data storage area in the present embodiment. The data storage area includes a first data storage area from address A to address B and a second data storage area from address C to address D. Further, information of addresses A, B, C, D and write time is stored in an auxiliary information storage area (not shown). The write controller writes hierarchical data to the data storage area according to the following procedure.
【0107】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。またアドレスB番
地に達すると、次にアドレスD番地からアドレスC番地
の方向に格納していく。第2の階層データはアドレスC
番地からアドレスD番地の方向に格納していく。また、
第3の階層データはアドレスB番地からアドレスA番地
の方向、及びアドレスD番地からアドレスC番地の方向
に、図に示すように交互に格納していく。また、第2〜
第3の各階層については、次に書き込もうとする領域に
既に上位階層のデータが書き込まれている場合には書き
込みを中止する、という規則を設ける。The first hierarchical data is stored in the direction from address A to address B. When the address reaches address B, the data is stored in the direction from address D to address C. The second hierarchical data is address C
The data is stored in the direction from address to address D. Also,
The third hierarchical data is stored alternately in the direction from address B to address A and in the direction from address D to address C as shown in the figure. In addition, the second
With respect to each of the third layers, a rule is set that the writing is stopped when data of the upper layer has already been written in the area to be written next.
【0108】今、全データ領域が第1〜第3の階層デー
タで一杯になったとすると、次のデータを書き込む際に
は第3の階層データの書き込みが中止され、図24
(b)に示すように、第1〜第2の階層データが、第3
階層のデータが書き込まれていた領域に書き込まれてい
く。Now, assuming that the entire data area is full of the first to third hierarchical data, when writing the next data, the writing of the third hierarchical data is stopped, and FIG.
As shown in (b), the first and second hierarchical data are the third hierarchical data.
Data is written to the area where the data of the hierarchy has been written.
【0109】更に、全データ領域が第1〜第2の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第2階層のデータの書き込みが中止され、図24
(c)に示すように、第1階層のデータが、第2階層の
データが書き込まれていた領域にアドレスD番地からア
ドレスC番地の方向に書き込まれていく。最終的に図2
4(d)に示すように、全データ領域が第1の階層デー
タで一杯になれば書き込みを終了する。Further, assuming that the entire data area is filled with the first and second hierarchical data, when writing the next data, the writing of the second hierarchical data is stopped, and FIG.
As shown in (c), the data of the first hierarchy is written from the address D to the address C in the area where the data of the second hierarchy has been written. Finally Figure 2
As shown in FIG. 4D, when the entire data area is filled with the first hierarchical data, the writing is completed.
【0110】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, recording can be continued with only upper-layer data while sequentially discarding lower-layer data, and high-quality recording can be performed during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0111】なお、全データ領域が一杯になれば第3の
階層データの書き込みを中止するという規則を設けれ
ば、第3の階層データの書き込み方向については特に制
限されるものではなく、また各階層に割り当てられるビ
ット数が固定されている場合には、各階層データを書き
込むデータ格納領域を予め決めておけばよく、本実施例
で設けた下位階層の書き込みを中止する規則を設ける必
要はない。Note that if a rule is established that the writing of the third hierarchical data is stopped when the entire data area becomes full, the writing direction of the third hierarchical data is not particularly limited. When the number of bits allocated to each layer is fixed, the data storage area in which each layer data is to be written may be determined in advance, and there is no need to provide a rule for stopping the writing of the lower layer provided in the present embodiment. .
【0112】以下、本発明の第10の実施例について説
明する。図25(a)は本実施例におけるデータ格納領
域を示す。データ格納領域はアドレスA番地からアドレ
スB番地までの第1のアドレス空間と、アドレスC番地
からアドレスD番地までの第2のアドレス空間からな
る。このデータ格納領域に、書き込み制御器は以下の手
順に従って階層データを書き込む。Hereinafter, a tenth embodiment of the present invention will be described. FIG. 25A shows a data storage area in this embodiment. The data storage area includes a first address space from address A to address B and a second address space from address C to address D. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0113】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。またアドレスB番
地に達すると、次にアドレスD番地からアドレスC番地
の方向に格納していく。第2の階層データはアドレスC
番地からアドレスD番地の方向に格納していく。また、
第3の階層データはアドレスB番地からアドレスA’番
地の間、及びアドレスD番地からアドレスC’番地の間
のデータ領域に交互に格納していく。ここでアドレス
A’、C’はそれぞれアドレスA番地とアドレスB番
地、アドレスC番地とアドレスD番地の間に予め設定さ
れている。The first hierarchical data is stored in the direction from address A to address B. When the address reaches address B, the data is stored in the direction from address D to address C. The second hierarchical data is address C
The data is stored in the direction from address to address D. Also,
The third hierarchical data is alternately stored in the data area between the address B and the address A 'and in the data area between the address D and the address C'. Here, the addresses A 'and C' are set in advance between the address A and the address B and between the address C and the address D, respectively.
【0114】今、第3階層を格納するデータ領域が一杯
になったとすると、次のデータを書き込む際には第3階
層のデータの書き込みが中止され、図25(b)に示す
ように、第1〜第2の階層データが、第3階層のデータ
が書き込まれていた領域に書き込まれていく。Now, assuming that the data area for storing the third hierarchy is full, the writing of the data of the third hierarchy is stopped when the next data is written, and as shown in FIG. The first and second hierarchical data are written to the area where the third hierarchical data has been written.
【0115】更に、全データ領域が第1〜第2の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第2階層のデータの書き込みが中止され、図25
(c)に示すように、第1階層のデータが、第2階層の
データが書き込まれていた領域に書き込まれていく。最
終的に、図25(d)に示すように全データ領域が第1
の階層データで一杯になれば書き込みを終了する。Further, assuming that the entire data area is filled with the first and second hierarchical data, the writing of the second hierarchical data is stopped when the next data is written, and FIG.
As shown in (c), the data of the first hierarchy is written into the area where the data of the second hierarchy has been written. Finally, as shown in FIG.
When the layer data is full, the writing is completed.
【0116】なお、本実施例では各階層のビット長が等
しい場合について示したが必ずしもその必要はない。例
えば、第1階層が4ビット、第2階層が2ビット、第3
階層が4ビットの場合には、図25(e)に示すよう
に、第1階層のデータ領域と第2階層のデータ領域の大
きさが異なる。この場合、第3階層のデータを上述の様
にアドレスB番地からアドレスA’番地の間、及びアド
レスD番地からアドレスC’番地の間のデータ領域に交
互に格納していくと、空き領域が生じてしまう。この場
合には図25(e)に示すように、アドレスA’番地か
らアドレスB番地の方向に格納していき、アドレスB番
地に到達したら、アドレスD番地からアドレスC’番地
の方向に格納して行けば良い。勿論、第3の階層データ
の書き込み方向については特に制限されるものではな
い。In this embodiment, the case where the bit length of each layer is equal is shown, but this is not always necessary. For example, the first layer has 4 bits, the second layer has 2 bits, the third layer has
When the hierarchy is 4 bits, as shown in FIG. 25E, the size of the data area of the first hierarchy is different from the size of the data area of the second hierarchy. In this case, if the data of the third hierarchy is stored alternately in the data area between the address B and the address A 'and in the data area between the address D and the address C' as described above, an empty area is obtained. Will happen. In this case, as shown in FIG. 25 (e), the data is stored in the direction from the address A 'to the address B. When the address B is reached, the data is stored in the direction from the address D to the address C'. Just go. Of course, the writing direction of the third hierarchical data is not particularly limited.
【0117】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, it is possible to continue recording with only upper-layer data while sequentially discarding lower-layer data, and to obtain high-quality data during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0118】以下、本発明の第11の実施例について説
明する。図26(a)は本実施例におけるデータ格納領
域を示す。データ格納領域はアドレスA番地からアドレ
スB番地までの第1のデータ格納領域と、アドレスC番
地からアドレスD番地までの第2のデータ格納領域から
なる。このデータ格納領域に、書き込み制御器は以下の
手順に従って階層データを書き込む。Hereinafter, an eleventh embodiment of the present invention will be described. FIG. 26A shows a data storage area in this embodiment. The data storage area includes a first data storage area from address A to address B and a second data storage area from address C to address D. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0119】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。またアドレスB番
地に達すると、次にアドレスD番地からアドレスC番地
の方向に格納していく。第2の階層データはアドレスC
番地からアドレスD番地の方向に格納していく。また、
第3の階層データはアドレスB番地からアドレスA番地
の方向、及びアドレスD番地からアドレスC番地の方向
に交互に格納していく。更に、第4の階層データはアド
レスA’番地からアドレスA番地の方向、及びアドレス
C’番地からアドレスC番地の方向に交互に格納してい
く。The first hierarchical data is stored in the direction from address A to address B. When the address reaches address B, the data is stored in the direction from address D to address C. The second hierarchical data is address C
The data is stored in the direction from address to address D. Also,
The third hierarchical data is stored alternately in the direction from address B to address A and in the direction from address D to address C. Further, the fourth hierarchical data is stored alternately in the direction from address A 'to address A and in the direction from address C' to address C.
【0120】ここでアドレスA’、C’はそれぞれアド
レスA番地とアドレスB番地、アドレスC番地とアドレ
スD番地の間に予め設定されている。また、第2〜第4
の各階層については、次に書き込もうとする領域に既に
上位階層のデータが書き込まれている場合には書き込み
を中止する、という規則を設ける。The addresses A 'and C' are set in advance between the addresses A and B, and between the addresses C and D, respectively. In addition, the second to fourth
For each layer, there is a rule that if the data of the upper layer has already been written in the area to be written next, the writing is stopped.
【0121】今、全データ領域が第1〜第4の階層デー
タで一杯になったとすると、次のデータを書き込む際に
は第4階層のデータの書き込みが中止され、図26
(b)に示すように、第1〜第3の階層データが、第4
階層のデータが書き込まれていた領域に書き込まれてい
く。Now, assuming that the entire data area is full of the first to fourth hierarchical data, when writing the next data, the writing of the fourth hierarchical data is stopped, and FIG.
As shown in (b), the first to third hierarchical data are the fourth hierarchical data.
Data is written to the area where the data of the hierarchy has been written.
【0122】次に、全データ領域が第1〜第3の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第3階層のデータの書き込みが中止され、図26
(c)に示すように、第1〜第2の階層データが、第3
階層のデータが書き込まれていた領域に書き込まれてい
く。Next, assuming that the entire data area is full of the first to third hierarchy data, the writing of the third hierarchy data is stopped when the next data is written, and FIG.
As shown in (c), the first and second hierarchical data are the third hierarchical data.
Data is written to the area where the data of the hierarchy has been written.
【0123】更に、全データ領域が第1〜第2の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第2階層のデータの書き込みが中止され、図26
(d)に示すように、第1階層のデータが、第2階層の
データが書き込まれていた領域にアドレスD番地からア
ドレスC番地の方向に書き込まれていく。最終的に図2
6(e)に示すように、全データ領域が第1の階層デー
タで一杯になれば書き込みを終了する。Further, assuming that the entire data area is filled with the first and second hierarchical data, the writing of the second hierarchical data is stopped when the next data is written, and FIG.
As shown in (d), the data of the first hierarchy is written from the address D to the address C in the area where the data of the second hierarchy has been written. Finally Figure 2
As shown in FIG. 6E, when the entire data area is filled with the first hierarchical data, the writing is completed.
【0124】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, recording can be continued with only upper-layer data while sequentially discarding lower-layer data, and high-quality recording can be performed during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0125】なお、第4の階層データの書き込み方向に
ついては特に制限されるものではく、また各階層に割り
当てられるビット数が固定されている場合には、各階層
データを書き込むデータ格納領域を予め決めておけばよ
く、本実施例で設けた下位階層の書き込みを中止する規
則を設ける必要はない。The writing direction of the fourth hierarchical data is not particularly limited. If the number of bits allocated to each hierarchical layer is fixed, a data storage area for writing each hierarchical data is set in advance. It is only necessary to decide, and it is not necessary to provide a rule for stopping the writing of the lower hierarchy provided in the present embodiment.
【0126】以下、本発明の第12の実施例について説
明する。図27(a)は本実施例におけるデータ格納領
域を示す。データ格納領域はアドレスA番地からアドレ
スB番地までの第1のアドレス空間と、アドレスC番地
からアドレスD番地までの第2のアドレス空間からな
る。このデータ格納領域に、書き込み制御器は以下の手
順に従って階層データを書き込む。Hereinafter, a twelfth embodiment of the present invention will be described. FIG. 27A shows a data storage area in the present embodiment. The data storage area includes a first address space from address A to address B and a second address space from address C to address D. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0127】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。またアドレスB番
地に達すると、次にアドレスD番地からアドレスC番地
の方向に格納していく。第2の階層データはアドレスC
番地からアドレスD番地の方向に格納していく。また、
第3の階層データはアドレスB番地からアドレスA”番
地の間、及びアドレスD番地からアドレスC”番地の間
のデータ領域に交互に格納していく。ここでアドレス
A”、C”はそれぞれアドレスA番地とアドレスB番
地、アドレスC番地とアドレスD番地の間に予め設定さ
れている。更に、第4の階層データはアドレスA’番地
からアドレスB’番地の間、及びアドレスC’番地から
アドレスD’番地の間のデータ領域に交互に格納してい
く。The first hierarchical data is stored in the direction from address A to address B. When the address reaches address B, the data is stored in the direction from address D to address C. The second hierarchical data is address C
The data is stored in the direction from address to address D. Also,
The third hierarchical data is stored alternately in the data area between the address B and the address A "and in the data area between the address D and the address C". Here, the addresses A "and C" are set in advance between the address A and the address B and between the address C and the address D, respectively. Further, the fourth hierarchical data is alternately stored in the data areas between the addresses A 'and B' and between the addresses C 'and D'.
【0128】ここで、アドレスA’、C’はそれぞれア
ドレスA番地とアドレスA”番地、アドレスC番地とア
ドレスC”番地の間に予め設定されており、またアドレ
スB’、D’はそれぞれアドレスA”番地とアドレスB
番地、アドレスC”番地とアドレスD番地の間に予め設
定されている。Here, the addresses A 'and C' are set in advance between the address A and the address A ", the address C and the address C", respectively, and the addresses B 'and D' are the addresses respectively. A "address and address B
The address is set in advance between address "C" and address D.
【0129】今、第4階層を格納するデータ領域が一杯
になったとすると、次のデータを書き込む際には第4階
層のデータの書き込みが中止され、図27(b)に示す
ように、第1〜第3の階層データが、第4階層のデータ
が書き込まれていた領域に書き込まれていく。Now, assuming that the data area for storing the fourth hierarchy is full, the writing of the data of the fourth hierarchy is stopped when the next data is written, and as shown in FIG. The first to third hierarchical data are written to the area where the fourth hierarchical data has been written.
【0130】次に、第3階層を格納するデータ領域が一
杯になったとすると、次のデータを書き込む際には第3
階層のデータの書き込みが中止され、図27(c)に示
すように、第1〜第2の階層データが、第3階層のデー
タが書き込まれていた領域に書き込まれていく。Next, assuming that the data area for storing the third hierarchy is full, the third data is written when the next data is written.
Writing of the data of the hierarchy is stopped, and as shown in FIG. 27C, the first and second hierarchy data are written to the area where the data of the third hierarchy has been written.
【0131】更に、全データ領域が第1〜第2の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第2階層のデータの書き込みが中止され、図27
(d)に示すように、第1階層のデータが、第2階層の
データが書き込まれていた領域に書き込まれていく。最
終的に図27(e)に示すように、全データ領域が第1
の階層データで一杯になれば書き込みを終了する。Further, assuming that the entire data area is full of the first and second hierarchical data, the writing of the second hierarchical data is stopped when the next data is written.
As shown in (d), the data of the first hierarchy is written into the area where the data of the second hierarchy has been written. Finally, as shown in FIG. 27E, the entire data area is the first data area.
When the layer data is full, the writing is completed.
【0132】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, recording can be continued with only upper-layer data while sequentially discarding lower-layer data, and high-quality recording can be performed during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0133】なお、第4の階層データの書き込み方向に
ついては特に制限されるものではない。The writing direction of the fourth hierarchical data is not particularly limited.
【0134】以下、本発明の第13の実施例について説
明する。図28(a)は本実施例におけるデータ格納領
域を示す。データ格納領域はアドレスA番地からアドレ
スB番地までの第1のデータ格納領域と、アドレスC番
地からアドレスD番地までの第2のデータ格納領域空間
と、アドレスE番地からアドレスF番地までの第3のデ
ータ格納領域からなる。このデータ格納領域に、書き込
み制御器は以下の手順に従って階層データを書き込む。Hereinafter, a thirteenth embodiment of the present invention will be described. FIG. 28A shows a data storage area in this embodiment. The data storage area includes a first data storage area from address A to address B, a second data storage area from address C to address D, and a third data storage area from address E to address F. Data storage area. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0135】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。また、アドレスB
番地に達するとアドレスD番地からアドレスC番地の方
向に格納していく。更にアドレスC番地に達するとアド
レスE番地からアドレスF番地の方向に格納していく。
第2の階層データはアドレスE番地からアドレスF番地
の方向に格納していく。またアドレスF番地に達すると
アドレスC番地からアドレスD番地の方向に格納してい
く。第3の階層データはアドレスC番地からアドレスD
番地の方向に格納していく。第4の階層データはアドレ
スB番地からアドレスA番地の方向、及びアドレスD番
地からアドレスC番地の方向、及びアドレスF番地から
アドレスE番地の方向に交互に格納していく。更に、第
5の階層データはアドレスB’番地からアドレスA番地
の方向、及びアドレスD’番地からアドレスC番地の方
向、及びアドレスF’番地からアドレスE番地の方向に
交互に格納していく。The first hierarchical data is stored in the direction from address A to address B. Address B
When the address is reached, the data is stored in the direction from address D to address C. When the address reaches address C, the data is stored in the direction from address E to address F.
The second hierarchical data is stored in the direction from address E to address F. When the address reaches address F, the data is stored in the direction from address C to address D. The third hierarchical data is from address C to address D
Stored in the direction of the address. The fourth hierarchical data is stored alternately in the direction from address B to address A, in the direction from address D to address C, and in the direction from address F to address E. Further, the fifth hierarchical data is stored alternately in the direction from address B 'to address A, in the direction from address D' to address C, and in the direction from address F 'to address E.
【0136】ここでアドレスB’、D’、F’はそれぞれ
アドレスA番地とアドレスB番地、アドレスC番地とア
ドレスD番地、アドレスE番地とアドレスF番地の間に
予め設定されている。また、第2〜第5の各階層につい
ては、次に書き込もうとする領域に既に上位階層のデー
タが書き込まれている場合には書き込みを中止する、と
いう規則を設ける。The addresses B ', D', and F 'are set in advance between addresses A and B, addresses C and D, and addresses E and F, respectively. In addition, for each of the second to fifth hierarchies, a rule is set such that if the data of the upper hierarchy has already been written in the area to be written next, the writing is stopped.
【0137】今、全データ領域が第1〜第5の階層デー
タで一杯になったとすると、次のデータを書き込む際に
は第5階層のデータの書き込みが中止され、図28
(b)に示すように、第1〜第4の階層データが、第5
階層のデータが書き込まれていた領域に書き込まれてい
く。Now, assuming that the entire data area is full of the first to fifth hierarchical data, the writing of the fifth hierarchical data is stopped when the next data is written.
As shown in (b), the first to fourth hierarchical data are the fifth hierarchical data.
Data is written to the area where the data of the hierarchy has been written.
【0138】次に、全データ領域が第1〜第4の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第4階層のデータの書き込みが中止され、図28
(c)に示すように、第1〜第3の階層データが、第4
階層のデータが書き込まれていた領域に書き込まれてい
く。Next, assuming that the entire data area is full of the first to fourth hierarchical data, the writing of the fourth hierarchical data is stopped when the next data is written, and FIG.
As shown in (c), the first to third hierarchical data are the fourth hierarchical data.
Data is written to the area where the data of the hierarchy has been written.
【0139】更に、全データ領域が第1〜第3の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第3階層のデータの書き込みが中止され、図28
(d)に示すように、第1〜第2の階層データが、第3
階層のデータが書き込まれていた領域に書き込まれてい
く。最後に、全データ領域が第1〜第2の階層データで
一杯になったとすると、次のデータを書き込む際には第
2階層のデータの書き込みが中止され、図28(e)に
示すように、第1階層のデータが、第2階層のデータが
書き込まれていた領域に書き込まれていく。Further, assuming that the entire data area is filled with the first to third hierarchical data, the writing of the third hierarchical data is stopped when the next data is written, and FIG.
As shown in (d), the first and second hierarchical data are the third hierarchical data.
Data is written to the area where the data of the hierarchy has been written. Finally, assuming that the entire data area is filled with the first and second hierarchical data, when writing the next data, the writing of the second hierarchical data is stopped, and as shown in FIG. , The first layer of data is written to the area where the second layer of data has been written.
【0140】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, it is possible to continue recording with only upper-layer data while sequentially discarding lower-layer data, and to obtain high-quality data during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0141】なお、第5の階層データの書き込み方向に
ついては特に制限されるものではなく、また各階層に割
り当てられるビット数が固定されている場合には、各階
層データを書き込むデータ格納領域を予め決めておけば
よく、本実施例で設けた下位階層の書き込みを中止する
規則を設ける必要はない。The writing direction of the fifth hierarchical data is not particularly limited. When the number of bits allocated to each hierarchical data is fixed, the data storage area for writing each hierarchical data is set in advance. It suffices to decide, and it is not necessary to provide a rule for stopping the writing of the lower hierarchy provided in the present embodiment.
【0142】以下、本発明の第14の実施例について説
明する。図29(a)は本実施例におけるデータ格納領
域を示す。データ格納領域はアドレスA番地からアドレ
スB番地までの第1のデータ格納領域と、アドレスC番
地からアドレスD番地までの第2のデータ格納領域と、
アドレスE番地からアドレスF番地までの第3のデータ
格納領域からなる。このデータ格納領域に、書き込み制
御器は以下の手順に従って階層データを書き込む。Hereinafter, a fourteenth embodiment of the present invention will be described. FIG. 29A shows a data storage area in this embodiment. The data storage area includes a first data storage area from address A to address B, a second data storage area from address C to address D,
It comprises a third data storage area from address E to address F. The write controller writes hierarchical data to this data storage area according to the following procedure.
【0143】第1の階層データはアドレスA番地からア
ドレスB番地の方向に格納していく。また、アドレスB
番地に達するとアドレスD番地からアドレスC番地の方
向に格納していく。更にアドレスC番地に達するとアド
レスE番地からアドレスF番地の方向に格納していく。
第2の階層データはアドレスE番地からアドレスF番地
の方向に格納していく。またアドレスF番地に達すると
アドレスC番地からアドレスD番地の方向に格納してい
く。第3の階層データはアドレスC番地からアドレスD
番地の方向に格納していく。第4の階層データはアドレ
スB番地からアドレスA”番地の間、及びアドレスD番
地からアドレスC”番地の間、及びアドレスF番地から
アドレスE”番地の間に交互に格納していく。ここでア
ドレスA”、C”、E”はそれぞれアドレスA番地とアド
レスB番地、アドレスC番地とアドレスD番地、アドレ
スE番地とアドレスF番地の間に予め設定されている。The first hierarchical data is stored in the direction from address A to address B. Address B
When the address is reached, the data is stored in the direction from address D to address C. When the address reaches address C, the data is stored in the direction from address E to address F.
The second hierarchical data is stored in the direction from address E to address F. When the address reaches address F, the data is stored in the direction from address C to address D. The third hierarchical data is from address C to address D
Stored in the direction of the address. The fourth hierarchical data is stored alternately between address B and address A ", between address D and address C", and between address F and address E ". The addresses A ", C", and E "are preset between addresses A and B, addresses C and D, and addresses E and F, respectively.
【0144】更に、第5の階層データはアドレスA’番
地からアドレスB’番地の間、及びアドレスC’番地か
らアドレスD’番地の間、及びアドレスE’番地からア
ドレスF’番地の間に交互に格納していく。Further, the fifth hierarchical data alternates between address A 'and address B', between address C 'and address D', and between address E 'and address F'. To be stored.
【0145】ここで、アドレスA’、C’、E’はそれぞ
れアドレスA番地とアドレスA”番地、アドレスC番地
とアドレスC”番地、アドレスE番地とアドレスE”番
地の間に予め設定されており、またアドレスB’、D’、
F’はそれぞれアドレスA”番地とアドレスB番地、ア
ドレスC”番地とアドレスD番地、アドレスE”番地と
アドレスF番地の間に予め設定されている。Here, the addresses A ', C' and E 'are preset between addresses A and A ", addresses C and C", and addresses E and E ", respectively. And addresses B ', D',
F 'is preset between address A "and address B, address C" and address D, and address E "and address F, respectively.
【0146】今、第5階層を格納するデータ領域が一杯
になったとすると、次のデータを書き込む際には第5階
層のデータの書き込みが中止され、図29(b)に示す
ように、第1〜第4の階層データが、第5階層のデータ
が書き込まれていた領域に書き込まれていく。Now, assuming that the data area for storing the fifth hierarchical level is full, the writing of the data of the fifth hierarchical level is stopped when the next data is written, and as shown in FIG. The first to fourth hierarchical data are written in the area where the fifth hierarchical data has been written.
【0147】次に、第4階層を格納するデータ領域が一
杯になったとすると、次のデータを書き込む際には第4
階層のデータの書き込みが中止され、図29(c)に示
すように、第1〜第3の階層データが、第4階層のデー
タが書き込まれていた領域に書き込まれていく。Next, assuming that the data area for storing the fourth hierarchy is full, the fourth data is written when the next data is written.
Writing of hierarchical data is stopped, and as shown in FIG. 29C, the first to third hierarchical data are written to the area where the fourth hierarchical data has been written.
【0148】次に、第3階層を格納するデータ領域が一
杯になったとすると、次のデータを書き込む際には第3
階層のデータの書き込みが中止され、図29(d)に示
すように、第1〜第2の階層データが、第3階層のデー
タが書き込まれていた領域に書き込まれていく。Next, assuming that the data area for storing the third hierarchy is full, the third data is written when the next data is written.
The writing of the hierarchical data is stopped, and the first and second hierarchical data are written to the area where the third hierarchical data has been written, as shown in FIG. 29D.
【0149】更に、全データ領域が第1〜第2の階層デ
ータで一杯になったとすると、次のデータを書き込む際
には第2階層のデータの書き込みが中止され、図29
(e)に示すように、第1階層のデータが、第2階層の
データが書き込まれていた領域に書き込まれていく。Further, assuming that the entire data area is filled with the first and second hierarchical data, the writing of the second hierarchical data is stopped when the next data is written.
As shown in (e), the data of the first hierarchy is written into the area where the data of the second hierarchy has been written.
【0150】この結果、長時間の録音の際にも、下位階
層のデータを順次廃棄しながら上位階層のデータのみで
録音を継続することができるとともに、短時間の録音の
際には高品質で録音ができ、限られたデータ領域を有効
に活用することができる。As a result, even during long-time recording, recording can be continued with only upper-layer data while sequentially discarding lower-layer data, and high-quality recording can be performed during short-time recording. Recording is possible, and a limited data area can be used effectively.
【0151】なお、第4、第5の階層データの書き込み
方向については特に制限されるものではない。The writing directions of the fourth and fifth hierarchical data are not particularly limited.
【0152】以下、本発明の第15の実施例におけるデ
ジタル信号記録装置について、図面を参照しながら説明
する。Hereinafter, a digital signal recording apparatus according to a fifteenth embodiment of the present invention will be described with reference to the drawings.
【0153】図30は本発明の第15の実施例における
デジタル信号記録装置の構成を示すブロック図である。
図30において、300はデジタル信号を第1の階層デ
−タから最大第Nの階層デ−タに符号化する階層符号化
器、301は階層符号化器300の第1の階層デ−タか
ら最大第Nの階層デ−タを受けて固体メモリへの書き込
みを制御する書き込み制御器、302は書き込み制御器
301からの階層デ−タ及び補助情報デ−タを受けてデ
−タを格納する固体メモリである。図31は上記書き込
み制御器の動作の流れを示すフロ−図である。FIG. 30 is a block diagram showing the structure of a digital signal recording apparatus according to the fifteenth embodiment of the present invention.
In FIG. 30, reference numeral 300 denotes a hierarchical encoder for encoding a digital signal from first hierarchical data to Nth hierarchical data, and 301 denotes a hierarchical encoder from the first hierarchical data of the hierarchical encoder 300. A write controller 302 for controlling the writing to the solid-state memory in response to the Nth hierarchical data at the maximum, receives the hierarchical data and the auxiliary information data from the write controller 301, and stores the data. It is a solid-state memory. FIG. 31 is a flowchart showing the flow of the operation of the write controller.
【0154】以上のように構成されたデジタル信号記録
装置について、以下その動作について図30及び図31
を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIG.
【0155】図30において、まず、入力のデジタル信
号は階層符号化器300により、第1の階層デ−タから
最大第Nの階層デ−タに符号化され、書き込み制御器3
01に送られる。書き込み制御器301は、第1の階層
デ−タから最大第Nの階層デ−タを受けて、第1から第
14の実施例において示したように固体メモリ302へ
の書き込みを制御する。ここで、第1から第14の実施
例と異なるところは、階層符号化器300から出力され
るN個の階層デ−タを全て固体メモリ302に格納する
のではなく、N個の階層デ−タの内のN’個(N’≦
N)の階層デ−タで元のデジタル信号を精度よく復号で
きる場合は、N’個の階層デ−タ以外の階層デ−タは固
体メモリ302に書き込まないところにある。In FIG. 30, first, an input digital signal is encoded by the hierarchical encoder 300 from the first hierarchical data to the Nth maximum hierarchical data, and the write controller 3
01 is sent. The write controller 301 receives the maximum Nth hierarchical data from the first hierarchical data and controls the writing to the solid-state memory 302 as shown in the first to fourteenth embodiments. Here, the point different from the first to fourteenth embodiments is that not all the N hierarchical data output from the hierarchical encoder 300 are stored in the solid-state memory 302, but N hierarchical data. N '(N' ≤
When the original digital signal can be decoded with high accuracy by the N) hierarchical data, the hierarchical data other than the N 'hierarchical data is not written in the solid-state memory 302.
【0156】図31のフロ−図を用いてもう少し詳しく
説明する。ステップ310でN’を零に初期化する。ス
テップ311でN’を1つインクリメントし、ステップ
312でN’の値がN未満であるかどうか判定する。
N’の値がN未満である場合は、ステップ313でN個
の階層デ−タの中から上位のN’個の階層デ−タを選択
し、ステップ314でN’個の階層デ−タで復号した信
号と元のデジタル信号を比較し、ステップ315で両者
の一致度を判定し、一致度が予め設定された値よりも大
きい場合は、ステップ316でそのN’個の階層デ−タ
を固体メモリ302に格納する。もし、ステップ315
で一致度が予め設定された値より小さい場合は再度ステ
ップ311に戻り上記のステップをくり返す。ステップ
312において、N’の値がNと等しくなった場合は、
ステップ316にジャンプし、N個の階層デ−タを全て
固体メモリ302に格納する。This will be described in more detail with reference to the flowchart shown in FIG. In step 310, N ′ is initialized to zero. In step 311, N 'is incremented by one, and in step 312, it is determined whether the value of N' is less than N.
If the value of N 'is smaller than N, the upper N' hierarchical data is selected from the N hierarchical data in step 313, and the N 'hierarchical data is selected in step 314. In step 315, the degree of coincidence between the decoded signal and the original digital signal is determined. If the degree of coincidence is larger than a preset value, the N 'hierarchical data is determined in step 316. Is stored in the solid-state memory 302. If step 315
If the coincidence is smaller than the preset value, the process returns to step 311 and repeats the above steps. In step 312, if the value of N 'is equal to N,
The process jumps to step 316, where all the N hierarchical data are stored in the solid-state memory 302.
【0157】以上では書き込み制御器の動作は図31の
フロ−図に従って行ったが、図32のように別の方法で
もよい。図32は書き込み制御器の第2の動作の流れを
示すフロ−図である。図32において、ステップ320
でN’をNに初期化する。ステップ321でN’を1つ
デクリメントし、ステップ322でN’の値が零より大
きいかどうかを判定する。N7の値が零より大きい場合
は、ステップ323ででN個の階層デ−タの中から上位
のN’個の階層デ−タを選択し、ステップ324でN’
個の階層デ−タで復号した信号と元のデジタル信号を比
較し、ステップ325で両者の一致度を判定し、一致度
が予め設定された値よりも小さい場合は、ステップ32
6でN’の値を1つインクリメントしてN’の値を1つ
前の値に戻し、ステップ327でそのN’個の階層デ−
タを固体メモリ302に格納する。もし、ステップ32
5で一致度が予め設定された値より大きい場合は再度ス
テップ321に戻り上記のステップをくり返す。ステッ
プ322において、N’の値が零と等しくなった場合
は、ステップ326にジャンプし、N個の階層デ−タを
全て固体メモリ302に格納する。In the above description, the operation of the write controller was performed according to the flowchart of FIG. 31, but another method may be used as shown in FIG. FIG. 32 is a flowchart showing the flow of the second operation of the write controller. In FIG. 32, step 320
Initializes N ′ to N. In step 321, N ′ is decremented by one, and in step 322, it is determined whether the value of N ′ is greater than zero. If the value of N7 is larger than zero, in step 323, the upper N 'hierarchical data is selected from the N hierarchical data, and in step 324, N' is selected.
The signal decoded with the hierarchical data and the original digital signal are compared, and the degree of coincidence between them is determined in step 325. If the degree of coincidence is smaller than a preset value, step 32
In step 6, the value of N 'is incremented by one, and the value of N' is returned to the previous value. In step 327, the N 'hierarchical data
The data is stored in the solid-state memory 302. If step 32
If the degree of coincidence is larger than the preset value in step 5, the process returns to step 321 and repeats the above steps. If the value of N 'is equal to zero in step 322, the process jumps to step 326, where all the N hierarchical data are stored in the solid-state memory 302.
【0158】以上のように本実施例によれば、階層符号
化器から出力されるN階層の階層デ−タの内のN’個
(N’≦N)の階層デ−タのみで元のデジタル信号を復
号できる場合は、上記N’個の階層以外の階層デ−タ
は、固体メモリ(記憶装置)に書き込まないことによ
り、下位階層のデ−タが記憶装置に格納される頻度が少
なくなり、従って上位の階層デ−タによって下位の階層
デ−タが上書きされるまでの時間が延長されるため、上
位階層の上書きによる復号時の品質の劣化が最小限に抑
えることができる。As described above, according to the present embodiment, only N ′ (N ′ ≦ N) hierarchical data of the N hierarchical data output from the hierarchical encoder are used as the original data. When a digital signal can be decoded, hierarchical data other than the N 'hierarchical data is not written to the solid-state memory (storage device), so that data of lower hierarchy is stored in the storage device less frequently. Therefore, the time required for the lower hierarchical data to be overwritten by the upper hierarchical data is extended, so that the deterioration of the decoding quality due to the overwriting of the upper hierarchical data can be minimized.
【0159】以下、本発明の第16の実施例におけるデ
ジタル信号記録装置について、図面を参照しながら説明
する。Hereinafter, a digital signal recording apparatus according to a sixteenth embodiment of the present invention will be described with reference to the drawings.
【0160】図33は本発明の第16の実施例における
デジタル信号記録装置の構成を示すブロック図である。
図33において、330はデジタル信号を第1の階層デ
−タから最大第Nの階層デ−タに符号化する階層符号化
器、331は階層符号化器330の第1の階層デ−タか
ら最大第Nの階層デ−タを受けて上位階層からN’個
(N’≦N)の階層デ−タを選択する階層数選択器、3
32は第1の階層デ−タから第N’の階層デ−タを受け
て複合する復号化器、333は復号化器332の出力及
び元のデジタ信号を受けて両者の差信号を評価し、階層
数選択器331へ階層数の選択を指示するとともに、書
き込み制御器334にその制御信号を送出する差信号評
価器、334は階層符号化器330の出力である第1の
階層デ−タから第Nの階層デ−タを受けて、差信号評価
器333の出力に従って、固体メモリへ335の各階層
デ−タの書き込みを制御する書き込み制御器、335は
書き込み制御器334からの階層デ−タ及び補助情報デ
−タを受けてデ−タを格納する固体メモリである。FIG. 33 is a block diagram showing a configuration of a digital signal recording apparatus according to the sixteenth embodiment of the present invention.
In FIG. 33, reference numeral 330 denotes a layer encoder for encoding a digital signal from the first layer data to the Nth layer data at maximum, and 331 denotes a layer encoder from the first layer data of the layer encoder 330. A layer number selector for selecting N ′ (N ′ ≦ N) layer data from an upper layer in response to a maximum N-th layer data;
A decoder 32 receives the N'th layer data from the first layer data and combines them, and 333 receives the output of the decoder 332 and the original digital signal and evaluates the difference signal between them. The difference signal evaluator 334 instructs the number-of-layers selector 331 to select the number of layers, and sends the control signal to the write controller 334. The difference signal evaluator 334 outputs the first layer data as the output of the layer encoder 330. Receiving the Nth hierarchical data from the write controller 335 for controlling the writing of each hierarchical data of 335 to the solid-state memory in accordance with the output of the difference signal evaluator 333; A solid-state memory which receives data and auxiliary information data and stores the data.
【0161】以上のように構成されたデジタル信号記録
装置について、以下その動作について図33を用いて説
明する。The operation of the digital signal recording apparatus configured as described above will be described below with reference to FIG.
【0162】図33において、まず、入力のデジタル信
号は階層符号化器300により、第1の階層デ−タから
最大第Nの階層デ−タに符号化され、階層数選択器33
1及び書き込み制御器301に送られる。階層数選択器
331は差信号評価器333の信号を受けて階層数を選
択する。復号化器332は階層数選択器331の出力で
ある第1の階層デ−タから第N’の階層デ−タを受けて
複合し、その出力を差信号評価器333に送出する。差
信号評価器333は復号化器332の出力及び元のデジ
タル信号を受けて両者の差信号を評価し、階層数選択器
331へ階層数の選択を指示するとともに、書き込み制
御器334にその制御信号を送出する。書き込み制御器
334は階層符号化器330の出力である第1の階層デ
−タから第Nの階層デ−タを受けて、差信号評価器33
3の出力に従って、固体メモリ335への各階層デ−タ
の書き込みを制御する。固体メモリ335は書き込み制
御器334によって第1から第N’までのN’個(N’
≦N)の階層デ−タ及び補助情報デ−タを格納する。こ
こで、階層数の選択は第15の実施例で示した同様の手
順で行われる。In FIG. 33, first, the input digital signal is encoded by the hierarchical encoder 300 from the first hierarchical data to the Nth maximum hierarchical data, and the hierarchical number selector 33
1 and the write controller 301. The hierarchy number selector 331 receives the signal from the difference signal evaluator 333 and selects the hierarchy number. The decoder 332 receives the N'th layer data from the first layer data which is the output of the layer number selector 331, combines the data, and sends the output to the difference signal evaluator 333. The difference signal evaluator 333 receives the output of the decoder 332 and the original digital signal, evaluates the difference signal between them, instructs the number-of-layers selector 331 to select the number of layers, and instructs the write controller 334 to control the number of layers. Send a signal. The write controller 334 receives the Nth hierarchical data from the first hierarchical data output from the hierarchical encoder 330, and receives the difference signal evaluator 33.
According to the output of (3), writing of each hierarchical data to the solid-state memory 335 is controlled. The write controller 334 controls the number of the solid-state memories 335 from N 'to N' (N ').
.Ltoreq.N) and auxiliary information data. Here, the number of layers is selected in the same procedure as described in the fifteenth embodiment.
【0163】以上のように本実施例によれば、N’個
(N’≦N)の階層デ−タを用いてデジタル信号を復号
する復号化器と、該複号デジタル信号と元のデジタル信
号との差信号の大きさを算出する差信号評価器とを設
け、該差信号評価器の値が予め設定した値より小さい場
合は、上記N’個の階層以外の階層デ−タは、固体メモ
リ(記憶装置)に書き込まないようにすることにより、
下位階層のデ−タが記憶装置に格納される頻度が少なく
なり、従って上位の階層デ−タによって下位の階層デ−
タが上書きされるまでの時間が延長されるため、上位階
層の上書きによる復号時の品質劣化を最小限に抑えるこ
とができる。本実施例のようにすることにより、階層符
号化器がいかなる構成のものであっても、同様な効果が
得られることとなる。As described above, according to the present embodiment, a decoder for decoding a digital signal by using N ′ (N ′ ≦ N) hierarchical data, the decrypted digital signal and the original digital signal And a difference signal evaluator for calculating the magnitude of the difference signal from the signal. If the value of the difference signal estimator is smaller than a preset value, the layer data other than the N ′ layers is: By not writing to solid state memory (storage device),
The frequency of storing the data of the lower hierarchy in the storage device is reduced, and therefore the data of the lower hierarchy is stored in the upper hierarchy data.
Since the time until the data is overwritten is extended, the quality degradation at the time of decoding due to the overwriting of the upper layer can be minimized. According to the present embodiment, the same effect can be obtained regardless of the configuration of the hierarchical encoder.
【0164】以下、本発明の第17の実施例におけるデ
ジタル信号記録装置について、図面を参照しながら説明
する。Hereinafter, a digital signal recording apparatus according to a seventeenth embodiment of the present invention will be described with reference to the drawings.
【0165】図34は本発明の第17の実施例における
デジタル信号記録装置の構成を示すブロック図である。
図34において、340はデジタル信号を第1の周波数
帯域デ−タから最大第Nの周波数帯域デ−タに符号化す
る帯域分割型階層符号化器、341は第1の周波数帯域
デ−タを受けて該デ−タを復号時に省略しても品質に大
きく損傷を与えないかどうかを評価する第1の帯域デ−
タ評価器、同様に342及び343は、それぞれ、第2
の周波数帯域デ−タを受けて該デ−タを復号時に省略し
ても品質に大きく損傷を与えないかどうかを評価する第
2の帯域デ−タ評価器、第Nの周波数帯域デ−タを受け
て該デ−タを復号時に省略しても品質に大きく損傷を与
えないかどうかを評価する第Nの帯域デ−タ評価器であ
る。344は、第1の帯域デ−タ評価器341、第2の
帯域デ−タ評価器342、及び第Nの帯域デ−タ評価器
343の出力信号を受けて階層数を選択する階層数選択
器、345は階層符号化器340の出力である第1の階
層デ−タから第Nの周波数帯域デ−タを受けて、階層数
選択器344の出力に従って、固体メモリ346への各
周波数帯域デ−タの書き込みを制御する書き込み制御
器、346は書き込み制御器345からの周波数帯域デ
−タ及び補助情報デ−タを受けてデ−タを格納する固体
メモリである。FIG. 34 is a block diagram showing the structure of a digital signal recording apparatus according to the seventeenth embodiment of the present invention.
In FIG. 34, reference numeral 340 denotes a band division type hierarchical encoder for encoding a digital signal from the first frequency band data to the Nth maximum frequency band data, and 341 denotes the first frequency band data. A first band data for evaluating whether the quality is not greatly damaged even if the data is omitted during decoding.
Evaluators, also 342 and 343, respectively,
A second band data evaluator for evaluating whether the quality is not significantly damaged even if the data is omitted upon decoding after receiving the frequency band data, and an Nth frequency band data. This is an N-th band data evaluator that evaluates whether the quality is not significantly damaged even if the data is omitted at the time of decoding upon receipt of the data. Reference numeral 344 denotes a layer number selection unit that receives output signals of the first band data evaluator 341, the second band data evaluator 342, and the Nth band data evaluator 343 and selects the number of layers. 345 receives the Nth frequency band data from the first layer data which is the output of the layer encoder 340, and outputs each frequency band to the solid-state memory 346 according to the output of the layer number selector 344. A write controller 346 for controlling the writing of data is a solid-state memory which receives the frequency band data and the auxiliary information data from the write controller 345 and stores the data.
【0166】以上のように構成されたデジタル信号記録
装置について、以下その動作について図34を用いて説
明する。The operation of the digital signal recording apparatus configured as described above will be described below with reference to FIG.
【0167】図34において、まず、入力のデジタル信
号は帯域分割型階層符号化器340により、第1の階層
デ−タから最大第Nの階層デ−タに符号化され、書き込
み制御器345、及び第1の帯域デ−タ評価器341、
第2の帯域デ−タ評価器342及び第Nの帯域デ−タ評
価器343に送られる。第1の帯域デ−タ評価器341
は第1の周波数帯域デ−タを受けて該デ−タを復号時に
省略しても品質に大きく損傷を与えないかどうかを評価
し、階層数選択器344に出力する。同様に、第2の帯
域デ−タ評価器342は第2の周波数帯域デ−タを受け
て該デ−タを復号時に省略しても品質に大きく損傷を与
えないかどうかを評価し、階層数選択器344に出力す
る。第Nの帯域デ−タ評価器343は第Nの周波数帯域
デ−タを受けて該デ−タを復号時に省略しても品質に大
きく損傷を与えないかどうかを評価し、階層数選択器3
44に出力する。階層数選択器344は第1の帯域デ−
タ評価器341、第2の帯域デ−タ評価器342及び第
Nの帯域デ−タ評価器343の出力信号を受けて、階層
数を選択する。その手順については第15の実施例と同
様である。書き込み制御器345は、帯域分割型階層符
号化器340の出力である第1の周波数帯域デ−タから
第Nの周波数帯域デ−タを受けて、階層数選択器344
の出力に従って、固体メモリ346への各周波数帯域デ
−タの書き込みを制御する。固体メモリ346は書き込
み制御器345によって第1から第N’までのN’個
(N’≦N)の周波数帯域デ−タ及び補助情報デ−タを
格納する。In FIG. 34, first, an input digital signal is encoded from a first hierarchical data to a maximum Nth hierarchical data by a band division type hierarchical encoder 340, and a write controller 345, And a first band data evaluator 341;
The data is sent to the second band data evaluator 342 and the Nth band data evaluator 343. First band data evaluator 341
Receives the first frequency band data, evaluates whether or not the data will not be greatly damaged even if the data is omitted during decoding, and outputs the result to the number-of-layers selector 344. Similarly, the second band data evaluator 342 receives the second frequency band data and evaluates whether the omission of the data at the time of decoding will not significantly damage the quality. Output to the number selector 344. The N-th band data evaluator 343 receives the N-th frequency band data, evaluates whether or not the data is omitted at the time of decoding without significantly damaging the quality. 3
44. The number-of-layers selector 344 outputs the first band data.
In response to the output signals of the data evaluator 341, the second band data evaluator 342, and the Nth band data evaluator 343, the number of layers is selected. The procedure is the same as in the fifteenth embodiment. The write controller 345 receives the Nth frequency band data from the first frequency band data output from the band division type hierarchical encoder 340, and
The writing of each frequency band data to the solid-state memory 346 is controlled in accordance with the output of. The solid-state memory 346 stores the first to N '(N'≤N) frequency band data and auxiliary information data by the write controller 345.
【0168】以上のように本実施例によれば、N’個
(N’≦N)の階層デ−タは、特定の周波数帯域の信号
のみを符号化している階層デ−タであり、上記N’個の
階層データでは符号化されていない周波数帯域の信号の
大きさが予め設定した値より小さい場合は、上記N’個
の階層以外の階層デ−タは、記憶装置に書き込まないよ
うにすることにより、下位階層のデ−タが記憶装置に格
納される頻度が少なくなり、従って上位の階層デ−タに
よって下位の階層デ−タが上書きされるまでの時間が延
長されるため、上位階層の上書きによる復号時の品質の
劣化が最小限に抑えることができる。本実施例のように
することにより、簡単な方法で上記効果が実現できるこ
ととなる。As described above, according to the present embodiment, the N ′ (N ′ ≦ N) hierarchical data is hierarchical data that encodes only a signal in a specific frequency band. If the magnitude of the signal in the frequency band not encoded with the N ′ hierarchical data is smaller than a preset value, the hierarchical data other than the N ′ hierarchical data should not be written to the storage device. By doing so, the frequency of storing the data of the lower hierarchy in the storage device is reduced, and the time until the lower hierarchy data is overwritten by the upper hierarchy data is extended. Deterioration of quality at the time of decoding due to overwriting of the hierarchy can be minimized. According to the present embodiment, the above effects can be realized by a simple method.
【0169】以下、本発明の第18の実施例におけるデ
ジタル信号再生装置について、図面を参照しながら説明
する。Hereinafter, a digital signal reproducing apparatus according to an eighteenth embodiment of the present invention will be described with reference to the drawings.
【0170】図35は本発明の第18の実施例における
デジタル信号再生装置の構成を示すブロック図である。
図35において、191は、階層符号化された階層デー
タを格納するデータ格納領域と、該格納されたデータの
属性を表す補助情報を格納する補助情報格納領域とを有
する固体メモリであって、該階層データと該階層データ
の属性を表す補助情報とが、それぞれ本発明のデジタル
信号記録装置によって記録された固体メモリである。特
に本実施例においては、第1の実施例で述べたデジタル
信号記録装置によって階層データと該階層データの属性
を表す補助情報とが記録された固体メモリである場合を
例にとり説明する。FIG. 35 is a block diagram showing the structure of a digital signal reproducing apparatus according to the eighteenth embodiment of the present invention.
In FIG. 35, reference numeral 191 denotes a solid-state memory having a data storage area for storing hierarchically encoded hierarchical data, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data. Hierarchical data and auxiliary information representing attributes of the hierarchical data are solid-state memories recorded by the digital signal recording device of the present invention. Particularly, in the present embodiment, an example will be described in which the digital signal recording apparatus described in the first embodiment is a solid-state memory in which hierarchical data and auxiliary information indicating attributes of the hierarchical data are recorded.
【0171】192は、固体メモリ191に格納された
階層データと、該格納された階層データの属性を表す補
助情報とを読み出し、各階層データを該階層データが格
納された時刻の順に逐次読み出す読み出し制御器であ
る。193は、読み出し制御器192から出力された各
階層データを受けて、元の第1から第4の符号データを
復元する量子化符号復元器であり、該量子化符号復元器
は、読みだし制御器192から読み出されなかった階層
データに対しては、該欠落している階層データに応じて
予め決められた値を割当ながら、量子化符号を復元する
量子化符号復元器である。A readout 192 reads the hierarchical data stored in the solid-state memory 191 and auxiliary information indicating the attribute of the stored hierarchical data, and sequentially reads out each hierarchical data in order of the time at which the hierarchical data is stored. It is a controller. Numeral 193 denotes a quantization code decompressor for receiving the respective hierarchical data output from the read controller 192 and restoring the original first to fourth code data. It is a quantized code decompressor for restoring a quantized code while allocating a predetermined value to hierarchical data not read from the device 192 according to the missing hierarchical data.
【0172】194は、量子化符号復元器193から出
力された第1の符号データを受けて、第1の帯域信号を
復元する第1の逆量子化器、195は、量子化符号復元
器193から出力された第2の符号データを受けて、第
2の帯域信号を復元する第1の逆量子化器、196は、
量子化符号復元器193から出力された第3の符号デー
タを受けて、第3の帯域信号を復元する第3の逆量子化
器、197は、量子化符号復元器193から出力された
第4の符号データを受けて、第4の帯域信号を復元する
第4の逆量子化器である。194 is a first inverse quantizer for receiving the first code data output from the quantized code decompressor 193 and restoring the first band signal, and 195 is a quantized code decompressor 193. The first inverse quantizer 196 that receives the second code data output from and restores the second band signal,
The third inverse quantizer 197 that receives the third code data output from the quantized code decompressor 193 and restores the third band signal includes the fourth dequantizer 197 output from the quantized code decompressor 193. Is a fourth inverse quantizer which receives the code data of the fourth band and restores the fourth band signal.
【0173】198は、上記各帯域信号を受けて、元の
デジタル信号を合成する帯域合成器である。199は帯
域合成器198の出力を受けて該ディジタル信号をアナ
ログ信号に変換するD/A変換器である。Reference numeral 198 denotes a band synthesizer that receives each band signal and synthesizes the original digital signal. A D / A converter 199 receives the output of the band synthesizer 198 and converts the digital signal into an analog signal.
【0174】図36は、各帯域に割り当てたビット数が
それぞれ6ビット、4ビット、3ビット、3ビットの場
合、量子化符号復元器193が、上記第1から第4の階
層データを各帯域の符号データに復元する様子を示した
ものである。図36における各枠内の数字がいずれの階
層かを表す数字でり、左の列から順番に第1の符号デー
タ、第2の符号データ、第3の符号データ、第4の符号
データを表している。図36においては、第1の階層デ
ータは第1の符号データのMSB側4ビットの4ビット
データ、第2の階層データは第1の符号データの第2L
BS1ビットと第2の符号データのMSB側3ビットの
計4ビットデータ、第3の階層データは第3の符号デー
タのMSB側2ビットと第4の符号データのMSB側2
ビットの計4ビットデータ、第4の階層データは第1の
符号データの第1LSB1ビットと第2の符号データの
第1LSB1ビットと第3の符号データの第1LSB1
ビットと第4の符号データの第1LSB1ビットの計4
ビットデータ、というように符号データに復元している
わけである。FIG. 36 shows that when the number of bits allocated to each band is 6, 4, 3, and 3, respectively, the quantization code decompressor 193 converts the first to fourth hierarchical data into each band. FIG. 9 shows a state of restoring to the code data of FIG. The number in each frame in FIG. 36 is a number indicating which layer, and indicates the first code data, the second code data, the third code data, and the fourth code data in order from the left column. ing. In FIG. 36, the first hierarchical data is 4-bit data of 4 bits on the MSB side of the first code data, and the second hierarchical data is the second L of the first code data.
The BS1 bit and the MSB side 3 bits of the second code data are a total of 4 bit data. The third hierarchical data is the MSB side 2 bits of the third code data and the MSB side 2 of the fourth code data.
A total of four bits of data, and the fourth hierarchical data are a first LSB1 bit of the first code data, a first LSB1 bit of the second code data, and a first LSB1 of the third code data.
A total of 4 bits and the first LSB1 bit of the fourth code data
Bit data is restored to code data.
【0175】図37は、各帯域に割り当てたビット数が
それぞれ6ビット、4ビット、3ビット、3ビットの場
合、量子化符号復元器193が、上記第1から第4の階
層データを、各帯域の符号データに復元する様子を示し
たものであるが、読み出し制御器192が、第4の階層
データを読み出さなかった場合の処理を示したものであ
る。図37における各枠内の数字がいずれの階層かを表
す数字でり、左の列から順番に第1の符号データ、第2
の符号データ、第3の符号データ、第4の符号データを
表している。ここで、第4の階層データは読み出されて
いないので、値"L"、つまり論理値0を割り当ててい
る。FIG. 37 shows that when the number of bits allocated to each band is 6, 4, 3, and 3, respectively, the quantization code decompressor 193 converts the first to fourth hierarchical data into This figure shows a state of restoring to band code data, but shows a process when the read controller 192 does not read the fourth hierarchical data. The numeral in each frame in FIG. 37 is a numeral indicating which layer, and the first code data and the second code data are arranged in order from the left column.
, The third code data, and the fourth code data. Here, since the fourth hierarchical data has not been read, the value “L”, that is, the logical value 0 is assigned.
【0176】同様に、図38は、各帯域に割り当てたビ
ット数がそれぞれ6ビット、4ビット、3ビット、3ビ
ットの場合に、量子化符号復元器193が、上記第1か
ら第4の階層データを、各帯域の符号データに復元する
様子を示したものであるが、読み出し制御器192が、
第4の階層データと第3の階層データを読み出さなかっ
た場合の処理を示したものである。図38における各枠
内の数字がいずれの階層かを表す数字でり、左の列から
順番に第1の符号データ、第2の符号データ、第3の符
号データ、第4の符号データを表している。ここで、第
4の階層データと第3の階層データは読み出されていな
いので、値"L"、つまり論理値0を割り当てている。Similarly, FIG. 38 shows that when the number of bits allocated to each band is 6 bits, 4 bits, 3 bits, and 3 bits, respectively, the quantization code decompressor 193 operates in the first to fourth layers. The figure shows a state in which data is restored to coded data of each band.
This shows a process when the fourth hierarchical data and the third hierarchical data are not read. The number in each frame in FIG. 38 is a number indicating which layer, and represents the first code data, the second code data, the third code data, and the fourth code data in order from the left column. ing. Here, since the fourth hierarchical data and the third hierarchical data have not been read, the value “L”, that is, the logical value 0 is assigned.
【0177】同様に、図39は、各帯域に割り当てたビ
ット数がそれぞれ6ビット、4ビット、3ビット、3ビ
ットの場合に、量子化符号復元器193が、上記第1か
ら第4の階層データを、各帯域の符号データに復元する
様子を示したものであるが、読み出し制御器192が、
第4の階層データと第3の階層データと第2の階層デー
タを読み出さなかった場合の処理を示したものである。
図39における各枠内の数字がいずれの階層かを表す数
字でり、左の列から順番に第1の符号データ、第2の符
号データ、第3の符号データ、第4の符号データを表し
ている。ここで、第4の階層データと第3の階層データ
と第2の階層データは読み出されていないので、第1の
符号データの第2LSB以外は値"L"、つまり論理値0
を割り当てている。第1の符号データの第2LSBは
値"H"、つまり論理値1を割り当てているが、これは、
各帯域の符号データにおいて、LSB側が2ビット以上
廃棄されていて、しかも、その符号データの少なくとも
MSB1ビットは保存されている場合は、廃棄されたビ
ットの中の最も上位のビットは、論理値1を割り当てる
という規則を予め定めているからである。そのような規
則を設けているのは、その帯域において廃棄されたビッ
トが全て論理値0である場合から全て論理値1である場
合までの中間的な場合で復号信号を得るためであり、そ
のことによって、下位階層データが廃棄された場合でも
復号品質の劣化を少なく抑えることができる。Similarly, FIG. 39 shows that when the number of bits allocated to each band is 6 bits, 4 bits, 3 bits, and 3 bits, respectively, the quantization code decompressor 193 operates in the first to fourth layers. The figure shows a state in which data is restored to coded data of each band.
It shows a process when the fourth hierarchical data, the third hierarchical data, and the second hierarchical data are not read.
The number in each frame in FIG. 39 is a number indicating which layer, and indicates the first code data, the second code data, the third code data, and the fourth code data in order from the left column. ing. Here, since the fourth hierarchical data, the third hierarchical data, and the second hierarchical data have not been read, values other than the second LSB of the first code data are values “L”, that is, logical values 0.
Is assigned. The second LSB of the first code data is assigned a value “H”, that is, a logical value 1, which is
In the code data of each band, if two or more bits on the LSB side are discarded and at least one MSB bit of the code data is stored, the most significant bit of the discarded bits is a logical value 1 Is assigned in advance. Such a rule is provided in order to obtain a decoded signal in an intermediate case from a case where all the bits discarded in the band are logical values 0 to a case where all the bits are logical values 1, As a result, even when the lower layer data is discarded, the deterioration of the decoding quality can be reduced.
【0178】図40は図35に示した帯域合成器198
の構成例を示すブロック図である。図40に示すよう
に、帯域合成器198は、QMFフィルタバンクで構成
されており、従来から広く用いられている帯域分割器で
ある(「電子情報通信学会編デジタル信号処理ハンドブ
ック pp.135ー137 1993年」 参照)。本実施例では、帯
域分割器の一例として、上記のようなQMFフィルタバ
ンクを用いているが、このほかにも、MPEGオーディ
オ符号化アルゴリズム等で行われている、ポリフェーズ
フィルタバンクや、ハイブリッドポリフェーズ/MDC
Tフィルタバンクを用いたようなものでもよい(ISO/IEC
11172-3:1993 参照)。FIG. 40 shows the band synthesizer 198 shown in FIG.
FIG. 3 is a block diagram illustrating a configuration example of FIG. As shown in FIG. 40, the band synthesizer 198 is formed of a QMF filter bank and is a band splitter that has been widely used in the past (“Digital Signal Processing Handbook, edited by IEICE, pp.135-137”). 1993 "). In the present embodiment, the QMF filter bank as described above is used as an example of the band splitter. In addition, a polyphase filter bank or a hybrid polyphase filter bank performed by the MPEG audio coding algorithm or the like is used. Phase / MDC
The one using a T filter bank (ISO / IEC
11172-3: 1993).
【0179】図41は、階層データが記録されたデータ
格納領域の状態を示す図である。これは、本発明の第1
の実施例による、デジタル信号記録装置によって記録さ
れた、データ格納領域の状態を表した図10と同様のも
のである。FIG. 41 is a diagram showing a state of a data storage area in which hierarchical data is recorded. This is the first of the present invention.
FIG. 11 is the same as FIG. 10 showing the state of the data storage area recorded by the digital signal recording device according to the embodiment.
【0180】図42は、階層データに対する補助情報の
内容を示す図である。これは、本発明の第1の実施例に
よる、デジタル信号記録装置によって記録された、補助
情報格納領域の状態を表した図11と同様のものであ
る。FIG. 42 is a diagram showing the contents of auxiliary information for hierarchical data. This is the same as FIG. 11 showing the state of the auxiliary information storage area recorded by the digital signal recording device according to the first embodiment of the present invention.
【0181】以上のように構成されたデジタル信号再生
装置について、以下その動作について図35から図42
を用いて説明する。The operation of the digital signal reproducing apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIG.
【0182】図35において、まず、読みだし制御器1
92は、上記補助情報格納領域に格納された補助情報を
読みだし、上記データ格納領域に、どのような形で各階
層データが格納されているかを解析する。例えば図42
に示した様な補助情報を読みだした場合には、以下のよ
うに解析する。In FIG. 35, first, the reading controller 1
Reference numeral 92 reads the auxiliary information stored in the auxiliary information storage area and analyzes how each layer data is stored in the data storage area. For example, FIG.
When the auxiliary information as shown in (1) is read, it is analyzed as follows.
【0183】データ記録時にまず、アドレス0000か
らアドレス0FFFの領域に第1の階層データが格納さ
れ、アドレス1000からアドレス1FFFの領域に第
2の階層データが格納され、アドレス2000からアド
レス2FFFの領域に第3の階層データが格納され、ア
ドレス3000からアドレス3FFFの領域に第4の階
層データが格納され、続いて、データ格納領域が、メモ
リフルの状態になった時に、アドレス2000からアド
レス2FFFの領域とアドレス3000からアドレス3
FFFの領域が開放され、アドレス2000からアドレ
ス2FFFの領域に第1の階層データが格納され、アド
レス3000からアドレス3FFFの領域に第2の階層
データが格納され、さらに、データ格納領域が、メモリ
フルの状態になった時に、アドレス3000からアドレ
ス3FFFの領域が開放され、アドレス3000からア
ドレス3FFFの領域に第1の階層データが格納され、
その状態で記録処理が終了したことを確認する。At the time of data recording, first, first hierarchical data is stored in an area from address 0000 to address 0FFF, second hierarchical data is stored in an area from address 1000 to address 1FFF, and is stored in an area from address 2000 to address 2FFF. The third hierarchical data is stored, the fourth hierarchical data is stored in the area from address 3000 to address 3FFF, and when the data storage area becomes full, the area from address 2000 to address 2FFF is stored. And address 3000 to address 3
The FFF area is opened, the first hierarchical data is stored in the area from address 2000 to address 2FFF, the second hierarchical data is stored in the area from address 3000 to address 3FFF, and the data storage area is full memory. , The area from address 3000 to address 3FFF is released, and the first hierarchical data is stored in the area from address 3000 to address 3FFF.
In this state, it is confirmed that the recording process has been completed.
【0184】よって、読み出し制御器192は、まず、
アドレス0000からアドレス0FFFの領域に格納さ
れたデータを第1の階層データとして逐次読みだし、同
時に、アドレス1000からアドレス1FFFの領域に
格納されたデータを第2の階層データとして逐次読みだ
して、量子化符号復号器193に第1の階層データと第
2の階層データとを出力する。量子化符号復号器193
は、受け取った階層データの内、第3の階層データと第
4の階層データとが欠落しているので、図38に従っ
て、各帯域の符号データを復元する。Therefore, the reading controller 192 first
The data stored in the area from address 0000 to address 0FFF is sequentially read as the first hierarchical data, and the data stored in the area from address 1000 to address 1FFF is sequentially read as the second hierarchical data. The first hierarchical data and the second hierarchical data are output to the encoding / decoding device 193. Quantization code decoder 193
Since the third layer data and the fourth layer data are missing from the received layer data, the code data of each band is restored according to FIG.
【0185】次に第1の逆量子化器194から第4の逆
量子化器197によって、それぞれ上記各帯域の符号デ
ータを逆量子化して、第1の帯域信号から第4の帯域信
号までの帯域信号を生成し、帯域合成器198に送出す
る。帯域合成器198では、第1の帯域信号から第4の
帯域信号までの帯域信号合成を、元のデジタル信号に復
号し、D/A変換器199により、アナログ信号に変換
され出力される。Next, the first dequantizer 194 to the fourth dequantizer 197 dequantize the code data of each band, respectively, and convert the first band signal to the fourth band signal. A band signal is generated and sent to band synthesizer 198. The band synthesizer 198 decodes the band signal combination from the first band signal to the fourth band signal into an original digital signal, and the D / A converter 199 converts the signal into an analog signal and outputs the analog signal.
【0186】アドレス0000からアドレス1FFFの
領域に格納されたデータをすべて読みだした場合には、
次に、アドレス2000からアドレス2FFFの領域に
格納されたデータを第1の階層データとして逐次読みだ
し、量子化符号復号器193に第1の階層データを出力
する。量子化符号復号器193は、受け取った階層デー
タの内、第2の階層データと第3の階層データと第4の
階層データとが欠落しているので、図39に従って、各
帯域の符号データを復元する。When all data stored in the area from address 0000 to address 1FFF has been read,
Next, the data stored in the area from address 2000 to address 2FFF is sequentially read as first hierarchical data, and the first hierarchical data is output to the quantization code decoder 193. Since the second layer data, the third layer data, and the fourth layer data are missing from the received layer data, the quantization code decoder 193 converts the code data of each band according to FIG. Restore.
【0187】次に第1の逆量子化器194から第4の逆
量子化器197によって、それぞれ上記各帯域の符号デ
ータを逆量子化して、第1の帯域信号から第4の帯域信
号までの帯域信号を生成し、帯域合成器198に送出す
る。帯域合成器198では、第1の帯域信号から第4の
帯域信号までの帯域信号合成を、元のデジタル信号に復
号し、D/A変換器199により、アナログ信号に変換
され出力される。Next, the code data of each band is inversely quantized by the first inverse quantizer 194 to the fourth inverse quantizer 197, and the first to fourth band signals from the first band signal to the fourth band signal are dequantized. A band signal is generated and sent to band synthesizer 198. The band synthesizer 198 decodes the band signal combination from the first band signal to the fourth band signal into an original digital signal, and the D / A converter 199 converts the signal into an analog signal and outputs the analog signal.
【0188】アドレス2000からアドレス2FFFの
領域に格納されたデータをすべて読みだした場合には、
次に、アドレス3000からアドレス3FFFの領域に
格納されたデータを第1の階層データとして逐次読みだ
し、量子化符号復号器193に第1の階層データを出力
する。量子化符号復号器193は、受け取った階層デー
タの内、第2の階層データと第3の階層データと第4の
階層データとが欠落しているので、図404に従って、
各帯域の符号データを復元する。When all data stored in the area of address 2FFF from address 2000 has been read,
Next, data stored in the area from address 3000 to address 3FFF is sequentially read as first hierarchical data, and the first hierarchical data is output to the quantization code decoder 193. Since the second hierarchical data, the third hierarchical data, and the fourth hierarchical data are missing from the received hierarchical data, the quantization encoder / decoder 193 obtains, according to FIG.
The code data of each band is restored.
【0189】次に第1の逆量子化器194から第4の逆
量子化器197によって、それぞれ上記各帯域の符号デ
ータを逆量子化して、第1の帯域信号から第4の帯域信
号までの帯域信号を生成し、帯域合成器198に送出す
る。帯域合成器198では、第1の帯域信号から第4の
帯域信号までの帯域信号合成を、元のデジタル信号に復
号し、D/A変換器199により、アナログ信号に変換
され出力される。Next, the first dequantizer 194 to the fourth dequantizer 197 dequantize the code data of each band, respectively, and convert the first band signal to the fourth band signal. A band signal is generated and sent to band synthesizer 198. The band synthesizer 198 decodes the band signal combination from the first band signal to the fourth band signal into an original digital signal, and the D / A converter 199 converts the signal into an analog signal and outputs the analog signal.
【0190】以上のように、本実施例によれば、階層符
号化された階層データを格納するデータ格納領域と、該
格納されたデータの属性を表す補助情報を格納する補助
情報格納領域とを有し、該階層データと該階層データの
属性を表す補助情報とが、それぞれ本発明のデジタル信
号記録装置によって記録された固体メモリと、上記固体
メモリに格納された階層データと、該格納された階層デ
ータの属性を表す補助情報とを読みだし、その階層デー
タの階層に応じて元のデジタル信号に復号する階層復号
器とを備え、上記階層復号器の内部に、上記固体メモリ
内の補助情報格納領域に記憶された補助情報を読みだ
し、該補助情報に基づいて上記固体メモリ内のデータ格
納領域に記憶された階層データを逐次読み出す読みだし
制御器を備えることによって、本発明のデジタル信号記
録装置によって記録されたデータを、効率的に読みだし
復号することが可能となる。As described above, according to this embodiment, the data storage area for storing the hierarchically encoded hierarchical data and the auxiliary information storage area for storing the auxiliary information indicating the attribute of the stored data are provided. The solid-state memory and the hierarchical data stored in the solid-state memory, wherein the hierarchical data and the auxiliary information indicating the attribute of the hierarchical data are recorded by the digital signal recording device of the present invention. A hierarchical decoder for reading auxiliary information representing an attribute of the hierarchical data and decoding the original digital signal in accordance with the hierarchical level of the hierarchical data; and an auxiliary information in the solid-state memory inside the hierarchical decoder. A reading controller for reading auxiliary information stored in the storage area and sequentially reading hierarchical data stored in the data storage area in the solid-state memory based on the auxiliary information; Therefore, the data recorded by the digital signal recording apparatus of the present invention, it is possible to decode read efficiently.
【0191】[0191]
【発明の効果】以上のように、請求項1記載のデジタル
信号記録装置によれば、録音時間長に対してメモリ容量
に余裕がある場合は、すべての階層データが保持されて
いるので高音質な録音が行え、メモリが一杯になった場
合でも、自動的に下位の階層から書き込みが中止され、
上位階層のデータが上書きされていくので極めて簡単な
処理によって効率よく記録時間を伸ばすことができる。
すなわち記録品質を可能な限り保持しながら、効率よく
記録時間を伸ばすことができるとともに、データが固体
メモリに有効に格納されるため、固体メモリの有効活用
を図ることができる。また、請求項2記載のデジタル信
号記録装置は、請求項1においてNが2の場合に相当す
るものであり、第1の階層データも第2の階層データも
きわめて簡単なアドレス制御でメモリへの書き込みが行
え、しかも、第2の階層データの書き込みアドレスと第
1の階層データの書き込みアドレスとが一致するか否か
というきわめて簡単な判定基準によって、下位階層(こ
の場合第2の階層)データの廃棄処理による録音時間延
長を行うことができる。また、請求項3記載のデジタル
信号記録装置は、請求項1においてNが3の場合に相当
するものであり、階層数が3の場合でも、第1、第2、
第3の階層データともきわめて簡単なアドレス制御でメ
モリへの書き込みが行え、しかも、第3の階層データの
書き込みアドレスが第1あるいは第2の階層データの書
き込みアドレスと一致するか否か、第2の階層データの
書き込みアドレスが第1の階層データの書き込みアドレ
スと一致するか否かというきわめて簡単な判定基準によ
って、下位階層データの廃棄処理による録音時間延長を
行うことができる。また、請求項4記載のデジタル信号
記録装置は、請求項1においてNが4の場合に相当する
ものであり、階層数が4の場合でも、第1、第2、第
3、第4の階層データともきわめて簡単なアドレス制御
でメモリへの書き込みが行え、しかも、第4の階層デー
タの書き込みアドレスが第1あるいは第2あるいは第3
の階層データの書き込みアドレスと一致するか否か、第
3の階層データの書き込みアドレスが第1あるいは第2
の階層データの書き込みアドレスと一致するか否か、第
2の階層データの書き込みアドレスが第1の階層データ
の書き込みアドレスと一致するか否かというきわめて簡
単な判定基準によって、下位階層データの廃棄処理によ
る録音時間延長を行うことができる。また、請求項5記
載のデジタル信号記録装置は、請求項1においてNが5
の場合に相当するものであり、階層が5の場合でも、第
1、第2、第3、第4、第5の階層データともきわめて
簡単なアドレス制御でメモリへの書き込みが行え、しか
も、第5の階層データの書き込みアドレスが第1あるい
は第2あるいは第3あるいは第4の階層データの書き込
みアドレスと一致するか否か、第4の階層データの書き
込みアドレスが第1あるいは第2あるいは第3の階層デ
ータの書き込みアドレスと一致するか否か、第3の階層
データの書き込みアドレスが第1あるいは第2の階層デ
ータの書き込みアドレスと一致するか否か、第2の階層
データの書き込みアドレスが第1の階層データの書き込
みアドレスと一致するか否かというきわめて簡単な判定
基準によって、下位階層データの廃棄処理による録音時
間延長を行うことができる。請求項6記載のデジタル信
号記録装置によれば、マルチパルス符号化方式において
記録品質を可能な限り保持しながら、効率よく記録時間
を伸ばすことができるとともに、データが固体メモリに
有効に格納されるため、固体メモリの有効活用を図るこ
とができる。As described above , according to the digital signal recording apparatus of the first aspect , if there is a margin in the memory capacity with respect to the recording time length , all the hierarchical data are retained, so that high sound quality can be obtained. Recording can be performed, and even if the memory becomes full, writing is automatically stopped from the lower level,
Since the data in the upper layer is overwritten, the recording time can be efficiently extended by extremely simple processing.
That is, while maintaining the recording quality as much as possible, the recording time can be efficiently extended, and the data is effectively stored in the solid-state memory, so that the solid-state memory can be effectively used. The digital signal recording device according to the second aspect corresponds to the case where N is 2 in the first aspect, and both the first hierarchical data and the second hierarchical data are stored in the memory by extremely simple address control. Writing can be performed, and based on a very simple criterion of whether or not the write address of the second hierarchical data matches the write address of the first hierarchical data, the lower hierarchical (in this case, the second hierarchical) data is determined. The recording time can be extended by disposal processing. Further, the digital signal recording device according to the third aspect corresponds to the case where N is 3 in the first aspect. Even when the number of layers is three, the first, second, and
Writing to the memory can be performed with very simple address control for the third hierarchical data, and whether or not the write address of the third hierarchical data matches the write address of the first or second hierarchical data is determined. The recording time can be extended by discarding the lower hierarchical data by a very simple criterion of whether or not the write address of the hierarchical data of the first hierarchical data coincides with the write address of the first hierarchical data. The digital signal recording apparatus according to claim 4 corresponds to the case where N is 4 in claim 1, and even if the number of layers is 4, the first, second, third, and fourth layers The data can be written to the memory by extremely simple address control, and the write address of the fourth hierarchical data is the first, second, or third address.
Whether the write address of the third hierarchical data matches the write address of the first or second hierarchical data.
The discard processing of the lower hierarchical data is performed based on a very simple criterion of whether the write address of the second hierarchical data matches the write address of the second hierarchical data or not. Can extend the recording time. Further, in the digital signal recording apparatus according to the fifth aspect, N is 5 in the first aspect.
In the case where the hierarchical level is 5, even the first, second, third, fourth, and fifth hierarchical data can be written into the memory with very simple address control. Whether the write address of the fifth hierarchical data matches the write address of the first, second, third, or fourth hierarchical data, whether the write address of the fourth hierarchical data is the first, second, or third Whether the write address of the hierarchical data matches the write address of the third hierarchical data, whether the write address of the third hierarchical data matches the write address of the first or second hierarchical data, and whether the write address of the second hierarchical data is the first When recording by discarding lower layer data, it is based on a very simple criterion of whether or not it matches the write address of the lower layer data.
Can be extended . According to the digital signal recording device of the present invention , the recording time can be efficiently extended while the recording quality is maintained as much as possible in the multi-pulse encoding method, and the data is effectively stored in the solid-state memory. Therefore, the solid-state memory can be effectively used.
【0192】また、第2の発明のデジタル信号記録装置
では、書き込み制御器に、次に書き込もうとするアドレ
スに、自身よりも上位の階層データが既に書き込まれて
いる場合にはその時点で書き込み処理を中止するという
規則を設けることによって、メモリが一杯になった場
合、自動的に下位の階層から書き込みが中止され、極め
て簡単な処理によって効率よく記録時間を伸ばすことが
できる。In the digital signal recording apparatus according to the second aspect of the present invention, if hierarchical data higher than itself has already been written in the write controller at the next address to be written, the write processing is performed at that time. When the memory is full, the writing is automatically stopped from the lower hierarchy, and the recording time can be efficiently extended by extremely simple processing.
【0193】また、第3の発明のデジタル信号記録装置
では、階層データの書き込みを中止するアドレスを予め
決めておくことにより、階層数に関係なく、また任意の
順序で書き込み処理を中止させることができる。In the digital signal recording apparatus according to the third aspect of the present invention, the address at which the writing of the hierarchical data is stopped is determined in advance, so that the writing process can be stopped in an arbitrary order regardless of the number of layers. it can.
【0194】さらに、本発明のデジタル信号再生装置に
よれば、階層符号化された階層データを格納するデータ
格納領域と、該格納されたデータの属性を表す補助情報
を格納する補助情報格納領域とを有し、該階層データと
該階層データの属性を表す補助情報とが、それぞれ本発
明のデジタル信号記録装置によって記録された固体メモ
リと、上記固体メモリに格納された階層データと、該格
納された階層データの属性を表す補助情報とを読みだ
し、その階層データの階層に応じて元のデジタル信号に
復号する階層復号器とを備え、上記階層復号器の内部
に、上記固体メモリ内の補助情報格納領域に記憶された
補助情報を読みだし、該補助情報に基づいて上記固体メ
モリ内のデータ格納領域に記憶された階層データを逐次
読み出す読みだし制御器を備えることによって、本発明
のデジタル信号記録装置によって記録されたデータを、
効率的に読みだし復号することが可能となる。Further, according to the digital signal reproducing apparatus of the present invention, a data storage area for storing hierarchically encoded hierarchical data, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data. Wherein the hierarchical data and the auxiliary information indicating the attribute of the hierarchical data are respectively stored in a solid-state memory recorded by the digital signal recording device of the present invention, the hierarchical data stored in the solid-state memory, and And a hierarchical decoder for reading auxiliary information representing the attribute of the hierarchical data and decoding the original digital signal in accordance with the hierarchy of the hierarchical data. The auxiliary decoder in the solid-state memory is provided inside the hierarchical decoder. Reading control for reading auxiliary information stored in the information storage area and sequentially reading hierarchical data stored in the data storage area in the solid-state memory based on the auxiliary information By providing the data recorded by the digital signal recording apparatus of the present invention,
It is possible to read and decode efficiently.
【図1】本発明の第1の実施例におけるデジタル信号記
録装置の構成を示すブロック図FIG. 1 is a block diagram illustrating a configuration of a digital signal recording device according to a first embodiment of the present invention.
【図2】同実施例に係る帯域分割器の構成の一例を示す
ブロック図FIG. 2 is a block diagram showing an example of a configuration of a band splitter according to the embodiment.
【図3】階層分割の第1の例を示した図FIG. 3 is a diagram showing a first example of hierarchical division;
【図4】階層分割の第2の例を示した図FIG. 4 is a diagram showing a second example of hierarchical division;
【図5】本実施例に係る書き込み制御器の動作を表すフ
ローチャートFIG. 5 is a flowchart illustrating the operation of the write controller according to the embodiment;
【図6】データ記録中にはじめて上記データ格納領域が
メモリフル状態になった時のデータ格納領域の状態を示
す図FIG. 6 is a diagram showing a state of the data storage area when the data storage area becomes a memory full state for the first time during data recording;
【図7】データ記録中にはじめて上記データ格納領域が
メモリフル状態になった時の補助情報の内容を示す図FIG. 7 is a diagram showing the contents of auxiliary information when the data storage area becomes full in memory for the first time during data recording;
【図8】データ記録中上記データ格納領域が2度目にメ
モリフル状態になった時のデータ格納領域の状態を示す
図FIG. 8 is a diagram showing a state of the data storage area when the data storage area becomes the memory full state for the second time during data recording.
【図9】データ記録中上記データ格納領域が2度目にメ
モリフル状態になった時の補助情報の内容を示す図FIG. 9 is a diagram showing the contents of auxiliary information when the data storage area is full of memory for the second time during data recording.
【図10】データ記録終了時のデータ格納領域の状態を
示す図FIG. 10 is a diagram showing a state of a data storage area at the end of data recording.
【図11】データ記録終了時の補助情報の内容を示す図FIG. 11 is a diagram showing the contents of auxiliary information at the end of data recording.
【図12】本発明の第2の実施例におけるデジタル信号
記録装置の構成を示すブロック図FIG. 12 is a block diagram illustrating a configuration of a digital signal recording device according to a second embodiment of the present invention.
【図13】階層分割の第3の例を示した図FIG. 13 is a diagram showing a third example of hierarchical division;
【図14】階層分割の第4の例を示した図FIG. 14 is a diagram showing a fourth example of hierarchical division;
【図15】所定の時間間隔毎のビット割当パタンを表す
情報が補助情報格納領域に格納されている様子の一例を
示した図FIG. 15 is a diagram showing an example of a state in which information indicating a bit allocation pattern for each predetermined time interval is stored in an auxiliary information storage area;
【図16】本発明の第3の実施例におけるデジタル信号
記録装置の構成を示すブロック図FIG. 16 is a block diagram illustrating a configuration of a digital signal recording device according to a third embodiment of the present invention.
【図17】本発明の第4の実施例におけるデジタル信号
記録装置の構成を示すブロック図FIG. 17 is a block diagram showing a configuration of a digital signal recording device according to a fourth embodiment of the present invention.
【図18】同実施例に係るマルチパルス符号化器の入出
力を示した図FIG. 18 is a diagram showing input and output of the multi-pulse encoder according to the embodiment.
【図19】マルチパルス符号化器の出力を階層分割する
様子を表す図FIG. 19 is a diagram illustrating a state in which the output of the multi-pulse encoder is hierarchically divided.
【図20】(a)は第5の実施例におけるデータ格納領
域を示す図 (b)は第5の実施例においてデータ格納領域が一杯に
なった後のデータの書き込み過程を示す図20A is a diagram showing a data storage area in the fifth embodiment. FIG. 20B is a diagram showing a data writing process after the data storage area is full in the fifth embodiment.
【図21】(a)は第6の実施例におけるデータ格納領
域を示す図 (b)は第6の実施例においてデータ格納領域が一杯に
なった後のデータの書き込み過程を示す図21A is a diagram showing a data storage area in the sixth embodiment. FIG. 21B is a diagram showing a data writing process after the data storage area is full in the sixth embodiment.
【図22】(a)は第7の実施例におけるデータ格納領
域を示す図 (b)は第7の実施例においてデータ格納領域が一杯に
なった後のデータの書き込み過程を示す図22A is a diagram showing a data storage area in the seventh embodiment. FIG. 22B is a diagram showing a data writing process after the data storage area is full in the seventh embodiment.
【図23】(a)は第8の実施例におけるデータ格納領
域を示す図 (b)は第8の実施例においてデータ格納領域が一杯に
なった後のデータの書き込み過程を示す図23A is a diagram showing a data storage area in the eighth embodiment. FIG. 23B is a diagram showing a data writing process after the data storage area is full in the eighth embodiment.
【図24】(a)は第9の実施例におけるデータ格納領
域を示す図 (b)は第9の実施例において全データ領域が第1〜第
3の階層データで一杯になった後のデータの書き込み過
程を示す図 (c)は第9の実施例において全データ領域が第1〜第
2の階層データで一杯になった後のデータの書き込み過
程を示す図 (d)は第9の実施例において全データ領域が第1の階
層データで一杯になっている様子を示す図FIG. 24A is a diagram showing a data storage area in the ninth embodiment. FIG. 24B is a view showing data after the entire data area is filled with first to third hierarchical data in the ninth embodiment. (C) shows the data writing process after the entire data area is filled with the first and second hierarchical data in the ninth embodiment. (D) shows the ninth embodiment. FIG. 7 is a diagram showing a state in which an entire data area is full of first hierarchical data in an example
【図25】(a)は第10の実施例におけるデータ格納
領域を示す図 (b)は第10の実施例において第3階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (c)は第10の実施例において全データ領域が第1〜
第2の階層データで一杯になった後のデータの書き込み
過程を示す図 (d)は第10の実施例において全データ領域が第1の
階層データで一杯になっている様子を示す図 (e)は各階層のビット長が等しくない場合の第10の
実施例における第1〜第3の階層データの書き込み過程
を示す図FIG. 25A is a diagram showing a data storage area in the tenth embodiment. FIG. 25B is a diagram showing a data writing process after the data area storing the third hierarchy in the tenth embodiment becomes full. FIG. 14C shows that all the data areas in the tenth embodiment are first to first.
FIG. 11D shows a data writing process after the second hierarchical data is full. FIG. 10D shows a state where the entire data area is full of the first hierarchical data in the tenth embodiment. () Shows a process of writing the first to third hierarchical data in the tenth embodiment when the bit lengths of the respective hierarchies are not equal.
【図26】(a)は第11の実施例におけるデータ格納
領域を示す図 (b)は第11の実施例において全データ領域が第1〜
第4の階層データで一杯になった後のデータの書き込み
過程を示す図 (c)は第11の実施例において全データ領域が第1〜
第3の階層データで一杯になった後のデータの書き込み
過程を示す図 (d)は第11の実施例において全データ領域が第1〜
第2の階層データで一杯になった後のデータの書き込み
過程を示す図 (e)は第11の実施例において全データ領域が第1の
階層データで一杯になっている様子を示す図FIG. 26A is a diagram showing a data storage area according to the eleventh embodiment. FIG. 26B is a diagram showing all data areas in the eleventh embodiment.
FIG. 13C shows a data writing process after the fourth hierarchical data is full. In the eleventh embodiment, FIG.
FIG. 11D shows a data writing process after the third hierarchical data is full. FIG.
FIG. 11E shows a data writing process after the second hierarchical data is full. FIG. 11E shows a state where the entire data area is full of the first hierarchical data in the eleventh embodiment.
【図27】(a)は第12の実施例におけるデータ格納
領域を示す図 (b)は第12の実施例において第4階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (c)は第12の実施例において第3階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (d)は第12の実施例において全データ領域が第1〜
第2の階層データで一杯になった後のデータの書き込み
過程を示す図 (e)は第12の実施例において全データ領域が第1の
階層データで一杯になっている様子を示す図FIG. 27A is a diagram showing a data storage area in the twelfth embodiment. FIG. 27B is a diagram showing a data writing process after the data area for storing the fourth hierarchy is full in the twelfth embodiment. FIG. 12C shows a data writing process after the data area storing the third hierarchy in the twelfth embodiment is full. FIG. 10D shows all data areas in the twelfth embodiment having the first data area. ~
FIG. 11E shows a data writing process after the second hierarchical data is full. FIG. 10E shows a state in which the entire data area is full of the first hierarchical data in the twelfth embodiment.
【図28】(a)は第13の実施例におけるデータ格納
領域を示す図 (b)は第13の実施例において全データ領域が第1〜
第5の階層データで一杯になった後のデータの書き込み
過程を示す図 (c)は第13の実施例において全データ領域が第1〜
第4の階層データで一杯になった後のデータの書き込み
過程を示す図 (d)は第13の実施例において全データ領域が第1〜
第3の階層データで一杯になった後のデータの書き込み
過程を示す図 (e)は第13の実施例において全データ領域が第1〜
第2の階層データで一杯になった後のデータの書き込み
過程を示す図FIG. 28A is a diagram showing a data storage area in the thirteenth embodiment. FIG. 28B is a diagram showing all data areas in the thirteenth embodiment.
FIG. 13C shows a data writing process after data is filled with the fifth hierarchical data. FIG.
FIG. 12D shows a data writing process after the fourth hierarchical data is full. FIG.
FIG. 14E shows a data writing process after the third hierarchical data is full. FIG.
FIG. 7 is a diagram showing a data writing process after the second hierarchical data is full.
【図29】(a)は第14の実施例におけるデータ格納
領域を示す図 (b)は第14の実施例において第5階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (c)は第14の実施例において第4階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (d)は第14の実施例において第3階層を格納するデ
ータ領域が一杯になった後のデータの書き込み過程を示
す図 (e)は第14の実施例において全データ領域が第1〜
第2の階層データで一杯になった後のデータの書き込み
過程を示す図FIG. 29A is a diagram showing a data storage area in the fourteenth embodiment. FIG. 29B is a diagram showing a data writing process after the data area for storing the fifth hierarchy is full in the fourteenth embodiment. FIG. 14C shows the data writing process after the data area storing the fourth hierarchy in the fourteenth embodiment is full. FIG. 14D shows the third hierarchy stored in the fourteenth embodiment. FIG. 14E shows a data writing process after the data area is full. FIG.
FIG. 7 is a diagram showing a data writing process after the second hierarchical data is full.
【図30】第15の実施例におけるデジタル信号記録装
置の構成を示すブロック図FIG. 30 is a block diagram showing a configuration of a digital signal recording device according to a fifteenth embodiment.
【図31】書き込み制御器の動作の流れを示すフロ−図FIG. 31 is a flowchart showing the flow of the operation of the write controller.
【図32】書き込み制御器の第2の動作の流れを示すフ
ロ−図FIG. 32 is a flowchart showing a flow of a second operation of the write controller.
【図33】第16の実施例におけるデジタル信号記録装
置の構成を示すブロック図FIG. 33 is a block diagram illustrating a configuration of a digital signal recording device according to a sixteenth embodiment.
【図34】第17の実施例におけるデジタル信号記録装
置の構成を示すブロック図FIG. 34 is a block diagram showing a configuration of a digital signal recording device according to a seventeenth embodiment.
【図35】第18の実施例におけるデジタル信号再生装
置の構成を示すブロック図FIG. 35 is a block diagram showing a configuration of a digital signal reproducing apparatus according to an eighteenth embodiment.
【図36】階層分割されたデータを元の量子化符号に復
元する様子を示した図FIG. 36 is a diagram showing a state in which hierarchically divided data is restored to the original quantization code.
【図37】第4の階層データが欠落している場合の階層
データを量子化符号に復元する様子を示した図FIG. 37 is a diagram illustrating a state where hierarchical data is restored to a quantized code when fourth hierarchical data is missing;
【図38】第3と第4の階層データが欠落している場合
の階層データを量子化符号に復元する様子を示した図FIG. 38 is a diagram showing a state in which hierarchical data is restored to a quantized code when third and fourth hierarchical data are missing.
【図39】第2と第3と第4の階層データが欠落してい
る場合の階層データを量子化符号に復元する様子を示し
た図FIG. 39 is a diagram illustrating a state where hierarchical data is restored to a quantized code when second, third, and fourth hierarchical data are missing;
【図40】同実施例に係る帯域合成器の構成を示すブロ
ック図FIG. 40 is a block diagram showing the configuration of a band combiner according to the embodiment.
【図41】階層データが記録されたデータ格納領域の状
態を示す図FIG. 41 is a diagram showing a state of a data storage area in which hierarchical data is recorded.
【図42】階層データに対する補助情報の内容を示す図FIG. 42 is a diagram showing the contents of auxiliary information for hierarchical data
11、21、31、41 A/D変換器 12、22、32 帯域分割器 13、23、33 第1の量子化器 14、24、34 第2の量子化器 15、25、35 第3の量子化器 16、26、36 第4の量子化器 17、27、37、43 階層分割器 18、28、38、45、191、302、335、3
46 固体メモリ 19、29、39、44、301、334、345 書
き込み制御器 30、40 適応ビット割当器 42 マルチパルス符号化器 192 読みだし制御器 193 量子化符号復元器 194 第1の逆量子化器 195 第2の逆量子化器 196 第3の逆量子化器 197 第4の逆量子化器 198 帯域合成器 199 D/A変換器 300、330 階層符号化器 331、344 階層数選択器 332 復号化器 333 差信号評価器 340 帯域分割型階層符号化器 341 第1の帯域データ評価器 343 第Nの帯域データ評価器 342 第2の帯域データ評価器11, 21, 31, 41 A / D converter 12, 22, 32 Band splitter 13, 23, 33 First quantizer 14, 24, 34 Second quantizer 15, 25, 35 Third Quantizers 16, 26, 36 Fourth quantizers 17, 27, 37, 43 Hierarchical dividers 18, 28, 38, 45, 191, 302, 335, 3
46 solid-state memory 19, 29, 39, 44, 301, 334, 345 write controller 30, 40 adaptive bit allocator 42 multipulse encoder 192 read controller 193 quantization code decompressor 194 first inverse quantization 195 Second inverse quantizer 196 Third inverse quantizer 197 Fourth inverse quantizer 198 Band combiner 199 D / A converter 300, 330 Layer encoder 331, 344 Layer number selector 332 Decoder 333 Difference signal evaluator 340 Band division hierarchical encoder 341 First band data evaluator 343 Nth band data evaluator 342 Second band data evaluator
フロントページの続き (72)発明者 田中 恒雄 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 長野 利彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平2−282799(JP,A) 特開 平5−35295(JP,A) 特開 昭64−53642(JP,A) 特開 平2−305053(JP,A) 特開 平7−93892(JP,A) 特開 平6−164409(JP,A) 特開 平7−131357(JP,A) (58)調査した分野(Int.Cl.6,DB名) G10L 9/18 G10L 7/04 G10L 9/14 G11B 20/10 301 Continuing on the front page (72) Inventor Tsuneo Tanaka 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. References JP-A-2-282799 (JP, A) JP-A-5-35295 (JP, A) JP-A-64-53642 (JP, A) JP-A-2-305053 (JP, A) 7-93892 (JP, A) JP-A-6-164409 (JP, A) JP-A-7-131357 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G10L 9/18 G10L 7/04 G10L 9/14 G11B 20/10 301
Claims (6)
書き込み制御器(19)からなるデジタル信号記録装置であ
って、 階層符号化器(12-17)は、入力されるデジタル信号を、
第1から第Nの階層順位に分けられた階層データに符号
化し、 記録装置(18)は、データ格納領域と補助情報格納領域と
を有し、 データ格納領域は、階層符号化器(12-17)で符号化した
階層データを格納し、 補助情報格納領域は、いずれの階
層データがいずれのデータ格納領域に格納されたかを表
す補助情報を格納し、 書き込み制御器(19)は、予め定められたアドレス順位で
各階層データとその補助情報を記録装置(18)に書き込
み、階層順位の低い階層データの書き込みアドレスが、
階層順位の高い階層データと一致した際、階層順位の低
い階層データの書き込みを中止するとともに、階層順位
の低い階層データの一部の領域を解放する デジタル信号
記録装置。1. A hierarchical encoder (12-17), a recording device (18),
A digital signal recording device comprising a writing controller (19).
Thus, the hierarchical encoder (12-17) converts the input digital signal into
Signs are assigned to the hierarchical data divided from the first to the Nth hierarchical order.
The recording device (18) has a data storage area and an auxiliary information storage area.
And the data storage area is encoded by the hierarchical encoder (12-17)
Hierarchical data is stored, and the auxiliary information storage area
Displays the data storage area in which the layer data was stored.
The auxiliary controller stores the auxiliary information, and the write controller (19) operates in a predetermined address order.
Write each hierarchical data and its auxiliary information to the recording device (18)
Only, the write address of hierarchical data with lower hierarchical order is
When it matches the hierarchical data with the higher hierarchical rank,
Stop writing hierarchical data, and
Digital signal recording device that releases a part of the area of the lower hierarchical data .
ドレス順序は、 第1の階層データを、アドレスA番地からアドレスB番
地に格納し、 第2の階層データを、アドレスB番地からアドレスA番
地に格納する 請求項1に記載のデジタル信号記録装置。2. A predetermined address of a write controller (19).
The dress order is such that the first hierarchical data is transferred from address A to address B.
And store the second hierarchical data from address B to address A.
The digital signal recording device according to claim 1, which is stored in the ground .
ドレス順序は、 第1の階層データを、アドレスA番地からアドレスB番
地に、アドレスB番地に達した際にはアドレスD番地か
らアドレスC番地に格納し、 第2の階層データを、アドレスC番地からアドレスA番
地、アドレスD番地からアドレスC番地に交互に格納す
る 請求項1に記載のデジタル信号記録装置。但し、A<B, C<D (A>B, C>D) 3. A predetermined address of a write controller (19).
The dress order is such that the first hierarchical data is transferred from address A to address B.
When address B is reached, address D
From the address C to the address A from the address C to the second hierarchical data.
And address D to address C are stored alternately.
Digital signal recording apparatus according to claim 1 that. However, A <B, C <D (A> B, C> D)
ドレス順序は、 第1の階層データを、アドレスA番地からアドレスB番
地に、アドレスB番地に達した際にはアドレスD番地か
らアドレスC番地に格納し、 第2の階層データを、アドレスC番地からアドレスD番
地に格納し、 第3の階層データを、アドレスB番地からアドレスA番
地、アドレスD番地からアドレスC番地に交互に格納
し、 第4の階層データを、アドレスA’番地からアドレスA
番地またはアドレスB番地、アドレスC’番地からアド
レスC番地またはアドレスD番地に交互に格納する 請求
項1に記載のデジタル信号記録装置。 但し、A<A’<B, C<C’<D (A>A’>B, C>C’>D) 4. A predetermined address of a write controller (19).
The dress order is such that the first hierarchical data is transferred from address A to address B.
When address B is reached, address D
From the address C to the address D from the address C to the address D.
And store the third hierarchical data from address B to address A
Location, address D to address C alternately stored
Then, the fourth hierarchical data is transferred from address A 'to address A.
Address or address B, address C '
2. The digital signal recording apparatus according to claim 1, wherein the digital signal is stored alternately at an address C or an address D. However, A <A '<B, C <C'<D(A> A '> B, C>C'> D)
ドレス順序は、 第1の階層データを、アドレスA番地からアドレスB番
地に、アドレスB番地に達した際にはアドレスD番地か
らアドレスC番地に、アドレスC番地に達した際にはア
ドレスE番地からアドレスF番地に格納し、 第2の階層データを、アドレスE番地からアドレスF番
地に、アドレスF番地に達した際にはアドレスC番地か
らアドレスD番地に格納し、 第3の階層データを、アドレスC番地からアドレスD番
地に格納し、 第4の階層データを、アドレスB番地からアドレスA番
地、アドレスD番地からアドレスC番地、アドレスF番
地からアドレスE番地に交互に格納し、 第5の階層データを、アドレスA’番地からアドレスA
番地またはアドレスB番地、アドレスC’番地からアド
レスC番地またはD番地、アドレスE’番地からアドレ
スE番地またはアドレスF番地に交互に格納する 請求項
1に記載のデジタル信号記録装置。但し、A<A’<B, C<C’<D, E<E’<F (A>A’>B, C>C’>D, E>E’>F) 5. A predetermined address of a write controller (19).
The dress order is such that the first hierarchical data is transferred from address A to address B.
When address B is reached, address D
To address C, and when address C is reached,
From the address E to the address F, the second hierarchical data is stored from the address E to the address F.
When address F is reached, address C
From the address C to the address D from the address C to the address D.
And store the fourth hierarchical data from address B to address A.
Address, address D to address C, address F
From the address A 'to the address A , and the fifth hierarchical data is stored alternately from the address A' to the address A.
Address or address B, address C '
Address from address C or D, address E '
2. The digital signal recording apparatus according to claim 1, wherein the digital signal is stored in an address E or an address F alternately . Where A <A ′ <B, C <C ′ <D, E <E ′ <F (A> A ′> B, C> C ′> D, E> E ′> F)
ィルタ係数、階層データに分けられたパルス情報を出力
するマルチパルス符号化器(42)であり、 パルス情報は、パルスの振幅値と位置からなり、 階層順位は、パルスの振幅値に基づいて決定される 請求
項1乃至5に記載の デジタル信号記録装置。6. The hierarchical encoder (12-17), wherein an LPC synthesis filter is provided.
Outputs pulse information divided into filter coefficients and hierarchical data
To a multi-pulse coder (42), pulse information consists amplitude value and position of the pulse, hierarchical order, a request that is determined based on the amplitude value of the pulse
Item 6. The digital signal recording device according to any one of Items 1 to 5 .
Priority Applications (2)
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Application Number | Priority Date | Filing Date | Title |
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