JP2884611B2 - Phase synchronization judgment circuit - Google Patents
Phase synchronization judgment circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、位相同期ループ型受信装置の位相同期判定
回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase synchronization determination circuit of a phase locked loop type receiver.
従来、位相同期ループ型受信装置における位相同期ル
ープの同期判定は、同期振幅検波器の出力信号を用い、
その出力電圧をある基準電圧と比較することによって行
っていた。この基準電圧は、同期振幅検波器の検波感度
（ノミナル入力レベル時の検波出力）、AGCループ制御
特性（ダイナミックレンジに対するレベル変化）によっ
て決められていた。Conventionally, synchronization determination of the phase-locked loop in the phase-locked loop type receiver uses the output signal of the synchronous amplitude detector,
This is done by comparing the output voltage with a certain reference voltage. This reference voltage is determined by the detection sensitivity of the synchronous amplitude detector (detection output at the time of the nominal input level) and the AGC loop control characteristic (level change with respect to the dynamic range).
位相同期ループ型受信装置における従来の同期判定回
路は、非同期状態（LOCK OFF）から同期状態（LOCK O
N）へ移行する時も、また逆に同期状態から非同期状態
へ移行する時も、同じ基準電圧で判定するものである
為、次のような欠点があった。The conventional synchronization determination circuit in the phase-locked loop type receiver changes from an asynchronous state (LOCK OFF) to a synchronous state (LOCK O).
Since the judgment is made based on the same reference voltage when shifting to N) and conversely, when shifting from the synchronous state to the asynchronous state, there are the following disadvantages.
（ｉ）低受信レベルでの雑音による誤動作 （ii）急激な受信レベル変化による非同期状態への移行 （iii）スレッショルドレベル近傍での不安定動作 これらの欠点は、特に非同期状態と同期状態における
位相同期ループの特性、例えばループ帯域幅，ループ利
得の切換えを同期判定信号を用いて行う場合、特に顕著
であった。(I) Malfunction due to noise at low reception level (ii) Transition to asynchronous state due to sudden change in reception level (iii) Unstable operation near threshold level These drawbacks are especially the phase synchronization in asynchronous state and synchronous state. This is particularly remarkable when the switching of the loop characteristics, for example, the loop bandwidth and the loop gain, is performed using the synchronization determination signal.
本発明の目的は、上記欠点を解消した位相同期判定回
路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a phase synchronization determination circuit which has solved the above-mentioned disadvantages.
本発明は、AGCループと位相同期ループとを有する受
信装置の位相同期判定回路において、 前記AGCループの同期振幅検波器の出力のS/Nを改善す
る為の低域フィルタと、 この低域フィルタのカットオフ周波数を切換える手段
と、 前記低域フィルタの出力を基準電圧とヒステリシス特
性で比較するコンパレータと、 このコンパレータの出力を前記低域フィルタのカット
オフ周波数切換用制御信号にレベル変換する手段とを有
することを特徴としている。The present invention relates to a phase synchronization determination circuit of a receiving device having an AGC loop and a phase locked loop, comprising: a low-pass filter for improving the S / N of an output of a synchronous amplitude detector of the AGC loop; Means for switching the cut-off frequency of the low-pass filter, a comparator for comparing the output of the low-pass filter with a reference voltage using hysteresis characteristics, and means for level-converting the output of the comparator to a control signal for switching the cut-off frequency of the low-pass filter. It is characterized by having.
第１図は、本発明の位相同期判定回路を有する位相同
期ループ型受信装置のブロック図である。FIG. 1 is a block diagram of a phase locked loop type receiving apparatus having a phase locked loop determining circuit according to the present invention.
この受信装置は、AGCループ20と、位相同期ループ30
と、位相同期判定回路40とを有している。This receiver comprises an AGC loop 20 and a phase locked loop 30
And a phase synchronization determination circuit 40.
AGCループ20は、AGC増幅器（AGC AMP）３と、同期振
幅検波器（AM DET）11と、ループフィルタ（LOOP FIL）
12と、直流増幅器（DC AMP）13とから構成されている。The AGC loop 20 includes an AGC amplifier (AGC AMP) 3, a synchronous amplitude detector (AM DET) 11, and a loop filter (LOOP FIL).
12 and a DC amplifier (DC AMP) 13.
位相同期ループ30は、混合器（MIX）４と、IF帯域フ
ィルタ（BPF）５と、振幅制限器（LIMIT）６と、同期位
相検波器（PHASE DET）７と、ループフィルタ（LOOP FI
L）８と、電圧制御発振器（VCO）９とから構成されてい
る。The phase locked loop 30 includes a mixer (MIX) 4, an IF band-pass filter (BPF) 5, an amplitude limiter (LIMIT) 6, a synchronous phase detector (PHASE DET) 7, and a loop filter (LOOP FI
L) 8 and a voltage controlled oscillator (VCO) 9.
位相同期判定回路40は、同期振幅検波器11の出力のS/
Nを改善する為の切換器付き低域フィルタ（LPF）14と、
この低域フィルタの出力を基準電圧とヒステリシス特性
で比較するヒステリシス型コンパレータ15と、このコン
パレータの出力を低域フィルタ14のカットオフ周波数切
換用制御信号にレベル変換するレベル変換器（LEV TRAN
S）16とから構成されている。The phase synchronization determination circuit 40 determines whether the output of the synchronous amplitude detector 11 is S /
A low-pass filter (LPF) 14 with a switch to improve N,
A hysteresis type comparator 15 for comparing the output of this low-pass filter with a reference voltage using a hysteresis characteristic, and a level converter (LEV TRAN) for level-converting the output of this comparator to a control signal for switching the cutoff frequency of the low-pass filter 14.
S) 16.
なお第１図において、１は受信入力端子（RF INPU
T）、２は位相同期ループ基準信号入力端子（REF SIGNA
L INPUT）、10は移相器（PHASE SHIFT）である。In FIG. 1, 1 is a reception input terminal (RF INPU
T), 2 is a phase locked loop reference signal input terminal (REF SIGNA
L INPUT) and 10 are phase shifters (PHASE SHIFT).
第２図は、位相同期判定回路40の具体的な回路構成例
を示す。切換器付き低域フィルタ14は、切換器であるFE
Tスイッチ31と、抵抗R1，R2およびコンデンサＣよりな
る低域フィルタとから構成される。低域フィルタ14の出
力端子は増幅器32および抵抗33を経てコンパレータ15の
−入力端子に接続されている。コンパレータ15の＋入力
端子は、コンパレータの出力電圧と電圧VRとの差を分圧
する抵抗R3とR4の接続点に接続されている。コンパレー
タ15は、位相同期ループ30が非同期状態のとき電圧−V0
を出力し、同期状態のとき電圧＋V0を出力する。FIG. 2 shows a specific circuit configuration example of the phase synchronization determination circuit 40. The low-pass filter 14 with a switch is a switch FE
It comprises a T switch 31 and a low-pass filter composed of resistors R 1 and R 2 and a capacitor C. The output terminal of the low-pass filter 14 is connected to the negative input terminal of the comparator 15 via the amplifier 32 and the resistor 33. + Input terminal of the comparator 15 is connected to the connection point of the resistors R 3 and R 4 for dividing the difference between the output voltage and the voltage V R of the comparator. The comparator 15 outputs the voltage −V 0 when the phase locked loop 30 is in the asynchronous state.
, And outputs the voltage + V 0 in the synchronized state.
次に、本実施例の動作を第３図をも参照しながら説明
する。なお、第３図は同期判定用電圧（基準電圧）の設
定変化を示す図である。Next, the operation of this embodiment will be described with reference to FIG. FIG. 3 is a diagram showing a setting change of the synchronization determination voltage (reference voltage).
入力端子１からの受信信号は、AGC増幅器３でレベル
一定化された後、混合器4,帯域フィルタ5,増幅制限器6,
同期位相検波器7,ループフィルタ8,VCO9から構成される
位相同期ループ30によって位相追尾される。The level of the received signal from the input terminal 1 is made constant by the AGC amplifier 3, and then the mixer 4, the bandpass filter 5, the amplification limiter 6,
The phase is tracked by a phase locked loop 30 including a synchronous phase detector 7, a loop filter 8, and a VCO 9.
また、AGC増幅器３のレベル制御用のAGC電圧は、位相
同期ループ30内の帯域フィルタ５の出力信号を分岐し、
同期振幅検波器11,AGCループフィルタ12,直流増幅器13
を経て、AGC増幅器３へ帰還される。The AGC voltage for level control of the AGC amplifier 3 branches the output signal of the bandpass filter 5 in the phase locked loop 30,
Synchronous amplitude detector 11, AGC loop filter 12, DC amplifier 13
, Is fed back to the AGC amplifier 3.
位相同期判定回路40における位相同期は、同期振幅検
波器（AM DET）11の出力電圧を基準電圧と比較すること
により行われる。まず、非同期状態では、コンパレータ
15の出力電圧は−V0であり、このときのコンパレータの
基準電圧VLIは、 と設定される。同期振幅検波器11からの出力電圧が基準
電圧VLIを超えると、非同期状態から同期状態へ移行し
たものと判定する。The phase synchronization in the phase synchronization determination circuit 40 is performed by comparing the output voltage of the synchronous amplitude detector (AM DET) 11 with a reference voltage. First, in the asynchronous state, the comparator
15 is −V 0 , and the reference voltage V LI of the comparator at this time is Is set. When the output voltage from the synchronous amplitude detector 11 exceeds the reference voltage VLI , it is determined that the state has shifted from the asynchronous state to the synchronous state.
また、コンパレータ15の出力電圧−V0は、低域フィル
タ14の切換信号として、FETスイッチ31に印加され、抵
抗R2を短絡する。したがって、同期振幅検波器11からの
出力電圧は、抵抗R1とコンデンサＣとで決まる一次フィ
ルタでS/N改善される。Further, the output voltage -V 0 of the comparator 15, as a switching signal of the low pass filter 14 is applied to the FET switch 31, to short-circuit the resistor R 2. Therefore, the output voltage from the synchronous amplitude detector 11 is S / N improvement for the primary filter which is determined by the resistor R 1 and capacitor C.
同期状態では、コンパレータ15の出力電圧は＋V0に変
わり、コンパレータ15の基準電圧は第３図のVLI、すな
わち に設定される。同期振幅検波器11からの出力電圧が基準
電圧VLOより低下すると、同期状態から非同期状態へ移
行したものと判定する。In the synchronous state, the output voltage of the comparator 15 changes to + V 0 , and the reference voltage of the comparator 15 is V LI in FIG. Is set to When the output voltage from the synchronous amplitude detector 11 drops below the reference voltage VLO , it is determined that the state has shifted from the synchronous state to the asynchronous state.
また、コンパレータ15の出力電圧＋V0は、低域フィル
タ14の切換信号として、FETスイッチ31に印加され、抵
抗R2を挿入する。したがって、同期振幅検波器11からの
出力電圧は、抵抗R1，R2とコンデンサＣとで決まる一次
フィルタで更にS/N改善される。Further, the output voltage + V 0 of the comparator 15, as a switching signal of the low pass filter 14 is applied to the FET switch 31, to insert the resistor R 2. Therefore, the output voltage from the synchronous amplitude detector 11 is further improved in S / N by the primary filter determined by the resistors R 1 and R 2 and the capacitor C.
以上のように本実施例によれば、同期振幅検波器11の
出力電圧は、S/Nが改善されると同時に、（VLO−VLI）
の差分だけレベル変化によるロックオフを防ぐことが可
能となる。As described above, according to the present embodiment, the output voltage of the synchronous amplitude detector 11 is (V LO −V LI ) while the S / N is improved.
Lock-off due to a level change can be prevented by the difference of
以上説明したように、本発明は、同期前と同期後の同
期判定用信号のS/Nの改善、および判定用基準電圧の設
定を変えることにより、同期後の位相同期ループの受信
動作を安定化させる効果がある。As described above, the present invention stabilizes the reception operation of the phase-locked loop after synchronization by improving the S / N of the synchronization determination signal before and after synchronization and changing the setting of the determination reference voltage. There is an effect to make it.
具体的には、スレッショルドレベル近傍における、ロ
ック判定誤動作の防止、急激な且つ瞬間的なレベル変化
による同期はずれを防ぐ効果がある。Specifically, there is an effect of preventing malfunction of the lock determination near the threshold level and preventing loss of synchronization due to a sudden and instantaneous level change.
第１図は、本発明の位相同期判定回路を有する受信装置
のブロック図、 第２図は、第１図の位相同期判定回路の具体的構成例を
示す回路図、 第３図は同期判定用電圧の設定変化を示す図である。 １……受信入力端子 ２……位相同期ループ基準信号入力端子 ３……AGC増幅器 ４……混合器 ５……位相同期ループ内IF帯域フィルタ ６……振幅制限器 ７……同期位相検波器 ８……位相同期ループのループフィルタ ９……VCO 10……移相器 11……同期振幅検波器 12……AGCループフィルタ 13……直流増幅器 14……切換器付低域フィルタ 15……ヒステリシス型コンパレータ 16……レベル変換器 20……位相同期ループ 30……AGCループ 40……位相同期判定回路FIG. 1 is a block diagram of a receiving apparatus having a phase synchronization determination circuit of the present invention, FIG. 2 is a circuit diagram showing a specific configuration example of the phase synchronization determination circuit of FIG. 1, and FIG. FIG. 7 is a diagram illustrating a change in setting of a voltage. DESCRIPTION OF SYMBOLS 1 ... Reception input terminal 2 ... Phase locked loop reference signal input terminal 3 ... AGC amplifier 4 ... Mixer 5 ... IF band filter in phase locked loop 6 ... Amplitude limiter 7 ... Synchronous phase detector 8 … Loop filter of phase locked loop 9… VCO 10… Phase shifter 11… Synchronous amplitude detector 12… AGC loop filter 13… DC amplifier 14… Low-pass filter with switch 15… Hysteresis Comparator 16 Level converter 20 Phase locked loop 30 AGC loop 40 Phase locked loop circuit
Claims (1)
信装置の位相同期判定回路において、 前記AGCループの同期振幅検波器の出力のS/Nを改善する
為の低域フィルタと、 この低域フィルタのカットオフ周波数を切換える手段
と、 前記低域フィルタの出力を基準電圧とヒステリシス特性
で比較するコンパレータと、 このコンパレータの出力を前記低域フィルタのカットオ
フ周波数切換用制御信号にレベル変換する手段とを有す
ることを特徴とする位相同期判定回路。1. A phase synchronization determination circuit for a receiving apparatus having an AGC loop and a phase locked loop, comprising: a low-pass filter for improving an S / N of an output of a synchronous amplitude detector of the AGC loop; Means for switching the cutoff frequency of the filter; a comparator for comparing the output of the low-pass filter with a reference voltage based on a hysteresis characteristic; means for level-converting the output of the comparator to a control signal for switching the cutoff frequency of the low-pass filter And a phase synchronization determining circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206698A JP2884611B2 (en) | 1989-08-11 | 1989-08-11 | Phase synchronization judgment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206698A JP2884611B2 (en) | 1989-08-11 | 1989-08-11 | Phase synchronization judgment circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371720A JPH0371720A (en) | 1991-03-27 |
| JP2884611B2 true JP2884611B2 (en) | 1999-04-19 |
Family
ID=16527636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1206698A Expired - Lifetime JP2884611B2 (en) | 1989-08-11 | 1989-08-11 | Phase synchronization judgment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884611B2 (en) |
-
1989
- 1989-08-11 JP JP1206698A patent/JP2884611B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0371720A (en) | 1991-03-27 |
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