JP2882411B2 - ディジタル信号発生装置 - Google Patents
ディジタル信号発生装置Info
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は所望アナログ信号に対応するディジタル信号
を発生するための装置に関し、更に詳細には、PBX（構
内交換機）や電子ボタン電話装置等の電話装置で必要な
ダイヤル音、リングバック音、保留音、多周波信号等に
対応するディジタル信号を発生させるために好適なディ
ジタル信号発生装置に関する。 ［従来の技術とその問題点］ PBXやボタン電話装置等の電話装置は、端末の電話機
に対してダイヤルをしてもよいことを知らせるダイヤル
音信号、通話相手を呼び出していることを発呼側電話機
に知らせるリングバック音信号、発呼側電話機に保留を
知らせるための保留音信号、通話相手を選択するための
多周波信号等（以下、これらを総称して音声周波数信号
という）を発生する回路を有している。この音声周波数
信号の従来の代表的な発生方式は次の２つである。 （１） アナログ発振器を用いて各種の音声周波数信号
を発生させる。 （２） 例えば、特開昭61−62245号公報（特願昭59−1
83843）に開示されているように各種の音声周波数信号
に対応するディジタル音声信号をメモリに予め記憶させ
ておき、要求に応じてディジタル音声信号をメモリから
読み出し、トランク又は端末装置でD/A変換する。 しかし、上記（１）のアナログ発振器を使用する場合
には装置の構成が複雑になる。即ち、種々の音声信号を
発生するために複数個の発振器が必要になる。更に、PB
Xやボタン電話装置等の電話装置がディジタルPCM方式で
構成されている場合、アナログ発振器の後段にA/D（ア
ナログ・ディジタル）変換器を設けなければならない。 上記（２）のメモリを使用する場合には、多くの種類
の音又は長い周期の音を発生させる時にメモリの容量が
大きくなり、必然的にコスト高になるという問題があ
る。特にメロディ保留音を得るためにはメモリの容量を
相当大きくしなければならないので、メモリを使用して
メロディ保留音を得ることは事実上困難であった。 そこで、本件出願人、はアップダウンカウンタを使用
してアナログ三角波に対応するディジタル三角波信号又
は台形波信号を形成し、これに基づいて所望アナログ信
号に対応するディジタル信号を得ることを試みた。しか
し、三角波又は台形波であるために高調波歪成分を除去
する必要があり、この高調波歪成分をディジタル的に除
去するためにディジタルローパスフィルタを使用した。
もし、三角波及び台形波の周波数が一定であれば、ディ
ジタルローパスフィルタの特性も一義的に決定される
が、三角波又は台形波の周波数が変化すれば、ディジタ
ルローパスフィルタにおける利得特性及び位相特性も変
化し、所望のディジタル信号及びアナログ信号を得るこ
とができなくなる。入力信号の種類に合せて複数のディ
ジタルローパスフィルタを設け、これ等を切換えて使用
することも考えられるが、回路構成が必然的に複雑にな
る。 そこで、本発明の目的は、単一のディジタルローパス
フィルタによって種々の周波数の入力信号を処理し、種
々の周波数のディジタル信号を得ることができるディジ
タル信号発生装置を提供することにある。 ［問題点を解決するための手段］ 上記目的を達成するための本願の第１番目の発明は、
実施例を示す図面の符号を参照して説明すると、マイク
ロコンピュータ９と、ディジタル信号発生器10とを有す
る電話装置のディジタル信号発生装置であって、マイク
ロコンピュータ９は各種音声信号に対応するPLL回路の
分周比を決めるための周波数制御データが記憶されてい
るメモリ12を有し、ディジタル信号発生器10は音声信号
用ディジタル信号発生回路30を有し、このディジタル信
号発生回路30がディジタル三角波発生回路34とPLL回路3
5とディジタルローパスフィルタ43と出力サンプル・ホ
ールド回路45とを有し、PLL回路35はマイクロコンピュ
ータ９から選択された所望の音声に対応する周波数制御
データを入力して周波数制御データが示す分周比に基づ
いて決定された周波数のクロック信号を発生し、ディジ
タル三角波発生回路34はアップタウンカウンタ80を有
し、このアップタウンカウンタ80がPLL回路35から入力
された所定のクロック信号に応じて所望の音声信号に対
応する三角波信号を発生し、ディジタルローパスフィル
タ43は入力サンプルホールド回路110を有し、この入力
サンプルホールド回路110がディジタル三角波発生回路3
4から出力された三角波信号を所定のサンプリング周波
数でサンプリングして保持するものであり、このサンプ
リング周波数がクロック信号の周波数に対して一定の比
例関係を有すると共に三角波信号の繰返し周波数に対し
て所定の整数倍の値を有し、ディジタルローパスフィル
タ（43）は三角波信号から高周波歪成分を除去してディ
ジタル三角波信号を出力し、出力サンプル・ホールド回
路45はディジタルローパスフィルタ43の出力をサンプリ
ング及び保持して出力する電話装置のディジタル信号発
生装置に係わるものである。 本願の第２番目の発明は、第１番目の発明に、振幅制
御信号発生回路38及び比較スライス回路39を付加したも
のである。 ［発明の効果］ 本願の第１及び第２番目の発明に従うディジタルロー
パスフィルタ43の入力サンプルホールド回路110のサン
プリング周波数は、アップダウンカウンタ80のクロック
信号の周波数の変化に拘わらずクロック信号の周波数に
対して一定の比例関係を有すると共にディジタルローパ
スフィルタ43の入力ディジタル信号の繰返し周波数に対
して所定整数倍の値を有している。このため、ディジタ
ルローパンフィルタ43の入力ディジタル信号と周波数変
化即ちアップダウンカウンタ80の出力の周波数変化に拘
わらず、ディジタルローパスフィルタ43の利得特性及び
位相特性を一定に保つことが可能になる。この結果、単
一のディジタルローパスフィルタ43によって種々の音声
周波数信号のためのディジタル信号から高周波数成分を
除去することが可能になる。 また、第２番目の発明は、上記効果の他に、信号のレ
ベル調整を容易に行うことができるという効果を有す
る。 ［実施例］ 次に、本発明の一実施例に係わるボタン電話装置を図
面に基づいて説明する。なお、この実施例を次の項目に
従って順に説明する。 （１） ボタン電話装置概要 （２） ボタン電話装置の動作概要 （３） ディジタル信号発生器概要 （４） 三角波発生回路 （５） PLL回路 （６） 振幅制御信号発生回路 （７） 比較スライス回路 （８） DLPフィルタ （９） サンプル・ホールド回路 （10） 出力制御回路47及び加算器52 （11） 線形非線形変換回路 ［（１） ボタン電話装置概要］ 第１図（Ａ）に原理的に示すボタン電話装置は、主装
置１と、ここに接続された複数の端末装置としての電話
機2a、2b、2c、2d、2e、2fとから成る。主装置１には外
線即ち局線３も接続されている。従って、主装置１は内
線の電話機2a〜2fのための交換を行うと共に、電話機2a
〜2fを局線３に接続する。主装置１は、外線インタフェ
ースとしての局線トランク４と、内線インタフェースと
しての内線トランク５と、交換装置６と、信号トランク
７と、これ等を相互に接続するハイウェイバス８と、マ
イクロコンピュータ９とを備えている。 局線トランク４は、局線３から入力する信号をA/D変
換し、局線３に出力する信号をD/A変換する装置を含ん
でいる。 交換装置６はハイウェイスイッチ（通話スイッチ）を
含み、内線の電話機2a〜2fと局線３との接続、及び内線
の電話機2a〜2fの相互の接続を行う。 信号トランク７は、本発明に特に関係を有するディジ
タル信号発生器10を含む。ディジタル信号発生器10は、
ダイヤル音信号、リングバック音信号、保留音信号及び
ダイヤル操作により0,1,2・・・・のダイヤル番号に対
応する信号である多周波信号（DTMF）を時分割で形成す
る回路である。このディジタル信号発生器10は後で詳し
く説明する。 マイクロコンピュータ９は、CPU（中央処理装置）11
とメモリ12とを含み、すべての制御を司る。なお、メモ
リ12には、ダイヤル音発生条件データ、リングバック音
発生条件データ、保留音発生条件データ、多周波音信号
発生条件データが予め書き込まれている。マイクロコン
ピュータ９と交換装置６及び信号トランク７との間は信
号線13、データバス14、アドレスバス15、信号線16によ
って接続されている。信号線13はCPU11の制御に基づい
てメモリ12から読み出された音声周波数信号発生条件デ
ータをディジタル信号発生器10のインタフェースのメモ
リに書き込むことを指令するデータ書き込みパルス伝送
機能を有する。データバス14はメモリ12から読み出され
た音声周波数信号発生条件データを伝送する機能を有
し、更に交換装置６にCPU11から交換データを与えるた
めに使用される。アドレスバス15は音声周波数信号発生
条件データをディジタル信号発生器10のインタフェース
のメモリに書き込むためのアドレス信号を伝送する機能
を有し、更に交換装置６に含まれてる交換制御用メモリ
にバス14から供給する交換データの書き込みアドレス信
号の伝送に使用される。 ディジタル信号発生器10を交換装置６に同期させるた
めに、相互間に同期信号線17及びクロック信号線18が設
けられている。図示が省略されているが、交換装置６と
局線及び内線トランク４、５との間にも同期信号線及び
クロック信号線が設けられている。 局線及び内線トランク４、５とマイクロコンピュータ
９との間の制御バス19は各トランク４、５とCPU11との
間の制御信号のやりとりを時分割で行うものであり、電
話機2a〜2fにおけるダイヤル操作に従って得られる相手
先選択信号（交換データなど）をCPU11に与えると共
に、CPU11から各電話機2a〜2fに呼出し信号などを与え
るためのものである。CPU11は、制御バス19から得られ
る相手先選択信号に応答して交換装置６を制御するため
のデータを作り、且つ相手先が局先である場合には制御
バス19によって局線トランク４に選択信号を送り、相手
先が内線の電話機である場合にはその電話機に呼出し信
号を制御バス19を介して通る。 ハイウェイバス８は、各トランク４、５、７から交換
装置６に向う複数の上りハイウェイと、交換装置６から
局線及び内線トランク４、５に向う複数の下りハイウェ
イとを含む。なお、信号トランク７は交換装置６からデ
ータの供給を受ける必要がないので、下りハイウェイに
接続されていない。 ハイウェイバス８は第２図（Ａ）に示す如く125μｓ
が０チャネルから31チャンネルまでの32チャネルに時分
割されて使用される。１チャンネル当りの割り当て時間
（１タイムスロット）で８ビットのデータが伝送される
ので、単位チャネルのデータ伝送速度は64キロビット／
秒である。 内線トランク５に伝送路20で接続された電話機2a〜2f
は、第１図（Ｂ）に示す如く、送信信号をA/D変換する
ためのA/D変換器21、及び受信信号をD/A変換するD/A変
換器22を内蔵している。更に、電話機2a〜2fは一般の電
話機と同様に、電話機回路23、送話器24、受話器25、フ
ックスイッチ26、ダイヤルスイッチ27、呼出し音発生器
28、及び保留音スイッチ29を、その他図示しないCPU、
メモリ、同期回路等を含む。 ［（２） ボタン電話装置の動作概要］ 電話機2aが外線のある電話機（図示せず）を呼出す時
の動作は次の通りになる。電話機2aでダイヤルするため
に送話器24と受話器25とから成るハンドセットを上げて
フックスイッチ26をオフフック状態にすると、これが制
御伝送路20と内線トランク５と制御バス19とを通ってCP
U11に与えられ、CPU11はオフフックに応答してメモリ12
からダイヤル音信号発生条件データを読み出し、ディジ
タル信号発生器10に与える。ディジタル信号発生器10は
このダイヤル音信号発生条件データに基づいて決定され
たダイヤル音信号をディジタル信号の形式で発生する。
得られたダイヤル音信号は交換装置６で交換され、ハイ
ウェイバス８を通して内線トランク５に時分割で送ら
れ、伝送路20を介してオフフック中の電話機2aに送られ
る。電話機2aはD/A変換器を含むので、ディジタル形式
のダイヤル音信号はアナログ信号に変換される。ダイヤ
ル音信号の時分割伝送は第２図に従って行われる。即ち
第２図（Ｂ）に示す如く同期信号線17から第２図（Ａ）
の例えばチャネル１のタイムスロットで同期信号がディ
ジタル信号発生器10に与えられると、第２図（Ｄ）に示
す如くこれに同期してダイヤル音信号がハイウェイバス
８に出力され、交換装置６で交換され、バス８及び内線
トランク５を介して電話機2aに送られる。 電話機2aでダイヤル操作が行われると、相手先選択信
号が発生し、伝送路20、内線トランク５、制御バス19を
通ってCPU11に与えられ、CPU11はこれに応答して、ディ
ジタル信号発生器10を空いている局線３に接続するよう
に交換装置６を制御する。また、CPU11は電話機2aで与
えられた選択信号に対応するディジタルの多周波信号
（DTMF）を発生するための条件データをメモリ12から読
み出し、これをディジタル信号発生器10に与える。ディ
ジタル信号発生器10は条件データで決定された周波数と
振幅を有する多周波信号を発生し、これが交換装置６で
交換されてハイウェイバス８を介して局線トランク４に
送られ、ここで局線３に適合するように変換される。選
択信号の１は例えば697Hzの周波数信号と、1209Hzの周
波数信号との合成音である。従って、CPU11は上記の周
波数信号を同時発生するようにディジタル信号発生器10
を制御する。選択信号の２〜９及び０等の別の多周波信
号も同様な方法で発生させる。各選択信号（多周波信
号）間のミニマムポーズはCPU11内のタイマによって一
定時間だけ信号送出停止制御することにより得られる。 外線の電話機の呼出しが開始されると、局線３に接続
されている交換局からリングバック音信号が局線３を介
して局線トランク４に入力する。局線トランク４はリン
グバック音信号が得られたことを制御バス19を介してCP
U11に通知する。CPU11はこれに応答してリングバック音
信号発生条件データをメモリ12から読み出し、ディジタ
ル信号発生器10に送る。ディジタル信号発生器10は条件
データによって決定された周波数と振幅情報とを含んで
いるディジタル化リングバック音信号を発生し、これが
発呼側の電話機2aに送られる。 着信側電話機のオフフックで、発信側電話機2aとの間
の通話路が形成された後に、発信側電話機2aが保留音ス
イッチ29をオン操作すると、保留を示す信号が伝送路2
0、内線トランク５、信号線19を介してCPU11に与えら
れ、CPU11はメモリ12から保留音信号発生条件データを
読み出し、ディジタル信号発生器10に与える。これに応
答してディジタル信号発生器10は保留音信号を作成して
局線トランク４に送る。局線トランク４はディジタルの
保留音信号をアナログに変換して着信側電話機に送る。 上述から明らかな如く、メモリ12にはダイヤル音信
号、リングバック音信号、多周波信号、保留音信号がそ
のまま書き込まれておらず、これ等の発生条件データ
（周波数制御データ、振幅制御データ）が書き込まれて
いる。このために少ないメモリ容量で多くの信号を発生
させることが可能になる。 また、ディジタル信号発生器10を多数の端末電話機2a
〜2fで時分割で使用するので、１つのディジタル信号発
生器10によって多数の電話機のための信号を得ることが
できる。なお、主装置１に接続される電話機2a〜2fの台
数が多い場合にはディジタル信号発生器10を複数設け
る。 ［（３） ディジタル信号発生器概要］ 第３図は第１図（Ａ）のディジタル信号発生器10を詳
しく示すものである。このディジタル信号発生器10は、
同一構成の第１及び第２の音声信号用ディジタル信号発
生回路30、31を含んでいる。これ等は共通のCPUインタ
フェース32及びタイミング回路33に接続されている。 第１のディジタル信号発生回路31は、アナログの音声
周波数信号に近似するアナログの三角波に対応したディ
ジタル三角波信号を発生する三角波発生回路34を有す
る。この三角波発生回路34はアップ・ダウンカウンタを
含み、アップカウントとダウンカウントを繰返すことに
よってディジタル三角波信号を周期的に発生する。種々
の周波数の音声信号を得るためには、音声信号に対応す
る三角波の周波数を変える必要がある。三角波発生回路
34から出力する三角波の周波数はアップ・ダウンカウン
タのクロックによって変えることができる。そこで三角
波発生回路34には可変クロック信号発生回路としてアナ
ログのPLL（Phase Locked Loop）回路35がライン36で
接続されている。音の高さを変えるためのPLL回路35の
出力周波数は、第１図のメモリ12からCPU11によって読
み出した周波数制御データによって設定される。このた
め、PLL回路35は、第１図（Ａ）の書き込み信号線13、
データバス14、アドレス15が接続されているCPUインタ
フェース32に対してバス37で接続され、CPU11で指定さ
れた周波数信号を出力する。 三角波の最大振幅を変えると音の強さが変化する。し
かし、三角波発生回路34において三角波の周波数と最大
振幅とを同時に制御することは困難である。このため、
本方式では、三角波発生回路34からは常に同一の最大振
幅の三角波を発生させ、その後三角波をスライスして台
形波にすることにより、振幅を変えている。振幅制御信
号発生回路38は三角波をスライスするための振幅制御信
号を発生する回路であり、第１図のCPUインタフェース3
2に対してバス37で接続されている。この振幅制御信号
発生回路38は第１図のCPU11から与えられる振幅制御デ
ータに対応したスライスレベルを示す振幅制御信号（ス
ライスレベル信号）を出力する。 比較スライス回路39は並列伝送路40によって三角波発
生回路34に接続されていると共に、並列伝送路41によっ
て振幅制御信号発生回路38にも接続されている。この比
較スライス回路39はディジタル比較回路を含み、三角波
と振幅制御信号（スライスレベル信号）とを比較し、三
角波が振幅制御信号の大きさ以上になった時には三角波
をスライスし、台形波を出力する。比較スライス回路39
からは所望音声信号の周波数情報（音の高さの情報）と
振幅情報（音の強さの情報）とを含むディジタル信号が
得られる。 比較スライス回路39に並列伝送路42で接続されたディ
ジタルローパスフィルタ43（以下DLPフィルタという）
は、ディジタル信号の高調波歪成分を減衰させるもので
ある。 DLPフィルタ43に並列伝送路44で接続されたサンプル
・ホールド回路45は、8kHzでディジタル信号をサンプリ
ングし、得られたサンプルをホールドして出力する回路
である。 サンプル・ホールド回路45は伝送路46により出力制御
回路47に接続されている。この出力制御回路47には第２
の音声信号用ディジタル信号発生回路31も伝送路48で接
続されている。出力制御回路47は第１図（Ａ）のCPU11
の命令に基づいて伝送路46から与えられる第１のディジ
タル信号と伝送路48から与えられる第２のディジタル信
号との加算を実行するか否かを決定する。この加算は、
多周波信号及びメロディ保留音の和音を得る場合に必要
になる。この出力制御回路47はCPU11から加算の命令を
受けるためにバス37でCPUインタフェース32に接続さ
れ、且つ信号線49a、49bによって入力段のタイミング回
路33に接続されている。加算が必要な場合には第１及び
第２のディジタル信号を伝送路50、51によって加算器52
に同時に送る。加算が不要の時には第１及び第２のディ
ジタル信号を異なるタイミングで加算器52に送る。 加算器52の出力伝送路57に接続されている線形非線形
変換回路58は線形ディジタル信号を非線形ディジタル信
号に変換し、伝送路59で第１及び第２のパラレル・シリ
アル（Ｐ（Ｓ）変換レジスタ54、56に入力させる。各P/
S変換レジスタ54、56は第１及び第２のディジタル信号
又はこの加算信号をシリアルに変換して伝送路60、61に
送り出す。この制御を実行するために、各レジスタ54、
56は、信号線53a、53b、53c、55a、55b、55cによって出
力制御回路47に接続されている。なお、出力伝送路60、
61は第１図（Ａ）のバス８となる。 第３図のディジタル信号発生器10は、更に各部を関連
付けて動作させるために多数の信号線62、63、64、65、
66、67、68、69、70、71、72、73を有する。又、タイミ
ング回路33と第２の音声信号用ディジタル信号発生回路
31との間にも、第１のディジタル化音声周波数信号発生
回路30における信号線36、62、66、67、71、73に対応す
る信号線として、まとめて図示した信号線74が設けられ
ている。 次に、第３図の各部を更に詳しく説明する。 ［（４） 三角波発生回路］ 第３図の三角波発生回路34は第４図に示す如くアップ
ダウンカウンタ80と、Ｔタイプフリップフロップ81と、
ゼロ検出回路79と、ゼロ遅延パルス発生回路82とから成
る。アップダウンカウンタ80のクロック入力端子CKは信
号線36によってPLL回路35に接続され、出力端子OUTは三
角波データ伝送路40に接続されていると共にゼロ検出回
路79及びゼロ遅延パルス発生回路82に接続されている。
ゼロ検出回路79はアップダウンカウンタ80の出力端子に
接続され、出力ディジタル信号のゼロ時点を検出し、ゼ
ロのクロック期間にゼロ検出パルスをフリップフロップ
81のトリガ入力端子Ｔと信号線64に与える。フロップフ
ロップ81のＱ出力端子は信号線63によって第３図のDLP
フィルタ42に接続されている。 アップダウンカウンタ80は、192進（ｎ＝192）動作す
るものであり、第５図（Ａ）に示す如きアナログ三角波
が要求されているとすれば、これに対応して第５図
（Ｂ）に示す如きディジタル三角波を出力するものであ
る。クロック入力端子CKに周期Tcでクロックパルスが入
力すると、各クロックパルスに応答してカウント値が１
つづつアップし、カウント値がｎ（10進数で192、16進
数でCO）になったら１つづつダウンカウントし、カウン
ト値がゼロになったら再び１つづつアップカウントし、
出力端子OUTに８ビットから16進数のディジタル信号
（絶対値）を出力するものである。アナログ三角波の周
期Taに対してディジタル三角波の周期はTa/2であり、且
つアナログ三角波は正と負との両方の値をとるのに対
し、ディジタル三角波は正の値のみを出力する。そこ
で、ゼロ検出回路79から得られるカウント値がゼロにな
ったことを示すパルスによってフリップフロップ81をト
リガし、フリップフロップ81の出力を第５図（Ｃ）に示
す如くディジタル三角波の一周期毎に反転させ、信号線
63に１ビットの極性信号（符号信号）を得る。これによ
り、８ビットの絶対値と１ビットの極性符号とから成る
折返し（folded）形式の16進数符号が得られる。 第６図は第３図及び第４図の各部の状態を詳しく示
す。第６図（Ｂ）に示すアップダウンカウンタ80の出力
は第６図（Ａ）のクロックパルスが入力する毎に変化し
ている。第６図（Ｃ）のフリップフロップ81の出力信号
線63の値は第５図（Ｃ）と同様に変化している。第６図
（Ｄ）に示す信号線64のパルスは第６図（Ｂ）のカウン
タ値がゼロになる期間に対応して発生している。 ゼロ遅延パルス発生回路82は16進数の89を検出する回
路であり、16進数の89を発生する回路と、この16進数の
89とアップダウンカウンタ80の出力とを比較して両者が
一致した時にゼロ遅延パルスを発生する比較回路とから
成る。従って、第６図（Ｅ）の信号線65にはカウント値
が16進数の89になった時にパルスが発生する。このゼロ
遅延パルスの発生装置は、第６図（Ｄ）のディジタル三
角波のゼロクロス検出パルスから0.71×π/2だけ遅れた
位置に対応している。なお、第６図（Ｅ）のパルスはDL
Pフィルタ42の出力段のディジタル信号のゼロクロスに
対応して発生する。 アップダウンカウンタ80のクロックパルスの周期T2を
短くすれば、ディジタル三角波の発生の繰返し周波数が
高くなり、これをD/A変換した時に高い周波数の音声信
号を得ることができる。従って、クロックパルスの周期
（周波数）によってダイヤル音、リングバック音、保留
音、多周波信号などの所望音声周波数信号の周波数（音
の高さ）を変化させることができる。なお、アナログ三
角波の周期Taとクロックの周期Tcと最高カウント値ｎと
の関係は次式になる。 Ta＝４・ｎ・Tc ……（１） この実施例では、第５図（Ａ）のアナログ三角波の周
波数が168.0Hz〜2666.7Hzの範囲になるようにディジタ
ル三角波を発生させることが可能である。 三角波のディジタル信号を絶対値と極性とから成る折
返しディジタル信号形式で表現すれば、アップダウンカ
ウンタ80の最高カウント値ｎをアナログ三角波の最低か
ら最高（ピーク・ツウ・ピーク）の半分にすることが可
能になり、アップダウンカウンタ34の小型化、低コスト
化が達成される。また、第３図の比較スライス回路39に
おけるスライス処理が容易になる。 ［（５） PLL回路］ PLL回路35は第７図に示す如く位相比較回路83と、ル
ープフィルタ84と、VCO（電圧制御発振器）85と、レジ
スタ内蔵の第１及び第２の分周回路86、87とから成る。
位相比較回路83には第３図のタイミング回路33から8kHz
の基準入力周波数信号が入力すると共に、VCO85の出力
周波数を第１の分周回路86で分周したものが入力する。
基準入力周波数をFr、分周回路86の分周比をＮとすれ
ば、VCO85からNFrの周波数信号を得ることができる。こ
の実施例では、VCO85の出力を第２の分周回路87で更に
分周して信号線36にクロック信号として送出している。
PLL回路35は音声信号の周波数を設定する機能を有す
る。分周回路86、87には、第１図のCPU11から与えられ
る周波数制御データが第３図のCPUインタフェース32と
バス37とを介して入力する。分周回路86、87はプログラ
マブルティバイダであって、プログラマブルカウンタか
ら成り、CPU11で指示された分周比に設定され、所定値
までカウントする毎にオーバフローして１つのパルスを
発生する。CPU11は分周回路86、87のカウンタに初期値
を与える。この初期値を変化させると、分周比が変化
し、VCO85の出力周波数も変化する。勿論、このPLL回路
35は、ダイヤル音リングバック音、保留音、多周波信号
を形成するために必要な範囲の種々の周波数を出力する
ことができるように構成されている。 第１の分周回路86によって分周比を大幅に変化させる
ことができれば、第２の分周回路87は不要であるが、第
１の分周回路86の分周比を大きくすることによってVCO8
5の発振周波数範囲も広くしなければならないという問
題、及びてい倍数が増すためにVCO5の出力信号のジッタ
が増えるという問題が発生する。そこで、この例では、
第２の分周回路87を設け、これでVCO85の出力を1/2、1/
4、1/8分周して２、３、４オクターブの周波数を得る。
なお、VCO85の出力周波数範囲は1.032MHz〜2.048MHzで
あり、三角波発生回路34に与えるクロックの周波数はVC
O85の出力と同一又はこれを第２の分周回路87で1/2、1/
4、1/8に分周したものに相当する。 ところで、位相比較回路83の基準入力周波数として8k
Hzが使用されている。このように8KHz使用すると、後段
のサンプル・ホールド回路45における8kHzのサンプリン
グ時における折り返し（aliasing）雑音を防止すること
が可能になる。即ち、三角波発生回路34はアップダウン
カウンタ80によってディジタル信号を形成するものであ
るから、アナログの三角波をクロック周波数fc＝1/Tcで
サンプリングし、符号化したと等価な出力を発生する。
周波数faの三角波の基本波（正弦波）をクロック周波数
fcでサンプリングすれば、第８図の周波数スペクトラム
に示す如く、fc−fa、fc＋fa、2fc−fa、2fc＋fa等の周
波数成分が新たに生じる。従って、三角波発生回路34か
ら第８図に示す周波数成分を含むディジタル信号が発生
する。ディジタル三角波の高調波歪成分がDLPフィルタ4
3によっても完全に除去されず、第８図に示す成分を含
む信号がサンプル・ホールド回路45に入力し、再びここ
でサンプリングされれば、このサンプリングに基づいて
新しい周波数成分（雑音）が生じる。今、第８図に示す
周波数成分fa、fc−fa、fc＋fa、2fc−fa、2fc＋faをサ
ンプル・ホールド回路45で8kHzでサンプリングすると、
新しく8kHz−fa、8kHz＋fa、16kHz−（fc−fa）、16kHz
＋（fc＋fa）、32kHz−（2fc−fa）、32kHZ＋（2fc＋f
a）等の周波数成分が生じる。ところで、三角波発生回
路34におけるクロック周波数fcを8kHzの整数倍以外の任
意の値に設定すると、折り返し周波数成分が音声周波帯
域０〜4kHzに位置し、雑音又は異音を発生するおそれが
ある。しかし、本実施例では、クロック周波数fcが8kHz
の整数倍に設定されているので、サンプル・ホールド回
路45で発生する折り返し周波数が基本周波数faに重な
り、異音として感じられなくなる。 ［（６） 振幅制御信号発生回路］ 振幅制御信号発生回路38は第９図に示す如く、レジス
タ90と、カウンタ及び信号送出制御回路91と、ダウンカ
ウンタ92とから成る。レジスタ90は第３図のバス37、CP
Uインタフェース32を介して第１図（Ａ）のCPU11に結合
され、CPU11から与えられた振幅制御データ（音の強さ
のデータ）、及びディジタル信号の送出あるいは停止を
示す出力制御信号を記憶する。このレジスタ90は第３図
のタイミング回路33に信号線93によって接続され、タイ
ミング回路33の制御のもとに振幅制御データ及び出力制
御信号を読み込む。 カウンタ制御回路91はここに接続されたレジスタ90に
ディジタル信号送出禁止を示す出力制御信号が書き込ま
れている時には信号線70によって第３図のサンプル・ラ
ッチ回路45に送出禁止信号を与え、ディジタル出力の送
出を禁止する。これと同時に信号線95によってダウンカ
ウンタ92のプリセット端子Ｐに最大値設定信号を与え、
カウンタ出力値を第４図のアップダウンカウンタ80の最
大カウント値以上の初期値に設定する。 第１図（Ａ）のCPU11が送出禁止解除の出力制御信号
を発生し、且つ振幅制御データを発生すると、ダウンカ
ウンタ92は振幅制御データで指定されたダウンカウント
動作になる。この実施例ではダイヤル音、リングバック
音、多周波信号を発生する時にはダウンカウント92から
一定値を出力し、保留音を発生する時には時間と共にダ
ウンカウンタ92の出力を低下させる。ダウンカウンタ92
から得られる８ビットの出力は並列伝送路41によって第
３図の比較スライス回路39に与えられる。 ところで、比較スライス回路39における比較の開始及
びスライスレベルの変更及びサンプル・ラッチ回路45に
おけるデータ送出の開始は音声信号の波形歪みを低減す
るためにディジタル三角波のゼロクロスに同期して行う
ことが望ましい。この同期を達成するために第３図の三
角波発生回路34から導出されている信号線64、65及びPL
L回路35から導出されている信号線73がカウンタ制御回
路91に接続されている。カウンタ制御回路91は第６図
（Ｄ）に示すディジタル三角波のゼロクロスを示す信号
線64のパルスに同期してカウンタ92の出力の切り替えを
実行する。即ち、CPU11がディジタル信号送出禁止を解
除する信号を出力した時に直ちにスライスレベルを示す
出力をカウンタ92から出力するのではなくて、第６図
（Ｄ）のゼロクロスを示すパルスに同期してスライスレ
ベルを示す信号を出力する。また、CPU11がスライスレ
ベルを漸減させるような振幅制御データを出力する場合
には、スライスレベルの切り替えを三角波のゼロクロス
に同期して行う。 比較スライス回路39とサンプリング・ラッチ回路45と
の間にはDLPフィルタ42が設けられているので、ディジ
タル信号の遅れが生じ、DLPフィルタ42の出力波形のゼ
ロクロスは第６図（Ｂ）に16進数で示すカウント値89で
発生し、第６図（Ｂ）に示す如く信号線65にパルスが発
生する。第３図及び第９図の振幅制御信号発生回路38が
CPUがディジタル信号の送出指令を受けても直ちにサン
プリング・ラッチ回路45からディジタル信号を出力され
ずに、DLPフィルタ44の出力段において三角波又は台形
波がゼロクロスになる時点を示す第６図（Ｅ）のパルス
に同期してディジタル信号（三角波又は台形波）を出力
する。振幅制御信号発生回路38のカウンタ制御回路91か
ら導出されている信号線70は上記のディジタル信号の送
出開始を制御するものである。 ［（７） 比較スライス回路］ 比較スライス回路39は第10図に示す如く、ディジタル
比較回路100と、第１及び第２のゲート101、102とから
成る。比較回路100には三角波発生回路34の出力伝送路4
0が接続されていると共に、振幅制御信号発生回路38の
出力伝送路41が接続されている。この比較回路100は一
方の伝送路40から与えられる第11図（Ａ）に示す８ビッ
トのディジタル三角波40aと他方の伝送路41から与えら
れる第11図（Ａ）の８ビットの振幅制御信号41aとを比
較し、ディジタル三角波40aが振幅制御信号41aよりも小
さい期間（t0〜t1）（t2〜t3）に第１のレベル（例えば
高レベル）の出力を発生し、ディジタル三角波40aが振
幅制御信号41aよりも大きい期間（t1〜t2）に第２のレ
ベル（例えば低レベル）の出力を発生する。三角波40a
の伝送路40とスライス出力の伝送路42との間に接続され
た第１のゲート101は、比較回路100の第１のレベルの出
力に応答して信号伝送状態（オン状態）になり、振幅制
御信号41aの伝送路41と出力伝送路42の間に接続された
第２のゲート102は比較回路100の第２のレベルの出力を
インバータ103で反転したものに応答して信号伝送状態
（オン状態）になる。第６図及び第11図は周波数一定及
び振幅一定の音声信号（例えばダイヤル音）を得る場合
の各部の動作を原理的に示している。この場合には、振
幅制御信号発生回路38のダウンカウンタ92から一定レベ
ルのディジタル信号から成る振幅制御信号41aが必要な
期間のみ発生する。第６図（Ｆ）では振幅制御信号41a
の大きさが16進数の88で示されている。第11図（Ａ）で
は三角波40aが直線傾斜で示されているが、実際にはア
ップダウンカウンタ80の出力であるから、第６図（Ｂ）
に示す如くクロックパルス毎に段階的に変化する。な
お、アップダウンカウンタ80によって三角波を示すディ
ジタル信号を得ているので、このディジタル信号は直線
量子化に基づいて得るリニアデータと同一である。第11
図のt1〜t2期間になると、三角波40aが振幅制御信号41a
（スライスレベル）よりも大きくなるので、比較回路10
0の出力が第２のレベルになり、第１のゲート101がオフ
状態に転換し、反対に第２のゲート102がオン状態にな
り、振幅制御信号41aの値（16進数の88）が第６図
（Ｇ）に示す如く出力する。第11図（Ｂ）は２つのゲー
ト101、102の共通出力伝送路42におけるディジタル信号
42aをアナログ的に表示したものである。比較スライス
回路39から得られるディジタル信号42aは、アナログの
台形波に対応している。三角波40a及びスライスされた
ディジタル信号42aの周期は最終的に要求されている音
声信号の周期の1/2であるが、D/A変換時に第11図（Ｃ）
に示す如く１つ置きに極性反転されるので、要求される
周期（周波数）になる。 電話交換で要求される種々の音声周波数信号のレベル
を変えるときには、振幅制御信号41aの大きさを変え
る。これにより、第11図（Ｂ）に示す台形波の最大振幅
が変化し、D/A変換後の音声周波数信号の振幅も変化す
る。 ダイヤル音とリングバック音とを区別するためには両
者の周波数に差を持たせることが必要になる。この場合
には、第３図のPLL回路35から三角波発生回路34に与え
るクロックの周波数を変え、第11図（Ａ）に示す三角波
40aの周期（周波数）を変える。 保留音は同一高さの連続音よりも、減衰音であること
が聴感上望ましい。第12図は台形波の包絡線を変えるこ
とによって減衰音を発生させる原理をアナログ的に示
す。ディジタル三角波40aは第11図（Ａ）の場合と同様
に一定の振幅で繰返して発生させる。一方、振幅制御信
号発生回路38から与える振幅制御信号41aは第９図のダ
ウンカウンタ92をダウンカウント動作させることによっ
て徐々に小さくする。比較スライス回路39の動作は第11
図の場合と全く同一であるので、この比較スライス回路
39の出力ディジタル信号42aのレベルは第12図（Ｂ）に
示す如く漸減する。D/A変換時に第12図（Ｂ）の台形波
を１つ置きに極性反転すると、第11図（Ｃ）の場合と同
様に所望周波数の近似正弦波になる。 第12図では図示の都合上１つの三角波毎にタウンカウ
ンタ92の出力から成る振幅制御信号41aのレベルが変化
しているが、振幅制御信号41aのレベルの切換えは三角
波の周期の整数倍で行われている。また、振幅制御信号
41aのレベルは三角波40aのゼロクロスに同期して行われ
ている。もし、第12図（Ａ）で点線で示すように振幅制
御信号41aをゼロクロス以外の所で切り替えると、第12
図（Ｂ）で点線で示すようにスライスされ、台形波とな
らず、歪成分が多くなる。 第13図は振幅制御信号発生回路38のダウンカウンタ92
のクロックの周期を漸減動作中に変えることによって台
形波の包絡線を制御する場合を示す。t0〜t1区間ではダ
ウンカウンタ92に比較的短い周期T1でクロックが入力し
ているため、ダウンカウンタ92から得られる振幅制御信
号41aのレベルは急速に低下するが、t1〜t2区間ではT1
よりも長い周期T2でダウンカウンタ92のクロックパルス
が入力するので、振幅制御信号41aのレベルはゆっくり
低下する。この様な切り変え制御はCPU11の指令で実行
される。振幅制御信号41aのレベル変化速度は、ダウン
カウンタ92のクロックの周波数の変更によって容易に達
成される。従って、種々のエンベロークを得ることがで
きる。第13図（Ａ）に示す比較動作に基づき、第13図
（Ｂ）に示すエンベロープ出力が得られる。 なお、第12図（Ａ）及び第13図（Ａ）において振幅制
御信号41aがゼロになると、信号送出禁止信号が第９図
のカウンタ及び信号送出制御回路91で形成され、所定の
遅延を有して信号線70から送出される。 ［（８） DLPフィルタ］ DLPフィルタ43は、第11図（Ｂ）、第12図（Ｂ）に示
すディジタル信号42aをD/A変換した時に生じるであろう
と思われる高調波成分をディジタル信号の段階で予めあ
る程度除去するためのものである。このDLPフィルタ43
は、伝達関数Ｈ（ｚ）が次式になるように設定されてい
る。 Ｈ（Ｚ）＝（1/128）／［１−（127/128）Z-1］ ……（２） ここで、Z-1は１サンプル周期の遅延を意味する。入
力信号系列Xnに対応して得られる出力信号系列Ynが次の
差分方程式に従うように設定されている。 Yn（1/128）（Xn−Yn−１）＋Yn−１ ……（３） 従って、このDLPフィルタ43は、第14図に示す原理図
と等価である。第14図のDLPフィルタ43は入力信号Xnと
この入力信号Xnよりも１サンプル前の出力信号Yn−１と
の減算を行う減算器105と、減算値（Xn−Yn−１）に係
数1/128を乗算する乗算器106と、乗算出力に対してXnよ
りも１サンプル前の出力信号Yn−１を加算する加算器10
7と、１サンプル前の出力信号を得るための回路108とか
ら成る。 DLPフィルタ43の具体的回路は第15図に示す如く入力
サンプル・ホールド回路110と、加減算入力制御回路111
と、加減算回路112と、一時記憶レジスタ113と、出力サ
ンプル・ホールド回路114とから成る。第14図の原理回
路と第15図の具体的回路との比較から明らかな如く、具
体的回路では１つの加減算回路112を時分割分で利用し
て必要な減算と加算とを実行している。次に、各部を第
16図を参照して更に詳しく説明する。 入力サンプル・ホールド回路110の入力端子は８ビッ
トのディジタル信号（絶対値）伝送路42によって第３図
の比較スライス回路39に接続されていると共に、１ビッ
トの極性信号線63によって第３図の三角波発生回路34に
接続されている。入力サンプル・ホールド回路110のサ
ンプリングパルス入力端子には信号線67によって第３図
のタイミング回路33に接続されている。DLPフィルタ43
に入力しているタイミング信号線66のタイミングパルス
は第６図（Ｈ）及び第16図（Ａ）に示す如く第６図
（Ａ）のクロック信号を1/2分周したものであり、クロ
ック周波数の1/2の周波数で発生している。もう１つの
タイミング信号線67のタイミングパルスは第６図（Ｉ）
及び第16図（Ｂ）に示す如く第６図（Ｈ）及び第16図
（Ａ）のタイミングパルスを約90度移相したものであ
る。 入力サンプル・ホールド回路110は第16図（Ｂ）のタ
イミングパルスの前縁に同期して第16図（Ｃ）の入力新
号Xn及び信号線63の極性信号を読み込み、次のタイミン
グパルスの前縁までの１サンプル時間だけホールドして
第16図（Ｄ）に示す如く伝送路115に送出する。なお、
第16図では図面を簡略化するために極性信号が省略され
ている。 加減算入力制御回路111には、伝送路115、116によっ
て入力サンプル・ホールド回路110が接続されていると
共に、伝送路117、118によって一時記憶レジスタ113が
接続され、更に信号線66によって第３図のタイミング回
路33が接続されている。この加減算入力制御回路111は
第17図に示す如く伝送路115、116のデータを選択的に通
過させる第１のゲート119と、伝送路117、118のデータ
を選択的に通過させる第２のゲート120と、ビット付加
回路121と、ORゲート122とを含む。第１のゲート119は
第16図（Ａ）のタイミング信号の低レベルに応答してデ
ータ伝送状態になり、伝送路115の８ビットの入力ディ
ジタル信号及び伝送路116の１ビットの極性信号を選択
して出力する。第１のゲート119で選択された８ビット
のディジタル信号はビット付加回路121において15ビッ
トの信号に変換されて並列伝送路119に送り出される。
ビット付加回路121はMSBからLSBまでの15ビットB1〜B15
を出力するものであり、入力信号がない場合には各ビッ
トB1〜B15がゼロになるように構成されている。第１及
び第２のゲート119、120は同時にオン状態にならないの
で、ビット付加回路121を時分割で使用することができ
る。 ８ビットの入力ディジタル信号は第１のゲート119を
通り、下位１ビットのみは更にOBゲート122を通ってビ
ット付加回路121の上位８ビットB1〜B8に入力する。こ
の時、ビット付加回路121の下位７ビットはゼロを出力
しているので、結局、８ビットの信号が15ビットに変換
されて伝送路123に出力される。 一方、一時記憶レジスタ113の出力伝送路117の８ビッ
トの信号は第２のゲート120を通り、上位１ビット（MS
B）のみは更にORゲート122を通ってビット付加回路122
の下位８ビットに入力する。この時、上位７ビットはゼ
ロを出力しているので、結局、８ビット信号が15ビット
に変換されると共に、第14図の1/128の乗算と等価な演
算処理が行われて伝送路123に出力される。従って、独
立に1/128の乗算器を設けることが不要になり、回路構
成の簡略化、低コスト化が達成されている。 なお、１ビットの伝送路116、118の極性信号も第１及
び第２のゲート119、120で時分割選択され、出力伝送路
124に送り出される。 第１のゲート119の制御端子はインバータ125を介して
信号線66に接続され、第２のゲート120の制御端子は直
接に信号線66に接続されている。信号線66は第３図のタ
イミング回路33に接続され、第16図（Ａ）に示すタイミ
ング信号の供給を受ける。第１のゲート119は第16図
（Ａ）のt2〜t4期間のタイミング信号の低レベルに応答
してオン状態になり、第16図（Ｄ）に示す入力ディジタ
ル信号Xnを抽出する。この抽出データはビット付加回路
121を通って第16図（Ｆ）のt2〜t4期間に出力伝送路123
に送り出される。一方、第２のゲート120は第16図
（Ａ）のt4〜t6の高レベルに応答してオン状態になり、
第16図（Ｈ）に示す一時記憶レジスタ113の出力ディジ
タル信号を抽出する。ここで抽出されたデータはビット
付加回路121を通って第16図（Ｆ）のt4〜t6期間に伝送
路123に送出される。この結果、伝送路123には第16図
（Ｆ）に示す如く入力ディジタル信号Xn、Xn＋１……と
レジスタ出力信号（Xn−Yn−１）/128、（Xn＋１−Yn）
/128……との時分割多重信号が得られる。 第15図の加減算回路112の入力端子は伝送路123、124
によって加減算入力制御回路111に接続されていると共
に出力サンプル・ホールド回路114の出力伝送路44、69
に接続されている。加減算回路112においては第16図
（Ｆ）の例えばt2〜t4に示すような入力ディジタル信号
Xnと例えばt4〜t6に示すようなレジスタ出力信号（Xn−
Yn−１）/128との時分割信号と、第16図（Ｅ）に示す出
力ディジタル信号との加算が行われ、15ビットの出力伝
送路126に第16図（Ｇ）に示すディジタル信号を出力す
る。 第16図（Ｇ）のt2〜t3期間に出力される演算出力Xn−
Yn−１は第14図の減算器105の出力に対応し、t4〜t6期
間の［（Xn−Yn−１）/128］＋Yn−１は第14図の加算器
107の出力に対応している。加減算回路112の加算動作と
減算動作との切換えは信号線66に供給されている第16図
（Ａ）のタイミング信号によって行う。第16図（Ａ）と
（Ｇ）との関係から明らかな如く、第16図（Ａ）のタイ
ミング信号の低レベルに応答して減算動作になり、高レ
ベルに応答して加算動作になる。 一時記憶レジスタ113は、上位８ビットの伝送路126と
１ビットの極性信号伝送路127によって加減算回路112に
接続されている。この一時記憶レジスタ113は、第16図
（Ｈ）に示すように第16図（Ｂ）のタイミング信号の高
レベルから低レベルへの立下りに応答して第16図（Ｇ）
に示す減算出力（Xn−Yn−１）、（Xn＋１−Yn）……を
読み込み、次のサンプリング時点まで保持する。但し、
この一時記憶レジスタ113は、ディジタル信号（絶対
値）用として８ビット、極性（符号）信号用として１ビ
ットを有するものであるから、加減算回路112から得ら
れる15ビットのディジタル信号の内の上位８ビットと、
極性信号の１ビットのみを保持する。第16図（Ｇ）の例
えばt2〜t7期間のXn−Yn−１が第16図（Ｈ）のt3〜t7期
間で得られることによって、t4〜t5期間で第16図（Ｈ）
の信号と第16図（Ｅ）の信号との加算を実行することが
可能になる。 出力サンプル・ホールド回路114の入力は15ビットの
絶対値伝送路128と１ビットの極性信号伝送路129とによ
って加減算回路112の出力に結合されている。この出力
サンプル・ホールド回路114は信号線67から与えられる
第16図（Ｂ）に示すタイミング信号の低レベルから高レ
ベルへの立上りに同期して第16図（Ｇ）の加減算出力を
サンプリングし、次のサンプリング時点まで保持する。
第16図（Ｂ）のタイミング信号の立上り時点は第16図
（Ｇ）の加算出力期間に対応しているので、例えば第16
図（Ｇ）のt4〜t5期間のデータと第16図（Ｅ）のt5〜t8
期間のデータとは同一である。なお、第16図（Ｇ）の加
算値はt5で終了するように示されているが、実際には僅
かな遅延があるため、出力サンプル・ホールド回路114
でサンプリングされるまでは保持されている。 出力サンプル・ホールド回路114の15ビットのディジ
タル信号（絶対値）の出力端子は伝送路44aによって加
減算回路112に接続され、１ビットの極性信号出力端子
も伝送路69aによって加減算回路112に接続されている。
また、出力サンプル・ホールド回路114と第13図に示す
次段のサンプル・ホールド回路45とは10ビットの伝送路
44と、ORゲート130と、２つの信号線68、69とによって
結合される。 第18図はDLPフィルタ43の出力サンプル・ホールド回
路114のデータ出力段の接続を詳しく示すものである。
加減算回路112に接続するための伝送路44aは15ビットか
ら成るが、第３図のサンプル・ホールド回路45に接続す
るための伝送路44は上位から数えて第２ビットB2から第
11ビットB11までの10ビットの伝送路とされている。OR
ゲート130には第12ビットB12と第13ビットB13とが接続
され、この出力に信号線68が接続されている。DLPフィ
ルタ43に三角波又は台形波を入力させると、約6dB減衰
された出力が得られるので、DLPフィルタ43の出力の最
上位ビットB1は常にゼロである。従って、最上位ビット
B1を省いて出力を得ても問題が生じない。ORゲート130
は量子化誤差を減少させるために第12ビットB12と第13
ビットB13との論理和の１ビットを作り、この１ビット
を伝送路44の10ビットに付けて出力するものである。結
局、11ビットのディジタル信号がDLPフィルタ43から出
力されることになる。 DLPフィルタ43の出力の11ビットは、加算器52と線形
非線形変換回路58とにおける所要ビットに関係して決定
されている。即ち、線形非線形変換回路58において線形
入力を８ビットの非線形出力に変換するためには12ビッ
トの入力が要求される。第１及び第２の音声信号用ディ
ジタル信号発生回路30、31の出力ディジタル信号の和を
加算器52で形成して出力させる場合に、加算器52の入力
及び出力を12ビットとすれば、オーバフローする可能性
がある。このため、加算器52の入力即ち、DLPフィルタ4
3の出力は11ビットに制限する必要がある。 第15図のDLPフィルタ43で極めて重要な点は、第６図
（Ｈ）（Ｉ）のタイミング信号の周波数は第６図（Ａ）
のクロック信号の周波数の1/2の値を有するので、伝送
路42から入力する三角波又は台形波の周波数に比例して
信号線66、67のタイミング信号の周波数が変化すること
である。この様にDLPフィルタ43を制御すると、三角波
又は台形波の周波数即ち基本波周波数の変化に無関係に
DLPフィルタ43の利得特性（振幅特性）及び位相特性を
ほぼ一定にすることができる。次に、これを詳しく説明
する。 既に述べたDLPフィルタ43の伝達関数Ｈ（ｚ）を示す
（２）式におけるｚを ｚ＝ｅｊωＴ ……（４） （但し、ここでωはDLPフィルタ43における入力ディジ
タル信号即ち三角波又は台形波の基本波の角周波数、Ｔ
はサンプリング周期である）とすると、伝送関数Ｈ
（ｚ）は次式になる。 Ｈ（ｚ）＝（1/128）／［１−（127/128）ｅ−ｊωＴ］ ＝（1/128）／［１−（127/128）（cosωＴ−jsinωＴ）］ ……（５） このＨ（ｚ）の絶対値|H（ｚ）｜は次式になる。 ところで、DLPフィルタ43におけるサンプリング周期
Ｔ（ラジアン）は、三角波又は台形波の周波数の整数の
逆数倍である。即ち、DLPフィルタ43に信号線66、67に
よって与えられている第６図（Ｈ）（Ｉ）及び第16図
（Ａ）（Ｂ）で示すタイミング信号は第６図（Ａ）のク
ロックの1/2の周波数で発生している。三角波又は台形
波の１周期Taのカウンタのクロックパルス入力数はディ
ジタル三角波を発生するための192進のアップダウンカ
ウンタ80の最大カウント値ｎ＝192の４倍の値は768であ
るから、DLPフィルタ43におけるサンプリングパルス入
力数は768の半分の384となり、サンプリング周波数は38
4ωとなる。従って、DLPフィルタ43におけるサンプリン
グ周期Ｔは Ｔ＝２π/384ω（ラジアン） になる。これに基づいて伝達関数Ｈ（ｚ）の絶対値を計
数すると、次の値になる。 これをdB値にすれば、 20log0.432＝−7.29dB ……（８） になる。要するに、DLPフィルタ43のサンプリング周波
数が三角波又は台形波の基本波周波数ωの384倍の384ω
になっているために、伝達関数値が三角波又は台形波の
基本波周波数ωに無関係に決定される。この結果、基本
波周波数ωが変化してもDLPフィルタ43の振幅特性はほ
ぼ一定に保たれる。これは単一のDLPフィルタ43によっ
て種々の周波数のディジタル信号を処理することができ
ることを意味する。この振幅特性はアナログのローパス
フィルタに対応させて考えると、入力信号の周波数が高
くなるに従って、カットオフ周波数が高域側に延びるこ
とと等価である。 DLPフィルタ43の位相特性は、（５）式に基づいて次
式で示すことができる。 tan（LH）＝（127/128）sinωT/ ［１−（127/128）cosωｔ］ ＝（127/128）sin（２π/384）／ ［１−（127/128）cos（２π/384）］ ……（９） この（９）式のＴにＴ＝２π/384ωを代入すると次の
値になる。 tan（LH）＝2.043 従って、DLPフィルタ43の入力信号と出力信号との位
相差は次の通りになる。 LH＝tan-12.043 ＝1.1156 ＝0.71×π/2 ……（10） この位相差はDLPフィルタ43の入力信号の周波数に無
関係に一定の値である。（10）式の位相を第４図のアッ
プダウンカウンタ80のカウント数で示すと、０カウント
を基準にして136カウントであり、16進数で示すと88で
ある。DLPフィルタ43の入力三角波をアナログ対応で示
す第19図（Ａ）とDLPフィルタ43の出力波形をアナログ
対応で示す第19図（Ｂ）との比較から明らかな如く両者
の間には0.71×π/2の固定された位相差がある。この様
にDLPフィルタ43の位相特性が一定であれば、入力信号
の周波数の変化に拘らず、ゼロクロス点を容易に決定す
ることができるという利点が生じる。従って、本実施例
では第４図のゼロ遅延パルス発生回路82によってDLPフ
ィルタ43の出力信号のゼロクロス点を予測して決定し、
これをゼロクロス信号として利用している。この様にDL
Pフィルタ43の出力のゼロクロスを決定する方法は、DLP
フィルタ43の出力段にゼロクロス検出回路を設ける方法
よりも回路構成上有利である。 なお、基準周波数fcを8kHZとした場合において、ダイ
ヤル音、リングバック音、保留音を発生させるための三
角波発生回路34の出力三角波の周波数faと三角波発生回
路34にライン36で与えられるクロック周波数ftとDLPフ
ィルタ43の入力サンプルホールド回路110のサンプリン
グ周波数fdとを次に例示する。 ダイヤル音の場合はfa 401HZ ft 307.968kHZ ft 156.984kHZであり、 リングバック音の場合はfa 599HZ ft 460.032kHZ fd 230.016kHZであり、 音階“ド”の保留音の場合はfa 2093HZ ft 1607.424kHZ fd 803.712kHZであ
る。 ［（９） サンプル・ホールド回路45］ 第３図のDLPフィルタ43の出力段に設けられているサ
ンプル・ホールド回路45は、CCITT勧告に従う8kHzの周
波数で発生している第６図（Ｋ）のサンプリングパルス
によって第６図（Ｊ）に示すDLPフィルタ43の出力をサ
ンプリングし、第６図（Ｌ）に示す如く出力するもので
ある。DLPフィルタ43に接続されている10ビット伝送路4
4と最下位１ビット信号線68と１ビットの極性信号線69
とによって与えられた入力データは、第３図のタイミン
グ回路33から導出されている信号線71の8kHzのタイミン
グ信号に同期してサンプリングされる。このサンプル・
ホールド回路45はディジタル信号の送出制御も行うため
に、信号線70によって振幅制御信号発生回路38に接続さ
れている。この信号線70にデータ送出禁止を示す信号が
発生している時にはサンプル・ホールド回路45の出力は
ゼロとなる。既に説明したように、サンプル・ホールド
回路45におけるディジタル信号の送出の開始はこのゼロ
クロスに同期している。即ち、第４図のゼロ遅延パルス
発生回路82から第19図（Ｂ）の波形のゼロクロスに対応
するパルスが発生したことに応答して第９図のカウンタ
及び信号送出制御回路91が信号線70に送出禁止解除を示
す信号を出力する。これにより、ディジタル信号及びこ
れに対応するアナログ信号の振幅の急激な変化が防止さ
れ、聴感上好ましい音が得られる。 サンプル・ホールド回路45で8kHzのサンプリング周波
数で入力信号をサンプリングすれば、これに基づいて新
しい周波数成分が発生する。この新しい周波数成分が音
声周波数帯域の4kHz以下の範囲内にあれば雑音となる。
既に説明したように入力信号に含まれている雑音周波数
成分はサンプリング周波数（8kHz）の整数倍であるの
で、この雑音周波数成分を含む入力信号をサンプリング
した時に発生する4kHz以下の雑音周波数成分は三角波は
台形波の基本波周波成分に一致し、異音発生の程度が小
さくなる。 ［（10） 出力制御回路47及び加算器52］ 第３図において第１及び第２の音声信号用ディジタル
信号発生回路30、31の１ビットの極性信号と11ビットの
ディジタル信号（絶対値）とから成る12ビットの出力伝
送路46、48が出力制御回路47に接続されている。更に、
出力制御回路47にはバス37を介してCPUインタフェース3
2が接続され、ここを介して第１図（Ａ）のCPU11から加
算指令が与えられる。また、出力制御回路47にはタイミ
ング回路33から信号線49a、49bによって第20図（Ｃ）
（Ｄ）に示す出力タイミング信号が与えられる。なお、
タイミング回路33と出力制御回路47との間には第３図で
は省略されている更に別の信号線も設けられている。 単音発生モード（非加算モード）の場合には第20図に
示す動作になる。第20図（Ａ）に示す如く一方の伝送路
46から入力する第１のディジタル信号をYAn、YAn＋１、
YAn＋２……とし、第20図（Ｂ）に示す如く他方の伝送
路48から入力する第２のディジタル信号YBn、YBn＋１、
YBn＋２……とすれば、これ等が同時に入力していて
も、加算器52に対する伝送路50、51には 第20図（Ｅ）
（Ｆ）に示す如く同時に信号が与えられない。この制御
を実行するために、タイミング回路33は第２図（Ｃ）
（Ｄ）に示すデータ抽出パルスを信号線49a、49bに送出
する。出力制御回路47中に含まれている第１及び第２の
抽出ゲート（図示せず）は第20図（Ｃ）（Ｄ）の抽出パ
ルスに応答してその期間のみ第20図（Ａ）（Ｂ）の信号
を抽出し、第20図（Ｅ）（Ｆ）に示す如く出力する。第
20図（Ｅ）（Ｆ）でディジタル信号が抽出されている期
間以外はゼロを示す信号が出力される。加算器52には第
20図（Ｅ）（Ｆ）の第１及び第２の信号が時分割で入力
し、第20図（Ｇ）に示す如くゼロが加算された信号が伝
送路57に出力される。即ち、加算器52は入力信号をその
まま出力する。加算器52はディジタル信号（絶対値）用
として12ビット、極性信号用として１ビットを有し、13
ビットの出力を発生する。加算器52の出力は次段の線形
非線形変換回路58で８ビット（絶対値７ビット、極性１
ビット）の非線形データに変換されて伝送路59で第１及
び第２のP/S（パラレル・シリアル）変換レジスタ54、4
6に送られる。 第１及び第２のP/S変換レジスタ54,56は信号線53a、5
3b、53c、55a、55b、55cによって出力制御回路47に接続
されている。第１のP/S変換レジスタ54に接続されてい
る信号線53a、53b、53cには第20図（Ｈ）（Ｉ）（Ｊ）
に示す信号がそれぞれ与えられる。第20図（Ｈ）の信号
線53aのパルスは第20図（Ｃ）（Ｅ）の第１の信号の抽
出期間中に発生し、加算器52の出力に含まれている第１
の信号YAn、YAn＋１、YAn＋２……を第１のP/S変換レジ
スタ54にラッチするために使用される。P/S変換レジス
タ54にラッチされた第１の信号は、信号線53bに与えら
れる第20図（Ｉ）の出力タイミングパルスの期間に信号
線53cによって与えられる第20図（Ｊ）に示すタイミン
グパルス（クロックパルス）に同期してシリアルに読み
出され、伝送路60に第20図（Ｋ）に示す如く送り出され
る。この信号の転送速度は125μｓ毎に８ビットであ
り、結局64kbp sである。 第２のP/S変換レジスタ56には信号線55aによって第２
の信号の抽出期間に対応して第20図（Ｌ）に示すラッチ
用パルスが与えられる。これにより、加算器52の出力に
含まれている第２の信号に対応する信号がラッチされ、
信号線55b、55cに与えられる第20図（Ｉ）（Ｊ）と同一
の信号によってラッチされた信号が第20図（Ｍ）に示す
如くシリアルに伝送路61に出力される。第１及び第２の
音声信号用ディジタル信号発生回路30、31を独立に使用
すれば、複数の電話機が異なる又は同一の信号音を同時
に要求した場合に対処することが可能になる。第20図
（Ｋ）（Ｍ）で第１及び第２の信号を同時に出力してい
るが、別の時刻に出力するようにしても勿論差し支えな
い。 第21図はメロディ保留音の和音を得る時又は多周波信
号を得る時に伝送路46の第１の信号と伝送路47の第２の
信号とを加算して出力する場合のタイミングを示す。第
21図（Ａ）（Ｂ）の伝送路46、47の第１及び第２の信号
は出力制御回路47において第21図（Ｃ）（Ｄ）の抽出パ
ルスに基づいて同時に抽出され、第21図（Ｅ）（Ｆ）に
示す如く伝送路50、51から加算器52に送られ、ここで加
算されて第21図（Ｇ）に示す加算信号YAn＋YBn、YAn＋
１＋YBn＋１……となって伝送路57に送出される。加算
器52は絶対値12ビット、極性１ビットの出力を得ること
ができるものであるから、11ビットの２つの信号を加算
してもオーバフローしない。加算信号は線形非線形変換
回路58にて８ビットの非線形信号に変換され、第21図
（Ｈ）のラッチ信号の前縁でP/S変換レジスタ54に書き
込まれ、第21図（Ｉ）（Ｊ）の信号で読み出され、第21
図（Ｋ）に示す如く加算信号が伝送路60にシリアルに出
力される。 第21図では第１のP/S変換レジスタ54のみに非線形加
算信号が書き込まれているが、第２のP/S変換レジスタ5
6にも同時に書き込んでもよい。 ［（11） 線形非線形変換回路58］ 線形非線形変換回路58には伝送路57によって12ビット
のディジタル信号と１ビットの極性信号が入力し、これ
がCCITT勧告G711に従って７ビットの非線形ディジタル
信号と１ビットの極性信号とから成る８ビット信号に変
換される。線形非線形の変換法則には15折線近似μ法則
と13折線近似Ａ法則との２種類がある。本実施例ではμ
法則とＡ法則との切換信号端子131があり、ここに高レ
ベル信号が与えられている時にはμ法則動作になり、低
レベル信号が与えられている時にＡ法則動作になる。 第22図は12ビットの線形データとそれに対応する７ビ
ットの非線形データ（圧伸データ）とのμ法則に従う対
応関係を示す。但し、このμ法則変換の場合には、加算
器52の出力に偏移量16を線形非線形変換回路58に内蔵す
る加算器で加算した後に、第22図のμ変換法則を適用す
る。 第23図は12ビットの線形データとこれに対応する７ビ
ットの非線形データ（圧伸データ）とのＡ法則に従う対
応関係を示す。なお、第22図及び第23図において、WXYZ
は０又は１のいずれかを示し、※印は変換に無関係なビ
ットを示し、、はＷ、Ｙの反転を示す。なお、極性
信号は線形非線形変換には無関係であり、７ビットの非
線形データの最上位に付加されて伝送路59に送出され
る。８ビットの非線形データ（PCM信号）は通常のPCM通
信のインタフェースに適合するものであり、ボタン電話
装置を量産化する上で好都合なものである。 ［変形例］ 本発明は上述の実施例に限定されるものでなく、例え
ば次の変形例が可能なものである。 （１） 第３図では２つの音声信号用ディジタル信号発
生回路30、31を設けたが、一方を省いた構成とすること
もできる。又、これ等と同一構成の音声信号用ディジタ
ル信号発生回路を１個又は複数個追加してもよい。更に
追加した場合であっても、加算器52、線形非線形変換回
路58を時分割で使用することが回路を簡略化する上で望
ましい。ディジタル信号発生回路を２つ以上追加すれ
ば、同時に２つの和音を作成することが可能になる。 （２） 信号線53b、53cのタイミング信号と信号線55
b、55cのタイミング信号とを異なる時刻に出力すること
によってP/S変換レジスタ54、56から異なる時刻に８ビ
ットディジタル信号を出力してもよい。 （３） 本実施例では第１図のバス８においてデータが
シリアルに伝送されているが、パラレル伝送にしてもよ
い。 （４） μ法則に従って線形非線形変換を行う時に必要
になる偏移量16の加算を線形非線形変換回路58内の加算
器で行う代りに、前段の加算器52を使用して行うように
してもよい。 （５） ディジタル信号を音声信号に変換するためのD/
A変換器を電話機2a〜2fに設けずに、内線トランク５内
に設けてもよい。 （６） 電話機2a〜2fがファクシミリ等と一体の場合に
も勿論適用可能である。 （７） CPU11と各電話機2a〜2fとの間で制御信号をや
りとりするために、伝送路20とは別に独立に制御信号線
を設けてもよい。 （８） 第１図の主装置１内のバス８における通話デー
タ及び音声信号用ディジタル信号を時分割多重伝送する
ハイウェイは、実施例では２本とされているが、１本と
してもよいし、２本よりも多くてもよい。 （９） ダイヤル音、リングバック音、保留音、多周波
信号（DTMF）の全部をディジタル信号発生器10に基づい
て発生させず、これ等の内の一部を別の手段で発生させ
てもよい。又、呼出し信号もディジタル信号発生器に基
づいて形成してもよい。 （10） 折返し（folded）方式のディジタル信号を形成
する代りに、所望アナログ信号と同一の周期のディジタ
ル信号をアップダウンカウンタ80で形成してもよい。こ
の場合には極性信号が不要になる。 （11） 実施例では三角波発生回路34から16進数のディ
ジタル信号を得ているが、２進数、８進数等の形式のデ
ィジタル信号を得るようにしてもよい。 （12） ダウンカウンタ92をアップダウンカウンタと
し、徐々にレベルが高くなる振幅制御信号又は徐々に高
くなりしかる後徐々に低くなる振幅制御信号を形成して
もよい。
を発生するための装置に関し、更に詳細には、PBX（構
内交換機）や電子ボタン電話装置等の電話装置で必要な
ダイヤル音、リングバック音、保留音、多周波信号等に
対応するディジタル信号を発生させるために好適なディ
ジタル信号発生装置に関する。 ［従来の技術とその問題点］ PBXやボタン電話装置等の電話装置は、端末の電話機
に対してダイヤルをしてもよいことを知らせるダイヤル
音信号、通話相手を呼び出していることを発呼側電話機
に知らせるリングバック音信号、発呼側電話機に保留を
知らせるための保留音信号、通話相手を選択するための
多周波信号等（以下、これらを総称して音声周波数信号
という）を発生する回路を有している。この音声周波数
信号の従来の代表的な発生方式は次の２つである。 （１） アナログ発振器を用いて各種の音声周波数信号
を発生させる。 （２） 例えば、特開昭61−62245号公報（特願昭59−1
83843）に開示されているように各種の音声周波数信号
に対応するディジタル音声信号をメモリに予め記憶させ
ておき、要求に応じてディジタル音声信号をメモリから
読み出し、トランク又は端末装置でD/A変換する。 しかし、上記（１）のアナログ発振器を使用する場合
には装置の構成が複雑になる。即ち、種々の音声信号を
発生するために複数個の発振器が必要になる。更に、PB
Xやボタン電話装置等の電話装置がディジタルPCM方式で
構成されている場合、アナログ発振器の後段にA/D（ア
ナログ・ディジタル）変換器を設けなければならない。 上記（２）のメモリを使用する場合には、多くの種類
の音又は長い周期の音を発生させる時にメモリの容量が
大きくなり、必然的にコスト高になるという問題があ
る。特にメロディ保留音を得るためにはメモリの容量を
相当大きくしなければならないので、メモリを使用して
メロディ保留音を得ることは事実上困難であった。 そこで、本件出願人、はアップダウンカウンタを使用
してアナログ三角波に対応するディジタル三角波信号又
は台形波信号を形成し、これに基づいて所望アナログ信
号に対応するディジタル信号を得ることを試みた。しか
し、三角波又は台形波であるために高調波歪成分を除去
する必要があり、この高調波歪成分をディジタル的に除
去するためにディジタルローパスフィルタを使用した。
もし、三角波及び台形波の周波数が一定であれば、ディ
ジタルローパスフィルタの特性も一義的に決定される
が、三角波又は台形波の周波数が変化すれば、ディジタ
ルローパスフィルタにおける利得特性及び位相特性も変
化し、所望のディジタル信号及びアナログ信号を得るこ
とができなくなる。入力信号の種類に合せて複数のディ
ジタルローパスフィルタを設け、これ等を切換えて使用
することも考えられるが、回路構成が必然的に複雑にな
る。 そこで、本発明の目的は、単一のディジタルローパス
フィルタによって種々の周波数の入力信号を処理し、種
々の周波数のディジタル信号を得ることができるディジ
タル信号発生装置を提供することにある。 ［問題点を解決するための手段］ 上記目的を達成するための本願の第１番目の発明は、
実施例を示す図面の符号を参照して説明すると、マイク
ロコンピュータ９と、ディジタル信号発生器10とを有す
る電話装置のディジタル信号発生装置であって、マイク
ロコンピュータ９は各種音声信号に対応するPLL回路の
分周比を決めるための周波数制御データが記憶されてい
るメモリ12を有し、ディジタル信号発生器10は音声信号
用ディジタル信号発生回路30を有し、このディジタル信
号発生回路30がディジタル三角波発生回路34とPLL回路3
5とディジタルローパスフィルタ43と出力サンプル・ホ
ールド回路45とを有し、PLL回路35はマイクロコンピュ
ータ９から選択された所望の音声に対応する周波数制御
データを入力して周波数制御データが示す分周比に基づ
いて決定された周波数のクロック信号を発生し、ディジ
タル三角波発生回路34はアップタウンカウンタ80を有
し、このアップタウンカウンタ80がPLL回路35から入力
された所定のクロック信号に応じて所望の音声信号に対
応する三角波信号を発生し、ディジタルローパスフィル
タ43は入力サンプルホールド回路110を有し、この入力
サンプルホールド回路110がディジタル三角波発生回路3
4から出力された三角波信号を所定のサンプリング周波
数でサンプリングして保持するものであり、このサンプ
リング周波数がクロック信号の周波数に対して一定の比
例関係を有すると共に三角波信号の繰返し周波数に対し
て所定の整数倍の値を有し、ディジタルローパスフィル
タ（43）は三角波信号から高周波歪成分を除去してディ
ジタル三角波信号を出力し、出力サンプル・ホールド回
路45はディジタルローパスフィルタ43の出力をサンプリ
ング及び保持して出力する電話装置のディジタル信号発
生装置に係わるものである。 本願の第２番目の発明は、第１番目の発明に、振幅制
御信号発生回路38及び比較スライス回路39を付加したも
のである。 ［発明の効果］ 本願の第１及び第２番目の発明に従うディジタルロー
パスフィルタ43の入力サンプルホールド回路110のサン
プリング周波数は、アップダウンカウンタ80のクロック
信号の周波数の変化に拘わらずクロック信号の周波数に
対して一定の比例関係を有すると共にディジタルローパ
スフィルタ43の入力ディジタル信号の繰返し周波数に対
して所定整数倍の値を有している。このため、ディジタ
ルローパンフィルタ43の入力ディジタル信号と周波数変
化即ちアップダウンカウンタ80の出力の周波数変化に拘
わらず、ディジタルローパスフィルタ43の利得特性及び
位相特性を一定に保つことが可能になる。この結果、単
一のディジタルローパスフィルタ43によって種々の音声
周波数信号のためのディジタル信号から高周波数成分を
除去することが可能になる。 また、第２番目の発明は、上記効果の他に、信号のレ
ベル調整を容易に行うことができるという効果を有す
る。 ［実施例］ 次に、本発明の一実施例に係わるボタン電話装置を図
面に基づいて説明する。なお、この実施例を次の項目に
従って順に説明する。 （１） ボタン電話装置概要 （２） ボタン電話装置の動作概要 （３） ディジタル信号発生器概要 （４） 三角波発生回路 （５） PLL回路 （６） 振幅制御信号発生回路 （７） 比較スライス回路 （８） DLPフィルタ （９） サンプル・ホールド回路 （10） 出力制御回路47及び加算器52 （11） 線形非線形変換回路 ［（１） ボタン電話装置概要］ 第１図（Ａ）に原理的に示すボタン電話装置は、主装
置１と、ここに接続された複数の端末装置としての電話
機2a、2b、2c、2d、2e、2fとから成る。主装置１には外
線即ち局線３も接続されている。従って、主装置１は内
線の電話機2a〜2fのための交換を行うと共に、電話機2a
〜2fを局線３に接続する。主装置１は、外線インタフェ
ースとしての局線トランク４と、内線インタフェースと
しての内線トランク５と、交換装置６と、信号トランク
７と、これ等を相互に接続するハイウェイバス８と、マ
イクロコンピュータ９とを備えている。 局線トランク４は、局線３から入力する信号をA/D変
換し、局線３に出力する信号をD/A変換する装置を含ん
でいる。 交換装置６はハイウェイスイッチ（通話スイッチ）を
含み、内線の電話機2a〜2fと局線３との接続、及び内線
の電話機2a〜2fの相互の接続を行う。 信号トランク７は、本発明に特に関係を有するディジ
タル信号発生器10を含む。ディジタル信号発生器10は、
ダイヤル音信号、リングバック音信号、保留音信号及び
ダイヤル操作により0,1,2・・・・のダイヤル番号に対
応する信号である多周波信号（DTMF）を時分割で形成す
る回路である。このディジタル信号発生器10は後で詳し
く説明する。 マイクロコンピュータ９は、CPU（中央処理装置）11
とメモリ12とを含み、すべての制御を司る。なお、メモ
リ12には、ダイヤル音発生条件データ、リングバック音
発生条件データ、保留音発生条件データ、多周波音信号
発生条件データが予め書き込まれている。マイクロコン
ピュータ９と交換装置６及び信号トランク７との間は信
号線13、データバス14、アドレスバス15、信号線16によ
って接続されている。信号線13はCPU11の制御に基づい
てメモリ12から読み出された音声周波数信号発生条件デ
ータをディジタル信号発生器10のインタフェースのメモ
リに書き込むことを指令するデータ書き込みパルス伝送
機能を有する。データバス14はメモリ12から読み出され
た音声周波数信号発生条件データを伝送する機能を有
し、更に交換装置６にCPU11から交換データを与えるた
めに使用される。アドレスバス15は音声周波数信号発生
条件データをディジタル信号発生器10のインタフェース
のメモリに書き込むためのアドレス信号を伝送する機能
を有し、更に交換装置６に含まれてる交換制御用メモリ
にバス14から供給する交換データの書き込みアドレス信
号の伝送に使用される。 ディジタル信号発生器10を交換装置６に同期させるた
めに、相互間に同期信号線17及びクロック信号線18が設
けられている。図示が省略されているが、交換装置６と
局線及び内線トランク４、５との間にも同期信号線及び
クロック信号線が設けられている。 局線及び内線トランク４、５とマイクロコンピュータ
９との間の制御バス19は各トランク４、５とCPU11との
間の制御信号のやりとりを時分割で行うものであり、電
話機2a〜2fにおけるダイヤル操作に従って得られる相手
先選択信号（交換データなど）をCPU11に与えると共
に、CPU11から各電話機2a〜2fに呼出し信号などを与え
るためのものである。CPU11は、制御バス19から得られ
る相手先選択信号に応答して交換装置６を制御するため
のデータを作り、且つ相手先が局先である場合には制御
バス19によって局線トランク４に選択信号を送り、相手
先が内線の電話機である場合にはその電話機に呼出し信
号を制御バス19を介して通る。 ハイウェイバス８は、各トランク４、５、７から交換
装置６に向う複数の上りハイウェイと、交換装置６から
局線及び内線トランク４、５に向う複数の下りハイウェ
イとを含む。なお、信号トランク７は交換装置６からデ
ータの供給を受ける必要がないので、下りハイウェイに
接続されていない。 ハイウェイバス８は第２図（Ａ）に示す如く125μｓ
が０チャネルから31チャンネルまでの32チャネルに時分
割されて使用される。１チャンネル当りの割り当て時間
（１タイムスロット）で８ビットのデータが伝送される
ので、単位チャネルのデータ伝送速度は64キロビット／
秒である。 内線トランク５に伝送路20で接続された電話機2a〜2f
は、第１図（Ｂ）に示す如く、送信信号をA/D変換する
ためのA/D変換器21、及び受信信号をD/A変換するD/A変
換器22を内蔵している。更に、電話機2a〜2fは一般の電
話機と同様に、電話機回路23、送話器24、受話器25、フ
ックスイッチ26、ダイヤルスイッチ27、呼出し音発生器
28、及び保留音スイッチ29を、その他図示しないCPU、
メモリ、同期回路等を含む。 ［（２） ボタン電話装置の動作概要］ 電話機2aが外線のある電話機（図示せず）を呼出す時
の動作は次の通りになる。電話機2aでダイヤルするため
に送話器24と受話器25とから成るハンドセットを上げて
フックスイッチ26をオフフック状態にすると、これが制
御伝送路20と内線トランク５と制御バス19とを通ってCP
U11に与えられ、CPU11はオフフックに応答してメモリ12
からダイヤル音信号発生条件データを読み出し、ディジ
タル信号発生器10に与える。ディジタル信号発生器10は
このダイヤル音信号発生条件データに基づいて決定され
たダイヤル音信号をディジタル信号の形式で発生する。
得られたダイヤル音信号は交換装置６で交換され、ハイ
ウェイバス８を通して内線トランク５に時分割で送ら
れ、伝送路20を介してオフフック中の電話機2aに送られ
る。電話機2aはD/A変換器を含むので、ディジタル形式
のダイヤル音信号はアナログ信号に変換される。ダイヤ
ル音信号の時分割伝送は第２図に従って行われる。即ち
第２図（Ｂ）に示す如く同期信号線17から第２図（Ａ）
の例えばチャネル１のタイムスロットで同期信号がディ
ジタル信号発生器10に与えられると、第２図（Ｄ）に示
す如くこれに同期してダイヤル音信号がハイウェイバス
８に出力され、交換装置６で交換され、バス８及び内線
トランク５を介して電話機2aに送られる。 電話機2aでダイヤル操作が行われると、相手先選択信
号が発生し、伝送路20、内線トランク５、制御バス19を
通ってCPU11に与えられ、CPU11はこれに応答して、ディ
ジタル信号発生器10を空いている局線３に接続するよう
に交換装置６を制御する。また、CPU11は電話機2aで与
えられた選択信号に対応するディジタルの多周波信号
（DTMF）を発生するための条件データをメモリ12から読
み出し、これをディジタル信号発生器10に与える。ディ
ジタル信号発生器10は条件データで決定された周波数と
振幅を有する多周波信号を発生し、これが交換装置６で
交換されてハイウェイバス８を介して局線トランク４に
送られ、ここで局線３に適合するように変換される。選
択信号の１は例えば697Hzの周波数信号と、1209Hzの周
波数信号との合成音である。従って、CPU11は上記の周
波数信号を同時発生するようにディジタル信号発生器10
を制御する。選択信号の２〜９及び０等の別の多周波信
号も同様な方法で発生させる。各選択信号（多周波信
号）間のミニマムポーズはCPU11内のタイマによって一
定時間だけ信号送出停止制御することにより得られる。 外線の電話機の呼出しが開始されると、局線３に接続
されている交換局からリングバック音信号が局線３を介
して局線トランク４に入力する。局線トランク４はリン
グバック音信号が得られたことを制御バス19を介してCP
U11に通知する。CPU11はこれに応答してリングバック音
信号発生条件データをメモリ12から読み出し、ディジタ
ル信号発生器10に送る。ディジタル信号発生器10は条件
データによって決定された周波数と振幅情報とを含んで
いるディジタル化リングバック音信号を発生し、これが
発呼側の電話機2aに送られる。 着信側電話機のオフフックで、発信側電話機2aとの間
の通話路が形成された後に、発信側電話機2aが保留音ス
イッチ29をオン操作すると、保留を示す信号が伝送路2
0、内線トランク５、信号線19を介してCPU11に与えら
れ、CPU11はメモリ12から保留音信号発生条件データを
読み出し、ディジタル信号発生器10に与える。これに応
答してディジタル信号発生器10は保留音信号を作成して
局線トランク４に送る。局線トランク４はディジタルの
保留音信号をアナログに変換して着信側電話機に送る。 上述から明らかな如く、メモリ12にはダイヤル音信
号、リングバック音信号、多周波信号、保留音信号がそ
のまま書き込まれておらず、これ等の発生条件データ
（周波数制御データ、振幅制御データ）が書き込まれて
いる。このために少ないメモリ容量で多くの信号を発生
させることが可能になる。 また、ディジタル信号発生器10を多数の端末電話機2a
〜2fで時分割で使用するので、１つのディジタル信号発
生器10によって多数の電話機のための信号を得ることが
できる。なお、主装置１に接続される電話機2a〜2fの台
数が多い場合にはディジタル信号発生器10を複数設け
る。 ［（３） ディジタル信号発生器概要］ 第３図は第１図（Ａ）のディジタル信号発生器10を詳
しく示すものである。このディジタル信号発生器10は、
同一構成の第１及び第２の音声信号用ディジタル信号発
生回路30、31を含んでいる。これ等は共通のCPUインタ
フェース32及びタイミング回路33に接続されている。 第１のディジタル信号発生回路31は、アナログの音声
周波数信号に近似するアナログの三角波に対応したディ
ジタル三角波信号を発生する三角波発生回路34を有す
る。この三角波発生回路34はアップ・ダウンカウンタを
含み、アップカウントとダウンカウントを繰返すことに
よってディジタル三角波信号を周期的に発生する。種々
の周波数の音声信号を得るためには、音声信号に対応す
る三角波の周波数を変える必要がある。三角波発生回路
34から出力する三角波の周波数はアップ・ダウンカウン
タのクロックによって変えることができる。そこで三角
波発生回路34には可変クロック信号発生回路としてアナ
ログのPLL（Phase Locked Loop）回路35がライン36で
接続されている。音の高さを変えるためのPLL回路35の
出力周波数は、第１図のメモリ12からCPU11によって読
み出した周波数制御データによって設定される。このた
め、PLL回路35は、第１図（Ａ）の書き込み信号線13、
データバス14、アドレス15が接続されているCPUインタ
フェース32に対してバス37で接続され、CPU11で指定さ
れた周波数信号を出力する。 三角波の最大振幅を変えると音の強さが変化する。し
かし、三角波発生回路34において三角波の周波数と最大
振幅とを同時に制御することは困難である。このため、
本方式では、三角波発生回路34からは常に同一の最大振
幅の三角波を発生させ、その後三角波をスライスして台
形波にすることにより、振幅を変えている。振幅制御信
号発生回路38は三角波をスライスするための振幅制御信
号を発生する回路であり、第１図のCPUインタフェース3
2に対してバス37で接続されている。この振幅制御信号
発生回路38は第１図のCPU11から与えられる振幅制御デ
ータに対応したスライスレベルを示す振幅制御信号（ス
ライスレベル信号）を出力する。 比較スライス回路39は並列伝送路40によって三角波発
生回路34に接続されていると共に、並列伝送路41によっ
て振幅制御信号発生回路38にも接続されている。この比
較スライス回路39はディジタル比較回路を含み、三角波
と振幅制御信号（スライスレベル信号）とを比較し、三
角波が振幅制御信号の大きさ以上になった時には三角波
をスライスし、台形波を出力する。比較スライス回路39
からは所望音声信号の周波数情報（音の高さの情報）と
振幅情報（音の強さの情報）とを含むディジタル信号が
得られる。 比較スライス回路39に並列伝送路42で接続されたディ
ジタルローパスフィルタ43（以下DLPフィルタという）
は、ディジタル信号の高調波歪成分を減衰させるもので
ある。 DLPフィルタ43に並列伝送路44で接続されたサンプル
・ホールド回路45は、8kHzでディジタル信号をサンプリ
ングし、得られたサンプルをホールドして出力する回路
である。 サンプル・ホールド回路45は伝送路46により出力制御
回路47に接続されている。この出力制御回路47には第２
の音声信号用ディジタル信号発生回路31も伝送路48で接
続されている。出力制御回路47は第１図（Ａ）のCPU11
の命令に基づいて伝送路46から与えられる第１のディジ
タル信号と伝送路48から与えられる第２のディジタル信
号との加算を実行するか否かを決定する。この加算は、
多周波信号及びメロディ保留音の和音を得る場合に必要
になる。この出力制御回路47はCPU11から加算の命令を
受けるためにバス37でCPUインタフェース32に接続さ
れ、且つ信号線49a、49bによって入力段のタイミング回
路33に接続されている。加算が必要な場合には第１及び
第２のディジタル信号を伝送路50、51によって加算器52
に同時に送る。加算が不要の時には第１及び第２のディ
ジタル信号を異なるタイミングで加算器52に送る。 加算器52の出力伝送路57に接続されている線形非線形
変換回路58は線形ディジタル信号を非線形ディジタル信
号に変換し、伝送路59で第１及び第２のパラレル・シリ
アル（Ｐ（Ｓ）変換レジスタ54、56に入力させる。各P/
S変換レジスタ54、56は第１及び第２のディジタル信号
又はこの加算信号をシリアルに変換して伝送路60、61に
送り出す。この制御を実行するために、各レジスタ54、
56は、信号線53a、53b、53c、55a、55b、55cによって出
力制御回路47に接続されている。なお、出力伝送路60、
61は第１図（Ａ）のバス８となる。 第３図のディジタル信号発生器10は、更に各部を関連
付けて動作させるために多数の信号線62、63、64、65、
66、67、68、69、70、71、72、73を有する。又、タイミ
ング回路33と第２の音声信号用ディジタル信号発生回路
31との間にも、第１のディジタル化音声周波数信号発生
回路30における信号線36、62、66、67、71、73に対応す
る信号線として、まとめて図示した信号線74が設けられ
ている。 次に、第３図の各部を更に詳しく説明する。 ［（４） 三角波発生回路］ 第３図の三角波発生回路34は第４図に示す如くアップ
ダウンカウンタ80と、Ｔタイプフリップフロップ81と、
ゼロ検出回路79と、ゼロ遅延パルス発生回路82とから成
る。アップダウンカウンタ80のクロック入力端子CKは信
号線36によってPLL回路35に接続され、出力端子OUTは三
角波データ伝送路40に接続されていると共にゼロ検出回
路79及びゼロ遅延パルス発生回路82に接続されている。
ゼロ検出回路79はアップダウンカウンタ80の出力端子に
接続され、出力ディジタル信号のゼロ時点を検出し、ゼ
ロのクロック期間にゼロ検出パルスをフリップフロップ
81のトリガ入力端子Ｔと信号線64に与える。フロップフ
ロップ81のＱ出力端子は信号線63によって第３図のDLP
フィルタ42に接続されている。 アップダウンカウンタ80は、192進（ｎ＝192）動作す
るものであり、第５図（Ａ）に示す如きアナログ三角波
が要求されているとすれば、これに対応して第５図
（Ｂ）に示す如きディジタル三角波を出力するものであ
る。クロック入力端子CKに周期Tcでクロックパルスが入
力すると、各クロックパルスに応答してカウント値が１
つづつアップし、カウント値がｎ（10進数で192、16進
数でCO）になったら１つづつダウンカウントし、カウン
ト値がゼロになったら再び１つづつアップカウントし、
出力端子OUTに８ビットから16進数のディジタル信号
（絶対値）を出力するものである。アナログ三角波の周
期Taに対してディジタル三角波の周期はTa/2であり、且
つアナログ三角波は正と負との両方の値をとるのに対
し、ディジタル三角波は正の値のみを出力する。そこ
で、ゼロ検出回路79から得られるカウント値がゼロにな
ったことを示すパルスによってフリップフロップ81をト
リガし、フリップフロップ81の出力を第５図（Ｃ）に示
す如くディジタル三角波の一周期毎に反転させ、信号線
63に１ビットの極性信号（符号信号）を得る。これによ
り、８ビットの絶対値と１ビットの極性符号とから成る
折返し（folded）形式の16進数符号が得られる。 第６図は第３図及び第４図の各部の状態を詳しく示
す。第６図（Ｂ）に示すアップダウンカウンタ80の出力
は第６図（Ａ）のクロックパルスが入力する毎に変化し
ている。第６図（Ｃ）のフリップフロップ81の出力信号
線63の値は第５図（Ｃ）と同様に変化している。第６図
（Ｄ）に示す信号線64のパルスは第６図（Ｂ）のカウン
タ値がゼロになる期間に対応して発生している。 ゼロ遅延パルス発生回路82は16進数の89を検出する回
路であり、16進数の89を発生する回路と、この16進数の
89とアップダウンカウンタ80の出力とを比較して両者が
一致した時にゼロ遅延パルスを発生する比較回路とから
成る。従って、第６図（Ｅ）の信号線65にはカウント値
が16進数の89になった時にパルスが発生する。このゼロ
遅延パルスの発生装置は、第６図（Ｄ）のディジタル三
角波のゼロクロス検出パルスから0.71×π/2だけ遅れた
位置に対応している。なお、第６図（Ｅ）のパルスはDL
Pフィルタ42の出力段のディジタル信号のゼロクロスに
対応して発生する。 アップダウンカウンタ80のクロックパルスの周期T2を
短くすれば、ディジタル三角波の発生の繰返し周波数が
高くなり、これをD/A変換した時に高い周波数の音声信
号を得ることができる。従って、クロックパルスの周期
（周波数）によってダイヤル音、リングバック音、保留
音、多周波信号などの所望音声周波数信号の周波数（音
の高さ）を変化させることができる。なお、アナログ三
角波の周期Taとクロックの周期Tcと最高カウント値ｎと
の関係は次式になる。 Ta＝４・ｎ・Tc ……（１） この実施例では、第５図（Ａ）のアナログ三角波の周
波数が168.0Hz〜2666.7Hzの範囲になるようにディジタ
ル三角波を発生させることが可能である。 三角波のディジタル信号を絶対値と極性とから成る折
返しディジタル信号形式で表現すれば、アップダウンカ
ウンタ80の最高カウント値ｎをアナログ三角波の最低か
ら最高（ピーク・ツウ・ピーク）の半分にすることが可
能になり、アップダウンカウンタ34の小型化、低コスト
化が達成される。また、第３図の比較スライス回路39に
おけるスライス処理が容易になる。 ［（５） PLL回路］ PLL回路35は第７図に示す如く位相比較回路83と、ル
ープフィルタ84と、VCO（電圧制御発振器）85と、レジ
スタ内蔵の第１及び第２の分周回路86、87とから成る。
位相比較回路83には第３図のタイミング回路33から8kHz
の基準入力周波数信号が入力すると共に、VCO85の出力
周波数を第１の分周回路86で分周したものが入力する。
基準入力周波数をFr、分周回路86の分周比をＮとすれ
ば、VCO85からNFrの周波数信号を得ることができる。こ
の実施例では、VCO85の出力を第２の分周回路87で更に
分周して信号線36にクロック信号として送出している。
PLL回路35は音声信号の周波数を設定する機能を有す
る。分周回路86、87には、第１図のCPU11から与えられ
る周波数制御データが第３図のCPUインタフェース32と
バス37とを介して入力する。分周回路86、87はプログラ
マブルティバイダであって、プログラマブルカウンタか
ら成り、CPU11で指示された分周比に設定され、所定値
までカウントする毎にオーバフローして１つのパルスを
発生する。CPU11は分周回路86、87のカウンタに初期値
を与える。この初期値を変化させると、分周比が変化
し、VCO85の出力周波数も変化する。勿論、このPLL回路
35は、ダイヤル音リングバック音、保留音、多周波信号
を形成するために必要な範囲の種々の周波数を出力する
ことができるように構成されている。 第１の分周回路86によって分周比を大幅に変化させる
ことができれば、第２の分周回路87は不要であるが、第
１の分周回路86の分周比を大きくすることによってVCO8
5の発振周波数範囲も広くしなければならないという問
題、及びてい倍数が増すためにVCO5の出力信号のジッタ
が増えるという問題が発生する。そこで、この例では、
第２の分周回路87を設け、これでVCO85の出力を1/2、1/
4、1/8分周して２、３、４オクターブの周波数を得る。
なお、VCO85の出力周波数範囲は1.032MHz〜2.048MHzで
あり、三角波発生回路34に与えるクロックの周波数はVC
O85の出力と同一又はこれを第２の分周回路87で1/2、1/
4、1/8に分周したものに相当する。 ところで、位相比較回路83の基準入力周波数として8k
Hzが使用されている。このように8KHz使用すると、後段
のサンプル・ホールド回路45における8kHzのサンプリン
グ時における折り返し（aliasing）雑音を防止すること
が可能になる。即ち、三角波発生回路34はアップダウン
カウンタ80によってディジタル信号を形成するものであ
るから、アナログの三角波をクロック周波数fc＝1/Tcで
サンプリングし、符号化したと等価な出力を発生する。
周波数faの三角波の基本波（正弦波）をクロック周波数
fcでサンプリングすれば、第８図の周波数スペクトラム
に示す如く、fc−fa、fc＋fa、2fc−fa、2fc＋fa等の周
波数成分が新たに生じる。従って、三角波発生回路34か
ら第８図に示す周波数成分を含むディジタル信号が発生
する。ディジタル三角波の高調波歪成分がDLPフィルタ4
3によっても完全に除去されず、第８図に示す成分を含
む信号がサンプル・ホールド回路45に入力し、再びここ
でサンプリングされれば、このサンプリングに基づいて
新しい周波数成分（雑音）が生じる。今、第８図に示す
周波数成分fa、fc−fa、fc＋fa、2fc−fa、2fc＋faをサ
ンプル・ホールド回路45で8kHzでサンプリングすると、
新しく8kHz−fa、8kHz＋fa、16kHz−（fc−fa）、16kHz
＋（fc＋fa）、32kHz−（2fc−fa）、32kHZ＋（2fc＋f
a）等の周波数成分が生じる。ところで、三角波発生回
路34におけるクロック周波数fcを8kHzの整数倍以外の任
意の値に設定すると、折り返し周波数成分が音声周波帯
域０〜4kHzに位置し、雑音又は異音を発生するおそれが
ある。しかし、本実施例では、クロック周波数fcが8kHz
の整数倍に設定されているので、サンプル・ホールド回
路45で発生する折り返し周波数が基本周波数faに重な
り、異音として感じられなくなる。 ［（６） 振幅制御信号発生回路］ 振幅制御信号発生回路38は第９図に示す如く、レジス
タ90と、カウンタ及び信号送出制御回路91と、ダウンカ
ウンタ92とから成る。レジスタ90は第３図のバス37、CP
Uインタフェース32を介して第１図（Ａ）のCPU11に結合
され、CPU11から与えられた振幅制御データ（音の強さ
のデータ）、及びディジタル信号の送出あるいは停止を
示す出力制御信号を記憶する。このレジスタ90は第３図
のタイミング回路33に信号線93によって接続され、タイ
ミング回路33の制御のもとに振幅制御データ及び出力制
御信号を読み込む。 カウンタ制御回路91はここに接続されたレジスタ90に
ディジタル信号送出禁止を示す出力制御信号が書き込ま
れている時には信号線70によって第３図のサンプル・ラ
ッチ回路45に送出禁止信号を与え、ディジタル出力の送
出を禁止する。これと同時に信号線95によってダウンカ
ウンタ92のプリセット端子Ｐに最大値設定信号を与え、
カウンタ出力値を第４図のアップダウンカウンタ80の最
大カウント値以上の初期値に設定する。 第１図（Ａ）のCPU11が送出禁止解除の出力制御信号
を発生し、且つ振幅制御データを発生すると、ダウンカ
ウンタ92は振幅制御データで指定されたダウンカウント
動作になる。この実施例ではダイヤル音、リングバック
音、多周波信号を発生する時にはダウンカウント92から
一定値を出力し、保留音を発生する時には時間と共にダ
ウンカウンタ92の出力を低下させる。ダウンカウンタ92
から得られる８ビットの出力は並列伝送路41によって第
３図の比較スライス回路39に与えられる。 ところで、比較スライス回路39における比較の開始及
びスライスレベルの変更及びサンプル・ラッチ回路45に
おけるデータ送出の開始は音声信号の波形歪みを低減す
るためにディジタル三角波のゼロクロスに同期して行う
ことが望ましい。この同期を達成するために第３図の三
角波発生回路34から導出されている信号線64、65及びPL
L回路35から導出されている信号線73がカウンタ制御回
路91に接続されている。カウンタ制御回路91は第６図
（Ｄ）に示すディジタル三角波のゼロクロスを示す信号
線64のパルスに同期してカウンタ92の出力の切り替えを
実行する。即ち、CPU11がディジタル信号送出禁止を解
除する信号を出力した時に直ちにスライスレベルを示す
出力をカウンタ92から出力するのではなくて、第６図
（Ｄ）のゼロクロスを示すパルスに同期してスライスレ
ベルを示す信号を出力する。また、CPU11がスライスレ
ベルを漸減させるような振幅制御データを出力する場合
には、スライスレベルの切り替えを三角波のゼロクロス
に同期して行う。 比較スライス回路39とサンプリング・ラッチ回路45と
の間にはDLPフィルタ42が設けられているので、ディジ
タル信号の遅れが生じ、DLPフィルタ42の出力波形のゼ
ロクロスは第６図（Ｂ）に16進数で示すカウント値89で
発生し、第６図（Ｂ）に示す如く信号線65にパルスが発
生する。第３図及び第９図の振幅制御信号発生回路38が
CPUがディジタル信号の送出指令を受けても直ちにサン
プリング・ラッチ回路45からディジタル信号を出力され
ずに、DLPフィルタ44の出力段において三角波又は台形
波がゼロクロスになる時点を示す第６図（Ｅ）のパルス
に同期してディジタル信号（三角波又は台形波）を出力
する。振幅制御信号発生回路38のカウンタ制御回路91か
ら導出されている信号線70は上記のディジタル信号の送
出開始を制御するものである。 ［（７） 比較スライス回路］ 比較スライス回路39は第10図に示す如く、ディジタル
比較回路100と、第１及び第２のゲート101、102とから
成る。比較回路100には三角波発生回路34の出力伝送路4
0が接続されていると共に、振幅制御信号発生回路38の
出力伝送路41が接続されている。この比較回路100は一
方の伝送路40から与えられる第11図（Ａ）に示す８ビッ
トのディジタル三角波40aと他方の伝送路41から与えら
れる第11図（Ａ）の８ビットの振幅制御信号41aとを比
較し、ディジタル三角波40aが振幅制御信号41aよりも小
さい期間（t0〜t1）（t2〜t3）に第１のレベル（例えば
高レベル）の出力を発生し、ディジタル三角波40aが振
幅制御信号41aよりも大きい期間（t1〜t2）に第２のレ
ベル（例えば低レベル）の出力を発生する。三角波40a
の伝送路40とスライス出力の伝送路42との間に接続され
た第１のゲート101は、比較回路100の第１のレベルの出
力に応答して信号伝送状態（オン状態）になり、振幅制
御信号41aの伝送路41と出力伝送路42の間に接続された
第２のゲート102は比較回路100の第２のレベルの出力を
インバータ103で反転したものに応答して信号伝送状態
（オン状態）になる。第６図及び第11図は周波数一定及
び振幅一定の音声信号（例えばダイヤル音）を得る場合
の各部の動作を原理的に示している。この場合には、振
幅制御信号発生回路38のダウンカウンタ92から一定レベ
ルのディジタル信号から成る振幅制御信号41aが必要な
期間のみ発生する。第６図（Ｆ）では振幅制御信号41a
の大きさが16進数の88で示されている。第11図（Ａ）で
は三角波40aが直線傾斜で示されているが、実際にはア
ップダウンカウンタ80の出力であるから、第６図（Ｂ）
に示す如くクロックパルス毎に段階的に変化する。な
お、アップダウンカウンタ80によって三角波を示すディ
ジタル信号を得ているので、このディジタル信号は直線
量子化に基づいて得るリニアデータと同一である。第11
図のt1〜t2期間になると、三角波40aが振幅制御信号41a
（スライスレベル）よりも大きくなるので、比較回路10
0の出力が第２のレベルになり、第１のゲート101がオフ
状態に転換し、反対に第２のゲート102がオン状態にな
り、振幅制御信号41aの値（16進数の88）が第６図
（Ｇ）に示す如く出力する。第11図（Ｂ）は２つのゲー
ト101、102の共通出力伝送路42におけるディジタル信号
42aをアナログ的に表示したものである。比較スライス
回路39から得られるディジタル信号42aは、アナログの
台形波に対応している。三角波40a及びスライスされた
ディジタル信号42aの周期は最終的に要求されている音
声信号の周期の1/2であるが、D/A変換時に第11図（Ｃ）
に示す如く１つ置きに極性反転されるので、要求される
周期（周波数）になる。 電話交換で要求される種々の音声周波数信号のレベル
を変えるときには、振幅制御信号41aの大きさを変え
る。これにより、第11図（Ｂ）に示す台形波の最大振幅
が変化し、D/A変換後の音声周波数信号の振幅も変化す
る。 ダイヤル音とリングバック音とを区別するためには両
者の周波数に差を持たせることが必要になる。この場合
には、第３図のPLL回路35から三角波発生回路34に与え
るクロックの周波数を変え、第11図（Ａ）に示す三角波
40aの周期（周波数）を変える。 保留音は同一高さの連続音よりも、減衰音であること
が聴感上望ましい。第12図は台形波の包絡線を変えるこ
とによって減衰音を発生させる原理をアナログ的に示
す。ディジタル三角波40aは第11図（Ａ）の場合と同様
に一定の振幅で繰返して発生させる。一方、振幅制御信
号発生回路38から与える振幅制御信号41aは第９図のダ
ウンカウンタ92をダウンカウント動作させることによっ
て徐々に小さくする。比較スライス回路39の動作は第11
図の場合と全く同一であるので、この比較スライス回路
39の出力ディジタル信号42aのレベルは第12図（Ｂ）に
示す如く漸減する。D/A変換時に第12図（Ｂ）の台形波
を１つ置きに極性反転すると、第11図（Ｃ）の場合と同
様に所望周波数の近似正弦波になる。 第12図では図示の都合上１つの三角波毎にタウンカウ
ンタ92の出力から成る振幅制御信号41aのレベルが変化
しているが、振幅制御信号41aのレベルの切換えは三角
波の周期の整数倍で行われている。また、振幅制御信号
41aのレベルは三角波40aのゼロクロスに同期して行われ
ている。もし、第12図（Ａ）で点線で示すように振幅制
御信号41aをゼロクロス以外の所で切り替えると、第12
図（Ｂ）で点線で示すようにスライスされ、台形波とな
らず、歪成分が多くなる。 第13図は振幅制御信号発生回路38のダウンカウンタ92
のクロックの周期を漸減動作中に変えることによって台
形波の包絡線を制御する場合を示す。t0〜t1区間ではダ
ウンカウンタ92に比較的短い周期T1でクロックが入力し
ているため、ダウンカウンタ92から得られる振幅制御信
号41aのレベルは急速に低下するが、t1〜t2区間ではT1
よりも長い周期T2でダウンカウンタ92のクロックパルス
が入力するので、振幅制御信号41aのレベルはゆっくり
低下する。この様な切り変え制御はCPU11の指令で実行
される。振幅制御信号41aのレベル変化速度は、ダウン
カウンタ92のクロックの周波数の変更によって容易に達
成される。従って、種々のエンベロークを得ることがで
きる。第13図（Ａ）に示す比較動作に基づき、第13図
（Ｂ）に示すエンベロープ出力が得られる。 なお、第12図（Ａ）及び第13図（Ａ）において振幅制
御信号41aがゼロになると、信号送出禁止信号が第９図
のカウンタ及び信号送出制御回路91で形成され、所定の
遅延を有して信号線70から送出される。 ［（８） DLPフィルタ］ DLPフィルタ43は、第11図（Ｂ）、第12図（Ｂ）に示
すディジタル信号42aをD/A変換した時に生じるであろう
と思われる高調波成分をディジタル信号の段階で予めあ
る程度除去するためのものである。このDLPフィルタ43
は、伝達関数Ｈ（ｚ）が次式になるように設定されてい
る。 Ｈ（Ｚ）＝（1/128）／［１−（127/128）Z-1］ ……（２） ここで、Z-1は１サンプル周期の遅延を意味する。入
力信号系列Xnに対応して得られる出力信号系列Ynが次の
差分方程式に従うように設定されている。 Yn（1/128）（Xn−Yn−１）＋Yn−１ ……（３） 従って、このDLPフィルタ43は、第14図に示す原理図
と等価である。第14図のDLPフィルタ43は入力信号Xnと
この入力信号Xnよりも１サンプル前の出力信号Yn−１と
の減算を行う減算器105と、減算値（Xn−Yn−１）に係
数1/128を乗算する乗算器106と、乗算出力に対してXnよ
りも１サンプル前の出力信号Yn−１を加算する加算器10
7と、１サンプル前の出力信号を得るための回路108とか
ら成る。 DLPフィルタ43の具体的回路は第15図に示す如く入力
サンプル・ホールド回路110と、加減算入力制御回路111
と、加減算回路112と、一時記憶レジスタ113と、出力サ
ンプル・ホールド回路114とから成る。第14図の原理回
路と第15図の具体的回路との比較から明らかな如く、具
体的回路では１つの加減算回路112を時分割分で利用し
て必要な減算と加算とを実行している。次に、各部を第
16図を参照して更に詳しく説明する。 入力サンプル・ホールド回路110の入力端子は８ビッ
トのディジタル信号（絶対値）伝送路42によって第３図
の比較スライス回路39に接続されていると共に、１ビッ
トの極性信号線63によって第３図の三角波発生回路34に
接続されている。入力サンプル・ホールド回路110のサ
ンプリングパルス入力端子には信号線67によって第３図
のタイミング回路33に接続されている。DLPフィルタ43
に入力しているタイミング信号線66のタイミングパルス
は第６図（Ｈ）及び第16図（Ａ）に示す如く第６図
（Ａ）のクロック信号を1/2分周したものであり、クロ
ック周波数の1/2の周波数で発生している。もう１つの
タイミング信号線67のタイミングパルスは第６図（Ｉ）
及び第16図（Ｂ）に示す如く第６図（Ｈ）及び第16図
（Ａ）のタイミングパルスを約90度移相したものであ
る。 入力サンプル・ホールド回路110は第16図（Ｂ）のタ
イミングパルスの前縁に同期して第16図（Ｃ）の入力新
号Xn及び信号線63の極性信号を読み込み、次のタイミン
グパルスの前縁までの１サンプル時間だけホールドして
第16図（Ｄ）に示す如く伝送路115に送出する。なお、
第16図では図面を簡略化するために極性信号が省略され
ている。 加減算入力制御回路111には、伝送路115、116によっ
て入力サンプル・ホールド回路110が接続されていると
共に、伝送路117、118によって一時記憶レジスタ113が
接続され、更に信号線66によって第３図のタイミング回
路33が接続されている。この加減算入力制御回路111は
第17図に示す如く伝送路115、116のデータを選択的に通
過させる第１のゲート119と、伝送路117、118のデータ
を選択的に通過させる第２のゲート120と、ビット付加
回路121と、ORゲート122とを含む。第１のゲート119は
第16図（Ａ）のタイミング信号の低レベルに応答してデ
ータ伝送状態になり、伝送路115の８ビットの入力ディ
ジタル信号及び伝送路116の１ビットの極性信号を選択
して出力する。第１のゲート119で選択された８ビット
のディジタル信号はビット付加回路121において15ビッ
トの信号に変換されて並列伝送路119に送り出される。
ビット付加回路121はMSBからLSBまでの15ビットB1〜B15
を出力するものであり、入力信号がない場合には各ビッ
トB1〜B15がゼロになるように構成されている。第１及
び第２のゲート119、120は同時にオン状態にならないの
で、ビット付加回路121を時分割で使用することができ
る。 ８ビットの入力ディジタル信号は第１のゲート119を
通り、下位１ビットのみは更にOBゲート122を通ってビ
ット付加回路121の上位８ビットB1〜B8に入力する。こ
の時、ビット付加回路121の下位７ビットはゼロを出力
しているので、結局、８ビットの信号が15ビットに変換
されて伝送路123に出力される。 一方、一時記憶レジスタ113の出力伝送路117の８ビッ
トの信号は第２のゲート120を通り、上位１ビット（MS
B）のみは更にORゲート122を通ってビット付加回路122
の下位８ビットに入力する。この時、上位７ビットはゼ
ロを出力しているので、結局、８ビット信号が15ビット
に変換されると共に、第14図の1/128の乗算と等価な演
算処理が行われて伝送路123に出力される。従って、独
立に1/128の乗算器を設けることが不要になり、回路構
成の簡略化、低コスト化が達成されている。 なお、１ビットの伝送路116、118の極性信号も第１及
び第２のゲート119、120で時分割選択され、出力伝送路
124に送り出される。 第１のゲート119の制御端子はインバータ125を介して
信号線66に接続され、第２のゲート120の制御端子は直
接に信号線66に接続されている。信号線66は第３図のタ
イミング回路33に接続され、第16図（Ａ）に示すタイミ
ング信号の供給を受ける。第１のゲート119は第16図
（Ａ）のt2〜t4期間のタイミング信号の低レベルに応答
してオン状態になり、第16図（Ｄ）に示す入力ディジタ
ル信号Xnを抽出する。この抽出データはビット付加回路
121を通って第16図（Ｆ）のt2〜t4期間に出力伝送路123
に送り出される。一方、第２のゲート120は第16図
（Ａ）のt4〜t6の高レベルに応答してオン状態になり、
第16図（Ｈ）に示す一時記憶レジスタ113の出力ディジ
タル信号を抽出する。ここで抽出されたデータはビット
付加回路121を通って第16図（Ｆ）のt4〜t6期間に伝送
路123に送出される。この結果、伝送路123には第16図
（Ｆ）に示す如く入力ディジタル信号Xn、Xn＋１……と
レジスタ出力信号（Xn−Yn−１）/128、（Xn＋１−Yn）
/128……との時分割多重信号が得られる。 第15図の加減算回路112の入力端子は伝送路123、124
によって加減算入力制御回路111に接続されていると共
に出力サンプル・ホールド回路114の出力伝送路44、69
に接続されている。加減算回路112においては第16図
（Ｆ）の例えばt2〜t4に示すような入力ディジタル信号
Xnと例えばt4〜t6に示すようなレジスタ出力信号（Xn−
Yn−１）/128との時分割信号と、第16図（Ｅ）に示す出
力ディジタル信号との加算が行われ、15ビットの出力伝
送路126に第16図（Ｇ）に示すディジタル信号を出力す
る。 第16図（Ｇ）のt2〜t3期間に出力される演算出力Xn−
Yn−１は第14図の減算器105の出力に対応し、t4〜t6期
間の［（Xn−Yn−１）/128］＋Yn−１は第14図の加算器
107の出力に対応している。加減算回路112の加算動作と
減算動作との切換えは信号線66に供給されている第16図
（Ａ）のタイミング信号によって行う。第16図（Ａ）と
（Ｇ）との関係から明らかな如く、第16図（Ａ）のタイ
ミング信号の低レベルに応答して減算動作になり、高レ
ベルに応答して加算動作になる。 一時記憶レジスタ113は、上位８ビットの伝送路126と
１ビットの極性信号伝送路127によって加減算回路112に
接続されている。この一時記憶レジスタ113は、第16図
（Ｈ）に示すように第16図（Ｂ）のタイミング信号の高
レベルから低レベルへの立下りに応答して第16図（Ｇ）
に示す減算出力（Xn−Yn−１）、（Xn＋１−Yn）……を
読み込み、次のサンプリング時点まで保持する。但し、
この一時記憶レジスタ113は、ディジタル信号（絶対
値）用として８ビット、極性（符号）信号用として１ビ
ットを有するものであるから、加減算回路112から得ら
れる15ビットのディジタル信号の内の上位８ビットと、
極性信号の１ビットのみを保持する。第16図（Ｇ）の例
えばt2〜t7期間のXn−Yn−１が第16図（Ｈ）のt3〜t7期
間で得られることによって、t4〜t5期間で第16図（Ｈ）
の信号と第16図（Ｅ）の信号との加算を実行することが
可能になる。 出力サンプル・ホールド回路114の入力は15ビットの
絶対値伝送路128と１ビットの極性信号伝送路129とによ
って加減算回路112の出力に結合されている。この出力
サンプル・ホールド回路114は信号線67から与えられる
第16図（Ｂ）に示すタイミング信号の低レベルから高レ
ベルへの立上りに同期して第16図（Ｇ）の加減算出力を
サンプリングし、次のサンプリング時点まで保持する。
第16図（Ｂ）のタイミング信号の立上り時点は第16図
（Ｇ）の加算出力期間に対応しているので、例えば第16
図（Ｇ）のt4〜t5期間のデータと第16図（Ｅ）のt5〜t8
期間のデータとは同一である。なお、第16図（Ｇ）の加
算値はt5で終了するように示されているが、実際には僅
かな遅延があるため、出力サンプル・ホールド回路114
でサンプリングされるまでは保持されている。 出力サンプル・ホールド回路114の15ビットのディジ
タル信号（絶対値）の出力端子は伝送路44aによって加
減算回路112に接続され、１ビットの極性信号出力端子
も伝送路69aによって加減算回路112に接続されている。
また、出力サンプル・ホールド回路114と第13図に示す
次段のサンプル・ホールド回路45とは10ビットの伝送路
44と、ORゲート130と、２つの信号線68、69とによって
結合される。 第18図はDLPフィルタ43の出力サンプル・ホールド回
路114のデータ出力段の接続を詳しく示すものである。
加減算回路112に接続するための伝送路44aは15ビットか
ら成るが、第３図のサンプル・ホールド回路45に接続す
るための伝送路44は上位から数えて第２ビットB2から第
11ビットB11までの10ビットの伝送路とされている。OR
ゲート130には第12ビットB12と第13ビットB13とが接続
され、この出力に信号線68が接続されている。DLPフィ
ルタ43に三角波又は台形波を入力させると、約6dB減衰
された出力が得られるので、DLPフィルタ43の出力の最
上位ビットB1は常にゼロである。従って、最上位ビット
B1を省いて出力を得ても問題が生じない。ORゲート130
は量子化誤差を減少させるために第12ビットB12と第13
ビットB13との論理和の１ビットを作り、この１ビット
を伝送路44の10ビットに付けて出力するものである。結
局、11ビットのディジタル信号がDLPフィルタ43から出
力されることになる。 DLPフィルタ43の出力の11ビットは、加算器52と線形
非線形変換回路58とにおける所要ビットに関係して決定
されている。即ち、線形非線形変換回路58において線形
入力を８ビットの非線形出力に変換するためには12ビッ
トの入力が要求される。第１及び第２の音声信号用ディ
ジタル信号発生回路30、31の出力ディジタル信号の和を
加算器52で形成して出力させる場合に、加算器52の入力
及び出力を12ビットとすれば、オーバフローする可能性
がある。このため、加算器52の入力即ち、DLPフィルタ4
3の出力は11ビットに制限する必要がある。 第15図のDLPフィルタ43で極めて重要な点は、第６図
（Ｈ）（Ｉ）のタイミング信号の周波数は第６図（Ａ）
のクロック信号の周波数の1/2の値を有するので、伝送
路42から入力する三角波又は台形波の周波数に比例して
信号線66、67のタイミング信号の周波数が変化すること
である。この様にDLPフィルタ43を制御すると、三角波
又は台形波の周波数即ち基本波周波数の変化に無関係に
DLPフィルタ43の利得特性（振幅特性）及び位相特性を
ほぼ一定にすることができる。次に、これを詳しく説明
する。 既に述べたDLPフィルタ43の伝達関数Ｈ（ｚ）を示す
（２）式におけるｚを ｚ＝ｅｊωＴ ……（４） （但し、ここでωはDLPフィルタ43における入力ディジ
タル信号即ち三角波又は台形波の基本波の角周波数、Ｔ
はサンプリング周期である）とすると、伝送関数Ｈ
（ｚ）は次式になる。 Ｈ（ｚ）＝（1/128）／［１−（127/128）ｅ−ｊωＴ］ ＝（1/128）／［１−（127/128）（cosωＴ−jsinωＴ）］ ……（５） このＨ（ｚ）の絶対値|H（ｚ）｜は次式になる。 ところで、DLPフィルタ43におけるサンプリング周期
Ｔ（ラジアン）は、三角波又は台形波の周波数の整数の
逆数倍である。即ち、DLPフィルタ43に信号線66、67に
よって与えられている第６図（Ｈ）（Ｉ）及び第16図
（Ａ）（Ｂ）で示すタイミング信号は第６図（Ａ）のク
ロックの1/2の周波数で発生している。三角波又は台形
波の１周期Taのカウンタのクロックパルス入力数はディ
ジタル三角波を発生するための192進のアップダウンカ
ウンタ80の最大カウント値ｎ＝192の４倍の値は768であ
るから、DLPフィルタ43におけるサンプリングパルス入
力数は768の半分の384となり、サンプリング周波数は38
4ωとなる。従って、DLPフィルタ43におけるサンプリン
グ周期Ｔは Ｔ＝２π/384ω（ラジアン） になる。これに基づいて伝達関数Ｈ（ｚ）の絶対値を計
数すると、次の値になる。 これをdB値にすれば、 20log0.432＝−7.29dB ……（８） になる。要するに、DLPフィルタ43のサンプリング周波
数が三角波又は台形波の基本波周波数ωの384倍の384ω
になっているために、伝達関数値が三角波又は台形波の
基本波周波数ωに無関係に決定される。この結果、基本
波周波数ωが変化してもDLPフィルタ43の振幅特性はほ
ぼ一定に保たれる。これは単一のDLPフィルタ43によっ
て種々の周波数のディジタル信号を処理することができ
ることを意味する。この振幅特性はアナログのローパス
フィルタに対応させて考えると、入力信号の周波数が高
くなるに従って、カットオフ周波数が高域側に延びるこ
とと等価である。 DLPフィルタ43の位相特性は、（５）式に基づいて次
式で示すことができる。 tan（LH）＝（127/128）sinωT/ ［１−（127/128）cosωｔ］ ＝（127/128）sin（２π/384）／ ［１−（127/128）cos（２π/384）］ ……（９） この（９）式のＴにＴ＝２π/384ωを代入すると次の
値になる。 tan（LH）＝2.043 従って、DLPフィルタ43の入力信号と出力信号との位
相差は次の通りになる。 LH＝tan-12.043 ＝1.1156 ＝0.71×π/2 ……（10） この位相差はDLPフィルタ43の入力信号の周波数に無
関係に一定の値である。（10）式の位相を第４図のアッ
プダウンカウンタ80のカウント数で示すと、０カウント
を基準にして136カウントであり、16進数で示すと88で
ある。DLPフィルタ43の入力三角波をアナログ対応で示
す第19図（Ａ）とDLPフィルタ43の出力波形をアナログ
対応で示す第19図（Ｂ）との比較から明らかな如く両者
の間には0.71×π/2の固定された位相差がある。この様
にDLPフィルタ43の位相特性が一定であれば、入力信号
の周波数の変化に拘らず、ゼロクロス点を容易に決定す
ることができるという利点が生じる。従って、本実施例
では第４図のゼロ遅延パルス発生回路82によってDLPフ
ィルタ43の出力信号のゼロクロス点を予測して決定し、
これをゼロクロス信号として利用している。この様にDL
Pフィルタ43の出力のゼロクロスを決定する方法は、DLP
フィルタ43の出力段にゼロクロス検出回路を設ける方法
よりも回路構成上有利である。 なお、基準周波数fcを8kHZとした場合において、ダイ
ヤル音、リングバック音、保留音を発生させるための三
角波発生回路34の出力三角波の周波数faと三角波発生回
路34にライン36で与えられるクロック周波数ftとDLPフ
ィルタ43の入力サンプルホールド回路110のサンプリン
グ周波数fdとを次に例示する。 ダイヤル音の場合はfa 401HZ ft 307.968kHZ ft 156.984kHZであり、 リングバック音の場合はfa 599HZ ft 460.032kHZ fd 230.016kHZであり、 音階“ド”の保留音の場合はfa 2093HZ ft 1607.424kHZ fd 803.712kHZであ
る。 ［（９） サンプル・ホールド回路45］ 第３図のDLPフィルタ43の出力段に設けられているサ
ンプル・ホールド回路45は、CCITT勧告に従う8kHzの周
波数で発生している第６図（Ｋ）のサンプリングパルス
によって第６図（Ｊ）に示すDLPフィルタ43の出力をサ
ンプリングし、第６図（Ｌ）に示す如く出力するもので
ある。DLPフィルタ43に接続されている10ビット伝送路4
4と最下位１ビット信号線68と１ビットの極性信号線69
とによって与えられた入力データは、第３図のタイミン
グ回路33から導出されている信号線71の8kHzのタイミン
グ信号に同期してサンプリングされる。このサンプル・
ホールド回路45はディジタル信号の送出制御も行うため
に、信号線70によって振幅制御信号発生回路38に接続さ
れている。この信号線70にデータ送出禁止を示す信号が
発生している時にはサンプル・ホールド回路45の出力は
ゼロとなる。既に説明したように、サンプル・ホールド
回路45におけるディジタル信号の送出の開始はこのゼロ
クロスに同期している。即ち、第４図のゼロ遅延パルス
発生回路82から第19図（Ｂ）の波形のゼロクロスに対応
するパルスが発生したことに応答して第９図のカウンタ
及び信号送出制御回路91が信号線70に送出禁止解除を示
す信号を出力する。これにより、ディジタル信号及びこ
れに対応するアナログ信号の振幅の急激な変化が防止さ
れ、聴感上好ましい音が得られる。 サンプル・ホールド回路45で8kHzのサンプリング周波
数で入力信号をサンプリングすれば、これに基づいて新
しい周波数成分が発生する。この新しい周波数成分が音
声周波数帯域の4kHz以下の範囲内にあれば雑音となる。
既に説明したように入力信号に含まれている雑音周波数
成分はサンプリング周波数（8kHz）の整数倍であるの
で、この雑音周波数成分を含む入力信号をサンプリング
した時に発生する4kHz以下の雑音周波数成分は三角波は
台形波の基本波周波成分に一致し、異音発生の程度が小
さくなる。 ［（10） 出力制御回路47及び加算器52］ 第３図において第１及び第２の音声信号用ディジタル
信号発生回路30、31の１ビットの極性信号と11ビットの
ディジタル信号（絶対値）とから成る12ビットの出力伝
送路46、48が出力制御回路47に接続されている。更に、
出力制御回路47にはバス37を介してCPUインタフェース3
2が接続され、ここを介して第１図（Ａ）のCPU11から加
算指令が与えられる。また、出力制御回路47にはタイミ
ング回路33から信号線49a、49bによって第20図（Ｃ）
（Ｄ）に示す出力タイミング信号が与えられる。なお、
タイミング回路33と出力制御回路47との間には第３図で
は省略されている更に別の信号線も設けられている。 単音発生モード（非加算モード）の場合には第20図に
示す動作になる。第20図（Ａ）に示す如く一方の伝送路
46から入力する第１のディジタル信号をYAn、YAn＋１、
YAn＋２……とし、第20図（Ｂ）に示す如く他方の伝送
路48から入力する第２のディジタル信号YBn、YBn＋１、
YBn＋２……とすれば、これ等が同時に入力していて
も、加算器52に対する伝送路50、51には 第20図（Ｅ）
（Ｆ）に示す如く同時に信号が与えられない。この制御
を実行するために、タイミング回路33は第２図（Ｃ）
（Ｄ）に示すデータ抽出パルスを信号線49a、49bに送出
する。出力制御回路47中に含まれている第１及び第２の
抽出ゲート（図示せず）は第20図（Ｃ）（Ｄ）の抽出パ
ルスに応答してその期間のみ第20図（Ａ）（Ｂ）の信号
を抽出し、第20図（Ｅ）（Ｆ）に示す如く出力する。第
20図（Ｅ）（Ｆ）でディジタル信号が抽出されている期
間以外はゼロを示す信号が出力される。加算器52には第
20図（Ｅ）（Ｆ）の第１及び第２の信号が時分割で入力
し、第20図（Ｇ）に示す如くゼロが加算された信号が伝
送路57に出力される。即ち、加算器52は入力信号をその
まま出力する。加算器52はディジタル信号（絶対値）用
として12ビット、極性信号用として１ビットを有し、13
ビットの出力を発生する。加算器52の出力は次段の線形
非線形変換回路58で８ビット（絶対値７ビット、極性１
ビット）の非線形データに変換されて伝送路59で第１及
び第２のP/S（パラレル・シリアル）変換レジスタ54、4
6に送られる。 第１及び第２のP/S変換レジスタ54,56は信号線53a、5
3b、53c、55a、55b、55cによって出力制御回路47に接続
されている。第１のP/S変換レジスタ54に接続されてい
る信号線53a、53b、53cには第20図（Ｈ）（Ｉ）（Ｊ）
に示す信号がそれぞれ与えられる。第20図（Ｈ）の信号
線53aのパルスは第20図（Ｃ）（Ｅ）の第１の信号の抽
出期間中に発生し、加算器52の出力に含まれている第１
の信号YAn、YAn＋１、YAn＋２……を第１のP/S変換レジ
スタ54にラッチするために使用される。P/S変換レジス
タ54にラッチされた第１の信号は、信号線53bに与えら
れる第20図（Ｉ）の出力タイミングパルスの期間に信号
線53cによって与えられる第20図（Ｊ）に示すタイミン
グパルス（クロックパルス）に同期してシリアルに読み
出され、伝送路60に第20図（Ｋ）に示す如く送り出され
る。この信号の転送速度は125μｓ毎に８ビットであ
り、結局64kbp sである。 第２のP/S変換レジスタ56には信号線55aによって第２
の信号の抽出期間に対応して第20図（Ｌ）に示すラッチ
用パルスが与えられる。これにより、加算器52の出力に
含まれている第２の信号に対応する信号がラッチされ、
信号線55b、55cに与えられる第20図（Ｉ）（Ｊ）と同一
の信号によってラッチされた信号が第20図（Ｍ）に示す
如くシリアルに伝送路61に出力される。第１及び第２の
音声信号用ディジタル信号発生回路30、31を独立に使用
すれば、複数の電話機が異なる又は同一の信号音を同時
に要求した場合に対処することが可能になる。第20図
（Ｋ）（Ｍ）で第１及び第２の信号を同時に出力してい
るが、別の時刻に出力するようにしても勿論差し支えな
い。 第21図はメロディ保留音の和音を得る時又は多周波信
号を得る時に伝送路46の第１の信号と伝送路47の第２の
信号とを加算して出力する場合のタイミングを示す。第
21図（Ａ）（Ｂ）の伝送路46、47の第１及び第２の信号
は出力制御回路47において第21図（Ｃ）（Ｄ）の抽出パ
ルスに基づいて同時に抽出され、第21図（Ｅ）（Ｆ）に
示す如く伝送路50、51から加算器52に送られ、ここで加
算されて第21図（Ｇ）に示す加算信号YAn＋YBn、YAn＋
１＋YBn＋１……となって伝送路57に送出される。加算
器52は絶対値12ビット、極性１ビットの出力を得ること
ができるものであるから、11ビットの２つの信号を加算
してもオーバフローしない。加算信号は線形非線形変換
回路58にて８ビットの非線形信号に変換され、第21図
（Ｈ）のラッチ信号の前縁でP/S変換レジスタ54に書き
込まれ、第21図（Ｉ）（Ｊ）の信号で読み出され、第21
図（Ｋ）に示す如く加算信号が伝送路60にシリアルに出
力される。 第21図では第１のP/S変換レジスタ54のみに非線形加
算信号が書き込まれているが、第２のP/S変換レジスタ5
6にも同時に書き込んでもよい。 ［（11） 線形非線形変換回路58］ 線形非線形変換回路58には伝送路57によって12ビット
のディジタル信号と１ビットの極性信号が入力し、これ
がCCITT勧告G711に従って７ビットの非線形ディジタル
信号と１ビットの極性信号とから成る８ビット信号に変
換される。線形非線形の変換法則には15折線近似μ法則
と13折線近似Ａ法則との２種類がある。本実施例ではμ
法則とＡ法則との切換信号端子131があり、ここに高レ
ベル信号が与えられている時にはμ法則動作になり、低
レベル信号が与えられている時にＡ法則動作になる。 第22図は12ビットの線形データとそれに対応する７ビ
ットの非線形データ（圧伸データ）とのμ法則に従う対
応関係を示す。但し、このμ法則変換の場合には、加算
器52の出力に偏移量16を線形非線形変換回路58に内蔵す
る加算器で加算した後に、第22図のμ変換法則を適用す
る。 第23図は12ビットの線形データとこれに対応する７ビ
ットの非線形データ（圧伸データ）とのＡ法則に従う対
応関係を示す。なお、第22図及び第23図において、WXYZ
は０又は１のいずれかを示し、※印は変換に無関係なビ
ットを示し、、はＷ、Ｙの反転を示す。なお、極性
信号は線形非線形変換には無関係であり、７ビットの非
線形データの最上位に付加されて伝送路59に送出され
る。８ビットの非線形データ（PCM信号）は通常のPCM通
信のインタフェースに適合するものであり、ボタン電話
装置を量産化する上で好都合なものである。 ［変形例］ 本発明は上述の実施例に限定されるものでなく、例え
ば次の変形例が可能なものである。 （１） 第３図では２つの音声信号用ディジタル信号発
生回路30、31を設けたが、一方を省いた構成とすること
もできる。又、これ等と同一構成の音声信号用ディジタ
ル信号発生回路を１個又は複数個追加してもよい。更に
追加した場合であっても、加算器52、線形非線形変換回
路58を時分割で使用することが回路を簡略化する上で望
ましい。ディジタル信号発生回路を２つ以上追加すれ
ば、同時に２つの和音を作成することが可能になる。 （２） 信号線53b、53cのタイミング信号と信号線55
b、55cのタイミング信号とを異なる時刻に出力すること
によってP/S変換レジスタ54、56から異なる時刻に８ビ
ットディジタル信号を出力してもよい。 （３） 本実施例では第１図のバス８においてデータが
シリアルに伝送されているが、パラレル伝送にしてもよ
い。 （４） μ法則に従って線形非線形変換を行う時に必要
になる偏移量16の加算を線形非線形変換回路58内の加算
器で行う代りに、前段の加算器52を使用して行うように
してもよい。 （５） ディジタル信号を音声信号に変換するためのD/
A変換器を電話機2a〜2fに設けずに、内線トランク５内
に設けてもよい。 （６） 電話機2a〜2fがファクシミリ等と一体の場合に
も勿論適用可能である。 （７） CPU11と各電話機2a〜2fとの間で制御信号をや
りとりするために、伝送路20とは別に独立に制御信号線
を設けてもよい。 （８） 第１図の主装置１内のバス８における通話デー
タ及び音声信号用ディジタル信号を時分割多重伝送する
ハイウェイは、実施例では２本とされているが、１本と
してもよいし、２本よりも多くてもよい。 （９） ダイヤル音、リングバック音、保留音、多周波
信号（DTMF）の全部をディジタル信号発生器10に基づい
て発生させず、これ等の内の一部を別の手段で発生させ
てもよい。又、呼出し信号もディジタル信号発生器に基
づいて形成してもよい。 （10） 折返し（folded）方式のディジタル信号を形成
する代りに、所望アナログ信号と同一の周期のディジタ
ル信号をアップダウンカウンタ80で形成してもよい。こ
の場合には極性信号が不要になる。 （11） 実施例では三角波発生回路34から16進数のディ
ジタル信号を得ているが、２進数、８進数等の形式のデ
ィジタル信号を得るようにしてもよい。 （12） ダウンカウンタ92をアップダウンカウンタと
し、徐々にレベルが高くなる振幅制御信号又は徐々に高
くなりしかる後徐々に低くなる振幅制御信号を形成して
もよい。
【図面の簡単な説明】
第１図（Ａ）は本発明の実施例に係わるボタン電話装置
を示すブロック図、 第１図（Ｂ）は第１図の電話機を原理的に示すブロック
図、 第２図は第１図のバスにおけるデータ伝送のタイミング
を説明するための図、 第３図は第１図のディジタル信号発生器を詳しく示すブ
ロック図、 第４図は第３図の三角波発生回路を詳しく示すブロック
図、 第５図は第４図の各部の動作を説明するための図、 第６図は第３図の各部のタイミング関係を示す図、 第７図は第３図のPLL回路を詳しく示すブロック図、 第８図は基本波周波数信号をサンプリングすることによ
って生じる周波数成分の分布を示す図、 第９図は第３図の振幅制御信号発生回路を詳しく示すブ
ロック図、 第10図は第３図の比較スライス回路を詳しく示すブロッ
ク図、 第11図は第10図の動作を説明するための図、 第12図は第10図の回路において振幅制御信号のレベルを
時間と共に変化させた場合の動作を説明するための図、 第13図は第10図の回路において振幅制御信号のレベルを
時間と共に変化させると共に、変化の速度を変えた場合
の動作を説明するための図、 第14図は第３図のDLPフィルタの原理図、 第15図は第３図のDLPフィルタを詳しく示すブロック
図、 第16図は第15図の各部のタイミング関係を示す図、 第17図は第15図のDLPフィルタの加減算入力制御回路を
詳しく示すブロック図、 第18図は第15図の出力サンプル・ホールド回路の出力段
の接続を詳しく示す回路図、 第19図はDLPフィルタの入力と出力との関係をアナログ
的に示す図、 第20図は単音発生時における第３図の出力制御回路及び
この後段の各部のタイミング関係を示す図、 第21図は和音発生時における第３図の出力制御回路及び
この後段の各部のタイミング関係を示す図、 第22図は第３図の線形非線形変換回路のμ法則を示す
図、 第23図は第３図の線形非線形変換回路のＡ法則を示す図
である。 2a〜2f……電話機 ９……マイクロコンピュータ 10……ディジタル信号発生器 11……CPU 12……メモリー 30……音声信号用ディジタル信号発生回路 34……三角波発生回路 35……PLL回路 36……クロックライン 38……振幅制御信号発生回路 39……比較スライス回路 43……ディジタルローパスフィルタ（DLP） 45……出力サンプル・ホールド回路 67……DLP入力サンプリングパルス信号線 110……DLPフィルタ入力サンプリング信号線。
を示すブロック図、 第１図（Ｂ）は第１図の電話機を原理的に示すブロック
図、 第２図は第１図のバスにおけるデータ伝送のタイミング
を説明するための図、 第３図は第１図のディジタル信号発生器を詳しく示すブ
ロック図、 第４図は第３図の三角波発生回路を詳しく示すブロック
図、 第５図は第４図の各部の動作を説明するための図、 第６図は第３図の各部のタイミング関係を示す図、 第７図は第３図のPLL回路を詳しく示すブロック図、 第８図は基本波周波数信号をサンプリングすることによ
って生じる周波数成分の分布を示す図、 第９図は第３図の振幅制御信号発生回路を詳しく示すブ
ロック図、 第10図は第３図の比較スライス回路を詳しく示すブロッ
ク図、 第11図は第10図の動作を説明するための図、 第12図は第10図の回路において振幅制御信号のレベルを
時間と共に変化させた場合の動作を説明するための図、 第13図は第10図の回路において振幅制御信号のレベルを
時間と共に変化させると共に、変化の速度を変えた場合
の動作を説明するための図、 第14図は第３図のDLPフィルタの原理図、 第15図は第３図のDLPフィルタを詳しく示すブロック
図、 第16図は第15図の各部のタイミング関係を示す図、 第17図は第15図のDLPフィルタの加減算入力制御回路を
詳しく示すブロック図、 第18図は第15図の出力サンプル・ホールド回路の出力段
の接続を詳しく示す回路図、 第19図はDLPフィルタの入力と出力との関係をアナログ
的に示す図、 第20図は単音発生時における第３図の出力制御回路及び
この後段の各部のタイミング関係を示す図、 第21図は和音発生時における第３図の出力制御回路及び
この後段の各部のタイミング関係を示す図、 第22図は第３図の線形非線形変換回路のμ法則を示す
図、 第23図は第３図の線形非線形変換回路のＡ法則を示す図
である。 2a〜2f……電話機 ９……マイクロコンピュータ 10……ディジタル信号発生器 11……CPU 12……メモリー 30……音声信号用ディジタル信号発生回路 34……三角波発生回路 35……PLL回路 36……クロックライン 38……振幅制御信号発生回路 39……比較スライス回路 43……ディジタルローパスフィルタ（DLP） 45……出力サンプル・ホールド回路 67……DLP入力サンプリングパルス信号線 110……DLPフィルタ入力サンプリング信号線。
フロントページの続き
(72)発明者 嶋谷 俊道
東京都杉並区久我山１丁目７番41号 岩
崎通信機株式会社内
(56)参考文献 特開 昭52−13757（ＪＰ，Ａ)
特開 昭53−100753（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．マイクロコンピュータ（９）と、ディジタル信号発
生器（10）とを有する電話装置のディジタル信号発生装
置であって、 マイクロコンピュータ（９）は各種音声信号に対応する
PLL回路の分周比を決めるための周波数制御データが記
憶されているメモリ（21）を有し、 ディジタル信号発生器（10）は音声信号用ディジタル信
号発生回路（30）を有し、このディジタル信号発生回路
（30）がディジタル三角波発生回路（34）とPLL回路（3
5）とディジタルローパスフィルタ（43）と出力サンプ
ル・ホールド回路（45）とを有し、 PLL回路（35）はマイクロコンピュータ（９）から選択
された所望の音声に対応する周波数制御データを入力し
て周波数制御データが示す分周比に基づいて決定された
周波数のクロック信号を発生し、 ディジタル三角波発生回路（34）はアップタウンカウン
タ（80）を有し、このアップタウンカウンタ（80）がPL
L回路（35）から入力された所定のクロック信号に応じ
て所望の音声信号に対応する三角波信号を発生し、 ディジタルローパスフィルタ（43）は入力サンプルホー
ルド回路（110）を有し、この入力サンプルホールド回
路（110）がディジタル三角波発生回路（34）から出力
された三角波信号を所定のサンプリング周波数でサンプ
リングして保持するものであり、このサンプリング周波
数がクロック信号の周波数に対して一定の比例関係を有
すると共に三角波信号の繰返し周波数に対して所定の整
数倍の値を有し、ディジタルローパスフィルタ（43）は
三角波信号から高周波歪成分を除去してディジタル三角
波信号を出力し、 出力サンプル・ホールド回路（45）はディジタルローパ
スフィルタ（43）の出力をサンプリング及び保持して出
力する 電話装置のディジタル信号発生装置。 ２．マイクロコンピュータ（９）と、ディジタル信号発
生器（10）とを有する電話装置のディジタル信号発生装
置であって、 マイクロコンピュータ（９）は各種音声信号に対応する
PLL回路の分周比を決めるための周波数及び振幅制御デ
ータが記憶されているメモリ（12）を有し、 ディジタル信号発生器（10）は音声信号用ディジタル信
号発生回路（30）を有し、このディジタル信号発生回路
（30）がディジタル三角波発生回路（34）とPLL回路（3
5）と振幅制御信号発生回路（38）と比較スライス回路
（39）とディジタルローパスフィルタ（43）と出力サン
プル・ホールド回路（45）とを有し、 PLL回路（35）はマイクロコンピュータ（９）から選択
された所望の音声に対応する周波数制御データを入力し
て周波数制御データが示す分周比に基づいて決定された
周波数のクロック信号を発生し、 ディジタル三角波発生回路（34）はアップタウンカウン
タ（80）を有し、このアップタウンカウンタ（80）がPL
L回路（35）から入力された所定のクロック信号に応じ
て所望の音声信号に対応する三角波信号を発生し、 振幅制御信号発生回路（38）はマイクロコンピュータ
（９）から供給された振幅制御データを入力として音声
信号の所定振幅値に対応するレベルの振幅制御信号をデ
ィジタル信号形式で発生し、 比較スライス回路（39）は振幅制御信号発生回路（38）
から出力された振幅制御信号とディジタル三角波信号発
生回路（34）から出力された三角波信号とをディジタル
比較し、三角波信号を振幅制御信号でスライスした波形
に相当するディジタル台形波信号を出力し、 ディジタルローパスフィルタ（43）は入力サンプルホー
ルド回路（110）を有し、この前記入力サンプルホール
ド回路（110）が比較スライス回路（39）から出力され
た前記ディジタル台形波信号を所定のサンプリング周波
数でサンプリングして保持するものであり、このサンプ
リング周波数はクロック信号の周波数に対して一定の比
例関係を有すると共に前記ディジタル台形波信号の繰返
し周波数に対して所定の整数倍の値を有し、ディジタル
ローパスフィルタ（43）はディジタル台形波信号から高
周波歪成分を除去してディジタル台形波信号を出力し、 出力サンプル・ホールド回路（45）はディジタルローパ
スフィルタ（43）の出力をサンプリング及び保持して出
力する 電話装置のディジタル信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197329A JP2882411B2 (ja) | 1987-08-07 | 1987-08-07 | ディジタル信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197329A JP2882411B2 (ja) | 1987-08-07 | 1987-08-07 | ディジタル信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441365A JPS6441365A (en) | 1989-02-13 |
| JP2882411B2 true JP2882411B2 (ja) | 1999-04-12 |
Family
ID=16372655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62197329A Expired - Lifetime JP2882411B2 (ja) | 1987-08-07 | 1987-08-07 | ディジタル信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882411B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213757A (en) * | 1975-07-23 | 1977-02-02 | Kazumi Yamashita | Sine wave signal generator circuit |
-
1987
- 1987-08-07 JP JP62197329A patent/JP2882411B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441365A (en) | 1989-02-13 |
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|---|---|---|---|
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